JPH065713B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH065713B2 JPH065713B2 JP57097210A JP9721082A JPH065713B2 JP H065713 B2 JPH065713 B2 JP H065713B2 JP 57097210 A JP57097210 A JP 57097210A JP 9721082 A JP9721082 A JP 9721082A JP H065713 B2 JPH065713 B2 JP H065713B2
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- JP
- Japan
- Prior art keywords
- capacitance electrode
- electrode
- insulating film
- capacitor
- capacitance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 この発明は半導体・集積回路装置にかかり、特にＭＯＳ
集積回路装置の構造に関するものである。
集積回路装置の構造に関するものである。
従来、ＭＯＳ集積回路装置は半導体基体の一主面の平面
上に形成されてきた。しかしながら、高集積化高密度化
が進むにつれ、平面上のみに素子を形成することが困難
となっている。特に上述のことは、ランダムアクセスを
行なうＭＯＳダイメミック・メモリー（ＭＯＳダイナミ
ックラム）の容量部において著るしい。ＭＯＳダイナミ
ック・ラムの容量は絶対値として、一セルあたり５０ｆ
Ｆ程度以上必要であるが、この容量値を実現するには容
量部にある程度以上の面積を必要とし、半導体基体の一
主平面上でＭＯＳダイメミックラムをさらに高集積化・
高密度化することが困難となっている。
上に形成されてきた。しかしながら、高集積化高密度化
が進むにつれ、平面上のみに素子を形成することが困難
となっている。特に上述のことは、ランダムアクセスを
行なうＭＯＳダイメミック・メモリー（ＭＯＳダイナミ
ックラム）の容量部において著るしい。ＭＯＳダイナミ
ック・ラムの容量は絶対値として、一セルあたり５０ｆ
Ｆ程度以上必要であるが、この容量値を実現するには容
量部にある程度以上の面積を必要とし、半導体基体の一
主平面上でＭＯＳダイメミックラムをさらに高集積化・
高密度化することが困難となっている。
この発明の目的はＭＯＳ集積化装置の高密度化・高集積
化をそこなうことなしにＭＯＳダイナミック・ラムセル
の容量を増加せしめる半導体・集積回路装置の構造を提
供することにある。
化をそこなうことなしにＭＯＳダイナミック・ラムセル
の容量を増加せしめる半導体・集積回路装置の構造を提
供することにある。
本発明の特徴は、一導電型を有する半導体基体中に溝を
形成し、該溝壁面に第一の誘電体膜があり、該第一誘電
体膜上に第一の電極があり、これを第一の容量電極とな
し、さらに該半導体基体と逆導電型の基体表面上に設け
られた拡散層と接続ししかも第１容量電極上をおおう基
体と同一物質からなる層が存在し、該基体と同一物質の
層上に第２の誘電体膜があり、さらに該第２誘電体膜上
に第２の電極、すなわち第２容量電極が存在する構造に
よりＭＯＳ集積回路装置の容量部を形成した半導体・集
積回路装置にある。
形成し、該溝壁面に第一の誘電体膜があり、該第一誘電
体膜上に第一の電極があり、これを第一の容量電極とな
し、さらに該半導体基体と逆導電型の基体表面上に設け
られた拡散層と接続ししかも第１容量電極上をおおう基
体と同一物質からなる層が存在し、該基体と同一物質の
層上に第２の誘電体膜があり、さらに該第２誘電体膜上
に第２の電極、すなわち第２容量電極が存在する構造に
よりＭＯＳ集積回路装置の容量部を形成した半導体・集
積回路装置にある。
次に図面（第１図）を用いて本発明の一実施例について
説明する。
説明する。
Ｐ型シリコン基板１００に選択的に溝を形成し、１０３
のリン・ドープしたポリシリを第一容量電極とする。１
０１は、１０３の第一容量電極と基板１００間に容量を
形成する為の酸化膜である。１０２はチャンネルストッ
パを形成するＰ＋拡散層である。103Aはリン・ドープポ
リシリを酸化して形成した酸化膜であり層間絶縁膜とな
る。103Bは103Aを形成する時に基板シリコン上に形成さ
れるゲート酸化膜である。１１０は１103Bをゲート酸化
膜とするトランジスタのソース・ドレインｎ＋拡散層で
ある。104Bは、ゲートポリシリコン電極で、リンドープ
がしてある。104Aは103A上に104Bと同時に堆積したリン
ドープしたポリシリコンであり、104Aは１１１のｎ＋拡
散層を通して１１０のソース・ドレインｎ＋領域と導通
している。104Cは第１容量電極を外部にとり出す為の電
極で104A,Bと同時に堆積してある。この電極104Cに正電
圧を印加することによってソース・ドレインｎ＋領域か
ら延在するｎ型の反転層が溝側面に生成される。120A，
120BはＡｌ電極で120Aはソース・ドレイン領域１１０に
ついての電極であり、120Bは第２容量電極であり、104A
と120B間の酸化膜１３０により容量が形成さている。11
0と111のｎ＋拡散層に供給される電荷は110と１１１の
拡散層に接続している容量によって決まる。110と111の
ｎ＋拡散層に接続する容量は基板１００と第１容量電極
１０３間に形成される容量と120Bの第２容量電極と104A
間に形成される容量の和である。容量部形成に用いた溝
部は幅は２μｍ程度で十分形成でき１セルあたりの容量
部の面積を非常に小さくできる。
のリン・ドープしたポリシリを第一容量電極とする。１
０１は、１０３の第一容量電極と基板１００間に容量を
形成する為の酸化膜である。１０２はチャンネルストッ
パを形成するＰ＋拡散層である。103Aはリン・ドープポ
リシリを酸化して形成した酸化膜であり層間絶縁膜とな
る。103Bは103Aを形成する時に基板シリコン上に形成さ
れるゲート酸化膜である。１１０は１103Bをゲート酸化
膜とするトランジスタのソース・ドレインｎ＋拡散層で
ある。104Bは、ゲートポリシリコン電極で、リンドープ
がしてある。104Aは103A上に104Bと同時に堆積したリン
ドープしたポリシリコンであり、104Aは１１１のｎ＋拡
散層を通して１１０のソース・ドレインｎ＋領域と導通
している。104Cは第１容量電極を外部にとり出す為の電
極で104A,Bと同時に堆積してある。この電極104Cに正電
圧を印加することによってソース・ドレインｎ＋領域か
ら延在するｎ型の反転層が溝側面に生成される。120A，
120BはＡｌ電極で120Aはソース・ドレイン領域１１０に
ついての電極であり、120Bは第２容量電極であり、104A
と120B間の酸化膜１３０により容量が形成さている。11
0と111のｎ＋拡散層に供給される電荷は110と１１１の
拡散層に接続している容量によって決まる。110と111の
ｎ＋拡散層に接続する容量は基板１００と第１容量電極
１０３間に形成される容量と120Bの第２容量電極と104A
間に形成される容量の和である。容量部形成に用いた溝
部は幅は２μｍ程度で十分形成でき１セルあたりの容量
部の面積を非常に小さくできる。
以上説明したように本発明によれば、半導体基板、第１
の誘電体膜及び第１の容量電極から第１の容量が形成さ
れ、第２の導電層から第１の容量電極に対して電位を与
えるようにしたので、記憶情報の保持能力を向上させる
ことができ、この電位の印加によって溝側面に逆導電型
の反転層が生じて第１の容量を半導体基板に設けられた
トランジスタの逆導電型の不純物領域に結合させること
ができる。さらに、層間絶縁膜上に形成された第１の導
電層、第２の誘電体膜及び第２の容量電極から第２の容
量を形成し、この第２の容量を第１の導電層で上記トラ
ンジスタの逆導電型の不純物領域に結合させているか
ら、この不純物領域に接続する容量をさらに増加させる
ことができる。しかも、これら第１及び第２の容量は、
溝部分に形成されているから、高集積化・高密度化に適
しており、占有面積の増加を抑制しながら、半導体基板
に設けられたトランジスタの逆導電型の不純物領域に結
合する容量の総和を増加させることができる。
の誘電体膜及び第１の容量電極から第１の容量が形成さ
れ、第２の導電層から第１の容量電極に対して電位を与
えるようにしたので、記憶情報の保持能力を向上させる
ことができ、この電位の印加によって溝側面に逆導電型
の反転層が生じて第１の容量を半導体基板に設けられた
トランジスタの逆導電型の不純物領域に結合させること
ができる。さらに、層間絶縁膜上に形成された第１の導
電層、第２の誘電体膜及び第２の容量電極から第２の容
量を形成し、この第２の容量を第１の導電層で上記トラ
ンジスタの逆導電型の不純物領域に結合させているか
ら、この不純物領域に接続する容量をさらに増加させる
ことができる。しかも、これら第１及び第２の容量は、
溝部分に形成されているから、高集積化・高密度化に適
しており、占有面積の増加を抑制しながら、半導体基板
に設けられたトランジスタの逆導電型の不純物領域に結
合する容量の総和を増加させることができる。
第１図は本発明の実施例を示す断面図である。尚、図に
おいて、 １００……ｐ型シリコン基体、１０１……SiO2膜、１０
２……チャンネルストッパーｐ＋領域、１０３……第一
容量電極（リンドープポリシリコン）、103A……層間絶
縁膜、103B……ゲート酸化膜、104A……基体と同一の半
導体物質、104B……ゲート・ポリシリコン電極、104C…
…オー容量電極引出し用ポリシリ電極、、120A……ソー
ス・ドレイン電極、120B……第２容量電極、１３０……
SiO2膜である。
おいて、 １００……ｐ型シリコン基体、１０１……SiO2膜、１０
２……チャンネルストッパーｐ＋領域、１０３……第一
容量電極（リンドープポリシリコン）、103A……層間絶
縁膜、103B……ゲート酸化膜、104A……基体と同一の半
導体物質、104B……ゲート・ポリシリコン電極、104C…
…オー容量電極引出し用ポリシリ電極、、120A……ソー
ス・ドレイン電極、120B……第２容量電極、１３０……
SiO2膜である。
Claims (1)
- 【請求項１】一導電型を有する半導体基板中に溝を設
け、該溝側面に第１の誘電体膜を設け、該溝底面に絶縁
膜を設け、前記第１の誘電体膜および前記絶縁膜上に第
１の容量電極を設け、さらに、前記第１の容量電極上に
層間絶縁膜を設け、前記第１の容量電極の一部を露出さ
せる開口を前記層間絶縁膜に設け、前記層間絶縁膜上に
前記半導体基板に設けられたトランジスタの逆導電型の
不純物領域と接続している第１の導電層を設け、前記層
間絶縁膜の前記開口を介して前記第１の容量電極に接続
され前記第１の容量電極に電位を与える第２の導電層を
設け、前記第１の導電層上に第２の誘電体膜を設け、前
記第２の誘電体膜上に第２の容量電極を設け、これによ
り前記トランジスタの不純物領域に結合する容量とし
て、前記半導体基板、前記第１の誘電体膜および前記第
１の容量電極とから第１の容量を形成し、前記第１の導
電層、前記第２の誘電体膜および前記第２の容量電極と
から第２の容量を形成したことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097210A JPH065713B2 (ja) | 1982-06-07 | 1982-06-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097210A JPH065713B2 (ja) | 1982-06-07 | 1982-06-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213460A JPS58213460A (ja) | 1983-12-12 |
| JPH065713B2 true JPH065713B2 (ja) | 1994-01-19 |
Family
ID=14186255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097210A Expired - Lifetime JPH065713B2 (ja) | 1982-06-07 | 1982-06-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065713B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH077823B2 (ja) * | 1983-11-18 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS59191374A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60113460A (ja) * | 1983-11-25 | 1985-06-19 | Oki Electric Ind Co Ltd | ダイナミックメモリ素子の製造方法 |
| JPH079944B2 (ja) * | 1984-07-30 | 1995-02-01 | 株式会社東芝 | 半導体メモリ装置 |
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| JPS6156445A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
| JPH0714007B2 (ja) * | 1984-08-31 | 1995-02-15 | テキサス インスツルメンツ インコ−ポレイテツド | メモリセル |
| JPH0750745B2 (ja) * | 1985-10-03 | 1995-05-31 | 株式会社日立製作所 | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51148385A (en) * | 1975-06-14 | 1976-12-20 | Fujitsu Ltd | Semiconductor memory cell |
| JPS5856266B2 (ja) * | 1977-02-03 | 1983-12-14 | テキサス インスツルメンツ インコ−ポレイテツド | Ｍｏｓメモリ |
| JPS583260A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | 竪型埋め込みキヤパシタ |
-
1982
- 1982-06-07 JP JP57097210A patent/JPH065713B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58213460A (ja) | 1983-12-12 |
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