JPS58213460A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS58213460A
JPS58213460A JP57097210A JP9721082A JPS58213460A JP S58213460 A JPS58213460 A JP S58213460A JP 57097210 A JP57097210 A JP 57097210A JP 9721082 A JP9721082 A JP 9721082A JP S58213460 A JPS58213460 A JP S58213460A
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JP
Japan
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electrode
dielectric film
groove
integrated circuit
base body
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JP57097210A
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English (en)
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JPH065713B2 (ja
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Yukinobu Murao
幸信 村尾
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NEC Corp
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NEC Corp
Nippon Electric Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 仁の発明は半導体・集積回路装置にかが力、特にＭＯ８
集積回路装置の構造に関するものである。
従来、ＭＯ８集積回路装置は半導体基体の一生面の平面
上に形成されてきた。しかしながら、高集積化高密度化
が進むにつれ、平面上のみに素子を形成することが困岬
となっ又いる。特に上】ホのことは、ランダノ・アクセ
スを行なうＭＯＳグイメミック・メモリー（ＭＯ８ダイ
ナミックラム）の容％ｉｌ：　ｆ’ｆｌｓにおいて著る
しい。ＭＯＳダイナミック・ラムの容量は絶対値として
、−セルあたり５０　Ｐ　Ｆ程度以上必要であるが、こ
の容量値を実現するには谷ｔ１部にある程度以上の面積
を必要とし、半導体基体の一生平面上でＭ　０８ダイメ
ミツクラムをさらに高集積化・高密度化することが困Ｊ
Ｉｉ＃となっている。
この発明の目的はＭＯ８集積化装置の高密度化・高集積
化をそこなうことなしにＭＯＳダイナミック・う、ムセ
ルの容量を増加せしめる半導体・集積回路装置の構造を
提供することにある。
本発明の特徴は、−導電型を有する半導体基体中に溝を
形成し、該溝壁面に第一の誘電体膜があり、該第−誘電
体膜上に第一０℃１．極があり、これを第１容量電極と
なし、さらに該半導体基体と逆導電型の基体表面上に設
けられた拡散層と接続ししかも第１容量電極上をおおう
基体と同一物質からなる層が存在し、該基体と同一物質
の層上に第２の誘電体膜がおり、さらに該第２誘電体膜
上例第２の電極、すなわち第２容量電極が存在する構造
によりＭＯ８集積回路装置の容量部を形成した半導体・
集積回路装置にある。
次に図面（第１図）を用いて本発明の一実施例について
説明する。
Ｐ型シリコン基板１００に選択的に溝を形成し、１０３
のリン・ドープしたボリシリヲ第−容１電極とする。１
０１は、１０３の第−容量電極と基板１００間に容量を
形成する為の酸化膜である。
１０２はチャネルストッパを形成するＰ＋拡散層である
ｏ１０３Ａはリン・ドープポリシリを酸化して形成した
酸化膜であシ層間絶縁膜となる。１０３ＢＦｉ１０３Ａ
を形成する時に基板シリコン上に形成されるゲート酸化
膜であるｏ　１１０＃′１１０３Ｂをゲート酸化膜とす
るトランジスタのソース・ドレインｎ　拡散層であるｏ
　１０４Ｂは、ゲートポリシリコン電極で、リンドープ
がしである。１０４Ａは１０３Ａ上に１０４Ｂと同時に
堆積したリンドーグしたポリシリコンであ！！７，１０
４Ａは１１１のｎ　拡散層を通して１１０のソース・ド
レイン領域領域と導通している。１０４Ｃは第１容ｆ電
極を外部にとり出す為の電極で１０４Ａ、Ｂ　と同時に
堆積しである。１２０Ａ、１２０ＢはＡｌ　電極で１０
２Ａはソース・ドレイン領域１１０についての電極でお
り、１２０Ｂは第２容量電極であシ、１０４Ａと１０２
Ｂ開の酸化膜１３０によシ容景が形成されている。
１１０と１１１の１拡散層に供給される電荷は１１０と
１１１の拡散層に接続している容量によって決まる。１
１０と１１１のｎ＋拡散層に接続する容量は基板１００
と第１容量電極１０３間に形成される容量と１０２Ｂの
第２容量電極と１０４Ａ間に形成される容量の和である
。容量部形成に用いた溝部は幅は２μｍ程度で十分形成
でき１セルあたシの容量部の面１ｊｔを非常に小さくで
きる。
【図面の簡単な説明】
第１図は本発明の実施例を示す断面図である。 尚、図において、 １００・・印・ｐ型シリコン基体、ｌｏｌ・・・・−８
１０゜膜、１０２・・・・・・チャネルストッパーＰ＋
領域、１ｏ３・・・・・・菓−容量電極（リンドープポ
リ７リコン）、１０３人・・・・・・層間絶縁膜％１０
３Ｂ・・・・・・ゲート酸化膜、１０４Ａ・・・・・・
基体と同一の半導体物質、１０４Ｂ・・・・・・ゲート
・ポリシリコン電極、１０４Ｃ・・・・・・オー容量電
極引出し用ポリクリ電極、１２０Ａ・・・・・・ソース
・ドレイン電極、１２０Ｂ・・団・第２容量電極、１３
０・・・・・・Ｓｉｎ！膜である。 ６８−

Claims (1)

    【特許請求の範囲】
  1. 一導電型を有する半導体基体中に溝を設け、該溝壁面に
    第１の誘電体膜を設け、該第−の誘電体膜上に第１容鷲
    ％Ｌ極を設け、半導体糸導に形成された逆導電型の不純
    物領域に接続し、かつ前記第１容量電極上を第２の誘電
    体をを介して形成せる第２の容量電極を設け、これによ
    り容量部を形成することを特徴とする半導体集積回路装
    置。
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