KR970018562A - 감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법 - Google Patents

감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

감결합(decoupling) 커패시터를 포함하는 반도체장치 및 그 제조방법에 관하여 개시한다. 본 발명은 감결합 커패시터를 포함하는 반도체장치에 있어서, 상기 감결합 커패시터는 두 개 이상의 커패시터를 병렬로 연결한 것을 특징으로 하는 반도체장치를 제공한다. 따라서, 상기 감결합 커패시터의 정전 용량은 병렬로 연결된 상기 커패시터들의 정전 용량을 모두 합한 것과 동일하므로, 한 개의 커패시터가 차지하는 좁은 면적에 그 수배의 정전 용량을 가지는 감결합 형성한 것과 같다. 본 발명에 의하여 반도체장치의 집적도를 높이면서 큰 정전 용량을 가지는 감결합 커패시터를 형성하여, 이를 적용한 반도체장치에서 전원 전압의 안정화를 달성한다.

Description

감결합 커패시터를 포함하는 반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에서 따른 반도체장치의 감결합 커패시터를 보여주는 단면도이다.

Claims (27)

  1. 감결합(decoupling) 커패시터를 포함하는 반도체장치에 있어서, 상기 감결합 커패시터는 두 개 이상의 커패시터들을 연결한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 커패시터들은 사이에 층간 절연층들을 매개로 적층된 것을 특징으로 하는 반도체장치.
  3. 감결합 커패시터를 포함하는 반도체장치에 있어서, 상기 감결합 커패시터는 반도체기판 · 제1전극 및 상기 반도체기판과 상기 제1전극 사이의 제1유전체막으로 형성된 제1커패시터와, 제2 전극 · 제3전극 및 상기 제2전극과 상기 제3전극 사이의 제2유전체막으로 형성된 제2커패시터를 병렬로 연결한 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1전극 및 상기 제3전극은 불순물을 포함하는 다결정 실리콘막인 것을 특징으로 하는 반도체장치.
  5. 제3항에 있어서, 상기 제2전극은 불순물을 포함하는 다결정 실리콘막 또는 비정질 실리콘막인 것을 특징으로 하는 반도체장치.
  6. 제3항에 있어서, 상기 제2유전체막은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체장치.
  7. 제3항에 있어서, 상기 반도체기판과 상기 제2전극이 전기적으로 연결되거나, 또는 상기 반도체기판과 상기 제3전극이 전기적으로 연결된 것을 특징으로 하는 반도체장치.
  8. 제3항에 있어서, 상기 반도체기판은 p형 반도체기판인 것을 특징으로 하는 반도체장치.
  9. 감결합 커패시터를 포함하는 반도체장치에 있어서, 상기 감결합 커패시터는 제1도전형 반도체기판에 형성된 제2 도전형 웰 영역 · 제1 전극 및 상기 제2 도전형 웰 영역과 상기 제1 전극 사이의 제1 유전체막으로 형성된 제1커패시터와, 제2전극 · 제3전극 및 상기 제2전극과 상기 제3전극 사이의 제2유전체막으로 형성된 제2커패시터를 병렬로 연결한 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서, 상기 제2도전형 웰 영역과 상기 제2전극이 전기적으로 연결되거나 또는 상기 제2도전형 웰 영역과 상기 제3전극이 전기적으로 연결된 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서, 상기 제2도전형 p형인 것을 특징으로 하는 반도체 장치.
  12. 감결합 커패시터를 포함하는 반도체장치에 있어서, 상기 감결합 커패시터는 반도체기판 · 제1전극 및 상기 반도체기판과 상기 제1전극 사이의 제1유전체막으로 형성된 제1커패시터와, 상기 제1전극 · 제2전극 및 상기 제1전극과 상기 제2전극 사이의 제2유전체막으로 형성된 제2커패시터를 병렬로 연결한 것을 특징으로 하는 반도체장치.
  13. 제12항에 있어서, 상기 반도체기판은 p형 반도체기판인 것을 특징으로 하는 반도체장치.
  14. 감결합 커패시터를 포함하는 반도체장치에 있어서, 상기 감결합 커패시터는 제1도전형 반도체기판에 형성된 제2도전형 웰 영역 · 제1전극 및 상기 제2전극 및 상기 제1전극과 상기 제2전극 사이의 제2유전체막으로 형성된 제2커패시터를 병렬로 연결한 것을 특징으로 하는 반도체장치.
  15. 제14항에 있어서, 상기 제2도전형은 p형인 것을 특징으로 하는 반도체장치.
  16. 반도체기판의 전면에 제1유전체막을 형성하는 단계; 상기 제1유전체막 위에 제1전극을 형성하는 단계; 상기 반도체기판에 불순물 영역을 형성하는 단계; 상기 제1전극을 포함하는 상기 반도체 기판의 전면에 제1층간 절연층을 형성하는 단계; 상기 제1층간 절연층에 상기 제1전극의 표면을 대기 중에 노출시키는 제1접촉창을 형성하는 단계; 상기 제1접촉창을 통하여 상기 제1전극에 전기적으로 연결되는 제2전극을 상기 제1층간 절연층 위에 형성하는 단계; 상기 제2전극을 포함하는 상기 반도체기판의 전면에 제2유전체막 형성하는다계 ; 상기 제2 전극이 위치한 상기 제2 유저체막 위에 제3전극을 형성하는 단계; 상기 제3전극을 포함하는 반도체기판의 전면에 제2층간 절연층을 형성하는 단계; 상기 불순물 영역 및 상기 제3전극의 표면을 대기 중에 노출시키는 제2접촉창을 형성하는 단계; 및 상기 제2접촉창을 통하여 상기 불순물 영역과 상기 제2전극을 전기적으로 연결하는 배선층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제16항에 있어서, 상기 제1층간 절연층은 셀 영역에서 트랜지스터의 게이트 전극 위에 형성하는 층간 절연층과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제16항에 있어서, 상기 제1접촉창은 셀 영역에서 트랜지스터의 소스/드레인 영역을 노출시키는 접촉창과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제16항에 있어서, 상기 제2전극은 셀 영역에서 박막 트랜지스터의 게이트 전극과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제16항에 있어서, 상기 제2유전체막은 셀 영역에서 박막 트랜지스터의 게이트 절연막과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제16항에 있어서, 상기 제3전극은 셀 영역에서 박막 트랜지스터의 채널 및 소스/드레인 영역과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제16항에 있어서, 상기 불순물 영역은 p형 불순물 영역 및 n형 불순물 영역을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 반도체기판의 전면에 제1유전체막을 형성하는 단계; 상기 제1유전체막 위에 제2전극을 형성하는 단계; 상기 반도체기판에 불순물 영역을 형성하는 단계; 상기 제1전극을 포함하는 상기 반도체기판의 전면에 제1층간 절연층을 형성하는 단계; 상기 제1층간 절연층 위에 제2전극을 형성하는 단계; 상기 제2전극을 포함하는 상기 반도체기판의 전면에 제2유전체막을 형성하는 단계; 상기 제2전극이 위치한 상기 제2유전체막 위에 제3전극을 형성하는 단계; 상기 제3전극을 포함하는 반도체기판의 전면에 제2층간 절연층을 형성하는 단계; 상기 불순물 영역 · 상기 제1전극 · 상기 제2전극 및 상기 제3전극의 표면을 대기 중에 노출시키는 접촉창을 형성하는 단계; 및 상기 접촉창을 통하여 상기 불순물 영역은 상기 제2전극과 전기적으로 연결하고, 상기 제1전극은 상기 제3전그과 전기적으로 연결하는 배선층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 반도체기판의 전면에 제1유전체막을 형성하는 단계; 상기 제1유전체막 위에 제1전극을 형성하는 단계; 상기 반도체기판에 불순물 영역을 형성하는 단계; 상기 제1전극을 포함하는 상기 반도체기판의 전면에 제2유전체막을 형성하는 단계; 상기 제1전극이 위치한 상기 제2유전체막 위에 제2전극을 형성하는 단계; 상기 제2전극을 포함하는 반도체기판의 전면에 층간 절연층을 형성하는 단계; 상기 불순물 영역 및 제2전극의 표면을 대기 중에 노출시키는 접촉창을 형성하는 단계; 및 상기 접촉창을 통하여 상기 불순물 영역 및 상기 제2전극을 전기적으로 연결하는 배선층 패턴을 형성하는 단계들을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제24항에 있어서, 상기 제2유전체막은 셀 영역에서 박막 트랜지스터의 게이트 절연막과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제24항에 있어서, 상기 제2전극은 셀 영역에서 박막 트랜지스터의 채널 및 소스/드레인 영역과 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제24항에 있어서, 상기 불순물 영역은 p형 불순물 영역 및 n형 불순물 영역을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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