JP3897131B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に減結合（decoupling) キャパシタを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
高集積半導体装置の高速化の要求及びワイドビット化により、出力部や内部論理回路は、高電流駆動能力で高速に動作するようになった。これに伴って、半導体装置において、電気信号の立上がり又は立下がりによる瞬間的な電流変化量（ｄｉ／ｄｔ）が増大してきた。半導体集積回路において、この電流変化は、電源を供給する電源線及び内部回路を連結する信号線において現れる。さらに、導電層よりなる電源線及び信号線には寄生抵抗、寄生静電容量及び寄生インダクタンスが存在するため、半導体装置において瞬間的な電流変化が発生すると、電源線又は信号線に急激な電圧の変化をもたらす。電圧の変化により、信号の論理レベルが変化し、また、電源線の場合には電源電圧が低下したり、接地電圧が上昇したりする。従って、半導体装置の動作速度が遅くなる上に入力及び出力信号の雑音余裕が減ることによる素子の誤動作を引き起こす。特に、かかる問題は瞬間的な電流変化量が大きなＢｉＣＭＯＳ／ＣＭＯＳ（Complementary Metal Oxide Semiconductor）半導体装置において顕著に認められる。さらに、インダクタンスとして、寄生インダクタンス成分にパッケ−ジのリ−ドフレ−ムと外部ピンによるインダクタンス成分が加わるため、前記問題点はさらに深刻になる。
【０００３】
前記問題点を解決するために、半導体装置の電源線と接地線との間にキャパシタを形成して、該キャパシタを瞬間的な信号電流変化に対する局部的な電流供給源として動作させることにより電源線の電流変化を低減させる方法がある。かかる機能を有するキャパシタを減結合キャパシタ（又はバイパスキャパシタ）と呼ぶ。減結合キャパシタは、半導体装置の電源電圧の安定化に寄与するが、回路動作信号には直接的に影響を与えない。次に、従来の方法により形成された減結合キャパシタを説明する。
【０００４】
図１は従来の半導体装置における減結合キャパシタの構造を示す断面図である。減結合キャパシタは、ｐ型の半導体基板１に形成されたｐ型のウェル領域３の表面と導電層電極７との間にシリコン酸化膜５を介して形成される。ｎ+ 不純物領域９は、ｐ+ 不純物領域１０を通してｐ型のウェル領域３に電気的に連結されている。シリコン酸化膜５は、トランジスタのゲ−ト絶縁膜の形成と同時に形成され、また、導電層電極７は、トランジスタのゲ−ト電極と同時に形成されるため追加工程は不要である。ｐ型のウェル領域３とｐ型の半導体基板１とは、同一の導電型であって電気的に連結されており、ｎ+ 不純物領域９とｐ+ 不純物領域１０とは、配線層パタ−ン１１により電気的に連結されている。導電層電極７には電源電圧Ｖｃｃが連結されており、ｐ型のウェル領域３は、配線層パタ−ン１１を通して接地電圧ＧＮＤに連結されている。
【０００５】
ｐ型の半導体基板の代わりにｎ型の半導体基板を用いた場合には、減結合キャパシタは、ｐ型のウェル領域に形成することが望ましい。ｐ型の半導体基板を用いる場合には、ｐ型のウェル領域を省き減結合キャパシタをｐ型の半導体基板に直ちに形成することもできる。
【０００６】
半導体装置において、減結合キャパシタの静電容量が大きくなるに従って電源電圧の変動が小さくなるため、減結合キャパシタの静電容量は大きい方が望ましい。一方、従来の半導体装置において、減結合キャパシタの静電容量を増やすためには、結果的に減結合キャパシタにさらに広い面積を割り当てる必要がある。
【０００７】
しかしながら、半導体装置の高速化及びワイドビット化に伴って、減結合キャパシタに割当て得る面積は小さくなり、その結果、減結合キャパシタの静電容量が低下するという問題が発生する。さらに、最近の半導体装置の高集積化により、従来の減結合キャパシタを有する半導体装置は採用しにくくなる。
【０００８】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、低面積かつ大静電容量の減結合キャパシタを有する半導体装置を提供することにある。
【０００９】
また、本発明の他の目的は、前記半導体装置に最適の製造方法を提供するにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するためになされた本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは少なくとも二つのキャパシタを並列に連結してなることを特徴とする。
【００１１】
本発明の望ましい実施例によると、前記キャパシタは層間絶縁層を介して積層される。
【００１２】
また、本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは、半導体基板、第１電極及び前記半導体基板と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、第２電極、第３電極及び前記第２電極と前記第３電極との間に形成された第２誘電体膜より構成される第２キャパシタとを並列に連結してなることを特徴とする。
【００１３】
本発明の望ましい実施例によると、前記第１電極は不純物のド−ピングされた多結晶シリコン膜であり、前記第２電極及び第３電極は不純物のド−ピングされた多結晶シリコン膜、非晶質シリコン膜または金属系統の導電体膜質（Ｔｉ，ＴｉＮ，Ｗなど）である。また、前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜であり、前記半導体基板は前記第２電極または前記第３電極と電気的に連結される。さらに、前記第２電極は前記第１電極上に層間絶縁層を介して積層され、前記半導体基板としてはｐ型の半導体基板が用いられる。
【００１４】
また、本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは、第１導電型の半導体基板に形成された第２導電型のウェル領域、第１電極及び前記第２導電型のウェル領域と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、第２電極、第３電極及び前記第２電極と第３電極との間に形成された第２誘電体膜より構成される第２キャパシタとを並列に連結してなることを特徴とする。
【００１５】
本発明の望ましい実施例によると、前記第１電極は不純物のド−ピングされた多結晶シリコン膜であり、前記第２電極及び第３電極は不純物のド−ピングされた多結晶シリコン膜、非晶質シリコン膜または金属系統の導電体膜質（Ｔｉ，ＴｉＮ，Ｗなど）である。また、前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜であり、前記第２導電型のウェル領域は前記第２電極と電気的に連結され、前記半導体基板は前記第３電極と電気的に連結される。さらに、前記第２電極は前記第１電極上に層間絶縁層を介して積層され、前記第２導電型はｐ型であることを特徴とする。
【００１６】
また、本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは、半導体基板、第１電極及び前記半導体基板と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、前記第１電極、第２電極及び前記第１電極と前記第２電極との間に形成された第２誘電体膜より構成される第２キャパシタとを並列に連結してなることを特徴とする。
【００１７】
本発明の望ましい実施例によると、前記第２電極は不純物のド−ピングされた多結晶シリコン膜または非晶質シリコン膜であり、前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする。また、前記半導体基板としてはｐ型の半導体基板が用いられる。
【００１８】
また、本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは、第１導電型の半導体基板に形成された第２導電型のウェル領域、第１電極及び第２導電型のウェル領域と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、前記第１電極、第２電極及び前記第１電極と第２電極との間に形成された第２誘電体膜より構成される第２キャパシタとを並列に連結してなることを特徴とする。
【００１９】
本発明の望ましい実施例によると、前記第２電極は不純物のド−ピングされた多結晶シリコン膜または非晶質シリコン膜であり、前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜である。また、前記第２導電型はｐ型であることを特徴とする。
【００２０】
前記他の目的を達成するためになされた本発明に係る半導体装置の製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層に前記第１電極の表面を大気中に露出させる第１コンタクトホ−ルを形成する工程と、前記第１コンタクトホ−ルを通して前記第１電極に電気的に連結される第２電極を前記第１層間絶縁層上に形成する工程と、前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域及び前記第３電極の表面を大気中に露出させる第２コンタクトホ−ルを形成する工程と、前記第２コンタクトホ−ルを通して前記不純物領域と前記第３電極を電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２１】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００２２】
また、本発明に係る半導体装置の製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に第２電極を形成する工程と、前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域、前記第１電極、前記第２電極及び前記第３電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して、前記不純物領域を前記第２電極と電気的に連結し、前記第１電極を前記第３電極と電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２３】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００２４】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層に前記第１電極の表面を大気中に露出させる第１コンタクトホ−ルを形成する工程と、前記第１コンタクトホ−ルを通して前記第１電極に電気的に連結される第２電極を前記第１層間絶縁層上に形成する工程と、前記第２電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む第１導電型の半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域及び前記第３電極の表面を大気中に露出させる第２コンタクトホ−ルを形成する工程と、前記第２コンタクトホ−ルを通して前記不純物領域と前記第３電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２５】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００２６】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に第２電極を形成する工程と、前記第２電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む第１導電型の半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域、前記第１電極、前記第２電極及び前記第３電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して、前記不純物領域を前記第２電極と電気的に連結し、前記第１電極を前記第３電極と電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２７】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００２８】
また、本発明に係るＳＲＡＭの製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層に前記第１電極の表面を大気中に露出させる第１コンクタトホ−ルを形成する工程と、前記第１コンタクトホ−ルを通して前記第１電極に電気的に連結される第２電極を前記第１層間絶縁層上に形成する工程と、前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域及び前記第３電極の表面を大気中に露出させる第２コンタクトホ−ルを形成する工程と、前記第２コンタクトホ−ルを通して前記不純物領域と前記第３電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２９】
本発明の望ましい実施例によると、前記第１層間絶縁層は、セル領域でトランジスタのゲ−ト電極上に形成される層間絶縁層と同時に形成され、前記第１コンタクトホ−ルは、セル領域でトランジスタのソ−ス／ドレイン領域を露出させるコンタクトホ−ルと同時に形成される。また、前記第２電極及び第２誘電体膜はそれぞれセル領域で薄膜トランジスタのゲ−ト電極及び薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第３電極は薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。そして、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００３０】
また、本発明に係るＳＲＡＭの製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に第２電極を形成する工程と、前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域、前記第１電極、前記第２電極及び前記第３電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して、前記不純物領域を前記第２電極と電気的に連結し、前記第１電極を前記第３電極と電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００３１】
本発明の望ましい実施例によると、前記第１層間絶縁層は、セル領域でトランジスタのゲ−ト電極上に形成される層間絶縁層と同時に形成され、前記第２電極及び第２誘電体膜は、それぞれセル領域で薄膜トランジスタのゲ−ト電極及び薄膜トランジスタのゲ−ト絶縁膜と同時に形成される。前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００３２】
また、本発明に係るＳＲＡＭの製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層に前記第１電極の表面を大気中に露出させる第１コンタクトホ−ルを形成する工程と、前記第１コンタクトホ−ルを通して前記第１電極に電気的に連結される第２電極を第１層間絶縁層上に形成する工程と、前記第２電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む第１導電型の半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域及び前記第３電極の表面を大気中に露出させる第２コンタクトホ−ルを形成する工程と、前記第２コンタクトホ−ルを通して前記不純物領域と前記第３電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００３３】
本発明の望ましい実施例によると、前記第１層間絶縁層は、セル領域でトランジスタのゲ−ト電極上に形成される層間絶縁層と同時に形成され、前記第１コンタクトホ−ルは、セル領域でトランジスタのソ−ス／ドレイン領域を露出させるコンタクトホ−ルと同時に形成される。また、前記第２電極及び第２誘電体膜は、それぞれセル領域で薄膜トランジスタのゲ−ト電極及び薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第３電極は薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。
【００３４】
そして、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００３５】
また、本発明に係るＳＲＡＭの製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に第２電極を形成する工程と、前記第２電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む第１導電型の半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域、前記第１電極、前記第２電極及び前記第３電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して、前記不純物領域を前記第２電極と電気的に連結し、前記第１電極を前記第３電極と電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とするＳＲＡＭの製造方法を提供する。
【００３６】
本発明の望ましい実施例によると、前記第１層間絶縁層は、セル領域でトランジスタのゲ−ト電極上に形成される層間絶縁層と同時に形成される。また、前記第２電極及び第２誘電体膜は、それぞれセル領域で薄膜トランジスタのゲ−ト電極及び薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第３電極は薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。そして、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００３７】
また、本発明に係る半導体装置の製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第１電極の位置する前記第２誘電体膜上に第２電極を形成する工程と、前記第２電極を含む半導体基板の全面に層間絶縁層を形成する工程と、前記不純物領域及び前記第２電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して前記不純物領域と前記第２電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００３８】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００３９】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第１電極の位置する前記第２誘電体膜上に第２電極を形成する工程と、前記第２電極を含む第１導電型の半導体基板の全面に層間絶縁層を形成する工程と、前記不純物領域及び前記第２電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して前記不純物領域と前記第２電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００４０】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００４１】
また、本発明に係るＳＲＡＭの製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第１電極の位置する前記第２誘電体膜上に第２電極を形成する工程と、前記体２電極を含む半導体基板の全面に層間絶縁層を形成する工程と、前記不純物領域及び前記第２電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して前記不純物領域と前記第２電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００４２】
本発明の望ましい実施例によると、前記第２誘電体膜は、セル領域で薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第２電極は、セル領域で薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。また、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００４３】
また、本発明に係るＳＲＡＭの製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第１電極の位置する前記第２誘電体膜上に第２電極を形成する工程と、前記第２電極を含む第１導電型の半導体基板の全面に層間絶縁層を形成する工程と、前記不純物領域及び前記第２電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して前記不純物領域と前記第２電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００４４】
本発明の望ましい実施例によると、前記第２誘電体膜は、セル領域で薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第２電極は、セル領域で薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。また、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００４５】
【発明の実施の形態】
本発明の１つの実施の形態は、小さな面積内に形成された減結合キャパシタの静電容量を増やすために、多数のキャパシタを並列に連結して層間絶縁層をキャパシタの間に形成することを特徴とする。
【００４６】
本発明は、多数のキャパシタが並列に連結されてなる減結合キャパシタを有する半導体装置に関するが、以下の実施例は、説明の便宜上、二つのキャパシタを並列に連結してなる減結合キャパシタを有する半導体装置に関する。
【００４７】
【実施例１】
図２は本発明の第１実施例に係る半導体装置の減結合キャパシタの構成を示す断面図である。
【００４８】
図２に示すように、第１実施例に係る半導体装置においては、ｐ型の半導体基板２１に形成されたｐ型のウェル領域２３の表面上に第１誘電体膜２５と第１電極２７が順次に積層されており、第１電極２７の上に第１層間絶縁層３１が形成されている。第１層間絶縁層３１の上には第２電極３５が形成され、第２電極３５の上には第２誘電体膜３７を挟んで第３電極３９が形成されている。
【００４９】
第２電極３５は、第１層間絶縁層３１に形成された第１コンタクトホ−ル３３を通して第１電極２７と電気的に連結されている。そして、第２層間絶縁層４１の上に形成された配線層パタ−ン４５は、第３電極３９の上に位置する第２コンタクトホ−ル４３と、ｐ型のウェル領域２３に電気的に連結されるｎ+ 不純物領域２９の上に形成された第２コンタクトホ−ル４４をと通して第３電極３９及びｐ型のウェル領域２３を電気的に連結する。一方、ｐ型の半導体基板２１とｐ+ 不純物領域３０とは同一な導電型であってｐ型のウェル領域２３を通して電気的に連結されており、ｎ+ 不純物領域２９とｐ+ 不純物領域３０とは、配線層パタ−ン４５により電気的に連結されている。
【００５０】
ところで、ｐ型の半導体基板の代わりにｎ型の半導体基板を用いた場合には、減結合キャパシタは、ｐ型のウェル領域に形成することが望ましい。ｐ型の半導体基板を用いた場合には、ｐ型のウェル領域を省き減結合キャパシタをｐ型の半導体基板に直ちに形成することができる。
【００５１】
本発明の第１実施例に係る半導体装置における減結合キャパシタは、ｐ型のウェル領域と第１電極との間に形成された第１キャパシタと、第２電極と第３電極との間に形成された第２キャパシタとを含み、第１キャパシタ及び第２キャパシタを並列に連結した構造を有する。したがって、減結合キャパシタは、第１キャパシタの形成された領域の面積内において、第１キャパシタの静電容量と第２キャパシタの静電容量とを合計した静電容量を有する。したがって、本実施例に拠れば、半導体装置の集積度を高めながら、大静電容量を有する減結合キャパシタを形成することができ、これを適用した半導体装置の電源電圧を安定化することができる。
【００５２】
本発明の第１実施例に係る半導体装置における減結合キャパシタは、電極の個数が増えるため、半導体装置の製造において、工程の追加が必要となることもある。しかしながら、最近の高集積半導体装置では多層の電極を用いることが一般的であるため、該多層の電極を形成しながら減結合キャパシタの電極を同時に形成することにより、工程を追加することなく減結合キャパシタを形成することができる。
【００５３】
以下、本発明の第１実施例に係る半導体装置の製造方法の一例として、薄膜トランジスタ（Thin Film Transistor；以下、ＴＦＴと称する）を用いたＳＲＡＭの製造工程において減結合キャパシタを形成する方法を説明する。
【００５４】
図３乃至図９は、図２に示す減結合キャパシタを有するＳＲＡＭの製造方法を示す断面図である。
【００５５】
図３は第１誘電体膜５５の上に第１電極５９を形成する工程を示す。詳細には、先ず、ｐ型の半導体基板５１にｎ型のウェル領域５３及びｐ型のウェル領域５４，５４ａを形成し、ｐ型の半導体基板５１に素子分離のためのフィ−ルド酸化膜を形成する。次に、ｐ型の半導体基板５１の全面に第１誘電体膜５５を形成し、第１誘電体膜５５の上に第１導電層（図示せず）を形成する。この際、第１誘電体膜５５はシリコン酸化膜で形成し、第１導電層は不純物の含まれた多結晶シリコン膜で形成する。その後、写真食刻工程を通して前記第１導電層をパタニングして第１電極５９を形成する。この際、従来の技術と同様に、第１誘電体膜５５はトランジスタのゲ−ト絶縁膜５７と同時に形成し、第１電極５９はトランジスタのゲ−ト電極６１と同時に形成する。
【００５６】
図４はｎ+ 不純物領域６３及びｐ+ 不純物領域６４を形成する工程を示す。詳細には、先ず、第１電極５９及びトランジスタのゲ−ト電極６１の側壁に通常の方法でスペ−サ６０を形成し、セル領域にトランジスタのソ−ス／ドレイン領域６２のためのイオン注入によりｐ型のウェル領域５４にｎ+ 不純物領域６３を形成し、ｐ型のウェル領域５４に電気的に連結されるｐ+ 不純物領域６４を形成する。次いで、セル領域に形成されたトランジスタのゲ−ト電極６１の上に第１シリコン酸化膜を蒸着し、ワ−ドライン及び電源ラインのための連結用パタ−ン６５を形成する。次に、連結用パタ−ン６５の上にセル領域の平坦化のための第２シリコン酸化膜６７を形成する。そして、写真食刻工程を用いてセル領域以外の領域にある第２シリコン酸化膜６７を食刻することにより、第１電極５９を含む半導体基板５１の上に薄い第１層間絶縁層６９を形成する。
【００５７】
図５は第１層間絶縁層６９に第１コンタクトホ−ル７１を形成する工程を示す。詳細には、写真食刻工程により第１層間絶縁層６９に第１電極５９の表面を大気中に露出させる第１コンタクトホ−ル７１を形成しながら、セル領域にも第１コンタクトホ−ル７２を形成してトランジスタのソ−ス／ドレイン領域６２の表面を大気中に露出させる。
【００５８】
図６は第１層間絶縁層６９の上に第２電極７３を形成する工程を示す。詳細には、先ず、第１コンタクトホ−ル７１，７２を通して第１電極５９及びトランジスタのソ−ス／ドレイン領域６２に電気的に連結される第２導電層（図示せず）を第１層間絶縁層６９及び第２トリコン酸化膜６７の上に形成する。次いで、写真食刻工程により前記第２導電層をパタニングして、第１層間絶縁層６９の上に第２電極７３を形成すると共にセル領域にはＴＦＴのゲ−ト電極７５を形成する。
【００５９】
図７は第２電極７３の上に第２誘電体膜７７及び第３電極７９を形成する工程を示す。詳細には、先ず、第２電極７３及びＴＦＴのゲ−ト電極７５の表面に第２誘電体膜７７を形成し、セル領域には写真食刻工程により連結コンタクトホ−ル７８を形成する。次いで、第２誘電体膜７７の上に多結晶シリコン膜または非性質シリコンよりなる物質層（図示せず）を蒸着し、写真工程を用いて第２電極７３上の前記物質層とセル領域中のＴＦＴのソ−ス／ドレイン領域となる前記物質層に不純物を注入して第３導電層（図示せず）を形成する。その後、第３導電層をパタニングして第２電極７３上の第２誘電体膜７７の上に第３電極７９を形成し、セル領域にはＴＦＴのチャンネル及びソ−ス／ドレイン領域８０を形成する。
【００６０】
図８は第２層間絶縁層８１及び第２コンタクトホ−ル８３，８４，８５，８６を形成する工程を示す。詳細には、先ず、第３電極７９及びセル領域に形成されたＴＦＴのチャンネル及びソ−ス／ドレイン領域８０の上に第２層間絶縁層８１を形成して平坦化を施す。次いで、第２電極７３、第３電極７９、ｎ+ 不純物領域６３、ｐ+ 不純物領域６４及びトランジスタのソ−ス／ドレイン領域６２の表面を大気中に露出させる第２コンタクトホ−ル８３，８４，８５，８６を形成する。
【００６１】
図９は第３電極７９、ｎ+ 不純物領域６３及びｐ+ 不純物領域６４を電気的に連結する配線層パタ−ン８９を形成する工程を示す。詳細には、先ず、第２コンタクトホ−ル８３，８４，８５，８６を通して第２電極７３、第３電極７９、ｎ+ 不純物領域６３、ｐ+ 不純物領域６４及びトランジスタのソ−ス／ドレイン領域６２に接触する第４導電層（図示せず）を第２層間絶縁層８１の上に形成する。次いで、写真食刻工程を通して第４導電層をパタニングして第３電極７９、ｎ+ 不純物領域６３及びｐ+ 不純物領域６４を電気的に連結する配線層パタ−ン８９を形成する。その後、通常の工程を施してＳＲＡＭを完成する。
【００６２】
ところで、ｐ型の半導体基板の代わりにｎ型の半導体基板を用いる場合は、ｎ型の半導体基板に電源電圧Ｖccを連結することを除き、図３乃至図９に示す過程と類似の過程でＳＲＡＭを製造することができる。
【００６３】
上記の製造方法に拠れば、ＳＲＡＭの製造において、別途の工程を付加することなく、図２に示すような減結合キャパシタ、すなわち、占有面積が小さく、かつ静電容量が大きな減結合キャパシタを製造することができる。
【００６４】
【実施例２】
図１０は本発明の第２実施例に係る半導体装置の減結合キャパシタを示す断面図である。
【００６５】
本発明の第２実施例に係る減結合キャパシタは、配線層パタ−ン４５ａにより第１電極２７ａと第３電極３９ａとが電気的に連結され、第２電極３５ａがｐ型のウェル領域２３と連結されている。その他の構造は、第１実施例と同様である。
【００６６】
したがって、本発明の第２実施例に係る半導体装置においても、減結合キャパシタは、ｐ型のウェル領域と第１電極との間に形成された第１キャパシタと、第２電極と第３電極との間に形成された第２キャパシタとを並列に連結した構造を有する。そのため、第１実施例のように、占有面積が小さく、かつ静電容量が大きな減結合キャパシタを得ることができ、これにより電源電圧を安定化することができる。
【００６７】
本発明の第２実施例に係る半導体装置は、例えば、ＴＦＴを用いたＳＲＡＭの場合には、コンタクトホ−ルを形成する工程に関しては、図１０の構造に従って、その他の工程に関しては、図３乃至図９を参照して説明した第１実施例に係る製造方法に従って製造することができる。
【００６８】
すなわち、図５に示す工程では第１コンタクトホ−ル７１を形成せず、図８に示す工程では前記第１電極５９の表面を大気中に露出する第２コンタクトホ−ルを形成する。次に、図９に示す工程では第１電極５９と第３電極７９とを電気的に連結し、第２電極７３をｐ型のウェル領域５４に連結するように配線層パタ−ンを形成すれば良い。
【００６９】
上記の製造方法に拠れば、ＳＲＡＭの製造において、別途の工程を付加することなく、図１０に示すような減結合キャパシタ、すなわち、占有面積が小さく、かつ静電容量が大きな減結合キャパシタを製造することができる。
【００７０】
【実施例３】
図１１は本発明の第３実施例に係る半導体装置の減結合キャパシタを示す断面図である。
【００７１】
本発明の第２実施例に係る減結合キャパシタは、ｐ型の半導体基板１０１に形成されたｐ型のウェル領域１０３の表面上に第１誘電体膜１０５を介して第１電極１０７が形成され、第１電極１０７の上に第２誘電体膜１０９を介して第２電極１１１が形成されている。また、第２電極１１１とｐ型のウェル領域１０３とは配線層パタ−ン１１３により電気的に連結され、さらにｐ型のウェル領域１０３とｐ型の半導体基板１０１とは同一な導電型であるため、ｐ型の半導体基板１０１とも電気的に連結されている。その他の構造は、第１実施例と同様である。
【００７２】
本発明の第３実施例に係る半導体装置における減結合キャパシタは、ｐ型のウェル領域と第１電極との間に形成された第１キャパシタと、第１電極と第２電極との間に形成された第２キャパシタとを含み、第１キャパシタと前記第２キャパシタとを並列に連結した構造を有する。したがって、本発明の第３実施例に係る減結合キャパシタは、第１実施例のように、第１キャパシタが形成された領域の面積内に第１キャハシタの静電容量と第２キャパシタの静電容量とを合計した静電容量を有する。また、図１１から明らかなように、第３実施例に係る減結合キャパシタは、上記の第１、第２実施例に係る減結合キャパシタよりも構造が単純であるという長所がある。
【００７３】
ところで、ｐ型の半導体基板の代わりにｎ型の半導体基板を用いた場合には、減結合キャパシタは、ｐ型のウェル領域に形成することが望ましい。ｐ型の半導体基板を用いた場合には、ｐ型のウェル領域を省き減結合キャパシタをｐ型の半導体基板に直ちに形成することができる。
【００７４】
本発明の第３実施例に係る半導体装置の製造方法は、上記の第１実施例の場合と類似している。
【００７５】
以下、本発明の第３実施例に係る半導体装置の製造方法の一例として、ＴＦＴを用いたＳＲＡＭの製造工程において減結合キャパシタを形成する方法を説明する。
【００７６】
図１２乃至図１６は、図１１に示す減結合キャパシタを有するＳＲＡＭの製造方法を示す断面図である。
【００７７】
図１２は第１誘電体膜１２５の上に第１電極１２９を形成する工程を示す。詳細には、先ず、ｐ型の半導体基板１２１にｎ型のウェル領域１２３及びｐ型のウェル領域１２４，１２４ａを形成し、ｐ型の半導体基板１２１に素子分離のためのフィ−ルド酸化膜（図示せず）を形成する。次いで、ｐ型の半導体基板１２１の全面に第１誘電体膜１２５を形成し、第１誘電体膜１２５の上に第１導電層（図示せず）を形成する。この際、第１誘電体膜１２５はシリコン酸化物で形成し、第１導電層は不純物のド−ピングされた多結晶シリコンで形成する。次に、写真食刻工程を通して第１導電層をパタニングして第１電極１２９を形成する。この際、上記の第１実施例のように、第１誘電体膜１２５はトランジスタのゲ−ト絶縁膜１２７と同時に形成し、第１電極１２９はトランジスタのゲ−ト電極１３１と同時に形成する。
【００７８】
図１３はｎ+ 不純物領域１３３及びｐ+ 不純物領域１３４を形成し、第１電極１２９の表面を大気中に露出させる工程を示す。詳細には、先ず、第１側壁電極１２９及び前記トランジスタのゲ−ト側壁電極１３１に通常の方法でスペ−サを形成し、セル領域にトランジスタのソ−ス／ドレイン領域１３２を形成するためのイオン注入を施しながら、ｐ型のウェル領域１２４にｎ+ 不純物領域１３３及びｐ+ 不純物領域１３４を形成する。次に、セル領域に形成されたトランジスタのゲ−ト電極１３１の上に第１シリコン酸化膜（図示せず）を蒸着し、ワ−ドライン及び電源ラインのための連結用パタ−ン１３５を形成する。次に、連結用パタ−ン１３５の上にセル領域の平坦化のための第２シリコン酸化膜１３７を形成する。この際、第１電極１２９を含む半導体基板１２１の全面に第１層間絶縁層１３９が形成される。
【００７９】
次に、セル領域におけるトランジスタのソ−ス／ドレイン領域１３２の表面を大気中に露出させる第１コンタクトホール１４０を形成し、第１コンタクトホ−ル１４０を通してトランジスタのソ−ス／ドレイン領域１３２に電気的に連結されるＴＦＴゲ−ト導電層（図示せず）を第１層間絶縁層１３９及び第２シリコン酸化膜１３７の上に形成する。その後、写真食刻工程により前記ＴＦＴゲ−ト導電層をパタニングしてセル領域にＴＦＴのゲ−ト電極１４１を形成する。そして、写真食刻工程により第１電極１２９上の第１層間絶縁層１３９を食刻して第１電極１２９の表面を大気中に露出させる。
【００８０】
図１４は第１電極１２９の上に第２誘電体膜１４３及び第２電極１４７を形成する工程を示す。詳細には、先ず、第１電極１２９及びＴＦＴのゲ−ト電極１４１の表面に第２誘電体膜１４３を形成し、セル領域にはコンタクトホ−ル１４５を形成する。次いで、第２誘電体膜１４３の上に多結晶シリコン膜または非晶質シリコン膜を蒸着し、第１電極１２９の上には不純物を注入して第２導電層（図示せず）を形成する。そして、セル領域のＴＦＴのソ−ス／ドレイン領域に不純物を注入する。次に、第２導電層をパニタングして第１電極１２９上の第２誘電体膜１４３の上に第２電極１４７を形成し、セル領域にはＴＦＴのチャンネル及びソ−ス／ドレイン領域１４８を形成する。
【００８１】
図１５は第２層間絶縁層１５１及び第２コンタクトホ−ル１５３，１５４，１５５，１５６を形成する工程を示す。詳細には、第２電極１４７及びセル領域に形成されたＴＦＴのチャンネル及びソ−ス／ドレイン領域１４８の上に第２層間絶縁層１５１を形成して平坦化を施す。次に、第１電極１２９、第２電極１４７、ｎ+ 不純物領域１３３、ｐ+ 不純物領域１３４及びトランジスタのソ−ス／ドレイン領域１３２の表面を大気中に露出させる第２コンタクトホ−ル１５３，１５４，１５５，１５６を形成する。
【００８２】
図１６は第２電極１４７、ｎ+ 不純物領域１３３及びｐ+ 不純物領域１３４を電気的に連結する配線層パタ−ン１５９を形成する工程を示す。詳細には、先ず、第２コンタクトホ−ル１５３，１５４，１５５，１５６を通して第１電極１２９、第２電極１４７、ｎ+ 不純物領域１３３、ｐ+ 不純物領域１３４及びトランジスタのソ−ス／ドレイン領域１３２に接触する第３導電層（図示せず）を第２層間絶縁層１５１の上に形成し、写真食刻工程を通して第３導電層をパタニングして第２電極１４７、ｎ+ 不純物領域１３３及びｐ+ 不純物領域１３４を電気的に連結する配線層パタ−ン１５９を形成する。次に、通常の配線工程を施してＳＲＡＭを完成する。
【００８３】
本発明の第３実施例に係る半導体装置の製造方法は、ＳＲＡＭの製造において、第１電極の表面を露出させる工程を除き、別途の工程を付加することなく、二つのキャパシタを並列に連結した減結合キャパシタを形成することができる。
【００８４】
以上、数種の実施例を挙げて本発明の実施の形態を具体的に説明したが、本発明は、これらの特定の実施例に限らず、本発明の技術的思想の範囲において当分野の通常の知識を持つ者により様々な変形や改良が可能である。
【００８５】
【発明の効果】
本発明に拠れば、占有面積が小さく、かつ静電容量が大きな減結合キャパシタを得ることができ、半導体装置を高集積化し、その電源電圧を安定化することができる。
【００８６】
【図面の簡単な説明】
【図１】従来の半導体装置における減結合キャパシタの構造を示す断面図である。
【図２】本発明の第１実施例に係る半導体装置における減結合キャパシタの構造を示す断面図である。
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】図２に示す減結合キャパシタを有するＳＲＡＭの製造方法を示す断面図である。
【図１０】本発明の第２実施例に係る半導体装置における減結合キャパシタの構造を示す断面図である。
【図１１】本発明の第３実施例に係る半導体装置における減結合キャパシタの構造を示す断面図である。
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】図１１に示す減結合キャパシタを有するＳＲＡＭの製造方法を示す断面図である。
【符号の説明】
１ ｐ型半導体基板
３ ｐ型ウェル領域
５ シリコン酸化膜
７ 導電層電極
９ ｎ＋不純物領域
１０ ｐ＋不純物領域
１１ 配線層パターン
２１ ｐ型半導体基板
２３ ｐ型ウェル領域
２５ 第１誘電体膜
２７ 第１電極
２７ａ 第１電極
２９ ｎ＋不純物領域
３０ ｐ＋不純物領域
３１ 第１層間絶縁層
３３ 第１コンタクトホール
３５，３５ａ 第２電極
３７ 第２誘電体膜
３９，３９ａ 第３電極
４１ 第２層間絶縁膜
４３，４４ 第２コンタクトホール
４５ 配線層パターン
４５ａ 配線層パターン
５１ Ｐ型半導体基板
５３ ｎ型ウェル領域
５４，５４ａ ｐ型ウェル領域
５５ 第１誘電体膜
５７ ゲート絶縁膜
５９ 第１電極
６０ スペーサ
６１ ゲート電極
６２ ソース／ドレイン領域
６３ ｎ＋不純物領域
６４ ｐ＋不純物領域
６５ 連結用パターン
６７ 第２シリコン酸化膜
６９ 第１層間絶縁層
７１，７２ 第１コンタクトホール
７３ 第２電極
７５ ゲート電極
７７ 第２誘電体膜
７８ 連結用コンタクトホール
７９ 第３電極
８０ チャネル，ソース／ドレイン領域
８１ 第２層間絶縁層
８３，８４，８５，８６ 第２コンタクトホール
８９ 配線層パターン
１０１ Ｐ型半導体基板
１０３ ｐ型ウェル
１０５ 第１誘電体膜
１０７ 第１電極
１０９ 第２誘電体膜
１１１ 第２電極
１１３ 配線層パターン
１２１ ｐ型半導体基板
１２３ ｎ型ウェル領域
１２４ ｐ型ウェル領域
１２４ａ ｐ型のウェル領域
１２５ 第１誘電体膜
１２７ ゲート絶縁膜
１２９ 第１電極
１３１ ゲート電極
１３２ ソース／ドレイン領域
１３３ ｎ＋不純物領域
１３４ ｐ＋不純物領域
１３５ 連結用パターン
１３７ 第２シリコン酸化膜
１３９ 第１層間絶縁層
１４０ 第１コンタクトホール
１４１ ゲート電極
１４３ 第２誘電体膜
１４５ コンタクトホール
１４７ 第２電極
１４８ ソース／ドレイン領域
１５１ 第２層間絶縁膜
１５３，１５４，１５５，１５６ 第２コンタクトホール
１５９ 配線層パターン
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に減結合（decoupling) キャパシタを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
高集積半導体装置の高速化の要求及びワイドビット化により、出力部や内部論理回路は、高電流駆動能力で高速に動作するようになった。これに伴って、半導体装置において、電気信号の立上がり又は立下がりによる瞬間的な電流変化量（ｄｉ／ｄｔ）が増大してきた。半導体集積回路において、この電流変化は、電源を供給する電源線及び内部回路を連結する信号線において現れる。さらに、導電層よりなる電源線及び信号線には寄生抵抗、寄生静電容量及び寄生インダクタンスが存在するため、半導体装置において瞬間的な電流変化が発生すると、電源線又は信号線に急激な電圧の変化をもたらす。電圧の変化により、信号の論理レベルが変化し、また、電源線の場合には電源電圧が低下したり、接地電圧が上昇したりする。従って、半導体装置の動作速度が遅くなる上に入力及び出力信号の雑音余裕が減ることによる素子の誤動作を引き起こす。特に、かかる問題は瞬間的な電流変化量が大きなＢｉＣＭＯＳ／ＣＭＯＳ（Complementary Metal Oxide Semiconductor）半導体装置において顕著に認められる。さらに、インダクタンスとして、寄生インダクタンス成分にパッケ−ジのリ−ドフレ−ムと外部ピンによるインダクタンス成分が加わるため、前記問題点はさらに深刻になる。
【０００３】
前記問題点を解決するために、半導体装置の電源線と接地線との間にキャパシタを形成して、該キャパシタを瞬間的な信号電流変化に対する局部的な電流供給源として動作させることにより電源線の電流変化を低減させる方法がある。かかる機能を有するキャパシタを減結合キャパシタ（又はバイパスキャパシタ）と呼ぶ。減結合キャパシタは、半導体装置の電源電圧の安定化に寄与するが、回路動作信号には直接的に影響を与えない。次に、従来の方法により形成された減結合キャパシタを説明する。
【０００４】
図１は従来の半導体装置における減結合キャパシタの構造を示す断面図である。減結合キャパシタは、ｐ型の半導体基板１に形成されたｐ型のウェル領域３の表面と導電層電極７との間にシリコン酸化膜５を介して形成される。ｎ+ 不純物領域９は、ｐ+ 不純物領域１０を通してｐ型のウェル領域３に電気的に連結されている。シリコン酸化膜５は、トランジスタのゲ−ト絶縁膜の形成と同時に形成され、また、導電層電極７は、トランジスタのゲ−ト電極と同時に形成されるため追加工程は不要である。ｐ型のウェル領域３とｐ型の半導体基板１とは、同一の導電型であって電気的に連結されており、ｎ+ 不純物領域９とｐ+ 不純物領域１０とは、配線層パタ−ン１１により電気的に連結されている。導電層電極７には電源電圧Ｖｃｃが連結されており、ｐ型のウェル領域３は、配線層パタ−ン１１を通して接地電圧ＧＮＤに連結されている。
【０００５】
ｐ型の半導体基板の代わりにｎ型の半導体基板を用いた場合には、減結合キャパシタは、ｐ型のウェル領域に形成することが望ましい。ｐ型の半導体基板を用いる場合には、ｐ型のウェル領域を省き減結合キャパシタをｐ型の半導体基板に直ちに形成することもできる。
【０００６】
半導体装置において、減結合キャパシタの静電容量が大きくなるに従って電源電圧の変動が小さくなるため、減結合キャパシタの静電容量は大きい方が望ましい。一方、従来の半導体装置において、減結合キャパシタの静電容量を増やすためには、結果的に減結合キャパシタにさらに広い面積を割り当てる必要がある。
【０００７】
しかしながら、半導体装置の高速化及びワイドビット化に伴って、減結合キャパシタに割当て得る面積は小さくなり、その結果、減結合キャパシタの静電容量が低下するという問題が発生する。さらに、最近の半導体装置の高集積化により、従来の減結合キャパシタを有する半導体装置は採用しにくくなる。
【０００８】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、低面積かつ大静電容量の減結合キャパシタを有する半導体装置を提供することにある。
【０００９】
また、本発明の他の目的は、前記半導体装置に最適の製造方法を提供するにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するためになされた本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは少なくとも二つのキャパシタを並列に連結してなることを特徴とする。
【００１１】
本発明の望ましい実施例によると、前記キャパシタは層間絶縁層を介して積層される。
【００１２】
また、本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは、半導体基板、第１電極及び前記半導体基板と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、第２電極、第３電極及び前記第２電極と前記第３電極との間に形成された第２誘電体膜より構成される第２キャパシタとを並列に連結してなることを特徴とする。
【００１３】
本発明の望ましい実施例によると、前記第１電極は不純物のド−ピングされた多結晶シリコン膜であり、前記第２電極及び第３電極は不純物のド−ピングされた多結晶シリコン膜、非晶質シリコン膜または金属系統の導電体膜質（Ｔｉ，ＴｉＮ，Ｗなど）である。また、前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜であり、前記半導体基板は前記第２電極または前記第３電極と電気的に連結される。さらに、前記第２電極は前記第１電極上に層間絶縁層を介して積層され、前記半導体基板としてはｐ型の半導体基板が用いられる。
【００１４】
また、本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは、第１導電型の半導体基板に形成された第２導電型のウェル領域、第１電極及び前記第２導電型のウェル領域と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、第２電極、第３電極及び前記第２電極と第３電極との間に形成された第２誘電体膜より構成される第２キャパシタとを並列に連結してなることを特徴とする。
【００１５】
本発明の望ましい実施例によると、前記第１電極は不純物のド−ピングされた多結晶シリコン膜であり、前記第２電極及び第３電極は不純物のド−ピングされた多結晶シリコン膜、非晶質シリコン膜または金属系統の導電体膜質（Ｔｉ，ＴｉＮ，Ｗなど）である。また、前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜であり、前記第２導電型のウェル領域は前記第２電極と電気的に連結され、前記半導体基板は前記第３電極と電気的に連結される。さらに、前記第２電極は前記第１電極上に層間絶縁層を介して積層され、前記第２導電型はｐ型であることを特徴とする。
【００１６】
また、本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは、半導体基板、第１電極及び前記半導体基板と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、前記第１電極、第２電極及び前記第１電極と前記第２電極との間に形成された第２誘電体膜より構成される第２キャパシタとを並列に連結してなることを特徴とする。
【００１７】
本発明の望ましい実施例によると、前記第２電極は不純物のド−ピングされた多結晶シリコン膜または非晶質シリコン膜であり、前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする。また、前記半導体基板としてはｐ型の半導体基板が用いられる。
【００１８】
また、本発明は、減結合キャパシタを含む半導体装置であって、前記減結合キャパシタは、第１導電型の半導体基板に形成された第２導電型のウェル領域、第１電極及び第２導電型のウェル領域と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、前記第１電極、第２電極及び前記第１電極と第２電極との間に形成された第２誘電体膜より構成される第２キャパシタとを並列に連結してなることを特徴とする。
【００１９】
本発明の望ましい実施例によると、前記第２電極は不純物のド−ピングされた多結晶シリコン膜または非晶質シリコン膜であり、前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜である。また、前記第２導電型はｐ型であることを特徴とする。
【００２０】
前記他の目的を達成するためになされた本発明に係る半導体装置の製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層に前記第１電極の表面を大気中に露出させる第１コンタクトホ−ルを形成する工程と、前記第１コンタクトホ−ルを通して前記第１電極に電気的に連結される第２電極を前記第１層間絶縁層上に形成する工程と、前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域及び前記第３電極の表面を大気中に露出させる第２コンタクトホ−ルを形成する工程と、前記第２コンタクトホ−ルを通して前記不純物領域と前記第３電極を電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２１】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００２２】
また、本発明に係る半導体装置の製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に第２電極を形成する工程と、前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域、前記第１電極、前記第２電極及び前記第３電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して、前記不純物領域を前記第２電極と電気的に連結し、前記第１電極を前記第３電極と電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２３】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００２４】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層に前記第１電極の表面を大気中に露出させる第１コンタクトホ−ルを形成する工程と、前記第１コンタクトホ−ルを通して前記第１電極に電気的に連結される第２電極を前記第１層間絶縁層上に形成する工程と、前記第２電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む第１導電型の半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域及び前記第３電極の表面を大気中に露出させる第２コンタクトホ−ルを形成する工程と、前記第２コンタクトホ−ルを通して前記不純物領域と前記第３電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２５】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００２６】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に第２電極を形成する工程と、前記第２電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む第１導電型の半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域、前記第１電極、前記第２電極及び前記第３電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して、前記不純物領域を前記第２電極と電気的に連結し、前記第１電極を前記第３電極と電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２７】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００２８】
また、本発明に係るＳＲＡＭの製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層に前記第１電極の表面を大気中に露出させる第１コンクタトホ−ルを形成する工程と、前記第１コンタクトホ−ルを通して前記第１電極に電気的に連結される第２電極を前記第１層間絶縁層上に形成する工程と、前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域及び前記第３電極の表面を大気中に露出させる第２コンタクトホ−ルを形成する工程と、前記第２コンタクトホ−ルを通して前記不純物領域と前記第３電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００２９】
本発明の望ましい実施例によると、前記第１層間絶縁層は、セル領域でトランジスタのゲ−ト電極上に形成される層間絶縁層と同時に形成され、前記第１コンタクトホ−ルは、セル領域でトランジスタのソ−ス／ドレイン領域を露出させるコンタクトホ−ルと同時に形成される。また、前記第２電極及び第２誘電体膜はそれぞれセル領域で薄膜トランジスタのゲ−ト電極及び薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第３電極は薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。そして、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００３０】
また、本発明に係るＳＲＡＭの製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に第２電極を形成する工程と、前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域、前記第１電極、前記第２電極及び前記第３電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して、前記不純物領域を前記第２電極と電気的に連結し、前記第１電極を前記第３電極と電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００３１】
本発明の望ましい実施例によると、前記第１層間絶縁層は、セル領域でトランジスタのゲ−ト電極上に形成される層間絶縁層と同時に形成され、前記第２電極及び第２誘電体膜は、それぞれセル領域で薄膜トランジスタのゲ−ト電極及び薄膜トランジスタのゲ−ト絶縁膜と同時に形成される。前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００３２】
また、本発明に係るＳＲＡＭの製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層に前記第１電極の表面を大気中に露出させる第１コンタクトホ−ルを形成する工程と、前記第１コンタクトホ−ルを通して前記第１電極に電気的に連結される第２電極を第１層間絶縁層上に形成する工程と、前記第２電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む第１導電型の半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域及び前記第３電極の表面を大気中に露出させる第２コンタクトホ−ルを形成する工程と、前記第２コンタクトホ−ルを通して前記不純物領域と前記第３電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００３３】
本発明の望ましい実施例によると、前記第１層間絶縁層は、セル領域でトランジスタのゲ−ト電極上に形成される層間絶縁層と同時に形成され、前記第１コンタクトホ−ルは、セル領域でトランジスタのソ−ス／ドレイン領域を露出させるコンタクトホ−ルと同時に形成される。また、前記第２電極及び第２誘電体膜は、それぞれセル領域で薄膜トランジスタのゲ−ト電極及び薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第３電極は薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。
【００３４】
そして、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００３５】
また、本発明に係るＳＲＡＭの製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第１層間絶縁層を形成する工程と、前記第１層間絶縁層上に第２電極を形成する工程と、前記第２電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、前記第３電極を含む第１導電型の半導体基板の全面に第２層間絶縁層を形成する工程と、前記不純物領域、前記第１電極、前記第２電極及び前記第３電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して、前記不純物領域を前記第２電極と電気的に連結し、前記第１電極を前記第３電極と電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とするＳＲＡＭの製造方法を提供する。
【００３６】
本発明の望ましい実施例によると、前記第１層間絶縁層は、セル領域でトランジスタのゲ−ト電極上に形成される層間絶縁層と同時に形成される。また、前記第２電極及び第２誘電体膜は、それぞれセル領域で薄膜トランジスタのゲ−ト電極及び薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第３電極は薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。そして、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００３７】
また、本発明に係る半導体装置の製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第１電極の位置する前記第２誘電体膜上に第２電極を形成する工程と、前記第２電極を含む半導体基板の全面に層間絶縁層を形成する工程と、前記不純物領域及び前記第２電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して前記不純物領域と前記第２電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００３８】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００３９】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第１電極の位置する前記第２誘電体膜上に第２電極を形成する工程と、前記第２電極を含む第１導電型の半導体基板の全面に層間絶縁層を形成する工程と、前記不純物領域及び前記第２電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して前記不純物領域と前記第２電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００４０】
本発明の望ましい実施例によると、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００４１】
また、本発明に係るＳＲＡＭの製造方法は、半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記半導体基板に不純物領域を形成する工程と、前記第１電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、前記第１電極の位置する前記第２誘電体膜上に第２電極を形成する工程と、前記体２電極を含む半導体基板の全面に層間絶縁層を形成する工程と、前記不純物領域及び前記第２電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して前記不純物領域と前記第２電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００４２】
本発明の望ましい実施例によると、前記第２誘電体膜は、セル領域で薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第２電極は、セル領域で薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。また、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含む。
【００４３】
また、本発明に係るＳＲＡＭの製造方法は、第１導電型の半導体基板に第２導電型のウェル領域を形成する工程と、第１導電型の半導体基板の全面に第１誘電体膜を形成する工程と、前記第１誘電体膜上に第１電極を形成する工程と、前記第２導電型のウェル領域に不純物領域を形成する工程と、前記第１電極を含む前記第１導電型の半導体基板の全面に第２誘電体膜を形成する工程と、前記第１電極の位置する前記第２誘電体膜上に第２電極を形成する工程と、前記第２電極を含む第１導電型の半導体基板の全面に層間絶縁層を形成する工程と、前記不純物領域及び前記第２電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、前記コンタクトホ−ルを通して前記不純物領域と前記第２電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする。
【００４４】
本発明の望ましい実施例によると、前記第２誘電体膜は、セル領域で薄膜トランジスタのゲ−ト絶縁膜と同時に形成され、前記第２電極は、セル領域で薄膜トランジスタのチャンネル及びソ−ス／ドレイン領域と同時に形成される。また、前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含み、前記第２導電型はｐ型であることを特徴とする。
【００４５】
【発明の実施の形態】
本発明の１つの実施の形態は、小さな面積内に形成された減結合キャパシタの静電容量を増やすために、多数のキャパシタを並列に連結して層間絶縁層をキャパシタの間に形成することを特徴とする。
【００４６】
本発明は、多数のキャパシタが並列に連結されてなる減結合キャパシタを有する半導体装置に関するが、以下の実施例は、説明の便宜上、二つのキャパシタを並列に連結してなる減結合キャパシタを有する半導体装置に関する。
【００４７】
【実施例１】
図２は本発明の第１実施例に係る半導体装置の減結合キャパシタの構成を示す断面図である。
【００４８】
図２に示すように、第１実施例に係る半導体装置においては、ｐ型の半導体基板２１に形成されたｐ型のウェル領域２３の表面上に第１誘電体膜２５と第１電極２７が順次に積層されており、第１電極２７の上に第１層間絶縁層３１が形成されている。第１層間絶縁層３１の上には第２電極３５が形成され、第２電極３５の上には第２誘電体膜３７を挟んで第３電極３９が形成されている。
【００４９】
第２電極３５は、第１層間絶縁層３１に形成された第１コンタクトホ−ル３３を通して第１電極２７と電気的に連結されている。そして、第２層間絶縁層４１の上に形成された配線層パタ−ン４５は、第３電極３９の上に位置する第２コンタクトホ−ル４３と、ｐ型のウェル領域２３に電気的に連結されるｎ+ 不純物領域２９の上に形成された第２コンタクトホ−ル４４をと通して第３電極３９及びｐ型のウェル領域２３を電気的に連結する。一方、ｐ型の半導体基板２１とｐ+ 不純物領域３０とは同一な導電型であってｐ型のウェル領域２３を通して電気的に連結されており、ｎ+ 不純物領域２９とｐ+ 不純物領域３０とは、配線層パタ−ン４５により電気的に連結されている。
【００５０】
ところで、ｐ型の半導体基板の代わりにｎ型の半導体基板を用いた場合には、減結合キャパシタは、ｐ型のウェル領域に形成することが望ましい。ｐ型の半導体基板を用いた場合には、ｐ型のウェル領域を省き減結合キャパシタをｐ型の半導体基板に直ちに形成することができる。
【００５１】
本発明の第１実施例に係る半導体装置における減結合キャパシタは、ｐ型のウェル領域と第１電極との間に形成された第１キャパシタと、第２電極と第３電極との間に形成された第２キャパシタとを含み、第１キャパシタ及び第２キャパシタを並列に連結した構造を有する。したがって、減結合キャパシタは、第１キャパシタの形成された領域の面積内において、第１キャパシタの静電容量と第２キャパシタの静電容量とを合計した静電容量を有する。したがって、本実施例に拠れば、半導体装置の集積度を高めながら、大静電容量を有する減結合キャパシタを形成することができ、これを適用した半導体装置の電源電圧を安定化することができる。
【００５２】
本発明の第１実施例に係る半導体装置における減結合キャパシタは、電極の個数が増えるため、半導体装置の製造において、工程の追加が必要となることもある。しかしながら、最近の高集積半導体装置では多層の電極を用いることが一般的であるため、該多層の電極を形成しながら減結合キャパシタの電極を同時に形成することにより、工程を追加することなく減結合キャパシタを形成することができる。
【００５３】
以下、本発明の第１実施例に係る半導体装置の製造方法の一例として、薄膜トランジスタ（Thin Film Transistor；以下、ＴＦＴと称する）を用いたＳＲＡＭの製造工程において減結合キャパシタを形成する方法を説明する。
【００５４】
図３乃至図９は、図２に示す減結合キャパシタを有するＳＲＡＭの製造方法を示す断面図である。
【００５５】
図３は第１誘電体膜５５の上に第１電極５９を形成する工程を示す。詳細には、先ず、ｐ型の半導体基板５１にｎ型のウェル領域５３及びｐ型のウェル領域５４，５４ａを形成し、ｐ型の半導体基板５１に素子分離のためのフィ−ルド酸化膜を形成する。次に、ｐ型の半導体基板５１の全面に第１誘電体膜５５を形成し、第１誘電体膜５５の上に第１導電層（図示せず）を形成する。この際、第１誘電体膜５５はシリコン酸化膜で形成し、第１導電層は不純物の含まれた多結晶シリコン膜で形成する。その後、写真食刻工程を通して前記第１導電層をパタニングして第１電極５９を形成する。この際、従来の技術と同様に、第１誘電体膜５５はトランジスタのゲ−ト絶縁膜５７と同時に形成し、第１電極５９はトランジスタのゲ−ト電極６１と同時に形成する。
【００５６】
図４はｎ+ 不純物領域６３及びｐ+ 不純物領域６４を形成する工程を示す。詳細には、先ず、第１電極５９及びトランジスタのゲ−ト電極６１の側壁に通常の方法でスペ−サ６０を形成し、セル領域にトランジスタのソ−ス／ドレイン領域６２のためのイオン注入によりｐ型のウェル領域５４にｎ+ 不純物領域６３を形成し、ｐ型のウェル領域５４に電気的に連結されるｐ+ 不純物領域６４を形成する。次いで、セル領域に形成されたトランジスタのゲ−ト電極６１の上に第１シリコン酸化膜を蒸着し、ワ−ドライン及び電源ラインのための連結用パタ−ン６５を形成する。次に、連結用パタ−ン６５の上にセル領域の平坦化のための第２シリコン酸化膜６７を形成する。そして、写真食刻工程を用いてセル領域以外の領域にある第２シリコン酸化膜６７を食刻することにより、第１電極５９を含む半導体基板５１の上に薄い第１層間絶縁層６９を形成する。
【００５７】
図５は第１層間絶縁層６９に第１コンタクトホ−ル７１を形成する工程を示す。詳細には、写真食刻工程により第１層間絶縁層６９に第１電極５９の表面を大気中に露出させる第１コンタクトホ−ル７１を形成しながら、セル領域にも第１コンタクトホ−ル７２を形成してトランジスタのソ−ス／ドレイン領域６２の表面を大気中に露出させる。
【００５８】
図６は第１層間絶縁層６９の上に第２電極７３を形成する工程を示す。詳細には、先ず、第１コンタクトホ−ル７１，７２を通して第１電極５９及びトランジスタのソ−ス／ドレイン領域６２に電気的に連結される第２導電層（図示せず）を第１層間絶縁層６９及び第２トリコン酸化膜６７の上に形成する。次いで、写真食刻工程により前記第２導電層をパタニングして、第１層間絶縁層６９の上に第２電極７３を形成すると共にセル領域にはＴＦＴのゲ−ト電極７５を形成する。
【００５９】
図７は第２電極７３の上に第２誘電体膜７７及び第３電極７９を形成する工程を示す。詳細には、先ず、第２電極７３及びＴＦＴのゲ−ト電極７５の表面に第２誘電体膜７７を形成し、セル領域には写真食刻工程により連結コンタクトホ−ル７８を形成する。次いで、第２誘電体膜７７の上に多結晶シリコン膜または非性質シリコンよりなる物質層（図示せず）を蒸着し、写真工程を用いて第２電極７３上の前記物質層とセル領域中のＴＦＴのソ−ス／ドレイン領域となる前記物質層に不純物を注入して第３導電層（図示せず）を形成する。その後、第３導電層をパタニングして第２電極７３上の第２誘電体膜７７の上に第３電極７９を形成し、セル領域にはＴＦＴのチャンネル及びソ−ス／ドレイン領域８０を形成する。
【００６０】
図８は第２層間絶縁層８１及び第２コンタクトホ−ル８３，８４，８５，８６を形成する工程を示す。詳細には、先ず、第３電極７９及びセル領域に形成されたＴＦＴのチャンネル及びソ−ス／ドレイン領域８０の上に第２層間絶縁層８１を形成して平坦化を施す。次いで、第２電極７３、第３電極７９、ｎ+ 不純物領域６３、ｐ+ 不純物領域６４及びトランジスタのソ−ス／ドレイン領域６２の表面を大気中に露出させる第２コンタクトホ−ル８３，８４，８５，８６を形成する。
【００６１】
図９は第３電極７９、ｎ+ 不純物領域６３及びｐ+ 不純物領域６４を電気的に連結する配線層パタ−ン８９を形成する工程を示す。詳細には、先ず、第２コンタクトホ−ル８３，８４，８５，８６を通して第２電極７３、第３電極７９、ｎ+ 不純物領域６３、ｐ+ 不純物領域６４及びトランジスタのソ−ス／ドレイン領域６２に接触する第４導電層（図示せず）を第２層間絶縁層８１の上に形成する。次いで、写真食刻工程を通して第４導電層をパタニングして第３電極７９、ｎ+ 不純物領域６３及びｐ+ 不純物領域６４を電気的に連結する配線層パタ−ン８９を形成する。その後、通常の工程を施してＳＲＡＭを完成する。
【００６２】
ところで、ｐ型の半導体基板の代わりにｎ型の半導体基板を用いる場合は、ｎ型の半導体基板に電源電圧Ｖccを連結することを除き、図３乃至図９に示す過程と類似の過程でＳＲＡＭを製造することができる。
【００６３】
上記の製造方法に拠れば、ＳＲＡＭの製造において、別途の工程を付加することなく、図２に示すような減結合キャパシタ、すなわち、占有面積が小さく、かつ静電容量が大きな減結合キャパシタを製造することができる。
【００６４】
【実施例２】
図１０は本発明の第２実施例に係る半導体装置の減結合キャパシタを示す断面図である。
【００６５】
本発明の第２実施例に係る減結合キャパシタは、配線層パタ−ン４５ａにより第１電極２７ａと第３電極３９ａとが電気的に連結され、第２電極３５ａがｐ型のウェル領域２３と連結されている。その他の構造は、第１実施例と同様である。
【００６６】
したがって、本発明の第２実施例に係る半導体装置においても、減結合キャパシタは、ｐ型のウェル領域と第１電極との間に形成された第１キャパシタと、第２電極と第３電極との間に形成された第２キャパシタとを並列に連結した構造を有する。そのため、第１実施例のように、占有面積が小さく、かつ静電容量が大きな減結合キャパシタを得ることができ、これにより電源電圧を安定化することができる。
【００６７】
本発明の第２実施例に係る半導体装置は、例えば、ＴＦＴを用いたＳＲＡＭの場合には、コンタクトホ−ルを形成する工程に関しては、図１０の構造に従って、その他の工程に関しては、図３乃至図９を参照して説明した第１実施例に係る製造方法に従って製造することができる。
【００６８】
すなわち、図５に示す工程では第１コンタクトホ−ル７１を形成せず、図８に示す工程では前記第１電極５９の表面を大気中に露出する第２コンタクトホ−ルを形成する。次に、図９に示す工程では第１電極５９と第３電極７９とを電気的に連結し、第２電極７３をｐ型のウェル領域５４に連結するように配線層パタ−ンを形成すれば良い。
【００６９】
上記の製造方法に拠れば、ＳＲＡＭの製造において、別途の工程を付加することなく、図１０に示すような減結合キャパシタ、すなわち、占有面積が小さく、かつ静電容量が大きな減結合キャパシタを製造することができる。
【００７０】
【実施例３】
図１１は本発明の第３実施例に係る半導体装置の減結合キャパシタを示す断面図である。
【００７１】
本発明の第２実施例に係る減結合キャパシタは、ｐ型の半導体基板１０１に形成されたｐ型のウェル領域１０３の表面上に第１誘電体膜１０５を介して第１電極１０７が形成され、第１電極１０７の上に第２誘電体膜１０９を介して第２電極１１１が形成されている。また、第２電極１１１とｐ型のウェル領域１０３とは配線層パタ−ン１１３により電気的に連結され、さらにｐ型のウェル領域１０３とｐ型の半導体基板１０１とは同一な導電型であるため、ｐ型の半導体基板１０１とも電気的に連結されている。その他の構造は、第１実施例と同様である。
【００７２】
本発明の第３実施例に係る半導体装置における減結合キャパシタは、ｐ型のウェル領域と第１電極との間に形成された第１キャパシタと、第１電極と第２電極との間に形成された第２キャパシタとを含み、第１キャパシタと前記第２キャパシタとを並列に連結した構造を有する。したがって、本発明の第３実施例に係る減結合キャパシタは、第１実施例のように、第１キャパシタが形成された領域の面積内に第１キャハシタの静電容量と第２キャパシタの静電容量とを合計した静電容量を有する。また、図１１から明らかなように、第３実施例に係る減結合キャパシタは、上記の第１、第２実施例に係る減結合キャパシタよりも構造が単純であるという長所がある。
【００７３】
ところで、ｐ型の半導体基板の代わりにｎ型の半導体基板を用いた場合には、減結合キャパシタは、ｐ型のウェル領域に形成することが望ましい。ｐ型の半導体基板を用いた場合には、ｐ型のウェル領域を省き減結合キャパシタをｐ型の半導体基板に直ちに形成することができる。
【００７４】
本発明の第３実施例に係る半導体装置の製造方法は、上記の第１実施例の場合と類似している。
【００７５】
以下、本発明の第３実施例に係る半導体装置の製造方法の一例として、ＴＦＴを用いたＳＲＡＭの製造工程において減結合キャパシタを形成する方法を説明する。
【００７６】
図１２乃至図１６は、図１１に示す減結合キャパシタを有するＳＲＡＭの製造方法を示す断面図である。
【００７７】
図１２は第１誘電体膜１２５の上に第１電極１２９を形成する工程を示す。詳細には、先ず、ｐ型の半導体基板１２１にｎ型のウェル領域１２３及びｐ型のウェル領域１２４，１２４ａを形成し、ｐ型の半導体基板１２１に素子分離のためのフィ−ルド酸化膜（図示せず）を形成する。次いで、ｐ型の半導体基板１２１の全面に第１誘電体膜１２５を形成し、第１誘電体膜１２５の上に第１導電層（図示せず）を形成する。この際、第１誘電体膜１２５はシリコン酸化物で形成し、第１導電層は不純物のド−ピングされた多結晶シリコンで形成する。次に、写真食刻工程を通して第１導電層をパタニングして第１電極１２９を形成する。この際、上記の第１実施例のように、第１誘電体膜１２５はトランジスタのゲ−ト絶縁膜１２７と同時に形成し、第１電極１２９はトランジスタのゲ−ト電極１３１と同時に形成する。
【００７８】
図１３はｎ+ 不純物領域１３３及びｐ+ 不純物領域１３４を形成し、第１電極１２９の表面を大気中に露出させる工程を示す。詳細には、先ず、第１側壁電極１２９及び前記トランジスタのゲ−ト側壁電極１３１に通常の方法でスペ−サを形成し、セル領域にトランジスタのソ−ス／ドレイン領域１３２を形成するためのイオン注入を施しながら、ｐ型のウェル領域１２４にｎ+ 不純物領域１３３及びｐ+ 不純物領域１３４を形成する。次に、セル領域に形成されたトランジスタのゲ−ト電極１３１の上に第１シリコン酸化膜（図示せず）を蒸着し、ワ−ドライン及び電源ラインのための連結用パタ−ン１３５を形成する。次に、連結用パタ−ン１３５の上にセル領域の平坦化のための第２シリコン酸化膜１３７を形成する。この際、第１電極１２９を含む半導体基板１２１の全面に第１層間絶縁層１３９が形成される。
【００７９】
次に、セル領域におけるトランジスタのソ−ス／ドレイン領域１３２の表面を大気中に露出させる第１コンタクトホール１４０を形成し、第１コンタクトホ−ル１４０を通してトランジスタのソ−ス／ドレイン領域１３２に電気的に連結されるＴＦＴゲ−ト導電層（図示せず）を第１層間絶縁層１３９及び第２シリコン酸化膜１３７の上に形成する。その後、写真食刻工程により前記ＴＦＴゲ−ト導電層をパタニングしてセル領域にＴＦＴのゲ−ト電極１４１を形成する。そして、写真食刻工程により第１電極１２９上の第１層間絶縁層１３９を食刻して第１電極１２９の表面を大気中に露出させる。
【００８０】
図１４は第１電極１２９の上に第２誘電体膜１４３及び第２電極１４７を形成する工程を示す。詳細には、先ず、第１電極１２９及びＴＦＴのゲ−ト電極１４１の表面に第２誘電体膜１４３を形成し、セル領域にはコンタクトホ−ル１４５を形成する。次いで、第２誘電体膜１４３の上に多結晶シリコン膜または非晶質シリコン膜を蒸着し、第１電極１２９の上には不純物を注入して第２導電層（図示せず）を形成する。そして、セル領域のＴＦＴのソ−ス／ドレイン領域に不純物を注入する。次に、第２導電層をパニタングして第１電極１２９上の第２誘電体膜１４３の上に第２電極１４７を形成し、セル領域にはＴＦＴのチャンネル及びソ−ス／ドレイン領域１４８を形成する。
【００８１】
図１５は第２層間絶縁層１５１及び第２コンタクトホ−ル１５３，１５４，１５５，１５６を形成する工程を示す。詳細には、第２電極１４７及びセル領域に形成されたＴＦＴのチャンネル及びソ−ス／ドレイン領域１４８の上に第２層間絶縁層１５１を形成して平坦化を施す。次に、第１電極１２９、第２電極１４７、ｎ+ 不純物領域１３３、ｐ+ 不純物領域１３４及びトランジスタのソ−ス／ドレイン領域１３２の表面を大気中に露出させる第２コンタクトホ−ル１５３，１５４，１５５，１５６を形成する。
【００８２】
図１６は第２電極１４７、ｎ+ 不純物領域１３３及びｐ+ 不純物領域１３４を電気的に連結する配線層パタ−ン１５９を形成する工程を示す。詳細には、先ず、第２コンタクトホ−ル１５３，１５４，１５５，１５６を通して第１電極１２９、第２電極１４７、ｎ+ 不純物領域１３３、ｐ+ 不純物領域１３４及びトランジスタのソ−ス／ドレイン領域１３２に接触する第３導電層（図示せず）を第２層間絶縁層１５１の上に形成し、写真食刻工程を通して第３導電層をパタニングして第２電極１４７、ｎ+ 不純物領域１３３及びｐ+ 不純物領域１３４を電気的に連結する配線層パタ−ン１５９を形成する。次に、通常の配線工程を施してＳＲＡＭを完成する。
【００８３】
本発明の第３実施例に係る半導体装置の製造方法は、ＳＲＡＭの製造において、第１電極の表面を露出させる工程を除き、別途の工程を付加することなく、二つのキャパシタを並列に連結した減結合キャパシタを形成することができる。
【００８４】
以上、数種の実施例を挙げて本発明の実施の形態を具体的に説明したが、本発明は、これらの特定の実施例に限らず、本発明の技術的思想の範囲において当分野の通常の知識を持つ者により様々な変形や改良が可能である。
【００８５】
【発明の効果】
本発明に拠れば、占有面積が小さく、かつ静電容量が大きな減結合キャパシタを得ることができ、半導体装置を高集積化し、その電源電圧を安定化することができる。
【００８６】
【図面の簡単な説明】
【図１】従来の半導体装置における減結合キャパシタの構造を示す断面図である。
【図２】本発明の第１実施例に係る半導体装置における減結合キャパシタの構造を示す断面図である。
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】図２に示す減結合キャパシタを有するＳＲＡＭの製造方法を示す断面図である。
【図１０】本発明の第２実施例に係る半導体装置における減結合キャパシタの構造を示す断面図である。
【図１１】本発明の第３実施例に係る半導体装置における減結合キャパシタの構造を示す断面図である。
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】図１１に示す減結合キャパシタを有するＳＲＡＭの製造方法を示す断面図である。
【符号の説明】
１ ｐ型半導体基板
３ ｐ型ウェル領域
５ シリコン酸化膜
７ 導電層電極
９ ｎ＋不純物領域
１０ ｐ＋不純物領域
１１ 配線層パターン
２１ ｐ型半導体基板
２３ ｐ型ウェル領域
２５ 第１誘電体膜
２７ 第１電極
２７ａ 第１電極
２９ ｎ＋不純物領域
３０ ｐ＋不純物領域
３１ 第１層間絶縁層
３３ 第１コンタクトホール
３５，３５ａ 第２電極
３７ 第２誘電体膜
３９，３９ａ 第３電極
４１ 第２層間絶縁膜
４３，４４ 第２コンタクトホール
４５ 配線層パターン
４５ａ 配線層パターン
５１ Ｐ型半導体基板
５３ ｎ型ウェル領域
５４，５４ａ ｐ型ウェル領域
５５ 第１誘電体膜
５７ ゲート絶縁膜
５９ 第１電極
６０ スペーサ
６１ ゲート電極
６２ ソース／ドレイン領域
６３ ｎ＋不純物領域
６４ ｐ＋不純物領域
６５ 連結用パターン
６７ 第２シリコン酸化膜
６９ 第１層間絶縁層
７１，７２ 第１コンタクトホール
７３ 第２電極
７５ ゲート電極
７７ 第２誘電体膜
７８ 連結用コンタクトホール
７９ 第３電極
８０ チャネル，ソース／ドレイン領域
８１ 第２層間絶縁層
８３，８４，８５，８６ 第２コンタクトホール
８９ 配線層パターン
１０１ Ｐ型半導体基板
１０３ ｐ型ウェル
１０５ 第１誘電体膜
１０７ 第１電極
１０９ 第２誘電体膜
１１１ 第２電極
１１３ 配線層パターン
１２１ ｐ型半導体基板
１２３ ｎ型ウェル領域
１２４ ｐ型ウェル領域
１２４ａ ｐ型のウェル領域
１２５ 第１誘電体膜
１２７ ゲート絶縁膜
１２９ 第１電極
１３１ ゲート電極
１３２ ソース／ドレイン領域
１３３ ｎ＋不純物領域
１３４ ｐ＋不純物領域
１３５ 連結用パターン
１３７ 第２シリコン酸化膜
１３９ 第１層間絶縁層
１４０ 第１コンタクトホール
１４１ ゲート電極
１４３ 第２誘電体膜
１４５ コンタクトホール
１４７ 第２電極
１４８ ソース／ドレイン領域
１５１ 第２層間絶縁膜
１５３，１５４，１５５，１５６ 第２コンタクトホール
１５９ 配線層パターン
Claims (17)
- 減結合キャパシタを含む半導体装置において、前記減結合キャパシタは、
半導体基板、第１電極、及び、前記半導体基板と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、
前記第１電極の上に層間絶縁層を介して配置された第２電極、第３電極、及び、前記第２電極と前記第３電極との間に形成された第２誘電体膜より構成される第２キャパシタとを含み、
前記第１電極と前記第２電極とが前記層間絶縁層に形成されたコンタクトホールを介して連結されていることを特徴とする半導体装置。 - 前記第１電極は不純物のドーピングされた多結晶シリコン膜であることを特徴とする請求項１に記載の半導体装置。
- 前記第２電極及び第３電極は不純物のドーピングされた多結晶シリコン膜、非晶質シリコン膜または金属系統の導電体膜であることを特徴とする請求項１に記載の半導体装置。
- 前記第２電極及び第３電極は不純物のドーピングされた多結晶シリコン膜、非晶質シリコン膜、Ｔｉ膜、ＴｉＮ膜またはＷ膜であることを特徴とする請求項１に記載の半導体装置。
- 前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。
- 前記半導体基板は前記第３電極と電気的に連結されていることを特徴とする請求項１に記載の半導体装置。
- 前記半導体基板は、ｐ型の不純物領域及びｎ型の不純物領域を含み、前記ｐ型の不純物領域及び前記ｎ型の不純物領域が前記第３電極と電気的に連結されていることを特徴とする請求項６に記載の半導体装置。
- 前記半導体基板はｐ型の半導体基板であることを特徴とする請求項１に記載の半導体装置。
- 減結合キャパシタを含む半導体装置において、前記減結合キャパシタは、
半導体基板、第１電極、及び、前記半導体基板と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、
第２電極、第３電極、及び、前記第２電極と第３電極との間に形成された第２誘電体膜より構成される第２キャパシタとを含み、
前記第１キャパシタと前記第２キャパシタとが並列に連結され、前記半導体基板は、ｐ型の不純物領域及びｎ型の不純物領域を含み、前記ｐ型の不純物領域及び前記ｎ型の不純物領域が前記第２電極と電気的に連結されていることを特徴とする半導体装置。 - 減結合キャパシタを含む半導体装置において、前記減結合キャパシタは、
半導体基板、第１電極、及び、前記半導体基板と前記第１電極との間に形成された第１誘電体膜より構成される第１キャパシタと、
前記第１電極、第２電極、及び、前記第１電極と前記第２電極との間に形成された第２誘電体膜より構成される第２キャパシタとを含み、
前記第１キャパシタと前記第２キャパシタとが並列に連結され、前記半導体基板は、ｐ型の不純物領域及びｎ型の不純物領域を含み、前記ｐ型の不純物領域及び前記ｎ型の不純物領域が前記第２電極と電気的に連結されていることを特徴とする半導体装置。 - 前記第２電極は不純物のド−ピングされた多結晶シリコン膜または非晶質シリコン膜であることを特徴とする請求項１０に記載の半導体装置。
- 前記第２誘電体膜はシリコン酸化膜またはシリコン窒化膜であることを特徴とする請求項１０に記載の半導体装置。
- 前記半導体基板はｐ型の半導体基板であることを特徴とする請求項１１に記載の半導体装置。
- 半導体基板の全面に第１誘電体膜を形成する工程と、
前記第１誘電体膜上に第１電極を形成する工程と、
前記半導体基板に不純物領域を形成する工程と、
前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、
前記第１層間絶縁層に前記第１電極の表面を大気中に露出させる第１コンタクトホ−ルを形成する工程と、
前記第１コンタクトホ−ルを通して前記第１電極に電気的に連結される第２電極を前記第１層間絶縁層上に形成する工程と、
前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、
前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、
前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、
前記不純物領域及び前記第３電極の表面を大気中に露出させる第２コンタクトホ−ルを形成する工程と、
前記第２コンタクトホ−ルを通して前記不純物領域と前記第３電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする減結合キャパシタを含む半導体装置の製造方法。 - 前記不純物領域はｐ型の不純物領域及びｎ型の不純物領域を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
- 半導体基板の全面に第１誘電体膜を形成する工程と、
前記第１誘電体膜上に第１電極を形成する工程と、
前記半導体基板にｐ型の不純物領域及びｎ型の不純物領域を形成する工程と、
前記第１電極を含む前記半導体基板の全面に第１層間絶縁層を形成する工程と、
前記第１層間絶縁層上に第２電極を形成する工程と、
前記第２電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、
前記第２電極の位置する前記第２誘電体膜上に第３電極を形成する工程と、
前記第３電極を含む半導体基板の全面に第２層間絶縁層を形成する工程と、
前記ｐ型の不純物領域、前記ｎ型の不純物領域、前記第１電極、前記第２電極及び前記第３電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、
前記コンタクトホ−ルを通して、前記ｐ型の不純物領域及び前記ｎ型の不純物領域を前記第２電極と電気的に連結し、前記第１電極を前記第３電極と電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする減結合キャパシタを含む半導体装置の製造方法。 - 半導体基板の全面に第１誘電体膜を形成する工程と、
前記第１誘電体膜上に第１電極を形成する工程と、
前記半導体基板にｐ型不純物領域及びｎ型の不純物領域を形成する工程と、
前記第１電極を含む前記半導体基板の全面に第２誘電体膜を形成する工程と、 前記第１電極の位置する前記第２誘電体膜上に第２電極を形成する工程と、
前記第２電極を含む半導体基板の全面に層間絶縁層を形成する工程と、
前記ｐ型不純物領域、前記ｎ型の不純物領域及び前記第２電極の表面を大気中に露出させるコンタクトホ−ルを形成する工程と、
前記コンタクトホ−ルを通して前記ｐ型不純物領域及び前記ｎ型の不純物領域と前記第２電極とを電気的に連結する配線層パタ−ンを形成する工程とを含むことを特徴とする減結合キャパシタを含む半導体装置の製造方法。
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