JP4908006B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体基板上に形成されるＭＯＳキャパシタを備えた半導体装置に関するものである。
従来、半導体基板上に形成されるキャパシタ素子には、ＭＯＳキャパシタやＰＩＰ（Poly-Insulator-Poly）キャパシタ、ＭＩＭ（Metal-Insulator-Metal）キャパシタ等がある。これらのうちＰＩＰキャパシタやＭＩＭキャパシタは、電極間に挟まれる誘電体層に、より誘電率の高い材料が使用される。したがって、製造プロセスが増加したり、プロセスコストが高くなったりする場合がある。このためＣＭＯＳプロセスで作成する回路には、他のＭＯＳトランジスタと整合させることを考えて、ＭＯＳキャパシタを使用することが多い。
上記従来のＭＯＳキャパシタには、ｐ型半導体基板と、このｐ型半導体基板に形成されたｎ型ウェルと、このｎ型ウェルに形成されたｎ＋拡散層と、ｎ型ウェル上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたポリシリコンまたは金属で形成されたゲート電極と、このゲート電極上に設けられるとともにコンタクトにより接続された第１の金属配線層と、この第１の金属配線層上に設けられるとともにコンタクトによりｎ＋拡散層にコンタクトにより接続された第２の金属配線層と、を備えるものがある（例えば、特許文献１参照。）。
このような構造により、ゲート絶縁膜を挟んでゲート電極とＰ型半導体基板との間に静電容量が形成され、ＭＯＳキャパシタとして機能するものである。このＭＯＳキャパシタは、薄いゲート絶縁膜を有するため、比較的大きな静電容量が得られる。
上記のようなＭＯＳ構造を持つＭＯＳキャパシタのＣ−Ｖ特性は、ゲート電圧Ｖｇ＜０のときは、ゲート電極直下のシリコン表面に空乏層が形成され、それにより生じる空乏層容量とゲート絶縁膜容量が直列接続された状態になる。そのため全体容量Ｃが減少する。
しかし、０＜ゲート電圧Ｖｇではｎ型ウェル内に浮遊している電子がシリコン表面近傍に引き寄せられるため、全体容量Ｃはゲート絶縁膜の容量に等しくなっていく。
このようにＭＯＳキャパシタはその印加電圧の変化により容量値が変動する電圧依存性を持っている。
さらに、Ｃ-Ｖ特性は、電源周波数が低周波の場合と、高周波の場合とは異なる。この理由は高周波の場合、ＭＯＳキャパシタのオンオフの切り替えが早いので反転層にキャリアが溜まるまでの時間がなく、反転層の容量がないのと同じ状態になるためである。
ここで、既述のようなＭＯＳキャパシタは、昇圧電源を生成するチャージポンプ回路などによく用いられる。チャージポンプ回路は、低電圧電源を昇圧して内部回路に高電圧を供給する回路である。このチャージポンプ回路で利用されるＭＯＳキャパシタは、そのゲート電極に印加される電圧の変化により容量値が変動する電圧依存性を有し、したがって、チャージポンプの昇圧能力が制限されるという問題がある。
さらに、ＭＯＳキャパシタは、チャージポンプ回路のポンプ動作による充放電によりその電圧が常に変動する。ＭＯＳキャパシタのチャネル領域は、拡散層やウェルの抵抗値が高い。これにより、印加される電圧が変化してから所望の容量になるまでに時間を要する。したがって、ＭＯＳキャパシタの周波数特性にも十分注意しなければならないという問題があった。
特開２００２−２１７３０４号公報
本発明は、上記課題を解決するものであり、容量値の電圧依存性を低減しつつ、容量値の周波数特性を向上することが可能な半導体装置を提供することを目的とする。
本発明の一態様に係る半導体装置は、
ＭＯＳ構造のドレイン領域とソース領域とが共通に接続され、この共通に接続された前記ドレイン領域、前記ソース領域と前記ＭＯＳ構造のゲート電極との間に静電容量を形成するＭＯＳキャパシタと、
前記ＭＯＳキャパシタ上に層間絶縁膜を介して形成され前記ＭＯＳキャパシタのゲート電極と接続されるとともに櫛歯状に延出した延出部を有する第１の櫛型配線、および、前記ＭＯＳキャパシタ上に層間絶縁膜を介して形成されるとともに前記第１の櫛型配線と線間絶縁膜を介して配置され前記ドレイン領域および前記ソース領域に接続されるとともに櫛歯状に延出した延出部を有する第２の櫛型配線、を有する配線キャパシタと、を備え、
前記第２の櫛型配線の延出部は、前記第１の櫛型配線の延出部と交互に並んで配置されているとともに、前記ＭＯＳキャパシタの前記ドレイン領域と前記ソース領域を結ぶチャネル方向に対して垂直に配置されていることを特徴とする。
また、本発明の一態様に係るチャージポンプ回路は、
ＭＯＳ構造のドレイン領域とソース領域とが共通に接続され、この共通に接続された前記ドレイン領域、ソース領域と前記ＭＯＳ構造のゲート電極との間に静電容量を形成するＭＯＳキャパシタと、前記ＭＯＳキャパシタ上に層間絶縁膜を介して形成され前記ＭＯＳキャパシタのゲート電極と接続されるとともに櫛歯状に延出した延出部を有する第１の櫛型配線、および、前記ＭＯＳキャパシタ上に層間絶縁膜を介して形成されるとともに前記第１の櫛型配線と線間絶縁膜を介して配置され前記ドレイン領域および前記ソース領域に接続されるとともに櫛歯状に延出した延出部を有する第２の櫛型配線、を有する配線キャパシタと、を備え、前記第２の櫛型配線の延出部は、前記第１の櫛型配線の延出部と交互に並んで配置されているとともに、前記ＭＯＳキャパシタの前記ドレイン領域と前記ソース領域を結ぶチャネル方向に対して垂直に配置された半導体装置と、
電源電圧が印加される入力端子にソース領域が接続された入力ＭＯＳトランジスタと、
前記入力ＭＯＳトランジスタのドレイン領域と昇圧された電圧が出力される出力端子との間で直列に接続された複数の昇圧ＭＯＳトランジスタと、を備え、
前記昇圧ＭＯＳトランジスタのソース領域に各々前記第１の櫛型配線が接続され、
隣接する前記半導体装置の前記第２の櫛型配線には、それぞれ互いに相補的なパルス信号が入力されることを特徴とする。
本発明の一態様に係る半導体装置によれば、容量値の電圧依存性を低減しつつ、容量値の周波数特性の向上を図ることができる。
本発明の一態様に係る半導体装置は、例えば、ＭＯＳキャパシタと、このＭＯＳキャパシタ上に形成される金属の配線層を櫛型形状にし、対向する電極から延出する延出部を交互に配置して構成される配線キャパシタと、を備える。これにより、半導体装置は、印加電圧により変動するＭＯＳキャパシタの容量を配線キャパシタの容量により補うものである。
以下、本発明を適用した各実施例について図面を参照しながら説明する。
図１は、本発明の実施例１に係る半導体装置の要部の構成を示す平面図である。また、図２は、図１の半導体装置１００のＡ−Ａ線に沿った断面を示す断面図である。
なお、ここでは、２つのＭＯＳ構造によりＭＯＳキャパシタが構成される場合について説明する。また、ＭＯＳキャパシタがｐ型半導体基板上に設けられた場合について説明するが、導電型を逆にした場合でも適用される回路の極性を逆にすることにより同様に適用される。
図１および図２に示すように、半導体装置１００は、ｐ型半導体基板１に形成されたＭＯＳ構造から構成されるＭＯＳキャパシタ４と、このＭＯＳキャパシタ４上に設けられた配線キャパシタ５とを備える。
上記ＭＯＳ構造は、ｐ型半導体基板１に形成されたｎ型ウェル６と、このｎ型ウェル６の表面に選択的に並んで形成されたドレイン領域、ソース領域となるｐ＋拡散層７、８、９と、このｐ＋拡散層７、８、９に挟まれた領域上に設けられたゲート絶縁膜１０、１１と、このゲート絶縁膜１０、１１上に設けられたゲート電極１２、１３と、バックゲートに電圧を印加するためのｐ＋拡散層７、８、９を囲むようにｎ型ウェル６に形成されたｎ＋拡散層１４とを有する。
ＭＯＳキャパシタ４は、上記ＭＯＳ構造のドレイン領域となるｐ＋拡散層７とソース領域となるｐ＋拡散層８とが共通に接続されている。同様に、ＭＯＳキャパシタ４は、ＭＯＳ構造のソース領域となるｐ＋拡散層８とドレイン領域となるｐ＋拡散層９とが共通に接続されている。
配線キャパシタ５は、ＭＯＳキャパシタ４上に層間絶縁膜２０を介して形成され、ＭＯＳキャパシタ４のゲート電極１２、１３とコンタクト１５で接続されるとともに櫛歯状に延出した延出部１６ａを有する第１の櫛型配線１６を有する。さらに、配線キャパシタ５は、ＭＯＳキャパシタ４上に層間絶縁膜２０を介して形成されるとともに第１の櫛型配線１６と線間絶縁膜２１を介して配置され、ｐ＋拡散層７、８、９およびｎ＋拡散層１４に複数のコンタクト１８、１９で接続されるとともに櫛歯状に延出した延出部１７ａを有する第２の櫛型配線１７、を有する。この第２の櫛型配線１７と第１の櫛型配線１６とは、対向して配置されている。
第２の櫛型配線１７の延出部１７ａは、第１の櫛型配線１６の延出部１６ａと交互に並んで配置されている。さらに、第２の櫛型配線１７の延出部１７ａは、ＭＯＳキャパシタ４のドレイン領域となるｐ＋拡散層７とソース領域となるｐ＋拡散層８を結ぶチャネル方向に対して、同様にソース領域となるｐ＋拡散層８とドレイン領域となるｐ＋拡散層９を結ぶチャネル方向に対して、垂直に配置されている。
ここで、既述のように、第２の櫛型配線１７の延出部１７ａは、線間絶縁膜２１を介して第１の櫛型配線１６の延出部１６ａと交互に並んで配置されている。そして、第１の櫛型配線１６と第２の櫛型配線１７とは、同じ配線層内に配置されている。これにより、第１の櫛型配線１６の延出部１６ａと第２の櫛型配線１７の延出部１７ａとが接近し、延出部１６ａと延出部１７ａとの間の線間絶縁膜２１の容量を増加することができる。
また、既述のように、第２の櫛型配線１７の延出部１７ａは、ＭＯＳキャパシタ４のチャネル方向に対して垂直に配置されているので、第２の櫛型配線１７の延出部１７ａは、ｐ＋拡散層７、８、９と複数のコンタクト１８で接続することができる。これにより、コンタクト１８によるコンタクト抵抗を低減することができる。
以上のような構成を有する半導体装置１００の回路図は図３のように示される。図３に示すように、所望の電圧が印加される端子２２と端子２３の間に、ＭＯＳキャパシタ４と配線キャパシタ５とが接続される。
ここで、以上のような構成を有する半導体装置１００の電圧依存性について説明する。
まず、ＭＯＳキャパシタ４は、ゲート電圧Ｖｇ＜０のときは、チャネルが形成されないが、アキュムレーション（accumulation）と呼ばれる蓄積状態であり空乏層が形成されないため容量Ｃは、ほぼゲート絶縁膜１０、１１の容量に等しい。したがって、半導体装置１００の全体容量は、ほぼゲート絶縁膜１０、１１の容量と配線キャパシタ５の容量との和になる。
次に、ＭＯＳキャパシタ４は、０＜ゲート電圧Ｖｇ＜しきい値電圧Vtのときは、ゲート電極直下のシリコン表面に空乏層が形成され、それにより生じる空乏層容量とゲート絶縁膜容量が直列接続された状態になる。したがって、ＭＯＳキャパシタ４の容量Ｃはゲート絶縁膜１０、１１の容量よりも小さくなる。しかし、配線キャパシタ５に形成される容量はゲート電圧に関係なく維持される。したがって、配線キャパシタ５を含めた半導体装置１００の全体の容量として考えると、従来と比較して、電圧依存性を低減することができる。
次に、ＭＯＳキャパシタ４は、しきい値Ｖｔ以上のゲート電圧が印加されチャネルが形成されると、共通に接続されたｐ＋拡散層７、８、９とＭＯＳ構造のゲート電極１２、１３との間にゲート絶縁膜１０、１１の静電容量を形成する。したがって、ＭＯＳキャパシタ４の容量Ｃは、ほぼゲート絶縁膜１０、１１の容量に等しい。これにより、半導体装置１００の全体容量は、ほぼゲート絶縁膜１０、１１の容量と配線キャパシタ５の容量との和になる。
以上のように、半導体装置１００は、従来と比較して、容量を増加しつつ、電圧依存性を低減することができる。
次に、以上のような構成を有する半導体装置１００の周波数特性について説明する。
まず、ＭＯＳキャパシタ４は、電源周波数が低周波である場合、ＭＯＳキャパシタ４のオンオフの切り替えで十分に反転層にキャリアが溜まるので反転層の容量が生じる。したがって、半導体装置１００の全体容量は、ほぼゲート絶縁膜１０、１１の容量と配線キャパシタ５の容量との和になる。
一方、ＭＯＳキャパシタ４は、電源周波数が低周波である場合、ＭＯＳキャパシタ４のオンオフの切り替えが速く反転層にキャリアが溜まらず反転層の容量が生じないことになる。しかし、配線キャパシタ５に形成される容量は電源周波数に関係なく維持される。したがって、配線キャパシタ５を含めた半導体装置１００の全体の容量として考えると、従来と比較して、周波数特性を向上することができる。
ここで、上記半導体装置１００をチャージポンプ回路に適用した一例について説明する。
図４は、本発明の実施例１に係る半導体装置を適用したチャージポンプ回路３００を示す回路図である。
図４に示すように、チャージポンプ回路３００は、電源電圧が印加される入力端子３０にソース領域が接続されるとともに、このソース領域にゲート電極が接続された入力ＭＯＳトランジスタ３１と、この入力ＭＯＳトランジスタ３１のドレイン領域と昇圧された電圧が出力される出力端子３２との間で直列に接続されるとともにそのゲート電極がそのソース領域に接続された複数の昇圧ＭＯＳトランジスタ３３と、この昇圧ＭＯＳトランジスタ３３のソースに各々端子２２（図２の第１の櫛型配線１６）が接続された請求項１ないし４の何れかに記載の前記半導体装置と、を備える。
隣接する半導体装置１００の端子２３（図２の第２の櫛型配線１７）には、それぞれ互いに相補的なパルス信号Φ１、Φ２が入力される。
上記チャージポンプ回路３００は、入力端子に電源電圧が印加されるとともに相補的なクロック信号Φ１、Φ２が端子２３にそれぞれ入力されると、昇圧動作し、出力端子３２から昇圧された電圧を出力する。
ここで、既述のように、半導体装置１００は、従来のＭＯＳキャパシタと比較して容量の電圧依存性が低減され周波数特性が向上されている。したがって、上記構成を有するチャージポンプ回路３００は、従来と比較して、容量値の電圧依存性を低減しつつ容量値の周波数特性の向上し、昇圧能力を向上することができる。
以上のように、本実施例に係る半導体装置によれば、容量値の電圧依存性を低減しつつ、容量値の周波数特性を向上することができる。
実施例１では、配線キャパシタの櫛型配線の層が１層である場合について述べたが、本実施例では、配線キャパシタの櫛型配線の層が複数層である場合ついて述べる。
図５は、本発明の実施例２に係る半導体装置の配線キャパシタの要部構成を示す平面図である。また、図６は、図５の配線キャパシタの要部構成を示す斜視図である。また、図７は、図５のＢ−Ｂ線に沿った本発明の一態様である実施例２に係る半導体装置２００の断面を示す断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。また、図５において、説明のため配線キャパシタの下層側については省略している。
図５ないし図７に示すように、半導体装置２００は、ｐ型半導体基板１に形成されたＭＯＳ構造で構成されるＭＯＳキャパシタ４と、このＭＯＳキャパシタ４上に設けられた配線キャパシタ２５とを備える。
図６、図７に示すように、配線キャパシタ２５は、ＭＯＳキャパシタ４上に層間絶縁膜２０を介して形成され、ＭＯＳキャパシタ４のゲート電極１２、１３とコンタクト１５で接続されるとともに櫛歯状に延出した延出部１６ａを有する第１の櫛型配線１６を有する。
さらに、配線キャパシタ２５は、ＭＯＳキャパシタ４上に層間絶縁膜２０を介して形成されるとともに第１の櫛型配線１６と線間絶縁膜２１を介して配置され、ｐ＋拡散層７、８、９およびｎ＋拡散層１４に複数のコンタクト１８、１９で接続されるとともに櫛歯状に延出した延出部１７ａを有する第２の櫛型配線１７を有する。
また、配線キャパシタ２５は、第１の櫛型配線１６上に層間絶縁膜２０を介して形成され、第１の櫛型配線１６とコンタクト２１８で接続されるとともに櫛歯状に延出した延出部２１６ａを有する第３の櫛型配線２１６を有する。
さらに、配線キャパシタ２５は、第２の櫛型配線１７上に層間絶縁膜２０を介して形成されるとともに第３の櫛型配線２１６と線間絶縁膜２１を介して配置され、第２の櫛型配線１７とコンタクト２１９で接続されるとともに櫛歯状に延出した延出部２１７ａを有する第４の櫛型配線２１７を有する。
すなわち、配線キャパシタ２５は、実施例１の配線キャパシタ５と比較して、第３の櫛型配線２１６と第４の櫛型配線２１７とが層間絶縁膜２０を介して交互に積層された、多層配線層２５ａをさらに有する。
ここで、図５ないし図７に示すように、第４の櫛型配線２１７の延出部２１７ａは、第３の櫛型配線２１６の延出部２１６ａと交互に並んで配置されている。そして、対となる第３の櫛型配線２１６と第４の櫛型配線２１７とは、同じ配線層内に配置されている。これにより、第３の櫛型配線２１６の延出部２１６ａと第４の櫛型配線２１７の延出部２１７ａとが接近し、延出部２１６ａと延出部２１７ａとの間の線間絶縁膜２１の静電容量を増加することができる。
既述のように、第４の櫛型配線２１７の延出部２１７ａの下には層間絶縁膜２０を介して第１の櫛型配線１６の延出部１６ａが位置するとともに、第４の櫛型配線２１７の延出部２１７ａの上には層間絶縁膜２０を介して第３の櫛型配線２１６の延出部２１６ａが位置している。
したがって、配線キャパシタ２５の容量としては、これらの層間絶縁膜２０の静電容量も含まれると考えられる。
以上のような構成を有する半導体装置２００の回路図は、実施例１と同様に図３のように示される。
また、以上のような構成を有する半導体装置２００の周波数特性、電圧依存性についても、配線キャパシタ２５による容量が増加する点以外は、実施例１と同様である。
以上のように、本実施例に係る半導体装置によれば、容量値の電圧依存性を低減し容量値の周波数特性を向上しつつ、実施例１よりも大きな容量を得ることができる。
なお、本実施例についても、実施例１と同様にチャージポンプ回路に適用することにより、従来と比較して、容量値の電圧依存性を低減しつつ容量値の周波数特性の向上し、昇圧能力を向上することができる。
また、本実施例においては、配線キャパシタの櫛型配線の多層配線層が２層である場合について説明したが、多層配線層を３層以上積層することにより、より有効にレイアウト面積を維持しつつ大きな静電容量を得ることができる。
本発明の一態様である実施例１に係る半導体装置の要部構成を示す平面図である。 図１の半導体装置１００のＡ−Ａ線に沿った断面を示す断面図である。 本発明の一態様である実施例１に係る半導体装置１００の回路図である。 本発明の実施例１に係る半導体装置を適用したチャージポンプ回路３００を示す回路図である。 本発明の実施例２に係る半導体装置の配線キャパシタの要部構成を示す平面図である。 図５の配線キャパシタの要部構成を示す斜視図である。 図５のＢ−Ｂ線に沿った本発明の一態様である実施例２に係る半導体装置の断面を示す断面図である。
符号の説明
１ ｐ型半導体基板
４ ＭＯＳキャパシタ
５ 配線キャパシタ
６ ｎ型ウェル
７、８、９ ｐ＋拡散層
１０、１１ ゲート絶縁膜
１２、１３ ゲート電極
１４ ｎ＋拡散層
１５ コンタクト
１６ 第１の櫛型配線
１６ａ 延出部
１７ 第２の櫛型配線
１７ａ 延出部
１８、１９ コンタクト
２０ 層間絶縁膜
２１ 線間絶縁膜
２２、２３ 端子
２５ 配線キャパシタ
２５ａ 多層配線層
３０ 入力端子
３１ 入力ＭＯＳトランジスタ
３２ 出力端子
３３ 昇圧ＭＯＳトランジスタ
１００、２００ 半導体装置
２１６ 第３の櫛型配線
２１６ａ 延出部
２１７ 第４の櫛型配線
２１７ａ 延出部
２１８、２１９ コンタクト
３００ チャージポンプ回路

Claims (5)

  1. ＭＯＳ構造のドレイン領域とソース領域とが共通に接続され、この共通に接続された前記ドレイン領域、前記ソース領域と前記ＭＯＳ構造のゲート電極との間に静電容量を形成するＭＯＳキャパシタと、
    前記ＭＯＳキャパシタ上に層間絶縁膜を介して形成され前記ＭＯＳキャパシタのゲート電極と接続されるとともに櫛歯状に延出した延出部を有する第１の櫛型配線、および、前記ＭＯＳキャパシタ上に層間絶縁膜を介して形成されるとともに前記第１の櫛型配線と線間絶縁膜を介して配置され前記ドレイン領域および前記ソース領域に接続されるとともに櫛歯状に延出した延出部を有する第２の櫛型配線、を有する配線キャパシタと、を備え、
    前記第２の櫛型配線の延出部は、前記第１の櫛型配線の延出部と交互に並んで配置されているとともに、前記ＭＯＳキャパシタの前記ドレイン領域と前記ソース領域を結ぶチャネル方向に対して垂直に配置されていることを特徴とする半導体装置。
  2. 前記第１の櫛型配線と前記第２の櫛型配線とは、同じ配線層内に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記配線キャパシタは、前記第１の櫛型配線上に層間絶縁膜を介して形成され前記第１の櫛型配線とコンタクトで接続されるとともに櫛歯状に延出した延出部を有する第３の櫛型配線と、前記第２の櫛型配線上に層間絶縁膜を介して形成されるとともに前記第３の櫛型配線と線間絶縁膜を介して配置され、前記第２の櫛型配線とコンタクトで接続されるとともに櫛歯状に延出した延出部を有する第４の櫛型配線と、が層間絶縁膜を介して積層された、多層配線層をさらに有し、
    前記第４の櫛型配線の延出部は、前記第３の櫛型配線の延出部と交互に並んで配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２の櫛型配線の延出部は、前記ドレイン領域および前記ソース領域と複数のコンタクトで接続されていることを特徴とする請求項１ないし３の何れかに記載の半導体装置。
  5. ＭＯＳ構造のドレイン領域とソース領域とが共通に接続され、この共通に接続された前記ドレイン領域、ソース領域と前記ＭＯＳ構造のゲート電極との間に静電容量を形成するＭＯＳキャパシタと、前記ＭＯＳキャパシタ上に層間絶縁膜を介して形成され前記ＭＯＳキャパシタのゲート電極と接続されるとともに櫛歯状に延出した延出部を有する第１の櫛型配線、および、前記ＭＯＳキャパシタ上に層間絶縁膜を介して形成されるとともに前記第１の櫛型配線と線間絶縁膜を介して配置され前記ドレイン領域および前記ソース領域に接続されるとともに櫛歯状に延出した延出部を有する第２の櫛型配線、を有する配線キャパシタと、を備え、前記第２の櫛型配線の延出部は、前記第１の櫛型配線の延出部と交互に並んで配置されているとともに、前記ＭＯＳキャパシタの前記ドレイン領域と前記ソース領域を結ぶチャネル方向に対して垂直に配置された半導体装置と、
    電源電圧が印加される入力端子にソース領域が接続された入力ＭＯＳトランジスタと、
    前記入力ＭＯＳトランジスタのドレイン領域と昇圧された電圧が出力される出力端子との間で直列に接続された複数の昇圧ＭＯＳトランジスタと、を備え、
    前記昇圧ＭＯＳトランジスタのソース領域に各々前記第１の櫛型配線が接続され、
    隣接する前記半導体装置の前記第２の櫛型配線には、それぞれ互いに相補的なパルス信号が入力されることを特徴とするチャージポンプ回路。
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