JP2000057790A - 電圧発生回路 - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積を増大させることなく、かつバッ
クバイアス効果による昇圧ロスを受けることなく電圧を
昇圧する。 【解決手段】Ｐ型シリコン基板１０１に形成されたＮ型
ウェル１０２上に、ゲート酸化膜１１９を介して、ポリ
シリコン膜からなるゲート電極１０６がデザインルール
で規定される最小線幅及び最小間隔で櫛歯形状に形成さ
れている。ゲート電極１０６の周囲のウェル１０２に、
ゲート電極１０６下の領域を除いて、Ｎ型不純物領域１
０４が形成されている。このような構成により、ウェル
１０２の寄生抵抗及び寄生容量の影響を解消することが
できる。ウェル１０２とゲート電極１０６が対向する面
積は約半分になるが、ゲート電極１０６の端部や側壁と
ウェル１０２やコンタクトメタル１２０との容量が増え
るので、トータルとしての容量はほとんど減少しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基板バイアス発生
装置や、ＥＥＰＲＯＭ（Electrical Erasable and Prog
rammable Read Only Memory）、フラッシュＥＥＰＲＯ
Ｍ（フラッシュメモリ）などの電気的に書込／消去可能
な不揮発性メモリ装置で使われる電圧発生回路に関する
ものである。

【０００２】

【従来の技術】ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ
などの電気的に書込/消去可能な不揮発性メモリ装置で
は、一般的に書込／消去の動作において、ＦＮトンネル
現象を利用しており、電源電圧以上の電圧が必要とな
る。その電源電圧以上の高電圧を発生させるために、不
揮発性メモリ装置には、通常チャージポンプ回路を内蔵
し使用している。

【０００３】図１に基本的なチャージポンプ回路の構成
（ここでは正の高電圧を造るチャージポンプ）を示す
（従来技術１）。ダイオード１０〜１４を直列に接続す
るとともに、ダイオード１１〜１４のアノード側の端子
３１〜３４にはポンプアップ用キャパシタ２１〜２４の
一端を接続し、各ポンプアップ用キャパシタ２１〜２４
の他端には、相補的なクロック信号φ１、φ２が各隣り
合うポンプアップ用キャパシタに交互に供給されるよう
になっている。

【０００４】入力側の端子３０に電源電圧を印加し、図
２に示すような互いに相補的なパルス信号Φ１（４１）
とΦ２（４２）をポンプアップ用キャパシタ２１〜２４
に入力する。ポンプアップ用キャパシタ２１〜２４にパ
ルス状電圧を印加すると、電荷量保存のためパルスが印
加された電極の反対側にパルス印加された電圧に等しい
電圧分の電位が上昇する。この状態になると、ダイオー
ド１０のカソード側の端子３１の電圧が上昇し、アノー
ド側の端子３０の電圧よりも高い状態になる。この状態
はちょうどダイオードに逆バイアスを加えた状態になる
ため、昇圧された電圧が逆流することがない。逆にダイ
オード１１では、アノード側の端子３１の電圧が高くな
り、カソード側の端子３２の電圧（初期状態では０Ｖ）
よりも高くなるので、カソード側の端子３２の電圧が上
昇する。

【０００５】以降この繰り返しによって、電荷がくみ上
げられて行き、図３（Ａ），（Ｂ）に示すように、後段
のポンプの電圧が上昇する。図３は、図１の端子３１〜
３４の電圧変化を表す図であり、（Ａ）は０〜１５０ナ
ノ秒における電圧変化を表し、（Ｂ）は１０００〜１１
５０ナノ秒における電圧変化を表す。縦軸は電圧を表
し、横軸は時間を表す。

【０００６】図４にＭＯＳトランジスタを用いた一般的
なチャージポンプ回路を構成するデバイスを示す。Ｎ型
のＭＯＳトランジスタ５０〜５４を直列に接続するとと
もに、各トランジスタ５０〜５４のゲートとソースが接
続され、一番端のトランジスタ５０のソースには電源電
圧Ｖccが供給される。各トランジスタのソースには、Ｎ
型のウェル中に作られた容量デバイス６１〜６４の一端
が接続され、それらの容量デバイスの他端には相補的な
クロック信号Φ１，Φ２が、隣り合う容量に供給される
構成とされ、トランジスタ５０〜５４の最終ドレイン端
７５から高電圧Ｖppを得る構成になっている。このよう
な構成にすることで、公知の製造方法、公知のデバイス
構造を利用することができるという利点がある。

【０００７】更に１段あたりのデバイス構成を図５に示
す。２０１は整流作用を持たせるためのＮ型ＭＯＳトラ
ンジスタで、図４のＭＯＳトランジスタ５０〜５４に該
当し、２０２はポンプアップのための容量で、図４の容
量デバイス６１〜６４に該当している。１０１はＰ型の
シリコン基板、１０２はＮ型のウェル、１０３はＮ型の
注入領域（ソース／ドレイン領域）、１０４はＮウェル
の電位を取るためのＮ型注入領域、１０５、１０６はゲ
ート電極である。１０７はパルス信号が入る電源ライ
ン、１０８、１０９は各段を繋ぐ電線である。

【０００８】整流作用を持たせているＭＯＳトランジス
タでは、前述したようにバックバイアス効果によって伝
達ロスが大きくなるという欠点を有しており、ポンプア
ップ容量２０２は、面積を稼ぐために広いゲートポリシ
リコン層１０６を利用しているため、Ｎ型注入領域１０
４から遠いウェル部分での抵抗やＮ型ウェル１０２とシ
リコン基板１０１間の負荷容量の影響を受けてしまい、
効率が落ちるという欠点を持っている。

【０００９】チャージポンプ回路は、１段毎にクロック
電圧（通常Ｖcc）からＭＯＳダイオードの伝達ロス（し
きい値電圧分）を引いた分だけ昇圧して行く構成のた
め、出力電圧Ｖoutは以下の式で表現できる。 Ｖout ＝（ Ｎ＋１ ）×（ Ｖcc−Ｖth ) …… （１） ここで、Ｎは段数、Ｖccは電源電圧、Ｖthは各段のＭＯ
Ｓトランジスタの平均しきい値電圧である。

【００１０】式（１）を見るとわかるように、このよう
なＭＯＳトランジスタを使ったチャージポンプ回路で
は、電圧を次段へ転送する際にしきい値電圧分の昇圧ロ
スが発生しているのである。このロスを少なくするため
には、低いしきい値電圧で、かつバックバイアス効果の
少ないのＭＯＳトランジスタを新規に開発する必要があ
る。

【００１１】ところが、ハーフミクロン世代以降のＭＯ
Ｓトランジスタでは、電気特性を確保するためウェル濃
度が濃くなってきており、チャージポンプ回路のように
ソース電位が上昇し、相対的に基板バイアスがかかった
ような使い方になる回路においては、バックバイアス効
果によるしきい値の上昇が大きくなり、いくら段数を増
やしても必要な電圧まで昇圧する事ができなくなってし
まう。また同時にソース／ドレイン拡散層とウェルとの
接合耐圧も低くなるため、必要な電圧まで耐圧がもたな
い。これら２つの問題は非常に大きい問題になる。なぜ
なら、デバイスが小さくなっても、消去に必要な電界は
変わらないので、必要とされる電圧もさほど下げる事が
できないからである。

【００１２】更にもう一つの問題点として、容量デバイ
スの容量を確保するために微細化が困難であるという問
題がある。理論上電圧を昇圧するだけなら、容量はさほ
ど大きくなくて良い。これは、式（１）の中に容量の効
果が入っていないことからも分る。ところが実際のデバ
イスではリーク電流や、書込み・消去時の消費電力が存
在するため、電流量を確保するための容量値が必要にな
る。しかも、前述したように、ＥＥＰＲＯＭ、フラッシ
ュＥＥＰＲＯＭなどの電気的に書込/消去可能な不揮発
性メモリ装置では、書込/消去に必要とされる電圧がス
ケーリングされることなく使われている。つまり、チャ
ージポンプ回路では、高電圧の発生と電流量確保のた
め、スケーリング則に従った微細化が困難になってきて
いるのである。

【００１３】これらの問題点のうち、バックバイアス効
果を解決する方法として、いくつかの方法が提案されて
いるが、特に高電圧を確保するための手法が多く、回路
自体の微細化を目指したものは少ない。その一つの方法
として、特開平５−２８７８５号公報に示される様な技
術がある（従来技術２）。これは、ゲートに印加する電
圧を通常の電源電圧よりも高くする事で、バックバイア
ス効果によるロスを防ごうとする方法である。従来技術
２では、バックバイアス効果による昇圧ロスを防ぐこと
ができる。

【００１４】バックバイアス効果を解決する他の方法と
して、特開平３−８６０６５号公報に開示されているも
のがある（従来技術３）。従来技術３においても、従来
技術２と同様に、ゲートに印加するバイアスを大きくす
ることで、バックバイアス効果を受けることなく昇圧で
きる。従来技術３は、昇圧用ＭＯＳトランジスタのソー
ス部分とゲートを容量結合によって接続し、基準クロッ
ク電位にプラスして前段の電位を与える事で、バックバ
イアス効果を防ぐ様な構成になっている。

【００１５】

【発明が解決しようとする課題】従来技術２では、電源
電圧よりも高いゲートに印加する電圧を作り出すため
に、本来のチャージポンプ回路とは別のポンプ回路を持
つ必要があり、チップ面積の増大をもたらすという欠点
がある。従来技術３においても、ゲートバイアス昇圧用
の容量を各段に設ける必要があることや、クロック信号
とゲート部分の電位を切り離すためのトランジスタを各
段にもうける必要がある等、面積増大（容量デバイスは
大きな面積が必要）が避けられない。

【００１６】そこで本発明は、チップ面積を増大させる
ことなく、かつ、バックバイアス効果による昇圧ロスを
受けることなく昇圧することを目的とするものである。

【００１７】

【課題を解決するための手段】本発明による電圧発生回
路の一態様は、複数段に直列接続された整流素子と、整
流素子間にそれぞれ一端が接続された容量素子とを備
え、隣り合う容量素子の他端には相補的なクロック信号
が供給されて昇圧がなされる電圧発生回路であって、容
量素子は、シリコン基板に形成されたウェルと、その上
にゲート酸化膜を介して形成されたゲート電極により構
成され、かつそのゲート電極は設計上許される最小の線
幅と空間で構成された櫛歯形状を有しており、ウェル
は、ゲート電極間の領域及びゲート電極の外側領域にウ
ェルと同導電型の不純物領域を有し、ゲート電極を一方
の電極とし、不純物領域を他方の電極としているもので
ある。

【００１８】上記の構成を採ることによって、容量デバ
イスの電極として用いるウェルの電位を確実にとること
ができ、電位を安定化させることができるため、昇圧効
率を稼ぐことができる。また、ゲート電極の形状を櫛歯
形状とすることで、シリコン基板と対向する部分の面積
は減少するが、電極側面部分の寄生容量もポンプ容量と
して利用できるため、面積減少による容量ロスを殆どな
くすことができる。

【００１９】

【発明の実施の形態】整流素子は、第１導電型のシリコ
ン基板に形成された第２導電型のウェルとそのウェル中
に形成された第１導電型の不純物領域とのＰＮ接合、又
は第１導電型のシリコン基板に形成された第２導電型の
ウェル内に形成され、シリコン基板とは電気的に分離さ
れた第１導電型のウェルとその第１導電型のウェル内に
形成された第２導電型の不純物領域とのＰＮ接合を用い
ることが好ましい。上記の構成を採ることによって、整
流素子のバックバイアス効果を受けることのないチャー
ジポンプ回路とすることができ、基板濃度、ウェル濃度
が濃くなっているハーフミクロン世代以降のフラッシュ
メモリ等においても、容易に高電圧を発生させることが
できる。

【００２０】第１のゲート電極上に、第１の層間絶縁膜
を介して、第１のゲート電極を覆うように形成された第
２のゲート電極をさらに備え、これらのゲート電極、第
１の層間絶縁膜及び第２のゲート電極により形成される
容量も容量素子の一部をなすことが好ましく、さらに第
２のゲート電極上に、第２の層間絶縁膜を介して、第２
のゲート電極を覆うように形成された金属配線を備え、
これらの第２のゲート電極、第２の層間絶縁膜及び金属
配線により形成される容量も容量素子の一部をなすこと
が好ましい。フラッシュメモリ等の固有のゲート構成を
活かすことができ、積層型の容量デバイスを造ることが
できるため、容量素子の面積を縮小することができる。

【００２１】

【実施例】本発明の特徴は、バックバイアス効果による
昇圧ロスを受けることなく、電圧を上昇させることがで
きる整流デバイスの構成と、ポンプアップに必要な容量
を確保しつつ面積の縮小を図った容量デバイス部分の構
成にある。本発明による電圧発生回路の構成は図１に示
すものと同様である。以下、図６から図１２に基づいて
本発明の構成及び動作を説明する。

【００２２】図６は、正の高電圧を発生させる電圧発生
回路の一実施例の容量素子を表す図であり、（Ａ）は上
面図、（Ｂ）は（Ａ）のＡ−Ａ’線位置における断面図
である。Ｐ型シリコン基板１０１にＮ型ウェル１０２が
形成されている。ウェル１０２上に、ゲート酸化膜１１
９を介して、容量デバイスの電極の一端となるポリシリ
コン膜からなるゲート電極１０６がデザインルールで規
定される最小線幅及び最小間隔で櫛歯形状に形成されて
いる。各ゲート電極１０６は、コンタクトメタル１２０
を介して配線１２１に接続されている。ゲート電極１０
６の周囲のウェル１０２に、ゲート電極１０６下の領域
を除いて、Ｎ型不純物領域１０４が形成されている。Ｎ
型不純物領域１０４は、コンタクトメタル１２２を介し
て配線１２３に接続されている。Ｎ型不純物領域１０４
は、ゲート電極１０６をマスクとしてＮ型不純物を注入
すると、容易に形成することができる。

【００２３】このような構成とすることで、ウェル１０
２の寄生抵抗及び寄生容量の影響を強く受けなくてす
む。ウェル１０２とゲート電極１０６が対向する面積は
約半分になってしまうが、ゲート電極１０６の端部や側
壁と、ウェル１０２やコンタクトメタル１２２との容量
が増えるので、トータルとしての容量はほとんど減少し
ない。このようにして、正の高電圧を発生させる電圧発
生回路において、ポンプアップ用容量デバイスの寄生抵
抗及び寄生容量の影響を除き、効率の良いポンプアップ
容量を得ることができる。

【００２４】図７は、負の高電圧を発生させる電圧発生
回路の一実施例の容量素子を表す図であり、（Ａ）は上
面図、（Ｂ）は（Ａ）のＡ−Ａ’線位置における断面図
である。Ｐ型シリコン基板１０１に形成されたＮ型ウェ
ル１０２にＰ型ウェル１１０が形成されている。Ｐ型ウ
ェル１１０上に、ゲート酸化膜１１９を介して、櫛歯形
状のゲート電極１０６が、図６の実施例と同様にして形
成されている。各ゲート電極１０６はコンタクトメタル
１２０を介して配線１２１に接続されている。ゲート電
極１０６の周囲のＰ型ウェル１１０に、ゲート電極１０
６下の領域を除いて、Ｐ型不純物領域１１１が形成され
ている。Ｐ型不純物領域１１１はコンタクトメタル１２
２を介して配線１２３に接続されている。Ｐ型不純物領
域１１１は、ゲート電極１０６をマスクとしてＰ型不純
物を注入すると、容易に形成することができる。

【００２５】このような構成とすることで、ウェル１１
０の寄生抵抗及び寄生容量の影響を強く受けなくてす
む。ウェル１１０とゲート電極１０６が対向する面積は
約半分になってしまうが、ゲート電極１０６の端部や側
壁と、ウェル１１０やコンタクトメタル１２２との容量
が増えるので、トータルとしての容量はほとんど減少し
ない。このようにして、負の高電圧を発生させる電圧発
生回路において、ポンプアップ用容量デバイスの寄生抵
抗及び寄生容量の影響を除き、効率の良いポンプアップ
容量を得ることができる。

【００２６】図８（Ａ）は、正の高電圧を発生させる電
圧発生回路の一実施例の整流素子の一態様を表す断面図
である。Ｐ型シリコン基板１０１にＮ型ウェル１０２が
形成されている。Ｎ型ウェル１０２には、素子分離膜を
挾んで、Ｎ型不純物領域１１２とＰ型不純物領域１１３
が形成されている。Ｎ型不純物領域１１２は、配線を介
して、同じ構成をもつ上段のダイオードのＰ型不純物領
域１１３に接続され、ダイオード間の配線の途中には、
図６に示した容量素子の一方の端子が接続される。

【００２７】この実施例では、従来のＭＯＳトランジス
タからなる整流素子ではなく、Ｎ型ウェル１０２とＰ型
不純物領域１１３とのＰＮ接合を利用したダイオードを
用いている。ダイオードを用いたチャージポンプ回路で
は、その接合あたりで約０．６８Ｖの伝達ロスが発生す
るが、構造的にバックバイアス効果の影響を受けないた
め、ＭＯＳトランジスタからなる整流素子を用いるより
も少ない段数で高い電圧まで昇圧することが可能であ
る。また、この実施例におけるＰＮ接合の製造は、メモ
リ部におけるＰ型ウェルに対するＮ型拡散層形成工程や
Ｎ型ウェルに対するＰ型不純物の注入工程がそのまま使
えるため、専用の製造プロセス設計をする必要はない。

【００２８】図８（Ｂ）は、正の高電圧を発生させる電
圧発生回路の一実施例の整流素子の他の態様を表す断面
図である。Ｐ型シリコン基板１０１に形成されたＮ型ウ
ェル１０２にＰ型ウェル１１０が形成されている。Ｐ型
シリコン基板１０１とＰ型ウェル１１０を電気的に分離
するために、Ｎ型ウェル１０２はＮ型ウェル１０２に電
圧を印加するためのＮ型不純物領域１１５が形成されて
いる。Ｐ型ウェル１１０に、素子分離膜を挾んで、Ｎ型
不純物領域１２４とＰ型不純物領域１１４が形成されて
いる。

【００２９】Ｎ型不純物領域１２４は、配線を介して、
同じ構成をもつ上段のダイオードのＰ型不純物領域１１
４に接続され、ダイオード間の配線の途中には、図６に
示した容量素子の一方の端子が接続される。この実施例
では、図８（Ａ）の実施例と同様に、従来のＭＯＳトラ
ンジスタではなく、基板１０１と電気的に分離するため
のＮ型ウェル１０２内に作られたＰ型ウェル１１０とＮ
型不純物領域１２４とのＰＮ接合を利用している。

【００３０】図９は、負の高電圧を発生させる電圧発生
回路の一実施例の整流素子を表す断面図である。図８
（Ｂ）の実施例と同様の構成により、Ｐ型シリコン基板
１０１に形成されたＮ型ウェル１０２にＰ型ウェル１１
０が形成され、Ｎ型ウェル１０２にＮ型不純物領域１１
５が形成されて、Ｐ型ウェル１１０にＮ型不純物領域１
２４とＰ型不純物領域１１４が形成されている。Ｐ型不
純物領域１１４は、配線を介して、同じ構成をもつ上段
のダイオードのＮ型不純物領域１２４に接続され、ダイ
オード間の配線の途中には、図７に示した容量素子の一
方の端子が接続される。この実施例では、図８（Ｂ）の
実施例と同様に、Ｎ型ウェル１０２内に作られたＰ型ウ
ェル１１０とＮ型不純物領域１２４とのＰＮ接合を利用
している。

【００３１】図１０は、正の高電圧を発生させる電圧発
生回路の一実施例の容量素子の他の態様を表す断面図で
ある。図６（Ａ）と同じ部分の説明は省略する。ゲート
電極１０６を覆うように、層間膜１２５を介して、ポリ
シリコン膜からなるゲート電極１１６が形成されてい
る。ゲート電極１１６とＮ型不純物領域１０４は電気的
に接続されている。

【００３２】本発明のような高電圧を発生させるための
電圧発生回路が使われるフラッシュメモリやＥＥＰＲＯ
Ｍなどでは、電荷を保持するための浮遊ゲート（フロー
ティングゲート）と、その電荷の出し入れを制御するた
めの制御ゲート（コントロールゲート）を有している。
これらのゲート電極間の膜としては、浮遊ゲートの電荷
を制御するために、絶縁性が高く、誘電率の高い層間膜
が使用されている。この実施例では、その層間膜を層間
膜１２５として容量素子の容量に利用することにより、
同じ素子面積における容量の増大を図っている。その結
果、容量部分の面積縮小を図ることができる。

【００３３】ゲート電極１０６とメモリ部の浮遊ゲート
を同時に形成し、さらにゲート電極１１６とメモリ部の
制御ゲートを同時に形成すると、製造プロセス数を増大
させることなくゲート電極１０６及びゲート電極１１６
を製造することができる。図７に示した負の高電圧を発
生させる電圧発生回路の容量素子においても、層間絶縁
膜１２５及びゲート電極１１６を同様の構成にて備える
ことにより、容量素子の面積縮小を図ることができる。

【００３４】図１１は、正の高電圧を発生させる電圧発
生回路の一実施例の容量素子のさらに他の態様を表す断
面図である。図１０と同じ部分の説明は省略する。ゲー
ト電極１１６を覆うように、さらに層間膜１２６を介し
て、メタル電極１１７が形成されている。ゲート電極１
０６とメタル電極１１７は電気的に接続されている。ゲ
ート電極１１６、メタル１１７間の層間膜１２６を容量
として利用することにより、さらに容量を増大させるこ
とができる。図７に示した負の高電圧を発生させる電圧
発生回路の容量素子においても、層間絶縁膜１２５，１
２６、ゲート電極１１６及びメタル電極１１７を同様の
構成にて備えることにより、さらに容量素子の面積縮小
を図ることができる。

【００３５】図１２は、正の高電圧を発生させる電圧発
生回路の一実施例の容量素子のさらに他の態様を表す断
面図である。図１１と同じ部分の説明は省略する。この
実施例では、図１１の実施例に比べて、層間膜１２６が
薄く形成されている。層間膜１２６を削るためのための
フォトエッチング工程が１回増えるが、層間膜１２６の
膜厚を薄くすることで、更に容量値を稼ぐことができ、
面積縮小に効果がある。また、他の層間膜は、電気的な
特性などから自由に膜厚を変えることができないが、こ
のメタル電極１１７とゲート電極１１６との間の層間膜
１２６は、膜厚に関して自由度があるので、容量値の調
整にも使える。つまり、チャージポンプ回路以外のアナ
ログ回路で使われる容量なども、この工程で作り出すこ
とができる。

【００３６】

【発明の効果】本発明による電圧発生回路では、容量素
子は、シリコン基板に形成されたウェルと、その上にゲ
ート酸化膜を介して形成されたゲート電極により構成さ
れ、かつそのゲート電極は設計上許される最小の線幅と
空間で構成された櫛歯形状を有しており、ウェルは、ゲ
ート電極間の領域及びゲート電極の外側領域にウェルと
同導電型の不純物領域を有し、ゲート電極を一方の電極
とし、不純物領域を他方の電極としたので、容量デバイ
スの電極として用いるウェルの電位を確実にとることが
でき、電位を安定化させることができるため、昇圧効率
を稼ぐことができる。また、櫛歯形状の電極とすること
で、基板と対向する部分の面積は減少するが、電極側面
部分の寄生容量もポンプ容量として利用できるため、面
積減少による容量ロスを殆どなくすことができる。この
ように本発明では、チップ面積を増大させることなく、
昇圧効率を向上させることができる。さらに整流素子と
して、第１導電型のシリコン基板に形成された第２導電
型のウェルとそのウェル中に形成された第１導電型の不
純物領域とのＰＮ接合、又は第１導電型のシリコン基板
に形成された第２導電型のウェル内に形成され、シリコ
ン基板とは電気的に分離された第１導電型のウェルとそ
の第１導電型のウェル内に形成された第２導電型の不純
物領域とのＰＮ接合を用いたものを用いると、バックバ
イアス効果による昇圧ロスを受けることなく昇圧するこ
とができる。

【図面の簡単な説明】

【図１】 従来例として正の高電圧を発生するチャージ
ポンプ回路の基本的な構成を表す回路図である。

【図２】 従来例の容量に印加されるパルス信号を表す
波形図である。

【図３】 従来例における端子３１〜３４の電圧変化を
表す図であり、（Ａ）は０〜１５０ナノ秒における電圧
変化、（Ｂ）は１０００〜１１５０ナノ秒における電圧
変化を表す。

【図４】 従来例の構成を詳しく表す回路図である。

【図５】 従来例の一段あたりのデバイス構成を表す断
面図である。

【図６】 正の高電圧発生回路の一実施例の容量素子を
表す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−
Ａ’線位置における断面図である。

【図７】 負の高電圧発生回路の一実施例の容量素子を
表す図であり、（Ａ）は上面図、（Ｂ）は（Ａ）のＡ−
Ａ’線位置における断面図である。

【図８】 正の高電圧発生回路の一実施例の整流素子を
表す断面図であり、（Ａ）は２層ウェル構造のもの、
（Ｂ）は３層ウェル構造のものを表す。

【図９】 負の高電圧発生回路の一実施例の整流素子を
表す断面図である。

【図１０】 正の高電圧発生回路の一実施例の容量素子
の他の態様を表す断面図である。

【図１１】 正の高電圧発生回路の一実施例の容量素子
のさらに他の態様を表す断面図である。

【図１２】 正の高電圧発生回路の一実施例の容量素子
のさらに他の態様を表す断面図である。

【符号の説明】

１０１ Ｐ型シリコン基板 １０２ Ｎ型ウェル １０４ Ｎ型不純物領域 １０６ ゲート電極 １１９ ゲート酸化膜 １２０，１２２ コンタクトメタル １２１，１２３ 配線

Claims (5)

【特許請求の範囲】
1. 【請求項１】複数段に直列接続された整流素子と、整流
   素子間にそれぞれ一端が接続された容量素子とを備え、
   隣り合う前記容量素子の他端には相補的なクロック信号
   が供給されて昇圧がなされる電圧発生回路において、 前記容量素子は、シリコン基板に形成されたウェルと、
   その上にゲート酸化膜を介して形成されたゲート電極に
   より構成され、かつそのゲート電極は設計上許される最
   小の線幅と空間で構成された櫛歯形状を有しており、 前記ウェルは、前記ゲート電極間の領域及び前記ゲート
   電極の外側領域に前記ウェルと同導電型の不純物領域を
   有し、前記ゲート電極を一方の電極とし、前記不純物領
   域を他方の電極としていること特徴とする電圧発生回
   路。
2. 【請求項２】前記整流素子は、第１導電型の前記シリコ
   ン基板に形成された第２導電型のウェルとそのウェル中
   に形成された第１導電型の不純物領域とのＰＮ接合を用
   いている請求項１に記載の電圧発生回路。
3. 【請求項３】前記整流素子は、第１導電型のシリコン基
   板に形成された第２導電型のウェル内に形成され、前記
   シリコン基板とは電気的に分離された第１導電型のウェ
   ルとその第１導電型のウェル内に形成された第２導電型
   の不純物領域とのＰＮ接合を用いている請求項１に記載
   の電圧発生回路。
4. 【請求項４】前記ゲート電極上に、第１の層間絶縁膜を
   介して、前記ゲート電極を覆うように形成された第２の
   ゲート電極をさらに備え、これらのゲート電極、第１の
   層間絶縁膜及び第２のゲート電極により形成される容量
   も前記容量素子の一部をなす請求項１、２又は３に記載
   の電圧発生回路。
5. 【請求項５】前記第２のゲート電極上に、第２の層間絶
   縁膜を介して、前記第２のゲート電極を覆うように形成
   された金属配線をさらに備え、これらの第２のゲート電
   極、第２の層間絶縁膜及び金属配線により形成される容
   量も前記容量素子の一部をなす請求項４に記載の電圧発
   生回路。