KR100412001B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 기판과, 상기 반도체 기판 내에 배치되고, 두꺼운 소자 분리 절연막을 구비하며, 또한 소자 영역을 구획하는 소자 분리 영역과, 상기 반도체 기판 내의 상기 소자 영역 상에 상기 소자 분리 영역과 자기 정합적으로 배치되는 제1 게이트 전극과, 절연막을 통해 상기 제1 게이트 전극 상에 배치되는 제2 게이트 전극과, 상기 소자 분리 영역 상에 배치된 저항 소자를 포함하고, 상기 저항 소자와 상기 제2 게이트 전극은 동일한 도전막으로 이루어지는 반도체 기억 장치.
Description
본 발명은, 예를 들면 반도체 장치, 특히 불휘발성 반도체 메모리의 주변 회로부의 구조에 관한 것이다.
일반적으로, 플래시 메모리는 칩 내에 메모리 셀 외에, 동작에 필요한 각종지연 회로, 기입/소거용 고전압 안정화 회로, 기준 전압 생성 회로를 갖고 있다. 이 때문에, 이들의 회로를 구성하는 저항 소자가 필요해진다. 이들 저항 소자로서, 일반적으로 저항 특성을 갖는 저항 소자가 이용된다. 이 저항 소자는, 제조 프로세스의 효율을 올리기 위해서, 칩을 형성할 때에 메모리 셀의 형성과 거의 동일한 공정으로 형성된다.
상기한 저항 소자를 이용하는 회로의 일례로서, 기입/소거용 고전압 안정 회로의 동작에 대하여 도 7a, 7b를 참조하여 설명한다. 도 7a는 기입/소거용 고전압 안정 회로를 개략적으로 나타내고, 도 7b는 상술한 동작 시의 각 전압을 보이고 있다. 이 회로는 도 7a에 도시한 바와 같이, 승압회로의 출력 전압을 제어하는 피드백이다. 즉, 예를 들면 차지펌프 회로로 이루어지는 승압 회로의 출력단에는 저항 소자 R1, R2가 접속된다. 이들 저항 R1, R2에 의해 승압 회로의 출력전압이 분압되어, 전압 Va가 생성된다. 이 전압 Va는 연산 증폭기 OP1에서 기준 전압 Vref 와 비교되어, 제어신호 Φ1가 생성된다. 이 제어신호 Φ1에 따라 승압 회로가 동작하여, 출력 전압이 제어된다.
도 7b에 도시한 바와 같이, 전압 Va가 기준 전압 Vref보다 작아지면 도 7a에 도시된 승압 회로가 동작하고, 전압 Va가 기준 전압 Vref보다 커지면 승압을 멈추고 전위가 상승하도록 피드백이 이루어진다. 이 결과, 출력 전압이 필요전압 Vpp로 유지된다.
그러나, 상기 저항 소자 R1, R2와 반도체 기판 내의 다른 노드 사이의 용량이 크면, CR 시정수에 의한 지연이 커진다. 이와 같이 되면, 피드백이 지연되게되어, 출력 전압이 필요전압 Vpp로부터 크게 벗어난다. 이것은, 플래시 메모리의 안정 동작, 고속 동작의 방해가 된다. 따라서, 저항 소자와 다른 소자의 노드 사이의 용량이 작을 수록, 정밀도가 좋은 전압 안정화 회로를 실현할 수 있다.
도 8은 종래의 플래시 메모리의 단면도를 개략적으로 나타내고 있다. 이 플래시 메모리는, 도 8에 도시한 바와 같이, 실리콘 기판(21) 내에 소자 분리 영역(22)이 형성됨과 함께, 셀부의 소자 영역(23)에 게이트 산화막(24)이 형성된다. 이 후, 제1 게이트 전극(25)이 피착된다. 이 제1 게이트 전극(25)은, 셀부에서는 부유 게이트로서 이용되고, 주변 회로부에서는 저항소자(25a)로서 이용되는 구조로 되어 있다. 도 8에 있어서, 26은 제1 절연막이고, 27은 제2 게이트 전극, 28은 층간의 절연막, 30은 배선이다.
또한, 셀부에서 부유 게이트로서의 제1 게이트 전극을 2층 구조로 하고, 주변 회로부에서 상층의 게이트 재료로 저항 소자(25a)를 형성하는 방법도 있다.
상기 예의 경우, 주변 회로부에서, 저항 소자(25a)는 두꺼운 소자 분리 영역(22) 상에 형성된다. 이 때문에, 저항 소자(25a)와 반도체 기판 내의 다른 노드 사이의 용량을 작게 할 수 있다.
그러나, 상기와 같은 구성의 플래시 메모리는, 소자 분리 영역(22)을 형성한 후, 제1 게이트 전극(25)을 형성한다. 이 때문에, 도 8에 도시한 바와 같이, 소자 분리 영역(22) 상에 제1 게이트 전극(25)이 돌출된 형태가 된다. 따라서, 소자 분리 영역(22)을 소형화할 수 없고, 소자의 미세화가 한층 더 곤란해 진다.
본 발명은, 상기 과제를 해결하기 위해서 이루어진 것으로, 그 목적은, 제1 게이트 전극을 자기 정합적으로 소자 분리를 행한 경우에 있어서도, 주변 회로부에서 저항 소자와 기판과의 용량을 작게 하는 것이 가능한 반도체 기억 장치를 제공하고자 하는 것이다.
도 1은 본 발명에 따른 플래시 메모리의 제1 실시 형태를 나타내는 도면.
도 2a 내지 도 2d는 본 발명에 따른 플래시 메모리의 제1 실시 형태에 관한 제조 과정을 나타내는 도면.
도 3a는 본 발명에 따른 플래시 메모리의 제2 실시 형태를 나타내는 도면.
도 3b는 본 발명에 따른 플래시 메모리의 제2 실시 형태에서의, Si 기판의 깊이와 불순물 농도와의 관계를 나타내는 도면.
도 4는 본 발명에 따른 플래시 메모리의 제3 실시 형태를 나타내는 도면.
도 5a는 본 발명에 따른 플래시 메모리의 제4 실시 형태를 나타내는 도면.
도 5b는 본 발명에 따른 플래시 메모리의 제4 실시 형태에서의, 각 노드에 인가하는 전위를 나타내는 도면.
도 6은 본 발명에 따른 플래시 메모리의 제5 실시 형태를 나타내는 도면.
도 7a는 저항 소자를 이용한 승압 전위 안정화 회로를 나타내는 도면.
도 7b는 도 7a에 나타내는 회로의 각 전압 파형을 나타내는 도면.
도 8은 저항 소자를 이용한 승압 전위 안정화 회로 및 파형을 나타내는 도면.
도 9는 저항 소자를 이용한 승압 전위 안정화 회로 및 파형을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리 영역
3 : 소자 영역
4 : 게이트 산화막
5 : 제1 게이트 전극
6 : 제1 절연막
7 : 제2 게이트 전극재
7a : 저항 소자
8 : 제2 절연막
9 : 컨택트
10 : 배선
본 발명의 목적은, 다음과 같은 구성에 의해 달성된다.
반도체 기억장치는, 반도체 기판과, 상기 반도체 기판 내에 배치되고, 두꺼운 소자 분리 절연막을 구비하고, 또한 소자 영역을 구획하는 소자 분리 영역과, 상기 반도체 기판 내의 상기 소자 영역 상에 상기 소자 분리 영역과 자기 정합적으로 배치되는 제1 게이트 전극과, 절연막을 통해 상기 제1 게이트 전극 상에 배치되는 제2 게이트 전극과, 상기 소자 분리 영역 상에 배치된 저항 소자를 포함하며, 상기 저항 소자와 상기 제2 게이트 전극은 동일한 도전막으로부터 이루어진다.
반도체 기억 장치는, 반도체 기판과, 두꺼운 소자 분리 절연막을 구비하고, 또한 소자 영역을 구획하여, 상기 반도체 기판 내에 배치된 소자 분리 영역과, 도전막으로 이루어지고, 상기 소자 분리 영역 상에 배치된 저항 소자를 포함하며, 상기 저항 소자에 대향하는 위치를 향하여 상기 반도체 기판은 불순물 농도가 동일하거나 낮게 되도록 설정된 불순물 분포를 갖는다.
반도체 기억 장치는, 제1 도전형의 반도체 기판과, 소자 영역을 구획하고, 상기 반도체 기판 내에 배치된 소자 분리 영역과, 도전막으로 이루어지고, 상기 소자 분리 영역 상에 배치된 저항 소자와, 상기 반도체 기판과 역도전형이고, 상기저항소자가 배치되어 있는 상기 소자 분리 영역에 인접하는 상기 소자 영역에 형성되어 있는 제2 도전형의 역도전형 확산층을 포함하고, 판독, 기입, 또는 소거시에, 상기 저항소자와 상기 역도전형 확산층에 동일한 극성의 전압을 인가함으로써 상기 저항 소자 아래의 상기 반도체 기판에서 반전층이 발생하는 것을 억제한다.
본 발명에 따라, 제1 게이트 전극을 자기정합적으로 소자 분리를 행한 경우에 있어서도, 주변 회로부에서 저항 소자와 기판과의 용량을 작게 하는 것이 가능한 반도체 기억 장치를 제공할 수 있다.
(실시예)
이하 본 발명의 실시예에 대하여 설명한다.
본 발명자들은, 본 발명의 개발 과정에서, 도 8을 참조하여 설명하였던 것과 같은 플래시 메모리에 대하여 소자를 더욱 미세화하기 위해서 연구하였다. 그 결과, 본 발명자들은, 이하에 설명하는 것과 같은 개량을 한 플래시 메모리, 및 이것에 대한 지견을 얻었다.
도 9는 상술한 바와 같이, 도 8에 나타내는 플래시 메모리를 개량한 것으로, 단면도를 나타내고 있다. 도 9에서, 동일 부분에 대해서는 도 8과 동일 부호를 붙인다. 이 플래시 메모리는, 도 9에 도시한 바와 같이, 기판(21) 상의 전면(全面)에, 수 l0Å에서 500Å 정도의 게이트 산화막(24)을 형성한 후, 게이트 산화막(24) 상에 제1 게이트 전극재(25)를 피착한다. 이 제1 게이트 전극재(25), 게이트 산화막(24) 및 기판(21)을 에칭하여 트렌치(21a)를 형성한다. 이 트렌치를 절연막으로 충전하여, 소자 분리 영역(22)이 형성된다. 따라서, 소자 분리 영역(22)과 제1 게이트 전극 G와는 자기 정합적으로 소자 분리한다. 또한, 주변 회로도에서, 게이트 산화막(24) 상의 제1 게이트 전극재(25)가 저항 소자(25a)로서 이용된다. 이러한 구성의 경우, 소자 분리 영역(22)을 소형화할 수 있고, 메모리 셀을 더욱 미세화할 수 있다.
그러나, 주변 회로부에서 저항 소자(25a)는 수10Å에서 500Å 정도의 게이트 산화막(24) 상에 설치된다. 이 때문에, 저항 소자(25a)와 기판(21) 사이의 용량이 증가한다.
상술한 바와 같이, 저항 소자와 기판의 용량이 커지면, 상기 고전압 안정화 회로의 피드백 동작이 지연되어, 안정된 전압을 발생하는 것이 곤란하여 진다.
이하에, 이러한 지견에 기초하여 구성된 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 또한, 이하의 설명에서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는, 동일 부호를 붙이고, 중복 설명은 필요한 경우에만 행한다.
도 1을 참조하여, 본 발명에 따른 플래시 메모리의 제1 실시 형태에 대하여 설명한다. 도 1은 플래시 메모리를 개략적으로 나타내는 단면도이다. 도 1에 도시한 바와 같이, 셀부에서는, 반도체 기판(l) 내의 소자 분리 영역(2)에 의해 분리된 소자 영역(3)에 게이트 산화막(4), 제1 게이트 전극(5)이 형성된다. 따라서, 제1 게이트 전극(5)은 소자 분리 영역(2) 상에는 존재하지 않는다. 상기 제1 게이트 전극(5)이 플로팅 게이트(FG)로서 기능한다.
더우기, 제1 절연막(6) 상에, 제2 게이트 전극재(7)가 형성된다. 이 제2 게이트 전극재(7)는 셀 트랜지스터의 제어 게이트(CG: 워드선)로서 기능한다.
주변 회로부에서, 소자 분리 영역(2) 상에는 제1 절연막(6)을 통해 제2 게이트 전극재(7)로 이루어지는 저항 소자(7a)가 설치된다.
또한, 8은 제2 절연막, 9는 컨택트이고, 10은 배선이다. 상기 구성에 따르면, 주변 회로부에서, 저항 소자(7a)는 제1 절연막(6)을 통해 소자 분리 영역(2) 상에 형성된다. 따라서, 저항 소자(7a)와 기판(1)의 용량을 저감할 수 있다. 이 때문에, CR 지연을 작게 하여, 저항 소자(7a)를 이용한 고전압 안정화 회로를 안정하게, 또한 고정밀도로 동작시킬 수 있다.
이하, 상기 구성의 플래시 메모리의 제조 방법에 대하여, 도 2a 내지 도 2d를 이용하여 설명한다.
도 2a에서, l은 반도체 기판이다. 4는 게이트 산화막이고, 예를 들면 산화 실리콘 또는 질화 실리콘이 이용된다. 5는 제1 게이트 전극재이고, 예를 들면 폴리실리콘 또는 비정질 실리콘이 사용된다. 반도체 기판(1)의 전면 상에 게이트 산화막(4), 제1 게이트 전극재(5)가 순차 형성된다. 이 제1 게이트 전극재(5) 상에 절연체에 의한 마스크재(11)가 형성된다. 이 마스크재(11)를 마스크로 하여, 제1 게이트 전극(5), 게이트 산화막(4) 및 기판(1)을 자기 정합적으로 에칭하여, 도 2b에 도시한 바와 같이, 트렌치(12)가 형성된다.
다음에, 도 2b에 도시한 바와 같이, 전면에 절연막(2a)을 피착하고, 상기 마스크재(11)를 스토퍼로 하여 CMP(Chemical Mechanical Porishing)법으로 연마한다. 이렇게 함으로써, 마스크재(l1)의 표면까지 절연막(2a)이 제거되고, 트렌치(12)가 절연막(2a)에 의해 매립된다. 이 후, 마스크재(1l)가 제거되고, 도 2c에 도시한바와 같이, 소자 분리 영역(2)이 형성된다. 이와 같이 하여, 소자 분리 영역(2)에 대하여 자기 정합적으로 제1 게이트 전극재(5)로 이루어지는 부유 게이트(FG)가 형성된다.
계속해서, 전면에 제2 절연막(6), 제2 게이트 전극재(7)가 순차 피착된다. 다음에, 도 2d에 도시한 바와 같이, 제2 게이트 전극재(7) 및 게이트 산화막(6)의 일부를 에칭한다. 이와 같이 하여, 셀부에서, 제2 게이트 전극재(7)에 의해 제어 게이트(CG)로서의 워드선이 형성됨과 함께, 주변 회로부에서, 제2 게이트 전극재(7)에 의해 저항 소자(7a)가 형성된다. 이 후, 도 1에 도시한 바와 같이, 전면에 제2 절연막(8)을 피착하고, 이 제2 절연막(8)에 컨택트홀(9)이 형성된다. 이 때, 주변 회로부에서는, 필요한 저항치가 얻어지도록 저항 소자(7a)의 소정 부분에 컨택트홀(9)이 형성된다. 계속해서, 제2 절연막(8)의 전면에 금속막이 형성되고, 컨택트홀(9)이 매립된다. 이 후, 금속막이 에칭되어, 배선(l0)이 형성된다.
상기 제1 실시 형태에 의하면, 셀부에서, 부유 게이트(PG)가 소자 분리 영역(2)과 자기 정합적으로 형성됨으로써, 셀을 소형화할 수 있다. 더구나, 주변 회로부에서, 저항 소자(7a)는 소자 분리 영역(2) 상에 절연막(6)을 통해 제2 게이트 전극재(7)에 의해 형성된다. 이 때문에, 저항 소자(7a)와 기판(1)의 상호간에 소자 분리 영역(2)과 절연막(6)을 개재하기 위해서, 저항 소자(7a)와 기판(l)의 용량을 저감할 수 있다. 따라서, 이 저항 소자(7a)를 예를 들면 고전압 안정화 회로에 적용함으로써, 안정하게 고정밀도의 승압 전압을 발생할 수 있다.
또한, 제1 실시 형태에 있어서, 주변 회로부의 저항 소자(7a)는 제2 게이트전극재(7)에 의해 형성되었다. 그러나 이것에 한정되는 것은 아니다. 예를 들면 제2 게이트 전극재(7) 윗쪽에 형성되는 워드선 이외의 배선에 의해 저항 소자를 형성하는 것도 가능하다. 이 배선은 시트 저항이 예를 들면, 100Ω 이상의 폴리실리콘에 의해 형성된다. 이러한 구성이라고 하면, 저항 소자(7a)와 기판(1)과의 용량을 더욱 저감할 수 있다.
도 3a, 3b는 본 발명의 제2 실시 형태를 나타내고 있다. 도 3a는 플래시 메모리의 주변 회로부의 단면도를 개략적으로 나타낸다. 이 구성은 제1 실시 형태와 거의 동일하다.
제2 실시 형태는, 상기 제1 실시 형태의 구성 외에, 저항 소자(7a)의 하부에 위치하는 반도체 기판(1)의 표면에는, P형 또는 N형 불순물을 주입하지 않고, 벌크와 동일한 불순물 농도로 하고 있다. 또는, 반도체 기판(1)의 도전형이, 예를 들면 P형인 경우, 이것과 역도전형, 예를 들면 N형의 불순물을 기판 표면에 주입한다.
통상, 반도체 기판 내에는 P형 또는 N형의 웰이 형성되고, 셀부나 주변 회로는 이 웰 내에 형성된다. 이 때문에, 반도체 기판(l) 내의 불순물 농도는, 도 3b에 파선으로 도시한 바와 같이, 표면에 가까워짐에 따라, 즉 깊이 X가 얕아짐에 따라 증가한다. 이것에 대하여, 상기 제2 실시 형태는, 반도체 기판(1)을 벌크와 동일한 불순물 농도로 하는 것에 의해서, 도 3b에 실선으로 도시한 바와 같이 불순물 농도를 일정하게 유지할 수 있다. 또한, 반도체 기판(l)과 역도전형의 불순물을 주입함으로써, 도 3b의 1점쇄선으로 도시한 바와 같이, 기판(l) 표면의 불순물 농도를 저하할 수 있다. 기판(1) 내의 불순물 농도가 높은 경우, 저항 소자(7a)와의 용량이 커지지만, 제2 실시 형태와 같이, 기판(l) 내의 불순물 농도를 낮게 설정함으로써, 저항 소자(7a)와 기판 사이의 용량을 저감할 수 있다. 따라서, 저항 소자를 이용한 고전압 안정화 회로에 의해, 고정밀도로 안정된 승압 전압을 생성할 수 있다.
도 4는 본 발명의 제3 실시 형태를 나타내는 것이다. 제2 실시 형태에서, 반도체 기판(1)이 예를 들면 P형으로, 그 위의 절연막(8)이 플러스로 대전된 경우, 반도체 기판(l)의 불순물 농도가 낮으면, 반도체 기판(1) 표면에 전자가 모여, 반전화하는 경우도 있다. 이 상태에서, 저항 소자(7a)에 고전압이 인가되면, 기판(1) 표면 내의 반전화한 전자가 저항 소자(7a) 바로 아래의 기판(l) 내에 모이고, 저항 소자(7a)의 전압의 시간 변동에 반전층 내의 전압 변동이 추종한다. 따라서, 저항 소자(7a)와 반도체 기판(1) 사이의 용량이 커져 버린다.
그래서, 제3 실시 형태에서는, 도 4에 도시한 바와 같이, 예를 들면 P형의 반도체 기판(1) 내에서, 저항 소자(7a)의 주위에 대응하여, 예를 들면 고농도의 P형 불순물을 주입한다. 이와 같이 하여, 기판(l) 내에 고농도 영역(13)을 형성한다.
상기 제3 실시 형태에 따르면, 반도체 기판(1)의 표면에서 저항 소자(7a) 주위에 고농도 영역(13)을 형성한다. 이러한 동작에 의해서, 저항 소자(7a)에 고전압이 인가되어, 반도체 기판(1) 표면에 전자가 발생해도, 저항 소자(7a) 아래의 기판(l) 표면에 전자가 모이는 것을 방지할 수 있다. 따라서, 저항소자(7a) 아래의반도체 기판(l) 표면이 반전화하는 것을 방지할 수 있다. 이에 따라, 저항 소자(7a)와 반도체 기판(1)과의 용량의 증가를 억제할 수 있어, 저항 소자(7a)를 이용한 고전압 안정화 회로에 의해, 고정밀도로 안정적으로 승압 전압을 생성할 수 있다.
도 5a는 본 발명의 제4 실시 형태를 개략적으로 나타내고 있다. 제4 실시 형태는, 도 5a에 도시한 바와 같이, 저항 소자(7a)와 기판(1)과의 용량을 저감하기 위해서, 저항소자(7a)에 인접하는 소자 영역을 기판(l)과 역도전형의 역도전형 영역(14)으로 한다. 더욱이, 이 역도전형 영역(l4)에 컨택트를 형성하여, 저항 소자(7a) 내지 기판(1)과 독립하여 전위가 인가되도록 하고 있다.
다음으로, 반도체 기판(l)이 P형이고, 역도전형 영역(14)이 N형인 경우를 예로서 설명하지만, N형 반도체 기판의 경우도 도전형 및 전위를 반전시켜, 마찬가지로 행할 수 있다.
전압 안정화 회로 내에 포함되는 저항 소자(7a)는, 플래시 메모리의 동작에 따라서 데이터의 판독, 기입, 또는 소거의 경우에, 특정 전위를 안정적으로 공급하기위해서 동작한다. 이 때, 도 5b에 도시한 바와 같이, 저항 소자(7a)에 있는 플러스의 전위를 제공하여, 반도체 기판(1)을 접지 전위 Vss로 한다. 또한 동시에, 역도전형 영역(14)에, 어떤 플러스의 전위를 제공한다. 상술한 이외의 시간은, 저항 소자(7a) 및 역도전형 영역(13)을 접지 전위 Vss로 설정하는 것으로 한다.
저항 소자(7a)에 플러스의 전위를 인가한 경우, 저항 소자(7a)가 가동되는 동안에 반도체 기판(l) 내에서 반전층이 형성된다. 그렇게 하면 저항 소자(7a)와반도체 기판(1) 사이의 용량이 증가한다. 그래서, 역도전형 영역(14)에 인가하는 플러스의 전위를 최적으로 제어하여, 저항 소자(7a) 아래의 공핍층(15)과 역도전형 영역(14)의 주변에 형성되는 공핍층이 연결되도록 한다. 이에 따라, 저항 소자(7a) 아래의 기판(1)에서 발생한 소수 캐리어의 전자를, 역도전형 영역(l4)으로 흡수시킬 수 있다. 따라서, 저항 소자(7a) 아래의 반도체 기판(1)에서 반전층이 발생하는 것을 억제할 수 있다. 즉, 저항 소자(7a)의 전위의 진동에 반응하는 공핍층(15)을, 반도체 기판(1)의 보다 깊은 안쪽으로 몰아낸다(Deep-Depletion). 이렇게 하면, 반도체 기판(1) 표면에서의 공핍층의 변화가 적어진다. 따라서, 반도체 기판(l)과 저항 소자(7a) 사이의 용량을 저감시킬 수 있다.
상기 제4 실시 형태에 의해서도 제l 내지 제3 실시 형태와 마찬가지의 효과를 얻을 수 있다.
도 6은 본 발명의 제5 실시 형태를 나타내고 있다. 제5 실시 형태는 제1 실시 형태의 변형예이다.
상기 각 실시 형태의 셀부에서, 부유 게이트(5)와 제어 게이트(7) 사이의 용량을 늘리기 위해서, 셀부의 소자 분리 영역을 에칭하여, 소자 분리 영역의 높이를 부유 게이트(5)의 높이보다 낮게 하는 방법도 생각할 수 있다.
그러나, 상기 방법에 의하면, 소자 분리 영역을 에칭할 때, 주변 회로부의 소자 분리 영역의 높이도 낮아져 버리면, 저항 소자(7a)와 기판 사이의 용량이 증가한다.
그래서, 제5 실시 형태에서는, 도 6에 도시한 바와 같이, 셀부의 소자 분리영역(2')을 에칭할 때, 소자 분리 영역(2)의 저항 소자(7a)가 형성되는 영역을 커버한다. 이렇게 함으로써, 도 6에 도시한 바와 같이, 주변 회로의 소자 분리 영역(2)의 높이를 유지할 수 있다.
제5 실시 형태에 의하면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있다. 더욱이, 셀부의 소자 분리 영역(2')의 높이를 부유 게이트의 높이보다 낮게 한다. 이렇게 함으로써, 메모리 셀의 용량을 증가시킬 수 있다.
또한, 제1 내지 제5 실시 형태에서 부유 게이트가 1층 구조인 경우에 대해 설명하였다. 그러나, 이것에 한하지 않고, 부유 게이트를 2층 구조로 하고, 상층의 게이트재로서 저항 소자를 형성해도 좋다.
이상에서 설명한 것과 같이, 본 발명에 의해, 제1 게이트 전극을 자기 정합적으로 소자분리를 행하는 경우에 있어서도, 주변 회로부에서 저항소자와 기판의 용량을 적게하는 것이 가능한 반도체 기억장치를 제공할 수 있게 된다.
Claims (14)
- 반도체 기판과,상기 반도체 기판 내에 배치되고, 두꺼운 소자 분리 절연막을 구비하고, 또한 소자 영역을 구획하는 소자 분리 영역과,상기 반도체 기판 내의 상기 소자 영역 상에 상기 소자 분리 영역과 자기 정합적으로 배치되는 제1 게이트 전극과,절연막을 통해 상기 제1 게이트 전극 상에 배치되는 제2 게이트 전극과,상기 소자 분리 영역 상에 배치된 저항 소자를 포함하며,상기 저항 소자와 상기 제2 게이트 전극은 동일한 도전막으로부터 이루어지는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 반도체 기판의 표면 내에 상기 저항 소자에 대응하는 위치를 둘러싸도록 형성되고, 상기 반도체 기판과 동일한 도전형이고, 상기 반도체 기판보다도 높은 불순물 농도를 갖는 불순물 확산층을 더 포함하는 반도체 기억 장치.
- 제1항에 있어서,상기 제1 게이트 전극은 불휘발성 반도체 메모리의 부유 게이트 전극이고, 상기 제2 게이트 전극은 제어 게이트 전극인 반도체 기억 장치.
- 제1항에 있어서,상기 저항 소자는, 메모리 셀 어레이 영역의 주변에 배치된 주변 제어 회로의 일부인 반도체 기억 장치.
- 제2항에 있어서,상기 저항 소자는, 메모리 셀 어레이 영역의 주변에 배치된 주변 제어 회로의 일부인 반도체 기억 장치.
- 반도체 기판과,상기 반도체 기판 내에 배치되고, 두꺼운 소자 분리 절연막을 구비하고, 또한 소자 영역을 구획하는 소자 분리 영역과,도전막으로 이루어지고, 상기 소자 분리 영역 상에 배치된 저항 소자를 포함하며,상기 저항 소자에 대향하는 위치를 향하여 상기 반도체 기판은 불순물 농도가 동일하거나 낮게 되도록 설정된 불순물 분포를 갖는 반도체 기억 장치.
- 제6항에 있어서,상기 반도체 기판의 표면 내에 상기 저항 소자에 대응하는 위치를 둘러싸도록 형성되고, 상기 반도체 기판과 동일한 도전형이며, 상기 반도체 기판보다도 높은 불순물 농도를 갖는 불순물 확산층을 더 포함하는 반도체 기억 장치.
- 제6항에 있어서,상기 저항 소자는, 메모리 셀 어레이 영역의 주변에 배치된 주변 제어 회로의 일부인 반도체 기억 장치.
- 제7항에 있어서,상기 저항 소자는, 메모리 셀 어레이 영역의 주변에 배치된 주변 제어 회로의 일부인 반도체 기억 장치.
- 제1 도전형의 반도체 기판과,상기 반도체 기판 내에 배치되고, 소자 영역을 구획하는 소자 분리 영역과,도전막으로 이루어지고, 상기 소자 분리 영역 상에 배치된 저항 소자와,상기 반도체 기판과 역도전형이고, 상기 저항소자가 배치되어 있는 상기 소자 분리 영역에 인접하는 상기 소자 영역에 형성되어 있는 제2 도전형의 역도전형 확산층을 포함하는 반도체 기억 장치.
- 제10항에 있어서,상기 반도체 기판이 P형일 때는 상기 저항 소자와 상기 역도전형 확산층에플러스의 전압을 인가하고, 상기 반도체 기판이 N형일 때는 상기 저항 소자와 상기 역도전형 확산층에 마이너스의 전압을 인가하는 반도체 기억 장치.
- 제10항에 있어서,상기 저항 소자는, 메모리 셀 어레이 영역의 주변에 배치된 주변 제어 회로의 일부인 반도체 기억 장치.
- 제11항에 있어서,상기 저항 소자는, 메모리 셀 어레이 영역의 주변에 배치된 주변 제어 회로의 일부인 반도체 기억 장치.
- 반도체 기억 장치의 제조 방법에 있어서,셀 트랜지스터가 형성되는 셀 영역과, 주변 제어 회로의 일부를 형성하는 저항소자가 형성되는 주변 회로 영역을 갖는 반도체 기억 장치에서,상기 셀 영역 및 상기 주변 회로 영역에서, 반도체 기판 상에 게이트 산화막과, 제1 게이트 전극을 순차 형성하는 공정과,상기 셀 영역에서, 상기 제l 게이트 전극 상의 상기 셀 트랜지스터가 형성되는 영역에 마스크재를 형성하는 공정과,상기 셀 영역 및 상기 주변 회로 영역에서, 상기 마스크재를 마스크로 하여 상기 제1 게이트 전극 및 상기 게이트 산화막을 에칭함으로써 복수의 트렌치를 형성하는 공정과,상기 셀 영역 및 상기 주변 회로 영역에서, 상기 트렌치 내에 소자 분리 절연막을 형성하는 공정과,상기 셀 영역의 상기 마스크재를 제거하는 공정과,상기 셀 영역에서, 상기 제1 게이트 전극으로부터 상기 소자 분리 절연막 상에 걸쳐 제l 절연막을 형성하는 한편, 상기 주변 회로 영역에서, 상기 소자 분리 절연막 상에 상기 제1 절연막을 형성하는 공정과,상기 셀 영역 및 상기 주변 회로 영역에서, 상기 제1 절연막 상에 제2 게이트 전극을 형성하는 공정과,상기 주변 회로 영역에서, 상기 제2 게이트 전극 및 상기 제l 절연막을 에칭함으로써, 상기 저항 소자를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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Legal Events
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20111118 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |