JP4856043B2 - 半導体記憶装置の動作方法 - Google Patents
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- 第1導電型の半導体基板内に形成され、素子領域を区画する素子分離絶縁膜と、
前記半導体基板内の前記素子領域上に前記素子分離絶縁膜と自己整合的に設けられたフローティングゲートと、
前記フローティングゲート上に第1絶縁膜を介して設けられた第1部分と、前記素子分離絶縁膜上に延在し且つ前記第1部分よりも薄い第2部分と、を有する制御ゲートと、
前記素子分離絶縁膜上に形成された導電膜からなる抵抗素子と、
前記抵抗素子が形成されている前記素子分離絶縁膜に隣接する前記素子領域に形成された前記半導体基板と逆導電型の第2導電型の不純物領域とを具備し、
読み出し、書き込みあるいは消去時に、
前記第1導電型がP型、前記第2導電型がN型であるときは、前記抵抗素子及び前記第2導電型の不純物領域に正の電位を、前記半導体基板に接地電位を印加し、
前記第1導電型がN型、前記第2導電型がP型であるときは、前記抵抗素子及び前記第2導電型の不純物領域に負の電位を、前記半導体基板に接地電位を印加する
ことを特徴とする半導体記憶装置の動作方法。 - 半導体基板内に形成され、素子領域を区画する素子分離絶縁膜と、
この素子分離絶縁膜上に形成された導電膜からなる抵抗素子とを具備し、
前記抵抗素子下の前記半導体基板の不純物濃度は、バルクと同等かあるいはバルクの不純物濃度以下であることを特徴とする請求項1に記載の半導体記憶装置の動作方法。 - 前記半導体基板は、前記抵抗素子下部周辺を囲む領域の表面に前記半導体基板と同導電型で前記半導体基板よりも高濃度の不純物領域を有することを特徴とする請求項2に記載の前記半導体記憶装置の動作方法。
- 読み出し、書き込みあるいは消去時以外では前記抵抗素子及び前記第2導電型の不純物領域に接地電位を印加する
ことを特徴とする請求項1に記載の半導体記憶装置の動作方法。
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