JP2009290019A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】動作特性を向上させる半導体記憶装置及びその製造方法を提供すること。
【解決手段】基板１０中に形成された第１及び第２活性領域ＡＡと、分離する素子分離領域３２と、積層ゲートと、ソース及びドレインとして機能する第１不純物拡散層とを備えたメモリセルとを具備し、前記積層ゲートは、前記基板１０上に形成され且つ電荷を蓄積する第１絶縁膜１５と、前記第１絶縁膜１５上に該第１絶縁膜１５よりも誘電率の高い材料を用いて形成された第２絶縁膜１６と、前記第２絶縁膜１６上に形成された制御ゲート電極１７とを備え、前記第２絶縁膜１６は、前記素子分離領域３２を跨ぐようにして複数の前記メモリセル間で共通に接続され、且つ前記素子分離領域３２の上面に接し、前記素子分離領域３２の上面は、前記第１絶縁膜１５の底面よりも高く、且つ該第１絶縁膜１５の上面以下に位置する。
【選択図】図４

Description

この発明は、半導体記憶装置及びその製造方法に関する。例えば、ＭＯＮＯＳ構造を有するＮＡＮＤ型フラッシュメモリにおける素子分離領域の構造に関する。
半導体記憶装置における不揮発性メモリセルトランジスタの構造として、従来、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造が知られている。ＭＯＮＯＳ構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有する構造である（非特許文献１参照）。
半導体記憶装置には、ＭＯＮＯＳ構造を備える不揮発性メモリセルトランジスタが配置される活性領域を電気的に分離する素子分離領域がある。素子分離領域の上面が活性領域上に形成された電荷蓄積層の上面よりも高く形成されることで、活性領域及び素子分離領域上に形成されているブロック膜の上面に段差が生じる。このため、活性領域上における、制御ゲート上面からブロック層までの距離が、素子分離領域上における、制御ゲート上面からブロック層までの距離よりも長くなってしまう。これにより、制御ゲートに電圧を印加した際、活性領域上に形成された電荷蓄積層にまで十分電圧が伝わらず、例えば１セルあたり４値（２ビット／セル）を実現するには、更に高い電圧を掛ける必要性があった。
Jae Sung Sim著、"Self Aligned Trap-Shallow Trench Isolation Scheme For the Reliability of TANOS (TaN/AlO/SiN/Oxide/Si)NAND Flash Memory"、NVSMW 2007年8月、Page 110-111
本発明は、動作特性を向上させる半導体記憶装置及びその製造方法を提供する。
この発明の一態様に係る半導体記憶装置は、半導体基板中にそれぞれ形成された第１活性領域と第２活性領域と、前記半導体基板中に形成され、前記第１活性領域と前記第２活性領域とを分離する素子分離領域と、前記第１活性領域及び第２活性領域上にそれぞれ形成され、積層ゲートと、ソース及びドレインとして機能する第１不純物拡散層とを備えたメモリセルトランジスタとを具備し、前記積層ゲートは、前記半導体基板上に形成され且つ電荷を蓄積する第１絶縁膜と、前記第１絶縁膜上に該第１絶縁膜よりも誘電率の高い材料を用いて形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極とを備え、前記第２絶縁膜は、前記素子分離領域を跨ぐようにして複数の前記メモリセルトランジスタ間で共通に接続され、且つ前記素子分離領域の上面に接し、前記素子分離領域の上面は、前記第１絶縁膜の底面よりも高く、且つ該第１絶縁膜の上面以下に位置する。
また、この発明の一態様に係る半導体記憶装置の製造方法は、半導体基板上に、ゲート絶縁膜を介在して、電荷を蓄積する第１絶縁膜を形成する工程と、前記ゲート絶縁膜と前記第１絶縁膜との一部領域を貫通し、底部が前記半導体基板中に達する溝を形成する工程と、前記第１絶縁膜上及び前記溝内に第２絶縁膜を形成して、前記溝内を前記第２絶縁膜により埋め込む工程と、前記第２絶縁膜の上面の位置が前記第１絶縁膜の上面の高さ以下となるように、前記第２絶縁膜をエッチングして、前記第２絶縁膜を前記溝内に残存させる工程と、前記第１、第２絶縁膜上にブロック層を形成する工程と、前記ブロック層上に制御ゲートを形成する工程とを具備する。
本発明によれば、動作特性を向上させる半導体記憶装置及びその製造方法を提供できる。
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
［第１の実施形態］
この発明に第１の実施形態に係る半導体記憶装置及びその製造方法について図１を用いて説明する。図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４を備えている。まずメモリセルアレイ１について説明する。
図示するようにメモリセルアレイ１は、不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル５を備えている。ＮＡＮＤセル５の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル５を選択出来るのであればいずれか一方のみが設けられていても良い。
図１では、１行のＮＡＮＤセル５のみを図示している。しかし、メモリセルアレイ１内には複数行のＮＡＮＤセル５が設けられても良い。この場合、同一列にあるＮＡＮＤセル５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
ロウデコーダ３は、メモリセルアレイ１のロウ方向を選択する。すなわち、ワード線ＷＬを選択して、選択したワード線ＷＬに対して電圧を印加する。
カラムデコーダ４は、メモリセルアレイ１のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。
電圧発生回路２は電圧を発生し、発生した電圧をロウデコーダ３に供給する。
電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４は、例えば電圧ＶＤＤ（例えば１．５Ｖ）を電源電圧として用いる低耐圧ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を電源電圧として用いる高耐圧ＭＯＳトランジスタとを含んでいる。説明の簡略化のため、以下では低耐圧ＭＯＳトランジスタについてはｐチャネルＭＯＳトランジスタについて、高耐圧ＭＯＳトランジスタについてはｎチャネルＭＯＳトランジスタについてのみ説明し、以後それぞれを周辺トランジスタＰＴ１、ＰＴ２と呼ぶことにする。
次に図２を用いて上記構成のメモリセルアレイ１の平面図について説明する。図２はメモリセルアレイ１の平面図である。
図２に示すように、ｐ型半導体基板１０中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域３２（図中ＳＴＩと表記）が形成され、この素子分離領域３２によって素子領域ＡＡは電気的に分離されている。ｐ型半導体基板１０上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層１５が設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
第１方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
次に図３及び図４を用いて、上記構成のメモリセルアレイ１の断面構成について説明する。図３は図２においてＡ−Ａ線に沿ったＮＡＮＤセル５の断面図、図４は図２においてＢ−Ｂ線方向に沿ったＮＡＮＤセル５の断面図を示している。
図３及び図４に示すように、ｐ型半導体基板１０の表面領域内にｎ型ウェル領域１１、更にｎ型ウェル領域１１上にｐ型ウェル領域１２が形成されている。また、ｐ型ウェル領域１２中には、第２方向に沿って、溝３０が複数形成されている。溝３０内には例えばシリコン酸化膜を用いて絶縁膜３１が埋め込まれている。この溝３０と絶縁膜３１によって、素子分離領域３２が形成されている。また、隣接する素子分離領域３２間の領域が、活性領域ＡＡとなる。また、隣接する活性領域ＡＡは素子分離領域３２によって分離されている。そして、活性領域ＡＡ上に、ゲート絶縁膜として機能する例えば、シリコン酸化膜からなるゲート絶縁膜１４が形成され、ゲート絶縁膜１４上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴにおけるゲート絶縁膜１４は、電子がトンネルするトンネル膜として機能する。
メモリセルトランジスタＭＴのゲート電極は、積層構造を有する。すなわち、ゲート絶縁膜１４上に形成された絶縁膜１５、絶縁膜１５上に形成された絶縁膜１６、及び絶縁膜１６上に形成された多結晶シリコン層１７を備えている。絶縁膜１５は、電荷を蓄積する電荷蓄積層として機能する。また絶縁膜１６は、絶縁膜１５に電荷を閉じこめるためのブロック層として機能し、絶縁膜１５に用いられる材料よりも誘電率の高い材料を用いて形成される。また多結晶シリコン層１７は、制御ゲート（ワード線ＷＬ）として機能する。以下、メモリセルトランジスタＭＴにおける絶縁膜１５、１６、及び多結晶シリコン層１７を、電荷蓄積層１５、ブロック層１６、及び制御ゲート１７と呼ぶことがある。なお、多結晶シリコン層１７はワード線の低抵抗化のため、上部または全てがシリサイド化されていても良い。電荷蓄積層１５は、メモリセルトランジスタＭＴ毎に分離され、ブロック層１６及び制御ゲート１７はワード線方向で隣接するメモリセルトランジスタＭＴ間で共通に接続されている。すなわち、各メモリセルトランジスタＭＴのブロック層１６は、ワード線に沿った方向において、隣接する素子分離領域３２を跨いで、隣接する活性領域ＡＡ間で共通接続されている。
電荷蓄積層１５は、その上面が素子分離領域３２の上面の高さと一致するように形成される。また、素子分離領域３２上のブロック層１６の底面と素子分離領域３２の上面とが接する面は、活性領域ＡＡ上における電荷蓄積層１５の上面と同じ高さ、すなわち同一平面上に位置する。
選択トランジスタＳＴ１、ＳＴ２のゲート電極は多結晶シリコン層２０を備えている。以下、多結晶シリコン層２０をゲート電極２０と呼ぶことがある。なお、多結晶シリコン層２０はゲート電極の低抵抗化のため、上部または全てがシリサイド化されていても良い。また、選択トランジスタＳＴ１、ＳＴ２においては、ゲート電極２０は第２方向で隣接するもの同士で共通接続されている。そして、ゲート電極２０が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。
またゲート電極間に位置するｐ型半導体基板１０表面内には、ｎ＋型不純物拡散層１３が形成されている。ｎ＋型不純物拡散層１３は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層１３及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成されている。
更にｐ型半導体基板１０上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１が形成されている。層間絶縁膜２１中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１３に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２１表面には、コンタクトプラグＣＰ２に接続される金属配線層２２が形成されている。金属配線層２２はソース線ＳＬの一部として機能する。また層間絶縁膜２１中には、ドレイン側の選択トランジスタＳＴの不純物拡散層（ドレイン）１３に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜２１表面に、コンタクトプラグＣＰ３に接続される金属配線層２３が形成されている。
層間絶縁膜２１上には、例えばＳｉＯ２を材料に用いて層間絶縁膜２４が形成されている。層間絶縁膜２４上には絶縁膜２５が形成されている。絶縁膜２５は、層間絶縁膜２４よりも誘電率の高い材料、例えばＳｉＮを材料に用いて形成される。絶縁膜２５上には金属配線層２６が形成されている。金属配線層２６はビット線ＢＬとして機能する。絶縁膜２４及び層間絶縁膜２１中には、その上面で金属配線層２６に接し、底面で金属配線層２３に接するコンタクトプラグＣＰ４が形成されている。なお、コンタクトプラグＣＰ４の上面は、絶縁膜２５の上面より高い。すなわち、コンタクトプラグＣＰ４の上部は、金属配線層２６内に潜り込むようにして形成されている。そして、コンタクトプラグＣＰ３、金属配線層２３、及びコンタクトプラグＣＰ４が、図２においてコンタクトプラグＣＰ１として機能する。そして、絶縁膜２５上、及び金属配線層２６上に、絶縁膜２４よりも誘電率の低い材料、例えばＳｉＯ２を材料に用いて層間絶縁膜２７が形成されている。層間絶縁膜２７は、隣接するビット線ＢＬ間の領域を埋め込んでいる。
次に、上記電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４に含まれる周辺トランジスタＰＴ１、ＰＴ２の構造について、図５を用いて説明する。図５は、周辺トランジスタＰＴ１、ＰＴ２の断面図であり、ゲート長方向（ソース、チャネル、及びドレインが順次並ぶ方向）に沿った断面を示している。
図示するように、ｐ型半導体基板１０内には複数の素子領域ＡＡが形成されている。素子領域ＡＡの周囲は素子分離領域３５によって取り囲まれ、隣接する素子領域ＡＡは、素子分離領域３５によって分離されている。素子分離領域３５は、ｐ型半導体基板１０内に形成された溝３３と、この溝３３内に埋め込まれたシリコン酸化膜３４とを有して形成されている。この素子分離領域３５によって分離された素子領域ＡＡの表面内には、それぞれｎ型ウェル領域３６及びｐ型ウェル領域３７が形成されている。そして、ｎ型ウェル領域３６及びｐ型ウェル領域３７上に、それぞれ周辺トランジスタＰＴ１、ＰＴ２が形成されている。
まず周辺トランジスタＰＴ１について説明する。図示するように、ウェル領域３６上には、ゲート絶縁膜として機能する例えば、シリコン酸化膜からなるゲート絶縁膜４２が形成され、ゲート絶縁膜４２上には周辺トランジスタＰＴ１のゲート電極４３が、例えば多結晶シリコン層を材料に用いて形成されている。そして、ウェル領域３６の表面内には、ソースまたはドレインとして機能するｐ＋型不純物拡散層４１が形成されている。ソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。以上の構成により、周辺トランジスタＰＴ１が形成されている。
次に周辺トランジスタＰＴ２について説明する。図示するように、ウェル領域３７上には、例えばゲート絶縁膜として機能する例えば、シリコン酸化膜からなるゲート絶縁膜４４が形成され、ゲート絶縁膜４４上には周辺トランジスタＰＴ２のゲート電極４３が、例えば多結晶シリコンを材料が用いて形成されている。周辺トランジスタＰＴ２のゲート電極４３は周辺トランジスタＰＴ１のゲート電極４３と同様の構造を有している。そして、ｐ型半導体基板１０の表面内には、ソースまたはドレインとして機能するｎ＋型不純物拡散層３９が形成されている。ソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。以上の構成により、周辺トランジスタＰＴ２が形成されている。なお、ゲート絶縁膜４２の膜厚はゲート絶縁膜４４よりも薄い。これは、周辺トランジスタＰＴ２の方が周辺トランジスタＰＴ１よりも高い電圧を印加するからである。
そして、ｐ型半導体基板１０上には、上記周辺トランジスタＰＴ１、ＰＴ２を被覆するようにして層間絶縁膜２１、２４が形成され、層間絶縁膜２１、２４中には図示せぬ、コンタクトプラグや、金属配線層が形成されている。これらのコンタクトプラグや金属配線層を介して、周辺トランジスタＰＴ１、ＰＴ２に対して電圧が印加される。
次に、上記メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２の製造方法について、図６（ａ）〜（ｄ）乃至図１７（ａ）〜（ｄ）を用いて説明する。図６（ａ）〜（ｄ）乃至図１７（ａ）〜（ｄ）は、メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２の製造工程を順次示す断面図であり、（ａ）図はメモリセルトランジスタＭＴのビット線ＢＬ方向の断面、（ｂ）図はメモリセルトランジスタＭＴのワード線ＷＬ方向の断面、（ｃ）図は低耐圧周辺トランジスタＰＴ１のゲート長方向の断面、及び（ｄ）図は高耐圧周辺トランジスタＰＴ２のゲート長方向の断面構成について示している。
まず、図６（ａ）〜（ｄ）に示すように、ｐ型半導体基板１０表面を酸化することで、例えば膜厚が１０［ｎｍ］程度の犠牲酸化膜２８を形成する。次に図６（ｃ）に示す周辺トランジスタＰＴ１形成予定領域以外の領域、つまり図５（ａ）、（ｂ）及び（ｄ）にフォトリソグラフィー技術を用いてフォトレジスト膜（図示せず）を形成する。その後、ｐ型半導体基板１０上に、例えば予め決められた量のリンイオンを、予め決められた加速電圧で注入する。この注入により図６（ｃ）に示すように、ｎ型ウェル領域３６をｐ型半導体基板１０上に形成する。次に、フォトレジスト膜をウェットエッチングで剥離した後、図６（ｄ）に示す周辺トランジスタＰＴ２形成予定領域以外の領域、つまり図６（ａ）〜（ｃ）にフォトリソグラフィー技術を用いてフォトレジスト膜を形成する。その後、周辺トランジスタＰＴ２形成予定領域のｐ型半導体基板１０上に、予め決められた量の例えばボロンイオンを、予め決められた加速電圧で注入し、図６（ｄ）に示すｐ型ウェル領域３７を形成する。上述したが、周辺トランジスタＰＴ１は低耐圧トランジスタであり、周辺トランジスタＰＴ２は、周辺トランジスタＰＴ１よりも高電圧が印加される高耐圧トランジスタである。ｎ型ウェル領域３６及びｐ型ウェル領域３７形成の際、周辺トランジスタＰＴ１及び周辺トランジスタＰＴ２のそれぞれ目的（耐圧）に応じて、必要なチャネル濃度が実現される。そのため、必要に応じて上記フォトリソグラフィー工程、イオン注入工程、及びフォトレジスト剥離工程を繰り返す。
次に上記フォトレジスト膜を剥離し、フォトリソグラフィー工程により、図６（ａ）、（ｂ）に示すメモリセルトランジスタＭＴ形成予定領域以外にフォトレジスト膜（図示せず）を形成する。次に、ｐ型半導体基板１０に予め決められた量の例えばリンイオンを、予め決められた加速電圧で注入する。この注入によりｐ型半導体基板１０上表面に、ｎ型ウェル領域１１を形成する。引き続き、ｎ型ウェル領域１１表面に予め決められた量の例えばボロンイオンを、予め決められた加速電圧で注入する。この注入によりｎ型ウェル領域１１表面に、ｐ型ウェル領域１２を形成する。その後、フォトレジスト膜をウェットエッチングにて剥離する。
次に図７（ａ）〜（ｄ）に示すように、図６における犠牲酸化膜２８を除去する。その後、図７（ｄ）の周辺トランジスタＰＴ２用に酸化工程によりゲート絶縁膜４４を形成し、更にフォトリソグラフィー工程により周辺トランジスタＰＴ２上にのみ、フォトレジスト膜（図示せず）を形成する。次に、図７（ａ）〜（ｃ）にも酸化工程において同時に形成されたゲート絶縁膜２８を剥離し、図７（ａ）〜（ｄ）を得る。
次に図８（ａ）〜（ｄ）に示すｐ型ウェル領域１２、ｎ型ウェル領域３６及びゲート絶縁膜４４上に、例えば膜厚が２［ｎｍ］〜６［ｎｍ］のゲート絶縁膜１４を形成する。ゲート絶縁膜１４の材料には、例えばＳｉＯ２膜、ＮＨ３やＮＯ窒化を用いて形成したオキシナイトライド膜である。また、ゲート絶縁膜１４は、複数の材料の積層膜、例えばＳｉＯ２／Ｓｉ／ＳｉＯなる構造や、ＳｉＯ２／Ｓｉ／ＳｉＯ２なる構造であっても良い。このような積層膜とすることで、データの書き込み時及び消去時におけるトンネル電流を大きく出来る。または、上記材料だけでなく、ＳｉＯ２、ＳｉＮ、Ｓｉ微粒子及びＡｌ２Ｏ３のうちいずれか含んだ積層構造を有していてもよい。すなわち、ＳｉＯ２／ＳｉＮ／ＳｉＯ２なる構造や、ＳｉＯ２／Ｓｉ微粒子／ＳｉＯ２なる構造や、またはＳｉＯ２／Ａｌ２Ｏ３／ＳｉＯ２なる構造とすることも可能である。本構成とすることでデータの書き込み及び消去速度を向上出来、また低電圧化を実現出来る。
なお、ゲート絶縁膜４４と同じ材質のゲート絶縁膜１４を形成した場合は図８（ｄ）に示す、ゲート絶縁膜４４とゲート絶縁膜１４の境界ができない。
更にゲート絶縁膜１４上に、電荷蓄積層となる絶縁膜１５を、例えば３［ｎｍ］〜１０［ｎｍ］の膜厚に形成する。絶縁膜１５は、例えばＳｉＮ単膜、ＨｆＡｌＯ単膜や、ＳｉＮとＨｆＡｌＯ又はＡｌ２Ｏ３のいずれかを含む積層構造である。更に絶縁膜１５上に、ＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚が１０［ｎｍ］程度バッファーシリコン酸化膜４５を形成する。引き続き、バッファーシリコン酸化膜４５上に、膜厚が例えば５０［ｎｍ］程度のＳｉＮ膜４６を形成する。更に、素子分離領域３２の形成時においてマスク材として機能する例えば、ＢＳＧ膜４７を、ＳｉＮ膜４６上に形成する。
次に更に、ＢＳＧ膜４７上であって、且つ素子分離領域３２形成予定領域以外に、フォトリソグラフィー工程によりフォトレジスト膜（図示せず）を形成する。更にフォトレジスト膜が形成されていない、つまりフォトレジスト膜が開口されている領域におけるＢＳＧ膜４７を、異方性エッチングを用いてエッチングする。引き続き、ＳｉＮ膜４６、バッファーシリコン酸化膜４５、絶縁膜１５及びゲート絶縁膜１４を異方性エッチングによりエッチングする。上記工程により、図９（ａ）〜（ｄ）に示すように、底部が半導体基板１０内に達する溝３０、３３が完成する。
次に図１０（ａ）〜（ｄ）に示すように、上記ＢＳＧ膜４７上に形成されているフォトレジスト膜及びＢＳＧ膜４７を剥離する。そして、溝３０、３３内に例えばシリコン酸化膜３１、３４をそれぞれ埋め込む。この際、シリコン酸化膜３１、３４は、ＳｉＮ膜４６上にも形成される。シリコン酸化膜３１、３４は、例えば同一の工程で形成された同一の膜であっても良い。その後、ＳｉＮ膜４６をストッパーとして用いた、ＣＭＰ（Chemical Mechanical Polishing）法等により、シリコン酸化膜３１、３４研磨し、上面を平坦にすると共に、シリコン酸化膜３１、３４を、それぞれ溝３０、３３内にのみ残存される。以上の工程により、溝３０、３３と、これらの内部に埋め込まれたシリコン酸化膜３１、３４とを備えた素子分離領域３２、３５が完成する。
次に、図１１（ａ）〜（ｄ）に示すように、例えば、ドライエッチングにより素子分離領域３２及び素子分離領域３５の上面を落とし込む。つまり、溝３０、３３内部におけるシリコン酸化膜３１、３４の上面を低くする（リセスする）。この際、絶縁膜１５とシリコン酸化膜３１の上面が一致するようにエッチング量を調整する。上記ドライエッチングにより、図１１（ｂ）に示すように、素子分離領域３２の上面は絶縁膜１５の上面と同じ高さとされる結果、溝４８が形成される。また、図（ｃ）、（ｄ）に示すように、周辺トランジスタＰＴ１、ＰＴ２についても同様の工程が行われる。すなわち、溝３３内部におけるシリコン酸化膜３４の上面がリセスされる。ただし、周辺トランジスタＰＴ１、ＰＴ２においては、素子分離領域３５の高さが図（ｂ）に示す素子分離領域３２の高さよりも高くなる場合もある。ゲート電極４３とｐ型半導体基板１０との耐圧不良を防止するためである。この場合、素子分離領域３２の上部をエッチングする際に素子分離領域３５がエッチングされないようにレジストマスク等で覆うようにする。
その後、図１２（ａ）〜（ｄ）に示すように、ＳｉＮ膜４６及びバッファーシリコン酸化膜４５を、例えば、ウェットエッチングを用いて除去する。図示するように、絶縁膜１５上面と素子分離領域３２上面及び素子分離領域３５上面とが一致している。
次に図１３（ａ）〜（ｄ）に示すように、絶縁膜１５及び素子分離領域３２及び素子分離領域３５上に、例えば膜厚が１０［ｎｍ］〜２０［ｎｍ］の絶縁膜１６を形成する。絶縁膜１６はブロック層となるものであり、例えばＡｌ２Ｏ３単膜またはＬａＡｌＯ単膜等で形成される。ブロック層は、書き込み時にゲート電極に電圧を印加した際、ｐ型半導体基板１０から注入された電子がゲート電極へと漏れることを防止する機能を持つ。更に、消去時にはゲート電極から電荷蓄積層へと電子が注入されることを防ぐ。このため、ブロック層となる絶縁膜１６の材料には、ゲート絶縁膜１４よりも比誘電率の高い、例えば上記示した材料で形成される。
次に、図１４（ａ）、（ｂ）に示すメモリセルトランジスタＭＴ形成予定領域のブロック層１６上にフォトリソグラフィー工程により、フォトレジスト膜（図示せず）を形成する。フォトレジスト膜形成後、図１４（ｃ）、（ｄ）に示す周辺トランジスタＰＴ１、ＰＴ２形成予定領域の絶縁膜１５、１６及びゲート絶縁膜１４を、例えば、ドライエッチングまたはウェットエッチングにより除去する。その後、フォトレジスト膜を除去する。
次に、図１５（ｃ）に示すように、ｎ型ウェル領域３６上にゲート絶縁膜４２を、例えば８［ｎｍ］程度の膜厚に形成する。その後、絶縁膜１６及びゲート絶縁膜４２、４４上に、多結晶シリコン層４９を例えば７０［ｎｍ］程度の膜厚に形成する。更に、多結晶シリコン４９上に、マスク材としてのＳｉＮ膜５３を形成する。
次にフォトリソグラフィー工程とドライエッチング工程とにより、ＳｉＮ膜５３、多結晶シリコン層４９、絶縁膜層１５、１６を、ゲート電極のパターンにパターニングして、図１６（ａ）〜（ｄ）に示す構成を得る。すなわち、メモリセルトランジスタＭＴの形成予定領域（図１６（ａ）、（ｂ））においては、絶縁膜１５によって形成された電荷蓄積層、絶縁膜１６によって形成されたブロック層、及び多結晶シリコン層４９によって形成された制御ゲート（以下、制御ゲート１７と呼ぶ）を含む積層ゲートが完成する。
また周辺トランジスタＰＴ１、ＰＴ２の形成予定領域においては、多結晶シリコン層４９によって形成されたゲート電極４３が完成する。なお、選択トランジスタＳＴ１、ＳＴ２のゲート電極も、周辺トランジスタＰＴ１、ＰＴ２のゲート電極と同様の構成を有して形成される。また、上記制御ゲート１７及びゲート電極４３上には、マスク材５３が残存する。また、制御ゲート１７は、例えばＴａＮ、ＷＮ、Ｗを含む積層構造を有していてもよく、また周辺トランジスタＰＴ１、ＰＴ２の制御ゲート４３も例えば、多結晶シリコン、ＴａＮ、ＷＮ及びＷを備える積層構造を有していてもよい。
次に図１７（ｄ）に示すように、周辺トランジスタＰＴ２において、ソース及びドレインの形成予定領域の直上に位置するゲート絶縁膜４４の上部を一部、エッチングして、この領域におけるゲート絶縁膜４４の膜厚を小さくする。本工程は、ゲート電極４３をマスクに用いた異方性のエッチングにより実施出来る。なお、素子分離領域３５の上面をマスク材等で覆わない場合、この素子分離領域３５の上部も削られる。そのため、素子分離領域３２の上部をエッチングする際に素子分離領域３５がエッチングされないようにレジストマスク等で覆うようにすることが有効である。本工程により、ソース及びドレインの形成のために行うイオン注入において、十分な量のイオンをウェル領域３７内に注入することが出来る。
その後、フォトリソグラフィー工程とイオン注入工程とを用いて、ウェル領域１２、３６、３７内に不純物を注入することにより、ソース及びドレインとして機能する不純物拡散層１３、３９、４１を形成する。イオン注入工程は、各トランジスタに対して適切な注入量、イオン種、及び加速電圧を用いて行われる。不純物を注入した後、注入した不純物を活性化するため例えば温度９５０℃でアニールを施す。イオン注入及びアニールの結果、メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２のソース、ドレイン１３、３９、４１が完成する。
更にゲート電極上のＳｉＮ膜５３をドライエッチング等により除去する。引き続き、ゲート電極１７、４３表面をシリサイド化する。例えば、ゲート電極１７、４３上にＮｉ層を形成し、アニールすることで、ゲート電極１７、４３上面にＮｉＳｉを形成する。
そして、ｐ型半導体基板１０上には、上記メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２を被覆するようにして層間絶縁膜２１が形成される。また、層間絶縁膜２１上に、例えばタングステンやモリブデンなど高融点金属の特性を持つコンタクトプラグＣＰ１、ＣＰ２や、例えば、アルミニウムなどが用いられた金属配線層が形成される。これにより、図２乃至図４に示すメモリセルトランジスタＭＴおよび周辺トランジスタＰＴ１、ＰＴ２を得ることが出来る。
なお、上記図９（ａ）乃至図１７（ａ）は、特に図３における例えば、ＷＬ０乃至ＷＬ２に接続されている３つからなるメモリセルトランジスタＭＴについて示したものである。図９（ｂ）乃至図１７（ｂ）は、特に図４において３つからなる素子分離領域３２と、４つの活性領域ＡＡについて示したものである。
また、これらのコンタクトプラグや金属配線層を介して、メモリセルトランジスタＭＴ及び周辺トランジスタＰＴ１、ＰＴ２に対して電圧が印加される。
上記のように第１の実施形態に係る半導体記憶装置及びその製造方法によれば、動作信頼性を向上できる。本効果つき、従来の半導体記憶装置と比較しつつ、以下詳細に説明する。
＜従来構成＞
図１８は、従来のＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの、ワード線方向に沿った断面図である。なお、本実施形態と同じ部材には同様の参照番号を付している。図示するように、従来の構成であると、ワード線ＷＬ方向に沿って隣接するメモリセルトランジスタＭＴの電荷蓄積層１５は、素子分離領域３２を跨いで共通に接続されている。そのため、次のような問題が生じるおそれがある。
＜＜問題１＞＞
すなわち、データの書き込み動作によって電荷蓄積層１５に捕獲された電子が、電荷蓄積層内を移動する。すなわち、電荷蓄積層１５において、活性領域ＡＡ上の領域に注入された電子が、素子分離領域３２上の領域へ移動する。これは、Frenkel Poll現象により自己電界が発生するためである。その結果、活性領域ＡＡ上の領域における電子の量が減少し、メモリセルトランジスタＭＴの閾値が低下する。このことは、メモリセルトランジスタＭＴの誤動作の原因となりうる。
特に、メモリセルトランジスタＭＴの微細化に伴って電荷蓄積層１５の面積が小さくなると、上記現象が顕著となる。そのため、上記問題はＮＡＮＤ型フラッシュメモリの微細化やコスト削減の大きな妨げとなる。
＜比較例＞
上記問題の対策として、図１９に示す構造が考えうる。図１９は、ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの、ワード線方向に沿った断面図である。なお、本実施形態と同じ部材には同様の参照番号を付している。なお図中の“ａ”、“ｂ”なる符号は、ワード線ＷＬに沿った方向における電荷蓄積層１５の端部の位置を示す。つまり、“ａ”及び“ｂ”の位置にて、電荷蓄積層１５は素子分離領域３２に接する。
図示するように図１９に示す構成は、ワード線ＷＬに沿った方向で隣接するメモリセルトランジスタＭＴの電荷蓄積層１５及びブロック層１６が、素子分離領域３２によって互いに分離された構成を有している。換言すれば、素子分離領域３２の上面が制御ゲート１７内に位置し、素子分離領域３２がブロック層１６及び電荷蓄積層１５を貫通している。本構成であると、電荷蓄積層１５内の電子が活性領域ＡＡ上以外の領域へ移動することを防止出来る。
＜＜問題２＞＞
しかしながら上記構成であっても、新たに下記の問題も生じる。本問題点について、図２０を用いて説明する。図２０は図１９と同様の図面であって、制御ゲート１７に電圧を印加した際の電気力線の様子もあわせて示している。また以下では、素子分離領域３２の電荷蓄積層１５の上面から、素子分離領域３２の上面までの高さを幅Ｓ１と呼び、ブロック層１６の膜厚を膜厚Ｓ２と呼ぶことにする。
図示するように、制御ゲート１７に電圧を印加すると、電荷蓄積層１５に電気力線が集中する。すなわち、制御ゲート１７から発生した電気力線が電荷蓄積層１５へ向かう。また、電荷蓄積層１５内に電子が注入されている場合には、ウェル領域１２から発生した電気力線も電荷蓄積層１５へ向かう。
しかしながら、微細化が進展した場合（例えばメモリセルトランジスタＭＴのハーフピッチ（ワード線に沿った方向における活性領域ＡＡの幅）が４０［ｎｍ］以下）、隣接するメモリセルトランジスタＭＴの電荷蓄積層から発生した電気力線が隣接セルの半導体基板１０中のチャネル領域へ向かう（図中の矢印Ａ１で示す）。そのため隣接セルの電荷蓄積層の電荷量により、メモリセルトランジスタＭＴのチャネル部の静電ポテンシャルが変化する。すなわち、メモリセルトランジスタＭＴの閾値電圧が隣接するメモリセルトランジスタＭＴの電荷蓄積層の電荷量に応じて変化する。結果としてメモリチップ内のメモリセルトランジスタＭＴの閾値分布の幅が広がるといった問題が発生する。
これは、電荷蓄積層１５上面から素子分離領域３２までの高さが、電荷蓄積層１５上面からブロック層１６上面までの幅Ｓ２よりも長い幅Ｓ１であることに起因する。メモリセルトランジスタMT間の寄生容量を下げるため、シリコン酸化膜３１に用いられる材料の比誘電率はブロック層１６よりも低い。仮にＳ１とＳ２が等しかったとしても、幅Ｓ１をブロック層の誘電率に換算すると、幅Ｓ２に比べ約４倍の距離になる。すなわち、ブロック層１６からの電気力線がメモリセルトランジスタＭＴの電荷蓄積層１５に伝わりにくく、隣接するメモリセルトランジスタＭＴの電荷蓄積層からの電気力線の影響を受けやすいのである。
また図１９に示す構成であると、更に下記の問題も生じる。図２０に示すように、電荷蓄積層１５の上面は、素子分離領域３２の上面よりも低く位置する。このため、書き込み時において制御ゲート１７に電圧を印加した際、電荷蓄積層１５に掛かる電界分布がバラつく。その結果、制御ゲート１７の電圧が電荷蓄積層１５には十分伝わらない、という問題がある。
以上の結果、電荷蓄積層１５に注入された電子の量によって、メモリセルトランジスタＭＴのチャネル領域の静電ポテンシャルが変化する。そしてこのことは、メモリセルトランジスタＭＴの閾値変動につながる、という問題がある。
以上の問題が生じると、メモリチップ全体として、メモリセルトランジスタＭＴの閾値分布の幅が広がる。そのため、閾値分布を小さくするためには、読みだし動作と再書き込み動作を繰り返し行うことが必要となり、書き込み動作時間が長くなる。更に変動幅が大きい場合には、閾値を所望の範囲に合わせることすら困難となる。
この様子を、図２０では矢印Ａ２で示している。図示するように、電気力線は電荷蓄積層１５に向かわず、素子分離領域３２内部に向かう。その結果、電荷蓄積層１５における電界は、位置“ａ”、“ｂ”において低下する。この様子を図２１に示す。図２１は、電荷蓄積層１５の位置に対する電界強度を示すグラフであり、横軸がワード線に沿った方向の位置を示し、縦軸が電界強度を示す。図示するように、電荷蓄積層１５の端部“ａ”、“ｂ”における電界強度は、中央部に比べて約１０％程度低下する。
このように電界強度がばらつくことで、データの書き込みには高い電圧が必要となる、という問題がある。このことは、特に各メモリセルトランジスタＭＴが２ビット以上のデータを保持する多値ＮＡＮＤ型フラッシュメモリにおいて顕著な問題となる。
＜本実施形態＞
しかしながら、本実施形態に係るＮＡＮＤ型フラッシュメモリであると、上記問題を解決し、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る。以下、詳細に説明する。
図２２は、本実施形態に係るメモリセルトランジスタＭＴの、ワード線に沿った方向における断面図であり、制御ゲート１７に電圧を印加した際の電気力線の様子もあわせて示している。
＜＜効果１＞＞
図２２に示すように、まずワード線に沿った方向で隣接するメモリセルトランジスタＭＴ間において、電荷蓄積層１５が互いに分離されている。従って、図１８を用いて説明したように電子が移動することによって閾値が変動する、という上記問題１を解決出来る。
＜＜効果２＞＞
また本実施形態に係る構成であると、制御ゲートに電圧を印加した際における電荷蓄積層１５の電界分布のバラツキを抑えることが出来る。つまり上記問題２を解決出来る。すなわち、図２２に示すように本実施形態に係る構成であると、図中の矢印に示すように、制御ゲート１７から発生する電気力線は、等しく電荷蓄積層１５に向かう。そのため、電荷蓄積層１５の端部において電界強度が低下する問題を解決出来る。
これは、本実施形態に係る構成であると、素子分離領域３２の上面は、電荷蓄積層１５の上面と同一面上に位置するからである。
本構成であると、ブロック層１６の誘電率はシリコン酸化膜３１の誘電率よりも高いため、制御ゲート１７から発生した電気力線は、電荷蓄積層１５に電気力線が集中しやすくなる。これにより、例えば、書き込み動作において、メモリセルトランジスタＭＴのチャネル領域における静電ポテンシャルは、隣接するメモリセルトランジスタＭＴの書き込みデータによる影響を受けにくくなり、メモリチップ内の閾値分布の幅を狭くすることができる。
以上の結果、隣接するメモリセルトランジスタＭＴ間の干渉を抑えることが出来、メモリチップ全体としてのメモリセルトランジスタＭＴの閾値のばらつきを抑えることができる。更に、書き込み動作時及び消去動作時には、素子分離領域３２と活性領域ＡＡとの境界に位置するゲート絶縁膜１４の電界が低下することも抑制出来る。そのため、より小さい電圧で書き込み及び消去動作を実施することができる。
図２３は、本実施形態に係るＮＡＮＤ型フラッシュメモリにおける、電荷蓄積層１５の位置に対する電界強度を示すグラフであり、横軸がワード線に沿った方向の位置を示し、縦軸が電界強度を示す。図示するように、電荷蓄積層１５における電界は、その結果、電荷蓄積層１５における電界は、位置“ａ”、“ｂ”において上昇する。。つまり、制御ゲート１７に印加した電圧が電荷蓄積層１５に十分伝わる。
［第２の実施形態］
次に、この発明の第２の実施形態に係る半導体記憶装置及びその製造方法について説明する。本実施形態に係る半導体記憶装置は、上記第１の実施形態における素子分離領域３２の上面を低くしたものである。図２４に実施形態におけるメモリセルトランジスタＭＴ、周辺トランジスタＰＴ２の断面図を示す。図２４（ａ）に、メモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図を示す。図２４（ｂ）に周辺トランジスタＰＴ２のゲート長方向の断面図を示す。
図２４（ａ）に示すように本実施形態に係るＮＡＮＤ型フラッシュメモリは、上記第１の実施形態に示す図４において素子分離領域３２の上面を、電荷蓄積層１５の上面よりも低く且つ電荷蓄積層１５の下面よりも高くしたものである。つまり、本実施形態に係る構成であると、ブロック層１６の上面から素子分離領域（シリコン酸化膜３１）３２の上面までの距離をｈ１、ブロック層１６の上面から電荷蓄積層１５の上面までの距離をｈ２とすると、ｈ１＞ｈ２なる関係が成立する。
上記以外の構成は第１の実施形態における半導体記憶装置と同様である。また、図２４（ｂ）に示す周辺トランジスタＰＴ２の構成は第１の実施形態における半導体記憶装置を同様であるのでここでは説明を省略する。
次に本実施形態に係る半導体記憶装置の製造方法について、図２５（ａ）、（ｂ）を用いて説明する。図２５（ａ）はメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図である。また図２５（ｂ）は周辺トランジスタＰＴ２のゲート長方向の断面図である。図２５（ａ）は第１の実施形態における半導体記憶装置の製造工程のうち、図１１において、異方性エッチングまたはウェットエッチングを用いて、絶縁膜３１の上面を更にエッチングして、素子分離領域３２の上面の高さを調整したものである。つまり、まず上記第１の実施形態における図１０に示す工程までを行う。その後、図１１における工程で例えば、ドライエッチングにより素子分離領域３２の上面を落とし込む。この工程において素子分離領域３２を落とし込む際、該素子分離領域３２の上面を電荷蓄積層１５の上面よりも低く、且つ該電荷蓄積層１５の下面よりも高く位置するようエッチング量を調整する。その後シリコン酸化膜４６及びバッファーシリコン層４５を例えば、ウェットエッチングにて除去する。これら工程により図２５（ａ）に示す構造を得る。
この時、図２５（ｂ）に示す周辺トランジスタＰＴ２、特に高耐圧ＭＯＳトランジスタにおいては、素子分離領域３５の上面を落とし込まない方が、ゲート電極４３とｐ型半導体基板１０との耐圧不良を防止するため好ましい。また、図２５（ｂ）、２６（ｂ）に示す周辺トランジスタＰＴ２は、図２６（ｂ）の工程に引き続き上記第１の実施形態で説明した図１４（ｄ）乃至図１７（ｄ）までの工程を経ることで図２４（ｂ）の構造が完成する。
なお、図２５（ａ）において、上記素子分離領域３２の上面のドライエッチングを施し、その後シリコン酸化膜４６及びバッファーシリコン層４５のウェットエッチングによる除去工程の結果、溝５０が形成される。その後、溝５０を埋めるように、絶縁膜１６を電荷蓄積層１５及び素子分離領域３２の上面に積層させることで、図２６（ａ）に示す構造を得る。その後は上記第１の実施形態で説明した図１４乃至図１７までの工程を経ることで図２４（ａ）の構造が完成する。
上記のように第２の実施形態に係る半導体記憶装置及びその製造方法においても上記第１の実施形態と同様の効果が得られる。
つまり、素子分離領域３２の上面を更に、活性領域ＡＡ上に形成された電荷蓄積層１５の上面よりも低く、且つ該電荷蓄積層１５の下面よりも高い位置にまで落とし込みを行っても、同様の効果が得られる。すなわち、隣接するメモリセルトランジスタＭＴから発生する電気力線による閾値のズレ等が生じることを防止出来る。その結果、高信頼性の半導体記憶装置を実現できる。なぜなら、制御ゲート１７に電圧を印加した際、制御ゲート１７から選択メモリセルトランジスタＭＴにおける電荷蓄積層１５までの電気的距離が、制御ゲート１７から素子分離領域３２までの距離よりも短いからである。そのために、制御ゲート１７に掛けた電圧が、メモリセルトランジスタＭＴに十分に伝わる。その結果、図２１で説明したように、電気力線の乱れが生じず、上記説明したように注目したメモリセルトランジスタＭＴの閾値がズレないため、動作信頼性の高い半導体記憶装置を実現できる。
また、素子分離領域３２の上面の位置は、素子分離領域３２と電荷蓄積層１５の側面と接する点における素子分離領域３２の上面を意味する。電荷蓄積層１５接点における素子分離領域３２の上面の位置が電荷蓄積層１５の上面よりも低くければ、制御ゲート１７から選択メモリセルトランジスタＭＴにおける電荷蓄積層１５までの電気的距離が、制御ゲート１７から素子分離領域３２までの距離よりも短くなるからである。そのため、上述したような効果が得られる。
さらに、図２７（ａ）は、上記実施形態の変形例に係るメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図であり、特に素子分離領域３２に着目した図である。また、図２７（ｂ）に周辺トランジスタＰＴ２のゲート長方向の断面図を示す。なお、図２７（ｂ）に示す周辺トランジスタＰＴ２の構成は第１の実施形態における半導体記憶装置を同様であるのでここでは説明を省略する。
図２７（ａ）に本実施形態に係るメモリセルトランジスタＭＴの断面図を示す。図２７（ａ）は図２４（ａ）において、素子分離領域３５が頂点を１つ有したものである。該頂点は、ブロック層１６の下面よりも高く位置し、ワード線ＷＬ方向において、該頂点を共通とする２辺の一端と、電荷蓄積層１５との接点が、該電荷蓄積層１５の上面よりも低く位置する。すなわち、図２７（ａ）のように、電荷蓄積層１５と、上記２辺の一端との接点の位置は電荷蓄積層１５の上面よりも低く、かつ、素子分離領域３２の頂点を電荷蓄積層１５の上面よりも高くすることにより、メモリセルトランジスタＭＴ間に占めるブロック層１６の容量が少なくなり、メモリセルトランジスタＭＴ間の寄生容量を抑えることができる。
［第３の実施形態］
次に、この発明の第３の実施形態に係る半導体記憶装置及びその製造方法について説明する。本実施形態に係る半導体記憶装置は、上記第２の実施形態における素子分離領域３２の上面を更に低くしたものである。本実施形態におけるメモリセルトランジスタＭＴ、周辺トランジスタＰＴ２をワード線ＷＬ方向に沿った断面図を図２８に示す。図２８（ａ）に、メモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図を示す。図２８（ｂ）に周辺トランジスタＰＴ２のゲート長方向の断面図を示す。
図２８（ａ）に示すように本実施形態に係るＮＡＮＤ型フラッシュメモリは、上記第１の実施形態の図４において、素子分離領域の上面を、ゲート絶縁膜１４の下面よりも更に低くしたものである。つまり本実施形態に係る構成であると、ブロック層１６上面から電荷蓄積層１５上面までの膜厚をｈ３、ブロック層１６上面から素子分離領域（シリコン酸化膜３１）３２の上面までの距離をｈ４とすると、ｈ４＞ｈ３なる関係が成立する。
また、素子分離領域３２上面を落とし込んだ結果露出された活性領域ＡＡの側壁、及び素子分離領域３２の上面に、絶縁膜として、例えばシリコン酸化膜５２が形成される。なお、活性領域ＡＡの側壁以外のシリコン酸化膜５２、例えば素子分離領域３２上のシリコン酸化膜５２は取り除くことも可能である。その他の構成は、第１及び第２の実施形態における半導体記憶装置と同様である。なお、図２８（ｂ）に示す周辺トランジスタＰＴ２の構成は第１の実施形態における半導体記憶装置と同様であるのでここでは説明を省略する。
以上の構成の結果、ブロック層１６と、ゲート絶縁膜１４及びｐ型半導体基板１０とは、シリコン酸化膜５２によって離隔される。すなわち、ブロック層１６が素子分離領域３２を跨ぐ領域において、シリコン酸化膜５２は、ブロック層１６とゲート絶縁膜１４との間、及びブロック層１６とｐ型半導体基板１０との間に形成される。
次に、本実施形態に係る半導体記憶装置の製造方法について、図２９（ａ）、（ｂ）を用いて説明する。図２９（ａ）はメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図である。また図２９（ｂ）は周辺トランジスタＰＴ２のゲート長方向の断面図である。図２９（ａ）に、第１の実施形態における半導体記憶装置の製造工程のうち、図１１において、異方性エッチングまたはウェットエッチングを用いて、素子分離領域３２の上面の高さを、更にゲート絶縁膜１４の下面よりも低く落とし込んだ構造を示す。つまり、まず上記第１の実施形態における図１０に示す工程までを行う。その後、図１１における工程でドライエッチングにより素子分離領域３２の上面を落とし込む。この工程において、該素子分離領域３２の上面をゲート絶縁膜１４よりも低く位置するようエッチング量を調整する。その後ＳｉＮ膜４６及びバッファーシリコン層４５を、例えばウェットエッチングにて除去する。
上記工程の結果、図２９（ａ）に示す溝５１が形成され、また、隣接する活性領域ＡＡの側壁が露出される。そこで、この活性領域ＡＡの側壁及び素子分離領域３２の上面に、例えばＣＶＤを用いてシリコン酸化膜５２を積層させる。この際、シリコン酸化膜５２は、少なくとも露出された活性領域ＡＡの側壁を被覆し、好ましくはゲート絶縁膜１４の側壁を被覆するように形成される。この構造は、シリコン酸化膜５２の積層後、異方性エッチングを行うことによって得られる。また、活性領域ＡＡの側壁が露出された後、熱酸化をすることによっても得られる。勿論、絶縁膜１５の側壁に形成されても良い。以上の結果、図２９（ａ）に示す構造を得る。
この時、図２９（ｂ）に示す周辺トランジスタＰＴ２、特に高耐圧ＭＯＳトランジスタにおいては、素子分離領域３５の上面を落とし込まない方が、ゲート電極４３とｐ型半導体基板１０との耐圧不良を防止するため好ましい。このため、図２９（ｂ）、３０（ｂ）に示す周辺トランジスタＰＴ２は、図３０（ｂ）の工程に引き続き、上記第１の実施形態で説明した図１４（ｄ）乃至図１７（ｄ）までの工程を経ることで図２８（ｂ）の構造が完成する。
また、素子分離領域３５上部にシリコン酸化膜５２が形成してもよい。この場合、ｐ型半導体基板１０との耐圧不良を効果的に防止できる。
また図２９（ａ）において、ブロック層１６を電荷蓄積層１５及び素子分離領域３２の上面に積層させることで、図３０（ａ）を得る。すなわち、溝５２内はブロック層１６による埋め込まれる。しかし、シリコン酸化膜５２が存在するため、ブロック層１６は活性領域ＡＡ及びゲート絶縁膜１５には直接には接しない。その後は、上記第１の実施形態で説明した図１４乃至図１７までの工程を経ることで図２８（ａ）の構造が完成する。
上記のように第３の実施形態に係る半導体記憶装置及びその製造方法においても上記第１及び第２の実施形態と同様の効果が得られる。
また、上記実施形態ではＮＡＮＤ型フラッシュメモリの場合を例に挙げて説明した。しかし、例えばＮＡＮＤ型フラッシュメモリにおいてメモリセルトランジスタ数を１個にした３Ｔｒ−ＮＡＮＤ型フラッシュメモリや、ＮＯＲ型フラッシュメモリにも適用出来る。また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいてドレイン側の選択トランジスタＳＴ１を排除した２Ｔｒ型フラッシュメモリにも適用出来、積層ゲート構造を備えた不揮発性半導体メモリ全般に広く適用可能である。
なお、上記説明した半導体記憶装置の製造方法は上記説明した工程に限られない。つまり、図８（ａ）〜（ｄ）において、電荷蓄積層１５を形成した後、該電荷蓄積層１５上にバッファーシリコン層４５及びＳｉＮ膜４６は形成しなくても構わない。その後、フォトリソグラフィー技術と異方性エッチングとを用いて、電荷蓄積層１５及びゲート絶縁膜１４を貫通し、且つ底面がｐ型半導体基板１０中に接する溝３０、３３を形成する。次に、溝３０及び溝３３にシリコン酸化膜３１及び３４を埋め込み、素子分離領域３２及び３５を形成する。更に、電荷蓄積層１５上のシリコン酸化膜を、電荷蓄積層１５をストッパーに用いた、ＣＭＰで除去する。その後図１３に示す電荷蓄積層１５及び素子分離領域３２及び３５上にブロック層１６を形成し、その後該ブロック層１６上に制御ゲート１７を形成する。つまり図１５以降の工程を経ることで、本実施形態の半導体記憶装置の構造を得る。また本実施形態における上記工程では、同一ｐ型半導体基板１０上に形成される周辺トランジスタＰＴ１、ＰＴ２の製造工程の順番は問わない。つまり、メモリセルトランジスタＭＴの形成前又は形成後に周辺トランジスタＰＴ１、ＰＴ２を形成してもよい。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのビット線方向に沿った断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイのワード線ＷＬ方向に沿った断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備える周辺トランジスタのゲート長方向に沿った断面図。 この発明の第１の実施形態に係る半導体記憶装置の第１製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第２製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第３製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第４製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第５製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第６製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第７製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第８製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第９製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第１０製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第１１製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 この発明の第１の実施形態に係る半導体記憶装置の第１２製造工程を示す断面図であり、（ａ）図及び（ｂ）図はメモリセルトランジスタを示し、（ｃ）図及び（ｄ）図は周辺トランジスタを示す図。 メモリセルトランジスタの、ワード線ＷＬ方向に沿った断面図。 メモリセルトランジスタの、ワード線ＷＬ方向に沿った断面図。 メモリセルトランジスタの、ワード線ＷＬ方向に沿った断面図。 メモリセルトランジスタの電荷蓄積層に掛かる電界を表したグラフ。 この発明の第１の実施形態に係るメモリセルトランジスタの、ワード線ＷＬ方向に沿った断面図。 この発明の第１の実施形態に係るメモリセルトランジスタの電荷蓄積層に掛かる電界を表したグラフ。 この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）はメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図、（ｂ）は周辺トランジスタＰＴ２のゲート長方向の断面図。 この発明の第２の実施形態に係るメモリセルトランジスタ及び周辺トランジスタＰＴ２の製造工程の一部を示す断面図であり、（ａ）はメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図、（ｂ）は周辺トランジスタＰＴ２のゲート長方向の断面図。 この発明の第２の実施形態に係るメモリセルトランジスタ及び周辺トランジスタＰＴ２の製造工程の一部を示す断面図であり、（ａ）はメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図、（ｂ）は周辺トランジスタＰＴ２のゲート長方向の断面図。 この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの備断面図であり、（ａ）はメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図、（ｂ）は周辺トランジスタＰＴ２のゲート長方向の断面図。 この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）はメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図、（ｂ）は周辺トランジスタＰＴ２のゲート長方向の断面図。 この発明の第３の実施形態に係るメモリセルトランジスタ及び周辺トランジスタＰＴの製造工程の一部を示す断面図であり、（ａ）はメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図、（ｂ）は周辺トランジスタＰＴ２のゲート長方向の断面図。 この発明の第３の実施形態に係るメモリセルトランジスタ及び周辺トランジスタＰＴの製造工程の一部を示す断面図であり、（ａ）はメモリセルトランジスタＭＴのワード線ＷＬ方向に沿った断面図、（ｂ）は周辺トランジスタＰＴ２のゲート長方向の断面図。
符号の説明
１…メモリセルアレイ、２…電圧発生回路、３…ロウデコーダ、４…カラムデコーダ、５…ＮＡＮＤセル、１０…ｐ型半導体基板、１１、３６…ｎ型ウェル領域、１２、３７、４１…ｐ型ウェル領域、１３、３９…ｎ＋型不純物拡散層、１４…ゲート絶縁膜、１５…電荷蓄積層、１６…ブロック層、１７…制御ゲート電極、２０…ゲート電極、２１…層間絶縁膜、２２、２３…金属配線層、２４、２５、２７…層間絶縁膜、２６…金属配線層、２８…犠牲酸化膜、３０、３３、５０、５１…溝、３１、３４…シリコン酸化膜、３２、３５…素子分離領域、４２…低耐圧用ゲート絶縁膜、４３…ゲート電極、４４…高耐圧用ゲート絶縁膜、４５…バッファー層、４６…ＳｉＮ膜、４７…ＢＳＧ膜、５２…シリコン酸化膜

Claims (5)

  1. 半導体基板中にそれぞれ形成された第１活性領域と第２活性領域と、
    前記半導体基板中に形成され、前記第１活性領域と前記第２活性領域とを分離する素子分離領域と、
    前記第１活性領域及び第２活性領域上にそれぞれ形成され、積層ゲートと、ソース及びドレインとして機能する第１不純物拡散層とを備えたメモリセルトランジスタと
    を具備し、前記積層ゲートは、前記半導体基板上に形成され且つ電荷を蓄積する第１絶縁膜と、前記第１絶縁膜上に該第１絶縁膜よりも誘電率の高い材料を用いて形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極とを備え、
    前記第２絶縁膜は、前記素子分離領域を跨ぐようにして複数の前記メモリセルトランジスタ間で共通に接続され、且つ前記素子分離領域の上面に接し、
    前記素子分離領域の上面は、前記第１絶縁膜の底面よりも高く、且つ該第１絶縁膜の上面以下に位置する
    ことを特徴とする半導体記憶装置。
  2. 半導体基板中に形成された第１活性領域と、
    半導体基板中に形成された第２活性領域と、
    前記第１活性領域及び前記第２活性領域との間の領域に形成され、前記第１活性領域と前記第２活性領域とを分離し、且つ上面が前記第１活性領域及び前記第２活性領域の表面より低く位置する素子分離領域と、
    前記第１、第２活性領域上にそれぞれ形成され、各々が、前記第１、第２活性領域上に第１ゲート絶縁膜を介在して形成された電荷蓄積層と該電荷蓄積層上に形成されたブロック層と該ブロック層上に形成された制御ゲートとを含む積層ゲートと、ソース及びドレインとして機能する第１不純物拡散層とを備えるメモリセルトランジスタと、
    前記素子分離領域上に形成された側壁絶縁膜と
    を具備し、前記ブロック層は、前記素子分離領域を跨ぐようにして前記第１、第２活性領域間で共通に接続され、且つ前記素子分離領域の上面に接し、
    前記側壁絶縁膜は、前記ブロック層と前記半導体基板との間に形成される
    ことを特徴とする半導体記憶装置。
  3. 前記第１絶縁膜は、前記半導体基板上に形成された第１ゲート絶縁膜と前記第１ゲート絶縁膜上に形成された電荷蓄積層とを含む積層膜であり、
    前記第１ゲート絶縁膜はＳｉＯ２を材料に用いて形成される
    ことを特徴とする請求項１記載の半導体記憶装置。
  4. 前記半導体基板上に第２ゲート絶縁膜を介在して形成された第１ゲート電極と、ソース及びドレインとして機能し、且つ前記第１不純物拡散層と異なる不純物濃度プロファイルを有する第２不純物拡散層とを備えた第１ＭＯＳトランジスタと、
    前記半導体基板上に第３ゲート絶縁膜を介在して形成された第２ゲート電極と、ソース及びドレインとして機能し、且つ前記第１不純物拡散層及び前記第２不純物拡散層と異なる不純物濃度プロファイルを有する第３不純物拡散層とを備えた第２ＭＯＳトランジスタと
    を更に備え、前記第１ゲート絶縁膜、前記第２ゲート絶縁膜、及び前記第３ゲート絶縁膜は、互いに異なる膜厚を有する
    ことを特徴とする請求項２または３記載の半導体記憶装置。
  5. 半導体基板上に、ゲート絶縁膜を介在して、電荷を蓄積する第１絶縁膜を形成する工程と、
    前記ゲート絶縁膜と前記第１絶縁膜との一部領域を貫通し、底部が前記半導体基板中に達する溝を形成する工程と、
    前記第１絶縁膜上及び前記溝内に第２絶縁膜を形成して、前記溝内を前記第２絶縁膜により埋め込む工程と、
    前記第２絶縁膜の上面の位置が前記第１絶縁膜の上面の高さ以下となるように、前記第２絶縁膜をエッチングして、前記第２絶縁膜を前記溝内に残存させる工程と、
    前記第１、第２絶縁膜上にブロック層を形成する工程と、
    前記ブロック層上に制御ゲートを形成する工程と
    を具備することを特徴とする半導体記憶装置の製造方法。
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