JP2005108373A

JP2005108373A - 半導体記憶装置及びその製造方法

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Publication number: JP2005108373A
Application number: JP2003343031A
Authority: JP
Inventors: Isao Takeda; 庸武田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-10-01
Filing date: 2003-10-01
Publication date: 2005-04-21

Abstract

【課題】ＮＡＮＤ型ＭＮＯＳメモリにおいて、過書き込みされたメモリセルがあっても、正常な読み出しを可能とする半導体記憶装置及びその製造方法を提供する。
【解決手段】ＭＯＮＯＳメモリセルＴＲ１〜ＴＲ４は、ビット線ＢＬとシリコン基板の接地電位ＧＮＤ間に直列して設けられている。各メモリセルに対応するワード線ＷＬ１〜４が設けられている。ＭＯＮＯＳメモリセルＴＲ１〜ＴＲ４に対してそれぞれ並列してＭＯＳＦＥＴＴＲ１Ｆ〜ＴＲ４Ｆが接続されている。これらのＭＯＳＦＥＴはゲートへの電源電圧Ｖｃｃで十分オンする通常のエンハンスメント型の素子である。これらのＭＯＳＦＥＴのしきい値は、基準電圧０Ｖより高く、上記メモリセルの書き込み状態のしきい値以下に設定される。
【選択図】図１

Description

本発明は、特に各ゲート絶縁膜にデータをプログラムする不揮発性メモリセルを有する半導体記憶装置及びその製造方法に関する。

不揮発性半導体記憶装置は、大規模集積化、縮小化が進み、かつ低電源電圧−昇圧電圧動作が一般化されている。不揮発性半導体記憶装置の一つであるＮＡＮＤ型ＭＯＮＯＳメモリセルは、メモリセルブロック毎に所定数直列接続され、ビット線とワード線が直交するセルアレイ構造を有する。電荷蓄積領域となるＯＮＯ膜（酸化膜／窒化膜／酸化膜の積層膜）は、ビット線につながる基板のシリコンと、ワード線のポリシリコンゲートとの間に設けられる。メモリセルは、ＯＮＯ膜における電荷、具体的には電子の注入あるいは引き抜きによってしきい値Ｖｔｈを変化させ、これが情報記憶に利用される。すなわち、メモリセルが持つ情報は、セルトランジスタを、Ｖｔｈが正電位のエンハンスメント型にするか、Ｖｔｈが負電位のディプレーション型にするかによって決まる。Ｖｔｈが所定の正電位ならそのメモリセルは書き込み状態、Ｖｔｈが所定の負電位ならそのメモリセルは消去状態となる。

メモリセルを書き込み状態とするには、ソース／ドレイン、チャネル領域が構成される基板を準電位とし、ゲート（ワード線）に所定の高電圧Ｖｐｐを与える。これにより、基板に誘起された電子がＦ−Ｎ（Fowler-Nordheim）トンネリングによりＯＮＯ膜の窒化膜にトラップされる。
メモリセルを書き込み状態とするには、ゲート（ワード線）、ソース／ドレインをオープンに、チャネル基板に高電圧Ｖｐｐを与える。これにより、窒化膜にトラップされていた電子を基板側に引き抜く。
データの読み出しは、ビット線に読み出し用のバイアス電圧をかけ、非選択ワード線を電源電圧Ｖｃｃとしてメモリセルをプログラム状態によらずオンさせ、選択ワード線を０Ｖとして、プログラム状態によりメモリセルがオンまたはオフするようにする。結果として、ビット線に流れる電流値を感知し、プログラム状態を読み出す。

上記したような技術は、例えば、特許文献１に開示されている。
特開平２−１１０９６６号公報（第５頁、図１，図２）

メモリセルへのデータ書き込みに関し、しきい値ＶｔｈがＶｃｃ電圧を超えるような過書き込みが行なわれる場合がある。過書き込みされたメモリセルが存在すると、ビット線を共有しているメモリセルの読み出し時に誤動作を引き起こす懸念がある。

図２３は、ＮＡＮＤ型ＭＯＮＯＳメモリセルの１つのセルブロックを示す回路図、図２４は、上記メモリセルのプログラム状態に応じた電流−電圧特性を示す特性図である。図２３において、所定数（ここでは４個）のＭＯＮＯＳメモリセルＴＲ１〜ＴＲ４は、ビット線ＢＬとシリコン基板の接地電位ＧＮＤ間に直列して設けられている。各メモリセルに対応するワード線ＷＬ１〜４が設けられている。メモリセルＴＲ２が過書き込みされているものとする。図２４に示すように、本来、実線に示すような正常な消去状態Ｅまたは書き込み状態Ｐに対し、メモリセルＴＲ２だけは、しきい値Ｖｔｈが電源電圧Ｖｃｃを超えるような過書き込み状態Ｐｅｘとなっている。

このような状態において、メモリセルＴＲ３のデータを読み出す場合に次のような誤動作が発生する。メモリセルＴＲ２は非選択なので、ワード線ＷＬ２はＶｃｃ電圧でバイアスされる。しかし、メモリセルＴＲ２は過書き込み状態であり、そのしきい値ＶｔｈはＶｃｃ電圧よりも高く、導通しない。このため、読み出しに利用されるビット線ＢＬの電流変化はほとんどない。従って、選択しているメモリセルＴＲ３が書き込み／消去に応じたいずれの状態に関係なく、メモリセルＴＲ３を書き込み状態と判断してしまう。このような誤動作はメモリセルＴＲ３のデータ読み出しに限らない。すなわち、過書き込みのメモリセルを含むセルブロックではデータの正常な読み出しができないという問題がある。

本発明は上記のような事情を考慮してなされたもので、ＮＡＮＤ型ＭＮＯＳメモリにおいて、過書き込みされたメモリセルがあっても、正常な読み出しを可能とする半導体記憶装置及びその製造方法を提供しようとするものである。

本発明に係る半導体記憶装置は、それぞれ電荷蓄積領域を有し少なくともしきい値が基準電圧よりも低い第１状態またはしきい値が基準電圧よりも高い第２状態を保持する、電流路が直列接続された複数の不揮発性メモリセルと、前記不揮発性メモリセル毎に並列して接続された、しきい値が前記基準電圧より高くかつ前記第２状態のしきい値以下のトランジスタ素子と、を含む。

上記本発明に係る半導体記憶装置によれば、不揮発性メモリセル毎にトランジスタ素子を並列して接続する構成となっている。トランジスタ素子のしきい値は、基準電圧より高くかつ不揮発性メモリセルの第２状態のしきい値以下に設定される。これにより、過書き込み状態の不揮発性メモリセルであっても並列接続されたトランジスタ素子を介して通常の導通を達成することができる。

本発明に係る半導体記憶装置は、それぞれ電荷蓄積領域を有し少なくともしきい値が第１電位よりも低い第１状態またはしきい値が前記第１電位よりも高く第２電位よりも低い第２状態を保持する、電流路が直列接続された複数の不揮発性メモリセルと、前記不揮発性メモリセル毎に並列して接続された、しきい値が前記第１電位より高くかつ前記第２電位より低いトランジスタ素子と、を含む。

上記本発明に係る半導体記憶装置によれば、不揮発性メモリセル毎にトランジスタ素子を並列して接続する構成となっている。トランジスタ素子のしきい値は、第１電位より高くかつ第２電位より低く設定される。これにより、過書き込み状態の不揮発性メモリセルであっても並列接続されたトランジスタ素子を介して通常の導通を達成することができる。

なお、上記それぞれ本発明に係る半導体記憶装置は、少なくとも次のようないずれかの特徴を有することが好ましい。
前記電荷蓄積領域は、酸化膜に挟まれた窒化膜の構成を含む。
前記トランジスタ素子は、前記電荷蓄積領域に隣接して形成されたＭＯＳＦＥＴを含む。

本発明に係る半導体記憶装置は、半導体基板の所定領域に形成された複数の素子分離領域と、前記素子分離領域間の前記半導体基板がメサ状に設けられたアクティブ上面及びアクティブ側部からなる複数の素子領域と、前記素子領域それぞれにおける所定の前記アクティブ上面上に形成されたメモリ用誘電体積層膜と、前記素子領域それぞれにおける所定の前記アクティブ側部上に形成され前記メモリ用誘電体積層膜に隣接するトランジスタ素子用のゲート絶縁膜と、前記素子分離領域、前記ゲート絶縁膜及び前記メモリ用誘電体積層膜上に連続して横切るように形成された複数のゲート電極部材と、前記複数のゲート電極部材両側で前記複数の素子領域に形成された不純物拡散領域と、を含む。

本発明に係る半導体記憶装置は、半導体基板の所定領域に形成された複数の素子分離領域と、前記素子分離領域間の前記半導体基板でなるアクティブ上面を有する複数の素子領域と、前記素子領域それぞれにおける所定の前記アクティブ上面上に形成された、メモリ用誘電体積層膜及びこれに隣接するトランジスタ素子用のゲート絶縁膜と、前記素子分離領域、前記ゲート絶縁膜及び前記メモリ用誘電体積層膜上に連続して横切るように形成された複数のゲート電極部材と、前記複数のゲート電極部材両側で前記複数の素子領域に形成された不純物拡散領域と、を含む。

本発明に係る半導体記憶装置は、半導体基板の所定領域に形成された複数の素子分離領域と、前記素子分離領域間の前記半導体基板でなるアクティブ上面を有する複数の素子領域と、前記素子領域それぞれにおける所定の前記アクティブ上面上に形成された、メモリ用誘電体積層膜及びその両側に隣接するトランジスタ素子用のゲート絶縁膜と、前記素子分離領域、前記ゲート絶縁膜及び前記メモリ用誘電体積層膜上に連続して横切るように形成された複数のゲート電極部材と、前記複数のゲート電極部材両側で前記複数の素子領域に形成された不純物拡散領域と、を含む。

本発明に係る半導体記憶装置は、半導体基板の所定領域に形成された複数の素子分離領域と、前記素子分離領域間の前記半導体基板でなるアクティブ上面を有する複数の素子領域と、前記素子領域それぞれにおける所定の前記アクティブ上面上に形成された、トランジスタ素子用のゲート絶縁膜及びその両側に隣接するメモリ用誘電体積層膜と、前記素子分離領域、前記メモリ用誘電体積層膜及び前記ゲート絶縁膜上に連続して横切るように形成された複数のゲート電極部材と、前記複数のゲート電極部材両側で前記複数の素子領域に形成された不純物拡散領域と、を含む。

上記それぞれ本発明に係る半導体記憶装置によれば、ゲート電極部材下にメモリ用誘電体積層膜とトランジスタ素子用のゲート絶縁膜が設けられる。これにより、メモリ用誘電体積層膜を有する不揮発性メモリセル側で過書き込みを起こしても、ゲート絶縁膜を有するトランジスタ素子で導通路が確保できる。
なお、好ましくは、上記それぞれ本発明に係る半導体記憶装置において、前記メモリ用誘電体積層膜は、酸化膜に挟まれた窒化膜の構成を含む。

本発明に係る半導体記憶装置の製造方法は、半導体基板の所定領域に複数の素子分離領域を形成する工程と、前記半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第２絶縁膜を形成する工程と、前記素子分離領域をエッチバックすることによって、前記素子分離領域間の前記半導体基板をメサ状にし前記第１絶縁膜及び第２絶縁膜の積層を残留させたアクティブ上面と前記積層を除去したアクティブ側部からなる複数の素子領域を形成する工程と、前記アクティブ側部及び前記アクティブ上面の前記第２絶縁膜上に第３絶縁膜を形成し、前記アクティブ上面上に前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜によるメモリ用誘電体積層膜を構成すると共に前記アクティブ側部上に前記第３の絶縁膜によるトランジスタ素子用のゲート絶縁膜を構成する工程と、前記素子分離領域、前記アクティブ側部及び前記アクティブ上面上方に連続して横切るように前記第３絶縁膜上に複数のゲート電極部材を形成する工程と、前記複数のゲート電極部材両側における前記複数の素子領域に不純物拡散領域を形成する工程と、を含む。

上記本発明に係る半導体記憶装置の製造方法によれば、素子分離領域のエッチバックによって素子領域をメサ状にし、予め形成しておいた第１、第２の絶縁膜をアクティブ上面上にのみ残す。その後、第３の絶縁膜の形成により、アクティブ上面上に第１、第２、第３の絶縁膜が積層され、アクティブ側部には第３の絶縁膜のみが配される。結果、ゲート電極部材下には第１、第２、第３の絶縁膜によるメモリ用誘電体積層膜が構成されると共に、第３の絶縁膜によるトランジスタ素子用のゲート絶縁膜が構成される。これにより、不揮発性メモリセル側で過書き込みを起こしても、ゲート絶縁膜を有するトランジスタ素子で導通路が確保できる。

本発明に係る半導体記憶装置の製造方法は、半導体基板の所定領域に複数の素子分離領域を形成する工程と、前記半導体基板でなるアクティブ上面にメモリ用誘電体積層膜を形成する工程と、前記アクティブ上面の一部上にのみ前記メモリ用誘電体積層膜を残す前記メモリ用誘電体積層膜に関する選択的な除去工程と、前記メモリ用誘電体積層膜が除去された前記アクティブ上面にトランジスタ素子用のゲート絶縁膜を形成する工程と、前記素子分離領域及び前記アクティブ上面上方に連続して横切るように前記メモリ用誘電体積層膜及び前記ゲート絶縁膜上に複数のゲート電極部材を形成する工程と、前記複数のゲート電極部材両側における前記複数の素子領域に不純物拡散領域を形成する工程と、を含む。

上記本発明に係る半導体記憶装置の製造方法によれば、アクティブ上面において、その一部上にメモリ用誘電体積層膜が、それ以外のアクティブ上面上にはトランジスタ素子用のゲート絶縁膜が構成される。結果、ゲート電極部材下には第１、第２、第３の絶縁膜によるメモリ用誘電体積層膜が構成され、かつ第３の絶縁膜によりトランジスタ素子用のゲート絶縁膜が構成される。これにより、不揮発性メモリセル側で過書き込みを起こしても、ゲート絶縁膜を有するトランジスタ素子で導通路が確保できる。

上記本発明に係る半導体記憶装置の製造方法において、より好ましくは、前記メモリ用誘電体積層膜に関する選択的な除去工程は、前記ゲート電極部材が横切る前記アクティブ上面の両端部であり前記ゲート電極部材と直交する方向に沿った領域の前記メモリ用誘電体積層膜を除去することを特徴とする。

上記本発明に係る半導体記憶装置の製造方法において、より好ましくは、前記メモリ用誘電体積層膜に関する選択的な除去工程は、前記ゲート電極部材が横切る前記アクティブ上面の中央部であり前記ゲート電極部材と直交する方向に沿った領域の前記メモリ用誘電体積層膜を除去することを特徴とする。

上記それぞれ本発明に係る半導体記憶装置の製造方法によれば、アクティブ上面上のメモリ用誘電体積層膜とトランジスタ素子用のゲート絶縁膜それぞれの占有面積にばらつきが出難くなる。

発明を実施するための形態

図１は、本発明の第１実施形態に係る半導体記憶装置の要部構成であり、ＮＡＮＤ型ＭＯＮＯＳメモリセルの１つのセルブロックを示す回路図である。また、図２は、上記メモリセルのプログラム状態に応じた電流−電圧特性を示す特性図である。
図１において、所定数（ここでは４個）のＭＯＮＯＳメモリセルＴＲ１〜ＴＲ４は、ビット線ＢＬとシリコン基板の接地電位ＧＮＤ間に直列して設けられている。各メモリセルに対応するワード線ＷＬ１〜４が設けられている。ＭＯＮＯＳメモリセルＴＲ１〜ＴＲ４は、それぞれＯＮＯ膜でなる電荷蓄積領域に電子が注入、あるいは引き抜かれた状態によってしきい値Ｖｔｈが変化する。すなわち、基準電圧を０Ｖとし、Ｖｔｈが所定の正電位ならそのメモリセルは書き込み状態Ｐ、Ｖｔｈが所定の負電位ならそのメモリセルは消去状態Ｅとなる（図２）。

上記のようなＭＯＮＯＳメモリセルＴＲ１〜ＴＲ４に対してそれぞれ並列してＭＯＳＦＥＴＴＲ１Ｆ〜ＴＲ４Ｆが接続されている。これらのＭＯＳＦＥＴはゲートへの電源電圧Ｖｃｃで十分オンする通常のエンハンスメント型の素子である。これらのＭＯＳＦＥＴのしきい値は、基準電圧０Ｖより高く、上記メモリセルの書き込み状態Ｐのしきい値以下に設定される。実質的には電源電圧Ｖｃｃより低ければ問題ないといえる。

メモリセルＴＲ２が過書き込みされているものとする。図２に示すように、本来、実線に示すような正常な消去状態Ｅまたは書き込み状態Ｐに対し、メモリセルＴＲ２だけは、しきい値Ｖｔｈが電源電圧Ｖｃｃを超えるような過書き込み状態Ｐｅｘとなっている。

このような状態において、メモリセルＴＲ３のデータを読み出す場合に次のような誤動作回避を達成する。メモリセルＴＲ２は非選択なので、ワード線ＷＬ２はＶｃｃ電圧でバイアスされる。しかし、メモリセルＴＲ２は過書き込み状態であり、そのしきい値ＶｔｈはＶｃｃ電圧よりも高く、導通しない。しかし、並列接続されたＭＯＳＦＥＴＴＲ２Ｆがオン状態となるため、読み出し動作に対する電流路が妨げられることはない。従って、選択しているメモリセルＴＲ３が書き込み／消去に応じたいずれかの状態が判定される。因みに、選択しているメモリセルＴＲ３に関し、並列接続されたＭＯＳＦＥＴＴＲ３Ｆは何ら影響しない。選択されるメモリセルＴＲ３のワード線ＷＬ３は０Ｖバイアスだからである。メモリセルＴＲ３では、しきい値が０Ｖより低い消去状態になっているときオンし、それ以外はオフする。

上記実施形態によれば、直列接続の不揮発性メモリセルＴＲ１〜ＴＲ４毎にそれぞれＶｃｃ電圧より低いしきい値を持つエンハンスメント型のＭＯＳＦＥＴＴＲ１Ｆ〜ＴＲ４Ｆを並列して接続する構成となっている。これにより、しきい値がＶｃｃ電圧を超えた過書き込み状態の不揮発性メモリセルであっても並列接続されたＭＯＳＦＥＴを介して通常の導通を達成することができる。これにより、過書き込みのメモリセルを含むセルブロックにおいてもデータの正常な読み出しが可能となる。

図３、図４は、それぞれ本発明の第２実施形態に係る半導体記憶装置の要部構成である。図３は、ＮＡＮＤ型ＭＯＮＯＳメモリセルのマトリクス平面図、図４は、図３中のＦ４−Ｆ４線断面図で、１つのセル構造を示している。すなわち、この第２実施形態は、例えば前記図１に示すＮＡＮＤ型ＭＯＮＯＳメモリセルＴＲ１及びＴＲ１に並列接続されるＭＯＳＦＥＴＴＲ１Ｆのより具体的な構成の第１例を示している。

素子分離領域３１間の半導体基板３０がメサ状に設けられることにより、素子領域３２がアクティブ上面３２１及びアクティブ側部３２２から構成されている。アクティブ上面３２１上にメモリ用誘電体積層膜３３が形成されている。メモリ用誘電体積層膜３３は、ＭＯＮＯＳメモリセルの電荷蓄積領域となるＯＮＯ膜、すなわち酸化膜３３１／窒化膜３３２／酸化膜３３３の積層膜である。メモリ用誘電体積層膜３３に隣接するアクティブ側部３２２上にはＭＯＳＦＥＴ用のゲート絶縁膜３４が形成されている。ゲート電極部材３５は、素子分離領域３１、ゲート絶縁膜３４及びメモリ用誘電体積層膜３３上に連続して横切るように所定数形成されている。ゲート電極部材３５は例えばポリシリコンゲートでなる。ソース／ドレインの不純物拡散領域３６は、ゲート電極部材３５両側で複数の素子領域３２に形成されている。

図５〜図７は、それぞれ前記図４に示したＮＡＮＤ型ＭＯＮＯＳメモリセルの製造方法の要部を工程順に示す断面図である。
図５に示すように、半導体基板３０の所定領域にトレンチ素子分離法等を用いて複数の素子分離領域３１を形成する。その後、半導体基板３０上を含む全面に酸化膜３３１及び窒化膜３３２を順次形成する。

次に、図６に示すように、素子領域３２上をマスクするなどして素子分離領域３１を選択的にエッチバックする。これにより、素子分離領域３１間の半導体基板３０をメサ状にし、酸化膜３３１及び窒化膜３３２の積層を残留させたアクティブ上面３２１とその積層が除去されたアクティブ側部３２２からなる素子領域３２を形成する。

次に、図７に示すように、アクティブ側部３２２及びアクティブ上面３２１の窒化膜３３２上に酸化膜３３３を形成する。これにより、アクティブ上面３２１上に酸化膜３３１／窒化膜３３２／酸化膜３３３の積層膜によるメモリ用誘電体積層膜３３を構成すると共にアクティブ側部３２２上に酸化膜（３３３）によるトランジスタ素子用のゲート絶縁膜３４を構成する。

その後、素子分離領域３１、アクティブ側部３２２及びアクティブ上面３２１上方に連続して横切るように酸化膜３３３（３４）上にゲート電極部材３５を形成する。さらに、ゲート電極部材３５両側における素子領域３２にソース／ドレインの不純物拡散領域３６を形成する（図３、図４）。

上記実施形態及び方法によれば、素子分離領域３１のエッチバックによって素子領域３２をメサ状にし、予め形成しておい酸化膜３３１及び窒化膜３３２をアクティブ上面３２１上にのみ残す。その後、酸化膜３３３の形成により、アクティブ上面３２１上に酸化膜３３１／窒化膜３３２／酸化膜３３３の積層膜が形成され、アクティブ側部３２２には酸化膜３３３（ゲート絶縁膜３４）のみが配される。結果、ゲート電極部材３５下にはＯＮＯ膜によるメモリ用誘電体積層膜３３が構成されると共に、酸化膜３３３によるトランジスタ素子用のゲート絶縁膜３４が構成される。これにより、不揮発性メモリセル側で過書き込みを起こしても、ゲート絶縁膜３４を有するＭＯＳＦＥＴで導通路が確保できる。

図８、図９は、それぞれ本発明の第３実施形態に係る半導体記憶装置の要部構成である。図８は、ＮＡＮＤ型ＭＯＮＯＳメモリセルのマトリクス平面図、図９は、図８中のＦ９−Ｆ９線断面図で、１つのセル構造を示している。すなわち、この第３実施形態は、例えば前記図１に示すＮＡＮＤ型ＭＯＮＯＳメモリセルＴＲ１及びＴＲ１に並列接続されるＭＯＳＦＥＴＴＲ１Ｆのより具体的な構成の第２例を示している。

半導体基板４０の所定領域に素子分離領域４１が形成されている。これにより、素子領域４２はアクティブ上面４２１を有する。アクティブ上面４２１上にはメモリ用誘電体積層膜４３及びこれに隣接するＭＯＳＦＥＴ用のゲート絶縁膜４４が形成されている。メモリ用誘電体積層膜４３は、ＭＯＮＯＳメモリセルの電荷蓄積領域となるＯＮＯ膜、すなわち酸化膜４３１／窒化膜４３２／酸化膜４３３の積層膜である。ゲート電極部材４５は、素子分離領域４１、ゲート絶縁膜４４及びメモリ用誘電体積層膜４３上に連続して横切るように所定数形成されている。ゲート電極部材４５は例えばポリシリコンゲートでなる。ソース／ドレインの不純物拡散領域４６は、ゲート電極部材４５両側で複数の素子領域４２に形成されている。

図１０〜図１２は、それぞれ前記図９に示したＮＡＮＤ型ＭＯＮＯＳメモリセルの製造方法の要部を工程順に示す断面図である。
図１０に示すように、半導体基板４０の所定領域にトレンチ素子分離法等を用いて複数の素子分離領域４１を形成する。その後、半導体基板４０上を含む全面に酸化膜４３１、窒化膜４３２及び酸化膜４３３を順次形成する。

次に、図１１に示すように、アクティブ上面４２１の所定の一部上を覆うレジストマスクＲＭ１を形成する。その後、半導体基板４０のシリコンにダメージを与えないようウェットエッチング、ドライエッチングを駆使してレジストマスクＲＭ１下以外の酸化膜４３３、窒化膜４３２及び酸化膜４３１を除去する。これにより、アクティブ上面４２１の一部上にのみメモリ用誘電体積層膜の形態を残す。

次に、図１２に示すように、レジストマスクＲＭ１を除去し、洗浄工程などを経た後、アクティブ上面４２１にＭＯＳＦＥＴ用のゲート絶縁膜４４を形成する。このとき、メモリ用誘電体積層膜４３の最上層の酸化膜４３３は上記洗浄工程までで膜減りする恐れがある。従って、ゲート絶縁膜４４の形成はメモリ用誘電体積層膜４３の最上層酸化膜としても寄与する。

その後、素子分離領域４１及びアクティブ上面４２１上方に連続して横切るようにメモリ用誘電体積層膜４３及びゲート絶縁膜４４上にゲート電極部材４５を形成する。さらに、ゲート電極部材４５両側における素子領域４２にソース／ドレインの不純物拡散領域４６を形成する（図８、図９）。

上記実施形態及び方法によれば、アクティブ上面４２１において、その一部上にメモリ用誘電体積層膜４３が、それ以外のアクティブ上面４２１上にはＭＯＳＦＥＴ用のゲート絶縁膜４４が構成される。結果、ゲート電極部材４５下にはＭＯＮＯＳメモリセルの電荷蓄積領域となるＯＮＯ膜、すなわち酸化膜４３１／窒化膜４３２／酸化膜４３３の積層膜が構成され、かつＭＯＳＦＥＴ用としてのゲート絶縁膜４４が構成される。これにより、不揮発性メモリセル側で過書き込みを起こしても、ゲート絶縁膜４４を有するＭＯＳＦＥＴで導通路が確保できる。

図１３、図１４は、それぞれ本発明の第４実施形態に係る半導体記憶装置の要部構成である。図１３は、ＮＡＮＤ型ＭＯＮＯＳメモリセルのマトリクス平面図、図１４は、図１３中のＦ１４−Ｆ１４線断面図で、１つのセル構造を示している。すなわち、この第４実施形態は、例えば前記図１に示すＮＡＮＤ型ＭＯＮＯＳメモリセルＴＲ１及びＴＲ１に並列接続されるＭＯＳＦＥＴＴＲ１Ｆのより具体的な構成の第３例を示している。前記第３実施形態と同様部分は同一の符号を付す。

この第４実施形態は、前記第３実施形態に比べて、アクティブ上面４２１において配されるメモリ用誘電体積層膜４３及びこれに隣接するＭＯＳＦＥＴ用のゲート絶縁膜４４の位置関係が異なっている。図に示すように、ＭＯＳＦＥＴ用のゲート絶縁膜４４は、メモリ用誘電体積層膜４３の両側に隣接して設けられる。詳細には、アクティブ上面４２１上において、ゲート電極部材４５が横切るアクティブ上面４２１の両端部でありゲート電極部材４５と直交する方向に沿った領域のメモリ用誘電体積層膜４３が選択的に除去されている。このメモリ用誘電体積層膜４３が除去された部分にＭＯＳＦＥＴ用のゲート絶縁膜４４が設けられている。その他の構成については前記第３実施形態と同様であるため、説明は省略する。

図１５〜図１７は、それぞれ前記図１４に示したＮＡＮＤ型ＭＯＮＯＳメモリセルの製造方法の要部を工程順に示す断面図である。
図１５に示すように、半導体基板４０の所定領域にトレンチ素子分離法等を用いて複数の素子分離領域４１を形成する。その後、半導体基板４０上を含む全面に酸化膜４３１、窒化膜４３２及び酸化膜４３３を順次形成する。

次に、図１６に示すように、アクティブ上面４２１の所定の一部上を覆うレジストマスクＲＭ２を形成する。その後、半導体基板４０のシリコンにダメージを与えないようウェットエッチング、ドライエッチングを駆使してレジストマスクＲＭ２下以外の酸化膜４３３、窒化膜４３２及び酸化膜４３１を除去する。これにより、アクティブ上面４２１中央に沿った領域にのみメモリ用誘電体積層膜の形態を残す。

次に、図１７に示すように、レジストマスクＲＭ２を除去し、洗浄工程などを経た後、アクティブ上面４２１にＭＯＳＦＥＴ用のゲート絶縁膜４４を形成する。このとき、メモリ用誘電体積層膜４３の最上層の酸化膜４３３は上記洗浄工程までで膜減りする恐れがある。従って、ゲート絶縁膜４４の形成はメモリ用誘電体積層膜４３の最上層酸化膜としても寄与する。この結果、アクティブ上面４２１上において、後にゲート電極部材４５が横切るアクティブ上面４２１の両端部でありゲート電極部材４５と直交する方向に沿った領域にＭＯＳＦＥＴ用のゲート絶縁膜４４が形成される。

その後、素子分離領域４１及びアクティブ上面４２１上方に連続して横切るようにメモリ用誘電体積層膜４３及びゲート絶縁膜４４上にゲート電極部材４５を形成する。さらに、ゲート電極部材４５両側における素子領域４２にソース／ドレインの不純物拡散領域４６を形成する（図１３、図１４）。

上記実施形態及び方法によれば、アクティブ上面４２１において、レジストでマスクした一部上にメモリ用誘電体積層膜４３が、それ以外のアクティブ上面４２１上にはＭＯＳＦＥＴ用のゲート絶縁膜４４が構成される。レジストマスクＲＭ２が僅かにずれたとしてもメモリ用誘電体積層膜４３とゲート絶縁膜４４の占有する比率が変わらないという利点がある。つまり、ＭＯＳＦＥＴの総ゲート幅は一定であり、電流能力は変化しない。結果、ゲート電極部材４５下にはＭＯＮＯＳメモリセルの電荷蓄積領域となるＯＮＯ膜、すなわち酸化膜４３１／窒化膜４３２／酸化膜４３３の積層膜が構成され、かつＭＯＳＦＥＴ用としてのゲート絶縁膜４４が構成される。これにより、不揮発性メモリセル側で過書き込みを起こしても、ゲート絶縁膜４４を有するＭＯＳＦＥＴで導通路が確保できる。

図１８、図１９は、それぞれ本発明の第５実施形態に係る半導体記憶装置の要部構成である。図１８は、ＮＡＮＤ型ＭＯＮＯＳメモリセルのマトリクス平面図、図１９は、図１８中のＦ１９−Ｆ１９線断面図で、１つのセル構造を示している。すなわち、この第５実施形態は、例えば前記図１に示すＮＡＮＤ型ＭＯＮＯＳメモリセルＴＲ１及びＴＲ１に並列接続されるＭＯＳＦＥＴＴＲ１Ｆのより具体的な構成の第３例を示している。前記第３実施形態と同様部分は同一の符号を付す。

この第５実施形態は、前記第３実施形態に比べて、アクティブ上面４２１において配されるメモリ用誘電体積層膜４３及びこれに隣接するＭＯＳＦＥＴ用のゲート絶縁膜４４の位置関係が異なっている。図に示すように、ＭＯＳＦＥＴ用のゲート絶縁膜４４は、メモリ用誘電体積層膜４３の両側に隣接して設けられる。詳細には、アクティブ上面４２１上において、ゲート電極部材４５が横切るアクティブ上面４２１の中央部でありゲート電極部材４５と直交する方向に沿った領域のメモリ用誘電体積層膜４３が選択的に除去されている。このメモリ用誘電体積層膜４３が除去された部分にＭＯＳＦＥＴ用のゲート絶縁膜４４が設けられている。その他の構成については前記第３実施形態と同様であるため、説明は省略する。

図２０〜図２２は、それぞれ前記図１９に示したＮＡＮＤ型ＭＯＮＯＳメモリセルの製造方法の要部を工程順に示す断面図である。
図２０に示すように、半導体基板４０の所定領域にトレンチ素子分離法等を用いて複数の素子分離領域４１を形成する。その後、半導体基板４０上を含む全面に酸化膜４３１、窒化膜４３２及び酸化膜４３３を順次形成する。

次に、図２１に示すように、アクティブ上面４２１の所定の一部上を覆うレジストマスクＲＭ３を形成する。その後、半導体基板４０のシリコンにダメージを与えないようウェットエッチング、ドライエッチングを駆使してレジストマスクＲＭ３下以外の酸化膜４３３、窒化膜４３２及び酸化膜４３１を除去する。これにより、アクティブ上面４２１端部領域にのみメモリ用誘電体積層膜の形態を残す。

次に、図２２に示すように、レジストマスクＲＭ３を除去し、洗浄工程などを経た後、アクティブ上面４２１にＭＯＳＦＥＴ用のゲート絶縁膜４４を形成する。このとき、メモリ用誘電体積層膜４３の最上層の酸化膜４３３は上記洗浄工程までで膜減りする恐れがある。従って、ゲート絶縁膜４４の形成はメモリ用誘電体積層膜４３の最上層酸化膜としても寄与する。この結果、アクティブ上面４２１上において、後にゲート電極部材４５が横切るアクティブ上面４２１の中央部でありゲート電極部材４５と直交する方向に沿った領域にＭＯＳＦＥＴ用のゲート絶縁膜４４が形成される。

その後、素子分離領域４１及びアクティブ上面４２１上方に連続して横切るようにメモリ用誘電体積層膜４３及びゲート絶縁膜４４上にゲート電極部材４５を形成する。さらに、ゲート電極部材４５両側における素子領域４２にソース／ドレインの不純物拡散領域４６を形成する（図１８、図１９）。

上記実施形態及び方法によれば、アクティブ上面４２１において、レジストでマスクした一部上にメモリ用誘電体積層膜４３が、それ以外のアクティブ上面４２１上にはＭＯＳＦＥＴ用のゲート絶縁膜４４が構成される。レジストマスクＲＭ２が合わせずれを起こしたとしてもメモリ用誘電体積層膜４３とゲート絶縁膜４４の占有する比率が変わらないという利点がある。つまり、ＭＯＳＦＥＴのゲート幅は一定であり、電流能力は変化しない。結果、ゲート電極部材４５下にはＭＯＮＯＳメモリセルの電荷蓄積領域となるＯＮＯ膜、すなわち酸化膜４３１／窒化膜４３２／酸化膜４３３の積層膜が構成され、かつＭＯＳＦＥＴ用としてのゲート絶縁膜４４が構成される。これにより、不揮発性メモリセル側で過書き込みを起こしても、ゲート絶縁膜４４を有するＭＯＳＦＥＴで導通路が確保できる。

以上、各実施形態の構成及び方法によれば、不揮発性メモリセル毎にトランジスタ素子を並列して接続する構成となっている。トランジスタ素子のしきい値は、基準電圧より高くかつエンハンスメント化された不揮発性メモリセルのしきい値以下に、または電源電圧より小さく設定される。これにより、過書き込み状態の不揮発性メモリセルであっても並列接続されたトランジスタ素子を介して通常の導通を達成することができる。この結果、ＮＡＮＤ型ＭＮＯＳメモリにおいて、過書き込みされたメモリセルがあっても、正常な読み出しを可能とする半導体記憶装置及びその製造方法を提供することができる。

第１実施形態に係る半導体記憶装置の要部構成を示す回路図。図１のメモリセルのプログラム状態に応じた電流−電圧特性図。第２実施形態に係る半導体記憶装置の要部構成を示す平面図。図３中のＦ４−Ｆ４線断面図。図４の構成に関する製造方法の要部を工程順に示す第１断面図。図５に続く第２断面図。図６に続く第３断面図。第３実施形態に係る半導体記憶装置の要部構成を示す平面図。図８中のＦ９−Ｆ９線断面図。図９の構成に関する製造方法の要部を工程順に示す第１断面図。図１０に続く第２断面図。図１１に続く第３断面図。第４実施形態に係る半導体記憶装置の要部構成を示す平面図。図１３中のＦ１４−Ｆ１４線断面図。図１４の構成に関する製造方法の要部を工程順に示す第１断面図。図１５に続く第２断面図。図１６に続く第３断面図。第５実施形態に係る半導体記憶装置の要部構成を示す平面図。図１８中のＦ１９−Ｆ１９線断面図。図１９の構成に関する製造方法の要部を工程順に示す第１断面図。図２０に続く第２断面図。図２１に続く第３断面図。図２０に続く第２断面図。図２１に続く第３断面図。

符号の説明

３０，４０…半導体基板、３１，４１…素子分離領域、３２，４２…素子領域、３２１，４２１…アクティブ上面、３２２…アクティブ側部、３３，４３…メモリ用誘電体積層膜、３３１，３３３，４３１，４３３…酸化膜、３３２，４３２…窒化膜、３４，４４…ＭＯＳＦＥＴ用のゲート絶縁膜、３５，４５…ゲート電極部材、３６，４６…不純物拡散領域、ＲＭ１〜ＲＭ４…レジストマスク。

Claims

それぞれ電荷蓄積領域を有し少なくともしきい値が基準電圧よりも低い第１状態またはしきい値が基準電圧よりも高い第２状態を保持する、電流路が直列接続された複数の不揮発性メモリセルと、
前記不揮発性メモリセル毎に並列して接続された、しきい値が前記基準電圧より高くかつ前記第２状態のしきい値以下のトランジスタ素子と、を含む半導体記憶装置。
それぞれ電荷蓄積領域を有し少なくともしきい値が第１電位よりも低い第１状態またはしきい値が前記第１電位よりも高く第２電位よりも低い第２状態を保持する、電流路が直列接続された複数の不揮発性メモリセルと、
前記不揮発性メモリセル毎に並列して接続された、しきい値が前記第１電位より高くかつ前記第２電位より低いトランジスタ素子と、を含む半導体記憶装置。
前記電荷蓄積領域は、酸化膜に挟まれた窒化膜の構成を含む請求項１または２記載の半導体記憶装置。
前記トランジスタ素子は、前記電荷蓄積領域に隣接して形成されたＭＯＳＦＥＴを含む請求項１〜３いずれか一つに記載の半導体記憶装置。
半導体基板の所定領域に形成された複数の素子分離領域と、
前記素子分離領域間の前記半導体基板がメサ状に設けられたアクティブ上面及びアクティブ側部からなる複数の素子領域と、
前記素子領域それぞれにおける所定の前記アクティブ上面上に形成されたメモリ用誘電体積層膜と、
前記素子領域それぞれにおける所定の前記アクティブ側部上に形成され前記メモリ用誘電体積層膜に隣接するトランジスタ素子用のゲート絶縁膜と、
前記素子分離領域、前記ゲート絶縁膜及び前記メモリ用誘電体積層膜上に連続して横切るように形成された複数のゲート電極部材と、
前記複数のゲート電極部材両側で前記複数の素子領域に形成された不純物拡散領域と、を含む半導体記憶装置。
半導体基板の所定領域に形成された複数の素子分離領域と、
前記素子分離領域間の前記半導体基板でなるアクティブ上面を有する複数の素子領域と、
前記素子領域それぞれにおける所定の前記アクティブ上面上に形成された、メモリ用誘電体積層膜及びこれに隣接するトランジスタ素子用のゲート絶縁膜と、
前記素子分離領域、前記ゲート絶縁膜及び前記メモリ用誘電体積層膜上に連続して横切るように形成された複数のゲート電極部材と、
前記複数のゲート電極部材両側で前記複数の素子領域に形成された不純物拡散領域と、を含む半導体記憶装置。
半導体基板の所定領域に形成された複数の素子分離領域と、
前記素子分離領域間の前記半導体基板でなるアクティブ上面を有する複数の素子領域と、
前記素子領域それぞれにおける所定の前記アクティブ上面上に形成された、メモリ用誘電体積層膜及びその両側に隣接するトランジスタ素子用のゲート絶縁膜と、
前記素子分離領域、前記ゲート絶縁膜及び前記メモリ用誘電体積層膜上に連続して横切るように形成された複数のゲート電極部材と、
前記複数のゲート電極部材両側で前記複数の素子領域に形成された不純物拡散領域と、を含む半導体記憶装置。
半導体基板の所定領域に形成された複数の素子分離領域と、
前記素子分離領域間の前記半導体基板でなるアクティブ上面を有する複数の素子領域と、
前記素子領域それぞれにおける所定の前記アクティブ上面上に形成された、トランジスタ素子用のゲート絶縁膜及びその両側に隣接するメモリ用誘電体積層膜と、
前記素子分離領域、前記メモリ用誘電体積層膜及び前記ゲート絶縁膜上に連続して横切るように形成された複数のゲート電極部材と、
前記複数のゲート電極部材両側で前記複数の素子領域に形成された不純物拡散領域と、を含む半導体記憶装置。
前記メモリ用誘電体積層膜は、酸化膜に挟まれた窒化膜の構成を含む請求項５〜８いずれか一つに記載の半導体記憶装置。
半導体基板の所定領域に複数の素子分離領域を形成する工程と、
前記半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
前記素子分離領域をエッチバックすることによって、前記素子分離領域間の前記半導体基板をメサ状にし前記第１絶縁膜及び第２絶縁膜の積層を残留させたアクティブ上面と前記積層を除去したアクティブ側部からなる複数の素子領域を形成する工程と、
前記アクティブ側部及び前記アクティブ上面の前記第２絶縁膜上に第３絶縁膜を形成し、前記アクティブ上面上に前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜によるメモリ用誘電体積層膜を構成すると共に前記アクティブ側部上に前記第３の絶縁膜によるトランジスタ素子用のゲート絶縁膜を構成する工程と、
前記素子分離領域、前記アクティブ側部及び前記アクティブ上面上方に連続して横切るように前記第３絶縁膜上に複数のゲート電極部材を形成する工程と、
前記複数のゲート電極部材両側における前記複数の素子領域に不純物拡散領域を形成する工程と、を含む半導体記憶装置の製造方法。
半導体基板の所定領域に複数の素子分離領域を形成する工程と、
前記半導体基板でなるアクティブ上面にメモリ用誘電体積層膜を形成する工程と、
前記アクティブ上面の一部上にのみ前記メモリ用誘電体積層膜を残す前記メモリ用誘電体積層膜に関する選択的な除去工程と、
前記メモリ用誘電体積層膜が除去された前記アクティブ上面にトランジスタ素子用のゲート絶縁膜を形成する工程と、
前記素子分離領域及び前記アクティブ上面上方に連続して横切るように前記メモリ用誘電体積層膜及び前記ゲート絶縁膜上に複数のゲート電極部材を形成する工程と、
前記複数のゲート電極部材両側における前記複数の素子領域に不純物拡散領域を形成する工程と、を含む半導体記憶装置の製造方法。
前記メモリ用誘電体積層膜に関する選択的な除去工程は、前記ゲート電極部材が横切る前記アクティブ上面の両端部であり前記ゲート電極部材と直交する方向に沿った領域の前記メモリ用誘電体積層膜を除去することを特徴とする請求項１１記載の半導体記憶装置の製造方法。
前記メモリ用誘電体積層膜に関する選択的な除去工程は、前記ゲート電極部材が横切る前記アクティブ上面の中央部であり前記ゲート電極部材と直交する方向に沿った領域の前記メモリ用誘電体積層膜を除去することを特徴とする請求項１１記載の半導体記憶装置の製造方法。