JPH09266281A - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH09266281A JPH09266281A JP7495996A JP7495996A JPH09266281A JP H09266281 A JPH09266281 A JP H09266281A JP 7495996 A JP7495996 A JP 7495996A JP 7495996 A JP7495996 A JP 7495996A JP H09266281 A JPH09266281 A JP H09266281A
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- well
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Abstract
(57)【要約】
【課題】 昇圧効率の向上と低電源電圧化を図れ、さら
に開発コストの低減と開発時間の短縮を図れる昇圧回路
を実現する。 【解決手段】 昇圧回路を構成するＭＯＳキャパシタを
トリプルウェル構造を有するｎＭＯＳトランジスタＴＲ
1 によって構成し、ＭＯＳキャパシタのゲート電極１０
が昇圧回路の昇圧ノードに接続し、ＭＯＳキャパシタの
ソース拡散層２０、ドレイン拡散層３０およびｐ型ウェ
ル４０がクロック信号ＣＬＫまたはその反転信号／ＣＬ
Ｋの入力端子に接続し、ｎ型ウェル５０に電源電圧Ｖdd
を印加し、ｐ基板６０に基準電圧ＶSSを印加するので、
ＭＯＳキャパシタのｐｎ接合電流が流れることがなく、
ＭＯＳキャパシタの容量Ｃがゲート／ソース電位Ｖgsに
依存しないため、昇圧回路の低電源電圧化ができ、昇圧
回路の効率の改善および開発コストの低減を図れる。
に開発コストの低減と開発時間の短縮を図れる昇圧回路
を実現する。 【解決手段】 昇圧回路を構成するＭＯＳキャパシタを
トリプルウェル構造を有するｎＭＯＳトランジスタＴＲ
1 によって構成し、ＭＯＳキャパシタのゲート電極１０
が昇圧回路の昇圧ノードに接続し、ＭＯＳキャパシタの
ソース拡散層２０、ドレイン拡散層３０およびｐ型ウェ
ル４０がクロック信号ＣＬＫまたはその反転信号／ＣＬ
Ｋの入力端子に接続し、ｎ型ウェル５０に電源電圧Ｖdd
を印加し、ｐ基板６０に基準電圧ＶSSを印加するので、
ＭＯＳキャパシタのｐｎ接合電流が流れることがなく、
ＭＯＳキャパシタの容量Ｃがゲート／ソース電位Ｖgsに
依存しないため、昇圧回路の低電源電圧化ができ、昇圧
回路の効率の改善および開発コストの低減を図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置な
どに用いられ、たとえば、データの書き込み時およびデ
ータの消去時に高電圧を供給する昇圧回路に関するもの
である。
どに用いられ、たとえば、データの書き込み時およびデ
ータの消去時に高電圧を供給する昇圧回路に関するもの
である。
【０００２】
【従来の技術】チャージポンプ式昇圧回路は一般的に、
ｐｎ接合ダイオード、あるいはダイオード接続された金
属絶縁膜半導体（ＭＩＳ：Ｍｅｔａｌ Ｉｎｓｕｌａｔ
ｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、たと
えば、金属酸化膜半導体トランジスタ（以下ＭＯＳトラ
ンジスタという）を弁として、キャパシタなどの容量素
子におけるたたきあげ／たたきさげにより生じた電位の
勾配にしたがって、電荷を一方通行で出力方向にのみ転
送することによって電位を上昇／下降させる。
ｐｎ接合ダイオード、あるいはダイオード接続された金
属絶縁膜半導体（ＭＩＳ：Ｍｅｔａｌ Ｉｎｓｕｌａｔ
ｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、たと
えば、金属酸化膜半導体トランジスタ（以下ＭＯＳトラ
ンジスタという）を弁として、キャパシタなどの容量素
子におけるたたきあげ／たたきさげにより生じた電位の
勾配にしたがって、電荷を一方通行で出力方向にのみ転
送することによって電位を上昇／下降させる。
【０００３】図１０はこのような一般的な昇圧回路の構
成を示す回路図である。図１０において、１は電源電圧
Ｖddの供給線、Ｄ1 ，Ｄ2 ，…，Ｄ5 はダイオードある
いはダイオード接続されたＭＯＳトランジスタ、ＣP1，
ＣP2，ＣP3，Ｃ P4はチャージポンプとしてのキャパシ
タ、ＴOUT は昇圧電圧出力端子、ＴCLK ，Ｔ/CLKは昇圧
用クロック信号ＣＬＫおよびその反転信号／ＣＬＫの入
力端子をそれぞれ示している。
成を示す回路図である。図１０において、１は電源電圧
Ｖddの供給線、Ｄ1 ，Ｄ2 ，…，Ｄ5 はダイオードある
いはダイオード接続されたＭＯＳトランジスタ、ＣP1，
ＣP2，ＣP3，Ｃ P4はチャージポンプとしてのキャパシ
タ、ＴOUT は昇圧電圧出力端子、ＴCLK ，Ｔ/CLKは昇圧
用クロック信号ＣＬＫおよびその反転信号／ＣＬＫの入
力端子をそれぞれ示している。
【０００４】図１０に示す昇圧回路においては、ダイオ
ードＤ1 ，Ｄ2 ，…，Ｄ5 は電源電圧Ｖddの供給線１と
昇圧電圧出力端子ＴOUT との間に直列に接続され、ダイ
オード間の接続点によって構成された昇圧ノードにキャ
パシタＣP1，ＣP2，ＣP3，Ｃ P4の一方の電極が接続さ
れ、他方の電極にそれぞれクロック信号ＣＬＫおよびク
ロック信号の反転信号／ＣＬＫの入力端子が接続されて
いる。
ードＤ1 ，Ｄ2 ，…，Ｄ5 は電源電圧Ｖddの供給線１と
昇圧電圧出力端子ＴOUT との間に直列に接続され、ダイ
オード間の接続点によって構成された昇圧ノードにキャ
パシタＣP1，ＣP2，ＣP3，Ｃ P4の一方の電極が接続さ
れ、他方の電極にそれぞれクロック信号ＣＬＫおよびク
ロック信号の反転信号／ＣＬＫの入力端子が接続されて
いる。
【０００５】クロック信号ＣＬＫおよびその反転信号／
ＣＬＫの入力端子に、たとえば、一定の周期で電源電圧
Ｖddおよび基準電圧ＶSSの異なる電圧が相互に印加され
る。このように構成された昇圧回路において、キャパシ
タＣP1，ＣP2，ＣP3，ＣP4のたたき上げ／たたき下げに
よって電荷が順次昇圧電圧出力端子ＴOUT 方向に転送さ
れ、出力端子ＴOUT に電源電圧Ｖdd以上の昇圧電圧が得
られる。
ＣＬＫの入力端子に、たとえば、一定の周期で電源電圧
Ｖddおよび基準電圧ＶSSの異なる電圧が相互に印加され
る。このように構成された昇圧回路において、キャパシ
タＣP1，ＣP2，ＣP3，ＣP4のたたき上げ／たたき下げに
よって電荷が順次昇圧電圧出力端子ＴOUT 方向に転送さ
れ、出力端子ＴOUT に電源電圧Ｖdd以上の昇圧電圧が得
られる。
【０００６】一般的に、チャージポンプキャパシタを構
成するキャパシタＣP1，ＣP2，ＣP3，ＣP4は、ソース拡
散層およびドレイン拡散層が互いに接続されたＭＯＳト
ランジスタによって構成されている。図１１は図１０に
示すチャージポンプキャパシタＣP1，…，ＣP4の構成を
示す簡略断面図である。図１１において、Ｇはゲート電
極、Ｓはソース拡散層、Ｄはドレイン拡散層、ｐｗｅｌ
ｌはｐ型ウェル、ｐｓｕｂはｐ基板、ＴG はゲート電極
の接続端子、Ｔ S はクロック信号接続端子をそれぞれ示
している。
成するキャパシタＣP1，ＣP2，ＣP3，ＣP4は、ソース拡
散層およびドレイン拡散層が互いに接続されたＭＯＳト
ランジスタによって構成されている。図１１は図１０に
示すチャージポンプキャパシタＣP1，…，ＣP4の構成を
示す簡略断面図である。図１１において、Ｇはゲート電
極、Ｓはソース拡散層、Ｄはドレイン拡散層、ｐｗｅｌ
ｌはｐ型ウェル、ｐｓｕｂはｐ基板、ＴG はゲート電極
の接続端子、Ｔ S はクロック信号接続端子をそれぞれ示
している。
【０００７】図１１に示すように、チャージポンプキャ
パシタは金属絶縁膜トランジスタ、たとえば、ＭＯＳト
ランジスタによって構成されている。ＭＯＳトランジス
タのソース拡散層Ｓとドレイン拡散層Ｄとが互いに接続
され、これらの接続点がクロック信号接続端子ＴS に接
続される。また、ゲート電極Ｇの接続端子ＴG がダイオ
ード間の接続点によって構成された昇圧ノードに接続さ
れる。なお、ｐ型ウェルｐｗｅｌｌが基準電圧ＶSSの供
給線２に接続されている。
パシタは金属絶縁膜トランジスタ、たとえば、ＭＯＳト
ランジスタによって構成されている。ＭＯＳトランジス
タのソース拡散層Ｓとドレイン拡散層Ｄとが互いに接続
され、これらの接続点がクロック信号接続端子ＴS に接
続される。また、ゲート電極Ｇの接続端子ＴG がダイオ
ード間の接続点によって構成された昇圧ノードに接続さ
れる。なお、ｐ型ウェルｐｗｅｌｌが基準電圧ＶSSの供
給線２に接続されている。
【０００８】上述したチャージポンプキャパシタにおい
て、昇圧動作時ゲート電極Ｇと互いに接続されたドレイ
ン拡散層Ｄおよびソース拡散層Ｓとの間の電位差がチャ
ージポンプキャパシタを構成するＭＯＳトランジスタの
しきい値電圧Ｖth以上になると、ゲート電極Ｇ下部のｐ
型ウェルｐｗｅｌｌにチャネルが形成される。形成され
たチャネルとゲート電極とでチャージポンプキャパシタ
が構成され、その容量が昇圧動作に用いられる。
て、昇圧動作時ゲート電極Ｇと互いに接続されたドレイ
ン拡散層Ｄおよびソース拡散層Ｓとの間の電位差がチャ
ージポンプキャパシタを構成するＭＯＳトランジスタの
しきい値電圧Ｖth以上になると、ゲート電極Ｇ下部のｐ
型ウェルｐｗｅｌｌにチャネルが形成される。形成され
たチャネルとゲート電極とでチャージポンプキャパシタ
が構成され、その容量が昇圧動作に用いられる。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来のチャージポンプキャパシタにおいては、ゲート電極
Ｇとソース拡散層Ｓ／ドレイン拡散層Ｄとの間にＭＯＳ
トランジスタのしきい値電圧Ｖth以上の電位差ができな
い限りチャネルが形成されない。すなわち、昇圧電圧と
電源電圧Ｖddとの差がしきい値電圧Ｖthより小さいと
き、ＭＯＳトランジスタによって構成されたチャージポ
ンプキャパシタの容量にはゲート電極Ｇとソース拡散層
Ｓ、ゲート電極Ｇとドレイン拡散層Ｄとの間の微小な領
域の容量のみが寄与するため、容量が小さく昇圧回路の
昇圧効率が非常に悪いという問題がある。
来のチャージポンプキャパシタにおいては、ゲート電極
Ｇとソース拡散層Ｓ／ドレイン拡散層Ｄとの間にＭＯＳ
トランジスタのしきい値電圧Ｖth以上の電位差ができな
い限りチャネルが形成されない。すなわち、昇圧電圧と
電源電圧Ｖddとの差がしきい値電圧Ｖthより小さいと
き、ＭＯＳトランジスタによって構成されたチャージポ
ンプキャパシタの容量にはゲート電極Ｇとソース拡散層
Ｓ、ゲート電極Ｇとドレイン拡散層Ｄとの間の微小な領
域の容量のみが寄与するため、容量が小さく昇圧回路の
昇圧効率が非常に悪いという問題がある。
【００１０】図１２はこのような従来のＭＯＳトランジ
スタによって構成されたチャージポンプキャパシタにお
けるゲート／ソース電位Ｖgs対キャパシタ容量Ｃのグラ
フである。このグラフに示すように、キャパシタ容量Ｃ
はチャージポンプキャパシタを構成するＭＯＳトランジ
スタのゲート／ソース電位Ｖgsによって変化する。たと
えば、ゲート／ソース電位ＶgsがＭＯＳトランジスタの
しきい値電圧Ｖthより小さいとき、チャージポンプキャ
パシタの容量Ｃは小さく、ゲート電極Ｇとソース拡散層
Ｓ間の微小容量Ｃfgs とゲート電極Ｇとドレイン拡散層
Ｄ間の微小容量Ｃfg d との和に等しい。そして、ゲート
／ソース電位ＶgsがＭＯＳトランジスタのしきい値電圧
Ｖthより大きく、ゲート電極下部にチャネルが形成され
たとき、チャージポンプキャパシタの容量Ｃは大きくな
り、ゲート電極Ｇとチャネル間の容量Ｃfgchとゲート電
極Ｇとソース拡散層Ｓ間の微小容量Ｃfgs とゲート電極
Ｇとドレイン拡散層Ｄ間の微小容量Ｃfgd との和に等し
くなる。
スタによって構成されたチャージポンプキャパシタにお
けるゲート／ソース電位Ｖgs対キャパシタ容量Ｃのグラ
フである。このグラフに示すように、キャパシタ容量Ｃ
はチャージポンプキャパシタを構成するＭＯＳトランジ
スタのゲート／ソース電位Ｖgsによって変化する。たと
えば、ゲート／ソース電位ＶgsがＭＯＳトランジスタの
しきい値電圧Ｖthより小さいとき、チャージポンプキャ
パシタの容量Ｃは小さく、ゲート電極Ｇとソース拡散層
Ｓ間の微小容量Ｃfgs とゲート電極Ｇとドレイン拡散層
Ｄ間の微小容量Ｃfg d との和に等しい。そして、ゲート
／ソース電位ＶgsがＭＯＳトランジスタのしきい値電圧
Ｖthより大きく、ゲート電極下部にチャネルが形成され
たとき、チャージポンプキャパシタの容量Ｃは大きくな
り、ゲート電極Ｇとチャネル間の容量Ｃfgchとゲート電
極Ｇとソース拡散層Ｓ間の微小容量Ｃfgs とゲート電極
Ｇとドレイン拡散層Ｄ間の微小容量Ｃfgd との和に等し
くなる。
【００１１】ディプレッション型のＭＯＳトランジスタ
を用いてチャージポンプキャパシタを構成することによ
って上述した問題が解決できるが、不揮発性半導体記憶
装置、たとえば、フラッシュメモリに使用されている昇
圧回路の場合には、半導体記憶装置とともに昇圧回路が
形成され、昇圧回路のチャージポンプを構成するＭＯＳ
トランジスタをディプレッション型にするため、プロセ
スの追加が必要となり、製造工程が複雑になる。
を用いてチャージポンプキャパシタを構成することによ
って上述した問題が解決できるが、不揮発性半導体記憶
装置、たとえば、フラッシュメモリに使用されている昇
圧回路の場合には、半導体記憶装置とともに昇圧回路が
形成され、昇圧回路のチャージポンプを構成するＭＯＳ
トランジスタをディプレッション型にするため、プロセ
スの追加が必要となり、製造工程が複雑になる。
【００１２】さらに、従来のチャージポンプキャパシタ
の構成においては、正電圧を発生する昇圧回路について
はｎＭＯＳトランジスタ、負電圧を発生する昇圧回路に
ついてはｐＭＯＳトランジスタによって構成されたチャ
ージポンプキャパシタを使い分ける必要があり、開発の
効率の低下につながっている。
の構成においては、正電圧を発生する昇圧回路について
はｎＭＯＳトランジスタ、負電圧を発生する昇圧回路に
ついてはｐＭＯＳトランジスタによって構成されたチャ
ージポンプキャパシタを使い分ける必要があり、開発の
効率の低下につながっている。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、昇圧効率の向上と低電源電圧化
を図れ、昇圧回路の製造プロセスを簡略化でき、さらに
開発コストの低減と開発時間の短縮を図れる昇圧回路を
提供することにある。
のであり、その目的は、昇圧効率の向上と低電源電圧化
を図れ、昇圧回路の製造プロセスを簡略化でき、さらに
開発コストの低減と開発時間の短縮を図れる昇圧回路を
提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、クロック信号の入力に応じて昇圧ノード
への電荷の供給を間欠的に行うチャージポンプを有する
昇圧回路であって、上記チャージポンプが、第１導電型
半導体基板内に第２導電型ウェルが形成され、当該ウェ
ルに二つの第１導電型拡散層が形成され、上記ウェルと
上記二つの拡散層が上記クロック信号の入力端子に共通
に接続され、かつ、ゲート電極が上記昇圧ノードに接続
された金属絶縁膜半導体キャパシタにより構成されてい
る。
め、本発明は、クロック信号の入力に応じて昇圧ノード
への電荷の供給を間欠的に行うチャージポンプを有する
昇圧回路であって、上記チャージポンプが、第１導電型
半導体基板内に第２導電型ウェルが形成され、当該ウェ
ルに二つの第１導電型拡散層が形成され、上記ウェルと
上記二つの拡散層が上記クロック信号の入力端子に共通
に接続され、かつ、ゲート電極が上記昇圧ノードに接続
された金属絶縁膜半導体キャパシタにより構成されてい
る。
【００１５】また、本発明のチャージポンプが、第１導
電型半導体基板内に第２導電型半導体領域からなる第１
のウェルが形成され、さらに当該第１のウェルに第１導
電型半導体領域からなる第２のウェルが形成され、当該
第２のウェルに二つの第２導電型拡散層が形成され、上
記第２のウェルと上記二つの拡散層が上記クロック信号
の入力端子に共通に接続され、かつ、ゲート電極が上記
昇圧ノードに接続された金属絶縁膜半導体キャパシタに
より構成されている。
電型半導体基板内に第２導電型半導体領域からなる第１
のウェルが形成され、さらに当該第１のウェルに第１導
電型半導体領域からなる第２のウェルが形成され、当該
第２のウェルに二つの第２導電型拡散層が形成され、上
記第２のウェルと上記二つの拡散層が上記クロック信号
の入力端子に共通に接続され、かつ、ゲート電極が上記
昇圧ノードに接続された金属絶縁膜半導体キャパシタに
より構成されている。
【００１６】本発明によれば、昇圧回路のチャージポン
プが金属絶縁膜トランジスタ、たとえば、ＭＯＳトラン
ジスタからなるＭＯＳキャパシタによって構成され、Ｍ
ＯＳトランジスタのソース拡散層、ドレイン拡散層とこ
れらの拡散層を形成する基板ウェルとが接続され、クロ
ック信号の入力端子に接続され、さらにＭＯＳトランジ
スタのゲート電極が昇圧回路の各昇圧ノードに接続され
ている。
プが金属絶縁膜トランジスタ、たとえば、ＭＯＳトラン
ジスタからなるＭＯＳキャパシタによって構成され、Ｍ
ＯＳトランジスタのソース拡散層、ドレイン拡散層とこ
れらの拡散層を形成する基板ウェルとが接続され、クロ
ック信号の入力端子に接続され、さらにＭＯＳトランジ
スタのゲート電極が昇圧回路の各昇圧ノードに接続され
ている。
【００１７】また、本発明によれば、金属絶縁膜トラン
ジスタのｐ型ウェルおよびｎ型ウェル間にｐｎ接合電流
が発生しないように、ｐ型ウェルとｎ型ウェルがそれぞ
れ異なる電源電圧にバイアスされている。たとえば、ｎ
型ウェルにはハイレベルの電源電圧が印加され、ｐ型ウ
ェルにはローレベルの電源電圧がそれぞれ印加されるこ
とによってｐｎ接合電流の発生が抑制される。この結
果、金属絶縁膜半導体トランジスタによって構成された
金属絶縁膜半導体キャパシタの容量がゲート／ソース電
位に依存せず、昇圧回路の効率を改善でき、さらに昇圧
回路、降圧回路ともに同様な構成の金属絶縁膜半導体キ
ャパシタを使用でき、開発の効率化が図れる。
ジスタのｐ型ウェルおよびｎ型ウェル間にｐｎ接合電流
が発生しないように、ｐ型ウェルとｎ型ウェルがそれぞ
れ異なる電源電圧にバイアスされている。たとえば、ｎ
型ウェルにはハイレベルの電源電圧が印加され、ｐ型ウ
ェルにはローレベルの電源電圧がそれぞれ印加されるこ
とによってｐｎ接合電流の発生が抑制される。この結
果、金属絶縁膜半導体トランジスタによって構成された
金属絶縁膜半導体キャパシタの容量がゲート／ソース電
位に依存せず、昇圧回路の効率を改善でき、さらに昇圧
回路、降圧回路ともに同様な構成の金属絶縁膜半導体キ
ャパシタを使用でき、開発の効率化が図れる。
【００１８】
【発明の実施の形態】第１実施形態 図１は、本発明に係る昇圧回路の第１の実施形態を示す
図であり、本発明の昇圧回路を構成する金属絶縁膜キャ
パシタ、たとえば、ＭＯＳキャパシタの一例を示す簡略
断面図である。図１において、１０はゲート電極、２０
はソース拡散層、３０はドレイン拡散層、４０はｐ型ウ
ェル、４１はｐ+ 領域、５０はｎ型ウェル、６０はｐ基
板、Ｔ G はゲート電極の接続端子、ＴS はクロック信号
の接続端子をそれぞれ示している。また、図１において
は、Ｖddは電源電圧、ＶSSは基準電圧をそれぞれ示して
いる。
図であり、本発明の昇圧回路を構成する金属絶縁膜キャ
パシタ、たとえば、ＭＯＳキャパシタの一例を示す簡略
断面図である。図１において、１０はゲート電極、２０
はソース拡散層、３０はドレイン拡散層、４０はｐ型ウ
ェル、４１はｐ+ 領域、５０はｎ型ウェル、６０はｐ基
板、Ｔ G はゲート電極の接続端子、ＴS はクロック信号
の接続端子をそれぞれ示している。また、図１において
は、Ｖddは電源電圧、ＶSSは基準電圧をそれぞれ示して
いる。
【００１９】図１に示すように、本第１の実施形態にお
けるＭＯＳキャパシタＴＲ1 はトリプルウェル構造を有
している。すなわち、ｐ基板６０にｎ型ウェル５０が形
成された後、さらにｎ型ウェル５０にｐ型ウェル４０が
形成される。そして、ｐ型ウェル４０にソース拡散層２
０とドレイン拡散層３０を構成するｎ+ 領域が形成さ
れ、さらにｐ型ウェル４０の取り出し電極としてｐ+ 領
域４１が形成される。その後、基板の表面に、たとえ
ば、シリコン酸化膜（ＳｉＯ2 ）からなる絶縁膜（図示
せず）が形成され、さらにその表面にたとえば、ポリシ
リコン膜からなるゲート電極１０が形成され、ｎ型ＭＯ
Ｓトランジスタが形成される。
けるＭＯＳキャパシタＴＲ1 はトリプルウェル構造を有
している。すなわち、ｐ基板６０にｎ型ウェル５０が形
成された後、さらにｎ型ウェル５０にｐ型ウェル４０が
形成される。そして、ｐ型ウェル４０にソース拡散層２
０とドレイン拡散層３０を構成するｎ+ 領域が形成さ
れ、さらにｐ型ウェル４０の取り出し電極としてｐ+ 領
域４１が形成される。その後、基板の表面に、たとえ
ば、シリコン酸化膜（ＳｉＯ2 ）からなる絶縁膜（図示
せず）が形成され、さらにその表面にたとえば、ポリシ
リコン膜からなるゲート電極１０が形成され、ｎ型ＭＯ
Ｓトランジスタが形成される。
【００２０】そして、本第１の実施形態において、ＭＯ
Ｓトランジスタによって構成されてたチャージポンプキ
ャパシタにおいては、ＭＯＳトランジスタのソース拡散
層２０、ドレイン拡散層３０とｐ+ 領域４１とが互いに
接続され、これらの接続点がクロック信号接続端子ＴS
に接続される。また、ゲート電極接続端子ＴG が昇圧回
路を構成するダイオード間の接続点によって構成された
昇圧ノードに接続される。
Ｓトランジスタによって構成されてたチャージポンプキ
ャパシタにおいては、ＭＯＳトランジスタのソース拡散
層２０、ドレイン拡散層３０とｐ+ 領域４１とが互いに
接続され、これらの接続点がクロック信号接続端子ＴS
に接続される。また、ゲート電極接続端子ＴG が昇圧回
路を構成するダイオード間の接続点によって構成された
昇圧ノードに接続される。
【００２１】ｎ型ウェル５０が電源電圧Ｖddの供給線１
に接続され、ｐ基板６０は基準電圧ＶSSの供給線２にそ
れぞれ接続されている。このため、ｐ基板６０とｎ型ウ
ェル５０との間のｐｎ接合においては、電源電圧Ｖddと
基準電圧ＶSSによって逆バイアスされ、ｐｎ接合電流が
流れることがない。
に接続され、ｐ基板６０は基準電圧ＶSSの供給線２にそ
れぞれ接続されている。このため、ｐ基板６０とｎ型ウ
ェル５０との間のｐｎ接合においては、電源電圧Ｖddと
基準電圧ＶSSによって逆バイアスされ、ｐｎ接合電流が
流れることがない。
【００２２】昇圧回路動作時にクロック信号接続端子Ｔ
S に印加されるクロック信号ＣＬＫまたはクロック信号
ＣＬＫの反転信号／ＣＬＫは、たとえば、電源電圧Ｖdd
のレベル（第１のレベル）と基準電圧ＶSSのレベル（第
２のレベル）を相互にとる信号である。クロック信号接
続端子ＴS に電源電圧Ｖddレベルの電圧が印加されたと
き、ｎ型ウェル５０とｐ型ウェル４０との間のｐｎ接合
のｐ型領域とｎ型領域の電位差が０Ｖであり、また、ク
ロック信号接続端子ＴS に基準電圧ＶSSレベルの電圧が
印加されたとき、ｎ型ウェル５０とｐ型ウェル４０との
間のｐｎ接合が逆バイアスされるので、これらのいずれ
の場合においても、ｐ型ウェル５０とｎ型ウェル４０と
の間のｐｎ接合に電流が流れることがない。
S に印加されるクロック信号ＣＬＫまたはクロック信号
ＣＬＫの反転信号／ＣＬＫは、たとえば、電源電圧Ｖdd
のレベル（第１のレベル）と基準電圧ＶSSのレベル（第
２のレベル）を相互にとる信号である。クロック信号接
続端子ＴS に電源電圧Ｖddレベルの電圧が印加されたと
き、ｎ型ウェル５０とｐ型ウェル４０との間のｐｎ接合
のｐ型領域とｎ型領域の電位差が０Ｖであり、また、ク
ロック信号接続端子ＴS に基準電圧ＶSSレベルの電圧が
印加されたとき、ｎ型ウェル５０とｐ型ウェル４０との
間のｐｎ接合が逆バイアスされるので、これらのいずれ
の場合においても、ｐ型ウェル５０とｎ型ウェル４０と
の間のｐｎ接合に電流が流れることがない。
【００２３】このため、昇圧回路を構成するＭＯＳキャ
パシタＴＲ1 においては、昇圧動作時に、ｐ型ウェル４
０とｎ型ウェル５０およびｐ基板６０とｎ型ウェル５０
との間のｐｎ接合にｐｎ接合電流の発生が抑制され、昇
圧動作時にこれらのｐｎ接合には電流が流れることはな
い。
パシタＴＲ1 においては、昇圧動作時に、ｐ型ウェル４
０とｎ型ウェル５０およびｐ基板６０とｎ型ウェル５０
との間のｐｎ接合にｐｎ接合電流の発生が抑制され、昇
圧動作時にこれらのｐｎ接合には電流が流れることはな
い。
【００２４】このように構成されたＭＯＳキャパシタＴ
Ｒ1 を用いた昇圧回路においては、ＭＯＳキャパシタの
ゲート／ソース電位Ｖgs対キャパシタ容量Ｃのグラフが
図２に示されている。
Ｒ1 を用いた昇圧回路においては、ＭＯＳキャパシタの
ゲート／ソース電位Ｖgs対キャパシタ容量Ｃのグラフが
図２に示されている。
【００２５】図２に示すように、本第１の実施形態にお
けるＭＯＳキャパシタの容量Ｃがゲート／ソース電位Ｖ
gsに依存せず、一定の値になっている。ここで、ゲート
電極１０とソース拡散層２０間の容量がＣfgs とし、ゲ
ート電極１０とドレイン拡散層３０間の容量がＣfgd と
し、また、ゲート電極とチャネル間の容量がＣfgchとす
ると、ＭＯＳキャパシタの容量Ｃがこれらの容量の和に
等しい。すなわち、（Ｃ＝Ｃfgch＋Ｃfgs ＋Ｃfgd ）と
なる。
けるＭＯＳキャパシタの容量Ｃがゲート／ソース電位Ｖ
gsに依存せず、一定の値になっている。ここで、ゲート
電極１０とソース拡散層２０間の容量がＣfgs とし、ゲ
ート電極１０とドレイン拡散層３０間の容量がＣfgd と
し、また、ゲート電極とチャネル間の容量がＣfgchとす
ると、ＭＯＳキャパシタの容量Ｃがこれらの容量の和に
等しい。すなわち、（Ｃ＝Ｃfgch＋Ｃfgs ＋Ｃfgd ）と
なる。
【００２６】図３は本第１の実施形態におけるＭＯＳキ
ャパシタによって構成された昇圧回路ＣＨＰ1 の一例を
示す回路図である。なお、比較のため、従来のＭＯＳキ
ャパシタによって構成された昇圧回路ＣＨＰ2 も並列に
接続され、これらの昇圧回路の動作結果が示されてい
る。
ャパシタによって構成された昇圧回路ＣＨＰ1 の一例を
示す回路図である。なお、比較のため、従来のＭＯＳキ
ャパシタによって構成された昇圧回路ＣＨＰ2 も並列に
接続され、これらの昇圧回路の動作結果が示されてい
る。
【００２７】図３に示す昇圧回路ＣＨＰ1 はｎＭＯＳト
ランジスタＮＴ1 ，ＮＴ2 、ダイオードＤ1 ，Ｄ2 ，Ｄ
3 ，Ｄ4 およびＭＯＳキャパシタＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ
4 によって構成されている。図示のように、ｎＭＯＳト
ランジスタＮＴ1 のゲート電極とドレイン拡散層が電源
電圧Ｖddの供給線１に接続され、ｎＭＯＳトランジスタ
ＮＴ1 のソース拡散層がノードＮＤ1 に接続され、ｎＭ
ＯＳトランジスタＮＴ2 のゲート電極とドレイン拡散層
が電源電圧Ｖddの供給線１に接続され、ｎＭＯＳトラン
ジスタＮＴ2のソース拡散層がノードＮＤ4 に接続され
ている。ダイオードＤ1 ，Ｄ2 ，Ｄ3，Ｄ4 はノードＮ
Ｄ1 と出力端子ＴOUT1との間に直列接続されている。す
なわち、ダイオードＤ1 のカソードがノードＮＤ1 に接
続され、アノードがノードＮＤ 2 に接続され、ダイオー
ドＤ2 のカソードがノードＮＤ2 に接続され、アノード
がノードＮＤ3 に接続され、ダイオードＤ3 のカソード
がノードＮＤ3 に接続され、アノードがノードＮＤ4 に
接続され、ダイオードＤ4 のカソードがノードＮＤ4 に
接続され、アノードが出力端子ＴOUT1に接続されてい
る。
ランジスタＮＴ1 ，ＮＴ2 、ダイオードＤ1 ，Ｄ2 ，Ｄ
3 ，Ｄ4 およびＭＯＳキャパシタＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ
4 によって構成されている。図示のように、ｎＭＯＳト
ランジスタＮＴ1 のゲート電極とドレイン拡散層が電源
電圧Ｖddの供給線１に接続され、ｎＭＯＳトランジスタ
ＮＴ1 のソース拡散層がノードＮＤ1 に接続され、ｎＭ
ＯＳトランジスタＮＴ2 のゲート電極とドレイン拡散層
が電源電圧Ｖddの供給線１に接続され、ｎＭＯＳトラン
ジスタＮＴ2のソース拡散層がノードＮＤ4 に接続され
ている。ダイオードＤ1 ，Ｄ2 ，Ｄ3，Ｄ4 はノードＮ
Ｄ1 と出力端子ＴOUT1との間に直列接続されている。す
なわち、ダイオードＤ1 のカソードがノードＮＤ1 に接
続され、アノードがノードＮＤ 2 に接続され、ダイオー
ドＤ2 のカソードがノードＮＤ2 に接続され、アノード
がノードＮＤ3 に接続され、ダイオードＤ3 のカソード
がノードＮＤ3 に接続され、アノードがノードＮＤ4 に
接続され、ダイオードＤ4 のカソードがノードＮＤ4 に
接続され、アノードが出力端子ＴOUT1に接続されてい
る。
【００２８】ここで、ＭＯＳキャパシタＣ1 ，Ｃ2 ，Ｃ
3 ，Ｃ4 を構成するＭＯＳトランジスタが、たとえば、
図１に示すトリプルウェル構造を有するｎＭＯＳトラン
ジスタＴＲ1 によって構成されいる。これらのＭＯＳキ
ャパシタを構成するｎＭＯＳトランジスタのゲート電極
１０がそれぞれノードＮＤ1 ，ＮＤ2 ，ＮＤ3 ，ＮＤ 4
に接続され、ソース拡散層２０、ドレイン拡散層３０お
よびｐ型ウェル４０が接続され、接続点がクロック信号
ＣＬＫおよびクロック信号ＣＬＫの反転信号／ＣＬＫの
入力端子にそれぞれ接続されている。たとえば、ＭＯＳ
キャパシタＣ1 ，Ｃ3 のソース拡散層２０、ドレイン拡
散層３０およびｐ型ウェル４０がクロック信号ＣＬＫの
入力端子に接続され、ＭＯＳキャパシタＣ2 ，Ｃ4 のソ
ース拡散層２０、ドレイン拡散層３０およびｐ型ウェル
４０がクロック信号ＣＬＫの反転信号／ＣＬＫの入力端
子に接続されている。
3 ，Ｃ4 を構成するＭＯＳトランジスタが、たとえば、
図１に示すトリプルウェル構造を有するｎＭＯＳトラン
ジスタＴＲ1 によって構成されいる。これらのＭＯＳキ
ャパシタを構成するｎＭＯＳトランジスタのゲート電極
１０がそれぞれノードＮＤ1 ，ＮＤ2 ，ＮＤ3 ，ＮＤ 4
に接続され、ソース拡散層２０、ドレイン拡散層３０お
よびｐ型ウェル４０が接続され、接続点がクロック信号
ＣＬＫおよびクロック信号ＣＬＫの反転信号／ＣＬＫの
入力端子にそれぞれ接続されている。たとえば、ＭＯＳ
キャパシタＣ1 ，Ｃ3 のソース拡散層２０、ドレイン拡
散層３０およびｐ型ウェル４０がクロック信号ＣＬＫの
入力端子に接続され、ＭＯＳキャパシタＣ2 ，Ｃ4 のソ
ース拡散層２０、ドレイン拡散層３０およびｐ型ウェル
４０がクロック信号ＣＬＫの反転信号／ＣＬＫの入力端
子に接続されている。
【００２９】さらに、ＭＯＳキャパシタＣ1 ，Ｃ2 ，Ｃ
3 ，Ｃ4 を構成するｎＭＯＳトランジスタＴＲ1 のｎ型
ウェル５０が電源電圧Ｖddの供給線１に接続され、ｐ基
板６０が基準電圧ＶSSの供給線２にそれぞれ接続されて
いる。なお、図３の昇圧回路ＣＨＰ1 の回路図では、各
ＭＯＳキャパシタＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 において、基
準電圧ＶSSの供給線２に接続されたｐ基板６０は図示し
ていない。
3 ，Ｃ4 を構成するｎＭＯＳトランジスタＴＲ1 のｎ型
ウェル５０が電源電圧Ｖddの供給線１に接続され、ｐ基
板６０が基準電圧ＶSSの供給線２にそれぞれ接続されて
いる。なお、図３の昇圧回路ＣＨＰ1 の回路図では、各
ＭＯＳキャパシタＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 において、基
準電圧ＶSSの供給線２に接続されたｐ基板６０は図示し
ていない。
【００３０】また、昇圧回路の出力端子ＴOUT1と基準電
圧ＶSSの供給線２との間に、抵抗素子ＲL と容量素子Ｃ
L が並列に接続され、昇圧回路の負荷が構成されてい
る。
圧ＶSSの供給線２との間に、抵抗素子ＲL と容量素子Ｃ
L が並列に接続され、昇圧回路の負荷が構成されてい
る。
【００３１】クロック信号ＣＬＫの入力端子ＴCLK に、
たとえば、所定の時間間隔において電源電圧Ｖddレベル
と基準電圧ＶSSレベルを相互にとる信号が印加され、ク
ロック信号ＣＬＫの反転信号の入力端子Ｔ/CLKにクロッ
ク信号ＣＬＫの反転信号／ＣＬＫが印加されている。
たとえば、所定の時間間隔において電源電圧Ｖddレベル
と基準電圧ＶSSレベルを相互にとる信号が印加され、ク
ロック信号ＣＬＫの反転信号の入力端子Ｔ/CLKにクロッ
ク信号ＣＬＫの反転信号／ＣＬＫが印加されている。
【００３２】なお、比較のため、従来のＭＯＳキャパシ
タＣO1，ＣO2，ＣO3，ＣO4をチャージポンプとして、昇
圧回路ＣＨＰ2 が構成されている。図示のように、昇圧
回路ＣＨＰ1 と昇圧回路ＣＨＰ2 の構成がＭＯＳキャパ
シタの構成を除けばほぼ同様であるので、ここで、昇圧
回路ＣＨＰ2 について、そのＭＯＳキャパシタＣO1，Ｃ
O2，ＣO3，ＣO4の構成についてのみ簡単に接続する。
タＣO1，ＣO2，ＣO3，ＣO4をチャージポンプとして、昇
圧回路ＣＨＰ2 が構成されている。図示のように、昇圧
回路ＣＨＰ1 と昇圧回路ＣＨＰ2 の構成がＭＯＳキャパ
シタの構成を除けばほぼ同様であるので、ここで、昇圧
回路ＣＨＰ2 について、そのＭＯＳキャパシタＣO1，Ｃ
O2，ＣO3，ＣO4の構成についてのみ簡単に接続する。
【００３３】昇圧回路ＣＨＰ2 のチャージポンプを構成
するＭＯＳキャパシタＣO1，ＣO2，ＣO3，ＣO4は、たと
えば、図１１に示すｎＭＯＳトランジスタによって構成
されている。すなわち、ＭＯＳキャパシタを構成するｎ
ＭＯＳトランジスタのゲート電極がダイオード間の昇圧
ノードにそれぞれ接続され、ｎＭＯＳトランジスタのソ
ース拡散層Ｓとドレイン拡散層Ｄとがクロック信号ＣＬ
Ｋまたはその反転信号／ＣＬＫの入力端子ＴCLK 、Ｔ
/CLKにそれぞれ接続されている。これらのＭＯＳキャパ
シタを構成するｎＭＯＳトランジスタのｐ型ウェルｐｗ
ｅｌｌが基準電圧ＶSSの供給線２に接続され、ｐ基板ｐ
ｓｕｂが電源電圧Ｖddの供給線１に接続されている。
するＭＯＳキャパシタＣO1，ＣO2，ＣO3，ＣO4は、たと
えば、図１１に示すｎＭＯＳトランジスタによって構成
されている。すなわち、ＭＯＳキャパシタを構成するｎ
ＭＯＳトランジスタのゲート電極がダイオード間の昇圧
ノードにそれぞれ接続され、ｎＭＯＳトランジスタのソ
ース拡散層Ｓとドレイン拡散層Ｄとがクロック信号ＣＬ
Ｋまたはその反転信号／ＣＬＫの入力端子ＴCLK 、Ｔ
/CLKにそれぞれ接続されている。これらのＭＯＳキャパ
シタを構成するｎＭＯＳトランジスタのｐ型ウェルｐｗ
ｅｌｌが基準電圧ＶSSの供給線２に接続され、ｐ基板ｐ
ｓｕｂが電源電圧Ｖddの供給線１に接続されている。
【００３４】上述したように、昇圧回路ＣＨＰ1 と昇圧
回路ＣＨＰ2 が同様な構成を有しており、チャージポン
プを構成するＭＯＳキャパシタの構成のみが異なる。図
４はこれらの昇圧回路の昇圧結果を示すグラフである。
図４の曲線ａは本実施形態における昇圧回路、すなわ
ち、図３に示す昇圧回路ＣＨＰ1 の昇圧動作の結果を示
しており、図２曲線ｂは従来の昇圧回路、すなわち、図
３に示す昇圧回路ＣＨＰ2 の昇圧動作の結果を示してい
る。図４においては、電源電圧Ｖddが０．６Ｖから３．
３Ｖまでに変化した場合、電源電圧が投入してから１０
μｓ（マイクロ秒）を経過したときの本発明の昇圧回路
ＣＨＰ1 の昇圧電圧ＶOUT1および従来の昇圧回路ＣＨＰ
2 の昇圧電圧ＶOUT2を示している。
回路ＣＨＰ2 が同様な構成を有しており、チャージポン
プを構成するＭＯＳキャパシタの構成のみが異なる。図
４はこれらの昇圧回路の昇圧結果を示すグラフである。
図４の曲線ａは本実施形態における昇圧回路、すなわ
ち、図３に示す昇圧回路ＣＨＰ1 の昇圧動作の結果を示
しており、図２曲線ｂは従来の昇圧回路、すなわち、図
３に示す昇圧回路ＣＨＰ2 の昇圧動作の結果を示してい
る。図４においては、電源電圧Ｖddが０．６Ｖから３．
３Ｖまでに変化した場合、電源電圧が投入してから１０
μｓ（マイクロ秒）を経過したときの本発明の昇圧回路
ＣＨＰ1 の昇圧電圧ＶOUT1および従来の昇圧回路ＣＨＰ
2 の昇圧電圧ＶOUT2を示している。
【００３５】図４に示すように、従来のＭＯＳキャパシ
タによって構成された昇圧回路ＣＨＰ2 においては、電
源電圧Ｖddが２．４Ｖになるまで昇圧動作が行われず、
電源電圧Ｖddが２．４Ｖ以上になってから昇圧動作が行
われる。これに対して、本発明のＭＯＳキャパシタによ
って構成された昇圧回路ＣＨＰ1 においては、電源電圧
Ｖddが０．６Ｖから昇圧動作が行われ、電源電圧Ｖddが
増加するに伴い、昇圧電圧がほぼ線型的に増加してい
く。すなわち、本発明の昇圧回路では、低電源電圧Ｖdd
においても昇圧できる。これは、本発明の昇圧回路にお
けるＭＯＳキャパシタがＭＯＳトランジスタの容量Ｃが
ゲート／ソース電位Ｖgsに依存しないからである。
タによって構成された昇圧回路ＣＨＰ2 においては、電
源電圧Ｖddが２．４Ｖになるまで昇圧動作が行われず、
電源電圧Ｖddが２．４Ｖ以上になってから昇圧動作が行
われる。これに対して、本発明のＭＯＳキャパシタによ
って構成された昇圧回路ＣＨＰ1 においては、電源電圧
Ｖddが０．６Ｖから昇圧動作が行われ、電源電圧Ｖddが
増加するに伴い、昇圧電圧がほぼ線型的に増加してい
く。すなわち、本発明の昇圧回路では、低電源電圧Ｖdd
においても昇圧できる。これは、本発明の昇圧回路にお
けるＭＯＳキャパシタがＭＯＳトランジスタの容量Ｃが
ゲート／ソース電位Ｖgsに依存しないからである。
【００３６】さらに、本発明の昇圧回路ＣＨＰ1 と従来
の昇圧回路ＣＨＰ2 がともに動作する区間、たとえば、
電源電圧Ｖddが２．４Ｖから３．３Ｖまでの間に、本発
明の昇圧回路ＣＨＰ1 によって得られた昇圧電圧ＶOUT1
が従来の昇圧回路ＣＨＰ2 によって得られた昇圧電圧Ｖ
OUT2より高く、本発明の昇圧回路が従来の昇圧回路に較
べて昇圧の効率が改善されたことを示している。
の昇圧回路ＣＨＰ2 がともに動作する区間、たとえば、
電源電圧Ｖddが２．４Ｖから３．３Ｖまでの間に、本発
明の昇圧回路ＣＨＰ1 によって得られた昇圧電圧ＶOUT1
が従来の昇圧回路ＣＨＰ2 によって得られた昇圧電圧Ｖ
OUT2より高く、本発明の昇圧回路が従来の昇圧回路に較
べて昇圧の効率が改善されたことを示している。
【００３７】図５および図６は本発明の昇圧回路ＣＨＰ
1 と従来の昇圧回路ＣＨＰ2 の昇圧動作時の出力電圧の
時間的な変化を示す昇圧電圧の波形図であり、電源電圧
投入時から１０μｓ間の出力電圧の変化を示す図であ
る。図５（ａ）は電源電圧Ｖddが３．３Ｖ時の昇圧電圧
を示し、図５（ｂ）は電源電圧Ｖddが３．０Ｖ時の昇圧
電圧を示している。
1 と従来の昇圧回路ＣＨＰ2 の昇圧動作時の出力電圧の
時間的な変化を示す昇圧電圧の波形図であり、電源電圧
投入時から１０μｓ間の出力電圧の変化を示す図であ
る。図５（ａ）は電源電圧Ｖddが３．３Ｖ時の昇圧電圧
を示し、図５（ｂ）は電源電圧Ｖddが３．０Ｖ時の昇圧
電圧を示している。
【００３８】図示のように、電源電圧Ｖddが３．３Ｖと
やや高い場合、本発明の昇圧回路ＣＨＰ1 と従来の昇圧
回路ＣＨＰ2 がともに昇圧動作が行われる。そして電源
電圧投入から１０μｓ経過したとき、本発明の昇圧回路
ＣＨＰ1 によって、約１４Ｖの昇圧電圧ＶOUT1が出力さ
れ、従来の昇圧回路ＣＨＰ2 によって、約１３Ｖの昇圧
電圧ＶOUT2が出力され、本発明の昇圧回路に較べて、昇
圧電圧が約１Ｖ低くなる。すなわち、本発明の昇圧回路
によって高い昇圧電圧が得られる。
やや高い場合、本発明の昇圧回路ＣＨＰ1 と従来の昇圧
回路ＣＨＰ2 がともに昇圧動作が行われる。そして電源
電圧投入から１０μｓ経過したとき、本発明の昇圧回路
ＣＨＰ1 によって、約１４Ｖの昇圧電圧ＶOUT1が出力さ
れ、従来の昇圧回路ＣＨＰ2 によって、約１３Ｖの昇圧
電圧ＶOUT2が出力され、本発明の昇圧回路に較べて、昇
圧電圧が約１Ｖ低くなる。すなわち、本発明の昇圧回路
によって高い昇圧電圧が得られる。
【００３９】図５（ｂ）に示すように、電源電圧Ｖddが
３．０Ｖの場合、本発明の昇圧回路ＣＨＰ1 において
は、電源電圧Ｖddが３．３Ｖとほぼ同様な昇圧電圧の変
化特性が得られる。一方、従来の昇圧回路ＣＨＰ2 にお
いては、電源電圧Ｖddが低くなるに伴い、昇圧電圧の増
加率が下がり、昇圧回路の効率が低下する。電源電圧Ｖ
dd投入から１０μｓ経過したとき、本発明の昇圧回路Ｃ
ＨＰ1 によって１２．５Ｖの昇圧電圧ＶOUT1が得られる
が、従来の昇圧回路ＣＨＰ2 によって、約１１Ｖの昇圧
電圧ＶOUT2が得られ、本発明の昇圧回路に較べて、昇圧
電圧が約１．５Ｖ低くなる。
３．０Ｖの場合、本発明の昇圧回路ＣＨＰ1 において
は、電源電圧Ｖddが３．３Ｖとほぼ同様な昇圧電圧の変
化特性が得られる。一方、従来の昇圧回路ＣＨＰ2 にお
いては、電源電圧Ｖddが低くなるに伴い、昇圧電圧の増
加率が下がり、昇圧回路の効率が低下する。電源電圧Ｖ
dd投入から１０μｓ経過したとき、本発明の昇圧回路Ｃ
ＨＰ1 によって１２．５Ｖの昇圧電圧ＶOUT1が得られる
が、従来の昇圧回路ＣＨＰ2 によって、約１１Ｖの昇圧
電圧ＶOUT2が得られ、本発明の昇圧回路に較べて、昇圧
電圧が約１．５Ｖ低くなる。
【００４０】図６（ａ）は電源電圧Ｖddが０．９Ｖ時の
昇圧電圧を示し、図６（ｂ）は電源電圧Ｖddが０．６Ｖ
時の昇圧電圧を示している。図６（ａ）に示すように、
電源電圧Ｖddが０．９Ｖの場合、本発明の昇圧回路ＣＨ
Ｐ1 においては、電源電圧Ｖdd投入時から出力電圧が上
昇し、１０μｓ経過したとき、２．４Ｖの昇圧電圧Ｖ
OUT1が出力される。しかし、従来の昇圧回路ＣＨＰ2 に
おいては、昇圧回路の出力電圧ＶOUT2が０．２Ｖに達し
ていないままとなり、昇圧効果が得られない。
昇圧電圧を示し、図６（ｂ）は電源電圧Ｖddが０．６Ｖ
時の昇圧電圧を示している。図６（ａ）に示すように、
電源電圧Ｖddが０．９Ｖの場合、本発明の昇圧回路ＣＨ
Ｐ1 においては、電源電圧Ｖdd投入時から出力電圧が上
昇し、１０μｓ経過したとき、２．４Ｖの昇圧電圧Ｖ
OUT1が出力される。しかし、従来の昇圧回路ＣＨＰ2 に
おいては、昇圧回路の出力電圧ＶOUT2が０．２Ｖに達し
ていないままとなり、昇圧効果が得られない。
【００４１】図６（ｂ）に示すように、電源電圧Ｖddが
さらに低くなり、０．６Ｖになる場合、本発明の昇圧回
路ＣＨＰ1 においては、電源電圧Ｖdd投入時から出力電
圧が上昇し、１０μｓ経過したとき、約１．１５Ｖの昇
圧電圧ＶOUT1が得られる。一方、従来の昇圧回路ＣＨＰ
2 においては、昇圧回路の出力電圧ＶOUT2が約０．０５
Ｖのままとなり、昇圧効果が得られない。
さらに低くなり、０．６Ｖになる場合、本発明の昇圧回
路ＣＨＰ1 においては、電源電圧Ｖdd投入時から出力電
圧が上昇し、１０μｓ経過したとき、約１．１５Ｖの昇
圧電圧ＶOUT1が得られる。一方、従来の昇圧回路ＣＨＰ
2 においては、昇圧回路の出力電圧ＶOUT2が約０．０５
Ｖのままとなり、昇圧効果が得られない。
【００４２】以上説明したように、本実施形態によれ
ば、昇圧回路を構成するＭＯＳキャパシタをトリプルウ
ェル構造を有するｎＭＯＳトランジスタＴＲ1 によって
構成し、ＭＯＳキャパシタのゲート電極１０が昇圧回路
の昇圧ノードに接続し、ＭＯＳキャパシタのソース拡散
層２０、ドレイン拡散層３０およびｐ型ウェル４０がク
ロック信号ＣＬＫまたはその反転信号／ＣＬＫの入力端
子に接続し、ｎ型ウェル５０に電源電圧Ｖddを印加し、
ｐ基板６０に基準電圧ＶSSが印加するので、ＭＯＳキャ
パシタのｐｎ接合電流が流れることがなく、さらにＭＯ
Ｓキャパシタの容量Ｃがゲート／ソース電位Ｖgsに依存
しないため、昇圧回路の低電源電圧化ができ、昇圧回路
の効率の改善および開発効率の向上を図れる。
ば、昇圧回路を構成するＭＯＳキャパシタをトリプルウ
ェル構造を有するｎＭＯＳトランジスタＴＲ1 によって
構成し、ＭＯＳキャパシタのゲート電極１０が昇圧回路
の昇圧ノードに接続し、ＭＯＳキャパシタのソース拡散
層２０、ドレイン拡散層３０およびｐ型ウェル４０がク
ロック信号ＣＬＫまたはその反転信号／ＣＬＫの入力端
子に接続し、ｎ型ウェル５０に電源電圧Ｖddを印加し、
ｐ基板６０に基準電圧ＶSSが印加するので、ＭＯＳキャ
パシタのｐｎ接合電流が流れることがなく、さらにＭＯ
Ｓキャパシタの容量Ｃがゲート／ソース電位Ｖgsに依存
しないため、昇圧回路の低電源電圧化ができ、昇圧回路
の効率の改善および開発効率の向上を図れる。
【００４３】第２実施形態 図７は、本発明に係る昇圧回路の第２の実施形態を示す
図であり、本発明の昇圧回路を構成するＭＯＳキャパシ
タの一例を示す簡略断面図である。図７に示すように、
ＭＯＳキャパシタＴＲ2 において、ｐ基板５０ａにｎ型
ウェル４０ａが形成され、ｎ型ウェル４０ａにソース拡
散層２０ａおよびドレイン拡散層３０ａを構成するｐ+
領域がそれぞれ形成され、さらにｎ型ウェル４０ａの取
り出し電極用のｎ+ 領域４１ａが形成される。また、ソ
ース拡散層２０ａとドレイン拡散層３０ａとの間上に、
たとえば、酸化シリコンからなる絶縁膜を介してゲート
電極１０が形成されている。
図であり、本発明の昇圧回路を構成するＭＯＳキャパシ
タの一例を示す簡略断面図である。図７に示すように、
ＭＯＳキャパシタＴＲ2 において、ｐ基板５０ａにｎ型
ウェル４０ａが形成され、ｎ型ウェル４０ａにソース拡
散層２０ａおよびドレイン拡散層３０ａを構成するｐ+
領域がそれぞれ形成され、さらにｎ型ウェル４０ａの取
り出し電極用のｎ+ 領域４１ａが形成される。また、ソ
ース拡散層２０ａとドレイン拡散層３０ａとの間上に、
たとえば、酸化シリコンからなる絶縁膜を介してゲート
電極１０が形成されている。
【００４４】ゲート電極１０が昇圧回路の各昇圧ノード
に接続され、ソース拡散層２０ａ、ドレイン拡散層３０
ａおよびｎ+ 領域４１ａが接続され、これらの接続点が
クロック信号接続端子ＴS に接続されている。ｐ基板５
０ａが基準電圧ＶSSの供給線２に接続されている。
に接続され、ソース拡散層２０ａ、ドレイン拡散層３０
ａおよびｎ+ 領域４１ａが接続され、これらの接続点が
クロック信号接続端子ＴS に接続されている。ｐ基板５
０ａが基準電圧ＶSSの供給線２に接続されている。
【００４５】昇圧回路動作時に、クロック信号接続端子
ＴS に電源電圧Ｖddレベルおよび基準電圧ＶSSレベルの
電圧が相互に印加される。クロック信号接続端子ＴS に
電源電圧Ｖddが印加されたとき、ｐ基板５０ａとｎ型ウ
ェル４０ａとの間のｐｎ接合が逆バイアスされ、クロッ
ク信号接続端子ＴS に基準電圧ＶSSが印加されたとき、
ｐ基板５０ａとｎ型ウェル４０ａとの間のｐｎ接合のｐ
型領域とｎ型領域の電位差が０Ｖであるので、これらの
いずれの場合においても、ｐ基板５０ａとｎ型ウェル４
０ａとの間のｐｎ接合に電流が流れることがない。
ＴS に電源電圧Ｖddレベルおよび基準電圧ＶSSレベルの
電圧が相互に印加される。クロック信号接続端子ＴS に
電源電圧Ｖddが印加されたとき、ｐ基板５０ａとｎ型ウ
ェル４０ａとの間のｐｎ接合が逆バイアスされ、クロッ
ク信号接続端子ＴS に基準電圧ＶSSが印加されたとき、
ｐ基板５０ａとｎ型ウェル４０ａとの間のｐｎ接合のｐ
型領域とｎ型領域の電位差が０Ｖであるので、これらの
いずれの場合においても、ｐ基板５０ａとｎ型ウェル４
０ａとの間のｐｎ接合に電流が流れることがない。
【００４６】なお、本第２の実施形態における昇圧回路
の構成およびその動作が前述した第１の実施形態と同様
であるので、ここでその詳細の説明を省略する。
の構成およびその動作が前述した第１の実施形態と同様
であるので、ここでその詳細の説明を省略する。
【００４７】第３実施形態 図８は、本発明に係る昇圧回路の第３の実施形態を示す
図であり、本発明の昇圧回路を構成するＭＯＳキャパシ
タの一例を示す簡略断面図である。なお、本第３の実施
形態におけるＭＯＳキャパシタＴＲ3 の構成が図１に示
す第１の実施形態のＭＯＳキャパシタＴＲ1 に較べて、
ｐ型領域とｎ型領域が入れ替わり、また基板および各ウ
ェルのバイアス電圧が異なる以外、ほぼ同様な構成を有
するので、ここでは、本第３の実施形態と図１に示す第
１の実施形態の異なる点についてのみ説明する。
図であり、本発明の昇圧回路を構成するＭＯＳキャパシ
タの一例を示す簡略断面図である。なお、本第３の実施
形態におけるＭＯＳキャパシタＴＲ3 の構成が図１に示
す第１の実施形態のＭＯＳキャパシタＴＲ1 に較べて、
ｐ型領域とｎ型領域が入れ替わり、また基板および各ウ
ェルのバイアス電圧が異なる以外、ほぼ同様な構成を有
するので、ここでは、本第３の実施形態と図１に示す第
１の実施形態の異なる点についてのみ説明する。
【００４８】図８に示すように、ｎ型領域によって構成
されたｎ基板６０ｂにｐ型ウェル５０ｂが形成され、ｐ
型ウェル５０ｂにｎ型ウェル４０ｂが形成される。そし
て、ｎ型ウェル４０ｂにソース拡散層２０ｂとドレイン
拡散層３０ｂを構成するｐ+領域がそれぞれ形成され、
さらにｎ型ウェル４０ｂの取り出し電極用のｎ+ 領域４
１ｂが形成される。
されたｎ基板６０ｂにｐ型ウェル５０ｂが形成され、ｐ
型ウェル５０ｂにｎ型ウェル４０ｂが形成される。そし
て、ｎ型ウェル４０ｂにソース拡散層２０ｂとドレイン
拡散層３０ｂを構成するｐ+領域がそれぞれ形成され、
さらにｎ型ウェル４０ｂの取り出し電極用のｎ+ 領域４
１ｂが形成される。
【００４９】ｎ基板６０ｂが電源電圧Ｖddの供給線１に
接続され、ｐ型ウェル５０ｂが基準電圧ＶSSの供給線２
に接続されている。このため、ｐ型ウェル５０ｂとｎ基
板６０ｂとの間のｐｎ接合においては、電源電圧Ｖddお
よび基準電圧ＶSSによって逆バイアスされ、ｐｎ接合電
流が流れることがない。
接続され、ｐ型ウェル５０ｂが基準電圧ＶSSの供給線２
に接続されている。このため、ｐ型ウェル５０ｂとｎ基
板６０ｂとの間のｐｎ接合においては、電源電圧Ｖddお
よび基準電圧ＶSSによって逆バイアスされ、ｐｎ接合電
流が流れることがない。
【００５０】昇圧回路動作時に、クロック信号接続端子
ＴS に電源電圧Ｖddレベルとおよび基準電圧ＶSSレベル
の電圧が相互に印加される。クロック信号接続端子ＴS
に電源電圧Ｖddが印加されたとき、ｐ型ウェル５０ｂと
ｎ型ウェル４０ｂとの間のｐｎ接合が逆バイアスされ、
クロック信号接続端子ＴS に基準電圧ＶSSが印加された
とき、ｐ型ウェル５０ｂとｎ型ウェル４０ｂとの間のｐ
ｎ接合のｐ型領域とｎ型領域の電位差が０Ｖであるの
で、これらのいずれの場合においても、ｐ型ウェル５０
ｂとｎ型ウェル４０ｂとの間のｐｎ接合に電流が流れる
ことがない。
ＴS に電源電圧Ｖddレベルとおよび基準電圧ＶSSレベル
の電圧が相互に印加される。クロック信号接続端子ＴS
に電源電圧Ｖddが印加されたとき、ｐ型ウェル５０ｂと
ｎ型ウェル４０ｂとの間のｐｎ接合が逆バイアスされ、
クロック信号接続端子ＴS に基準電圧ＶSSが印加された
とき、ｐ型ウェル５０ｂとｎ型ウェル４０ｂとの間のｐ
ｎ接合のｐ型領域とｎ型領域の電位差が０Ｖであるの
で、これらのいずれの場合においても、ｐ型ウェル５０
ｂとｎ型ウェル４０ｂとの間のｐｎ接合に電流が流れる
ことがない。
【００５１】第４実施形態 図９は、本発明に係る昇圧回路の第４の実施形態を示す
図であり、本発明の昇圧回路を構成するＭＯＳキャパシ
タの一例を示す簡略断面図である。なお、本第４の実施
形態におけるＭＯＳキャパシタＴＲ4 の構成が図７に示
す第２の実施形態のＭＯＳキャパシタＴＲ2 に較べて、
ｐ型領域とｎ型領域が入れ替わり、また基板およびウェ
ルのバイアス電圧が異なる以外、ほぼ同様な構成を有す
るので、ここでは、本第４の実施形態と図７に示す第２
の実施形態の異なる点についてのみ説明する。
図であり、本発明の昇圧回路を構成するＭＯＳキャパシ
タの一例を示す簡略断面図である。なお、本第４の実施
形態におけるＭＯＳキャパシタＴＲ4 の構成が図７に示
す第２の実施形態のＭＯＳキャパシタＴＲ2 に較べて、
ｐ型領域とｎ型領域が入れ替わり、また基板およびウェ
ルのバイアス電圧が異なる以外、ほぼ同様な構成を有す
るので、ここでは、本第４の実施形態と図７に示す第２
の実施形態の異なる点についてのみ説明する。
【００５２】図９に示すように、ｎ基板５０ｃにｐ型ウ
ェル４０ｃが形成され、ｐ型ウェル４０ｃにソース拡散
層２０ｃおよびドレイン拡散層３０ａを構成するｎ+ 領
域がそれぞれ形成され、さらにｐ型ウェル４０ｃの取り
出し電極用のｐ+ 領域４１ｃが形成される。また、ｐ型
ウェル４０ｃの表面に、ソース拡散層２０ｃとドレイン
拡散層３０ｃとの間にゲート電極１０が形成されてい
る。
ェル４０ｃが形成され、ｐ型ウェル４０ｃにソース拡散
層２０ｃおよびドレイン拡散層３０ａを構成するｎ+ 領
域がそれぞれ形成され、さらにｐ型ウェル４０ｃの取り
出し電極用のｐ+ 領域４１ｃが形成される。また、ｐ型
ウェル４０ｃの表面に、ソース拡散層２０ｃとドレイン
拡散層３０ｃとの間にゲート電極１０が形成されてい
る。
【００５３】ゲート電極１０が昇圧回路の各昇圧ノード
に接続され、ソース拡散層２０ｃ、ドレイン拡散層３０
ｃおよびｐ+ 領域４１ｃが接続され、これらの接続点が
クロック信号接続端子ＴS に接続されている。ｎ基板５
０ｃが電源電圧Ｖddの供給線１に接続されている。
に接続され、ソース拡散層２０ｃ、ドレイン拡散層３０
ｃおよびｐ+ 領域４１ｃが接続され、これらの接続点が
クロック信号接続端子ＴS に接続されている。ｎ基板５
０ｃが電源電圧Ｖddの供給線１に接続されている。
【００５４】昇圧回路動作時にクロック信号接続端子Ｔ
S に電源電圧Ｖddレベルとおよび基準電圧ＶSSレベルの
電圧が相互に印加される。クロック信号接続端子ＴS に
電源電圧Ｖddレベルの電圧が印加されたとき、ｎ基板５
０ｃとｐ型ウェル４０ｃとの間のｐｎ接合のｐ型領域と
ｎ型領域の電位差が０Ｖであり、また、クロック信号接
続端子ＴS に基準電圧ＶSSレベルの電圧が印加されたと
き、ｎ型ウェル５０ｃとｐ型ウェル４０ｃとの間のｐｎ
接合が逆バイアスされるので、これらのいずれの場合に
おいても、ｐ型ウェル５０ｃとｎ型ウェル４０ｃとの間
のｐｎ接合に電流が流れることがない。
S に電源電圧Ｖddレベルとおよび基準電圧ＶSSレベルの
電圧が相互に印加される。クロック信号接続端子ＴS に
電源電圧Ｖddレベルの電圧が印加されたとき、ｎ基板５
０ｃとｐ型ウェル４０ｃとの間のｐｎ接合のｐ型領域と
ｎ型領域の電位差が０Ｖであり、また、クロック信号接
続端子ＴS に基準電圧ＶSSレベルの電圧が印加されたと
き、ｎ型ウェル５０ｃとｐ型ウェル４０ｃとの間のｐｎ
接合が逆バイアスされるので、これらのいずれの場合に
おいても、ｐ型ウェル５０ｃとｎ型ウェル４０ｃとの間
のｐｎ接合に電流が流れることがない。
【００５５】
【発明の効果】以上説明したように、本発明の昇圧回路
によれば、金属絶縁膜半導体キャパシタの容量が電位に
依存せず、高効率な昇圧動作かつ低電源電圧での昇圧動
作が可能であり、かつ、ディプレッションのためのプロ
セスが不要であり、製造工程の簡略化ができる。また、
本発明によれば、昇圧回路の昇圧電圧が高電圧に達する
までの所要時間が短く、昇圧動作安定時の昇圧電圧が従
来より高くなり、さらに正電圧を発生する昇圧回路およ
び負電圧を発生する昇圧回路が共に同様の金属絶縁膜半
導体キャパシタを使用できるので、開発効率の向上を図
れる利点がある。
によれば、金属絶縁膜半導体キャパシタの容量が電位に
依存せず、高効率な昇圧動作かつ低電源電圧での昇圧動
作が可能であり、かつ、ディプレッションのためのプロ
セスが不要であり、製造工程の簡略化ができる。また、
本発明によれば、昇圧回路の昇圧電圧が高電圧に達する
までの所要時間が短く、昇圧動作安定時の昇圧電圧が従
来より高くなり、さらに正電圧を発生する昇圧回路およ
び負電圧を発生する昇圧回路が共に同様の金属絶縁膜半
導体キャパシタを使用できるので、開発効率の向上を図
れる利点がある。
【図１】本発明に係る昇圧回路のＭＯＳキャパシタの第
１の実施形態を示す簡略断面図である。
１の実施形態を示す簡略断面図である。
【図２】本発明のＭＯＳキャパシタの容量Ｃ対ゲート／
ソース電位Ｖgsのグラフである。
ソース電位Ｖgsのグラフである。
【図３】本発明に係る昇圧回路の一例を示す回路図であ
る。
る。
【図４】本発明に係る昇圧回路の昇圧電圧対電源電圧の
グラフである。
グラフである。
【図５】本発明に係る昇圧回路の動作時の昇圧電圧を示
す波形図である。
す波形図である。
【図６】本発明に係る昇圧回路の動作時の昇圧電圧を示
す波形図である。
す波形図である。
【図７】本発明に係る昇圧回路のＭＯＳキャパシタの第
２の実施形態を示す簡略断面図である。
２の実施形態を示す簡略断面図である。
【図８】本発明に係る昇圧回路のＭＯＳキャパシタの第
３の実施形態を示す簡略断面図である。
３の実施形態を示す簡略断面図である。
【図９】本発明に係る昇圧回路のＭＯＳキャパシタの第
４の実施形態を示す簡略断面図である。
４の実施形態を示す簡略断面図である。
【図１０】一般的な昇圧回路の回路図である。
【図１１】従来のＭＯＳキャパシタの簡略断面図であ
る。
る。
【図１２】従来のＭＯＳキャパシタにおける容量Ｃ対ゲ
ート／ソース電位Ｖgsのグラフである。
ート／ソース電位Ｖgsのグラフである。
１…電源電圧Ｖdd供給線、２…基準電圧ＶSS供給線、１
０…ゲート電極、２０２０ａ，２０ｂ，２０ｃ…ソース
拡散層、３０，３０ａ，３０ｂ，３０ｃ…ドレイン拡散
層、４０，４０ｃ…ｐ型ウェル、４０ａ，４０ｂ…ｎ型
ウェル、４１，４１ｃ…ｐ+ 領域、４１ａ，４１ｂ…ｎ
+ 領域、５０…ｎ型ウェル、５０ａ…ｐ基板、５０ｂ…
ｐ型ウェル、５０ｃ…ｎ基板、６０…ｐ基板、６０ｂ…
ｎ基板、ＴG …ゲート電極の接続端子、ＴS …クロック
信号の接続端子、ＴOUT …出力端子、ＴCLK …クロック
信号ＣＬＫの入力端子、Ｔ/CLK…クロック信号ＣＬＫの
反転信号／ＣＬＫの入力端子、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4
…ＭＯＳキャパシタ、Ｄ1，Ｄ2 ，Ｄ3 ，Ｄ4 …ダイオ
ード、ＮＴ1 ，ＮＴ2 …ｎＭＯＳトランジスタ、Ｖ dd…
電源電圧、ＶSS…基準電圧
０…ゲート電極、２０２０ａ，２０ｂ，２０ｃ…ソース
拡散層、３０，３０ａ，３０ｂ，３０ｃ…ドレイン拡散
層、４０，４０ｃ…ｐ型ウェル、４０ａ，４０ｂ…ｎ型
ウェル、４１，４１ｃ…ｐ+ 領域、４１ａ，４１ｂ…ｎ
+ 領域、５０…ｎ型ウェル、５０ａ…ｐ基板、５０ｂ…
ｐ型ウェル、５０ｃ…ｎ基板、６０…ｐ基板、６０ｂ…
ｎ基板、ＴG …ゲート電極の接続端子、ＴS …クロック
信号の接続端子、ＴOUT …出力端子、ＴCLK …クロック
信号ＣＬＫの入力端子、Ｔ/CLK…クロック信号ＣＬＫの
反転信号／ＣＬＫの入力端子、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4
…ＭＯＳキャパシタ、Ｄ1，Ｄ2 ，Ｄ3 ，Ｄ4 …ダイオ
ード、ＮＴ1 ，ＮＴ2 …ｎＭＯＳトランジスタ、Ｖ dd…
電源電圧、ＶSS…基準電圧
Claims (2)
- 【請求項１】 クロック信号の入力に応じて昇圧ノード
への電荷の供給を間欠的に行うチャージポンプを有する
昇圧回路であって、 上記チャージポンプが、第１導電型半導体基板内に第２
導電型ウェルが形成され、当該ウェルに二つの第１導電
型拡散層が形成され、上記ウェルと上記二つの拡散層が
上記クロック信号の入力端子に共通に接続され、かつ、
ゲート電極が上記昇圧ノードに接続された金属絶縁膜半
導体キャパシタにより構成されている昇圧回路。 - 【請求項２】 クロック信号の入力に応じて昇圧ノード
への電荷の供給を間欠的に行うチャージポンプを有する
昇圧回路であって、 上記チャージポンプが、第１導電型半導体基板内に第２
導電型半導体領域からなる第１のウェルが形成され、さ
らに当該第１のウェルに第１導電型半導体領域からなる
第２のウェルが形成され、当該第２のウェルに二つの第
２導電型拡散層が形成され、上記第２のウェルと上記二
つの拡散層が上記クロック信号の入力端子に共通に接続
され、かつ、ゲート電極が上記昇圧ノードに接続された
金属絶縁膜半導体キャパシタにより構成されている昇圧
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7495996A JPH09266281A (ja) | 1996-03-28 | 1996-03-28 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7495996A JPH09266281A (ja) | 1996-03-28 | 1996-03-28 | 昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266281A true JPH09266281A (ja) | 1997-10-07 |
Family
ID=13562372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7495996A Pending JPH09266281A (ja) | 1996-03-28 | 1996-03-28 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266281A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121821A (en) * | 1998-03-31 | 2000-09-19 | Nec Corporation | Booster circuit for semiconductor device |
| JP2003060042A (ja) * | 2001-08-09 | 2003-02-28 | Denso Corp | 半導体装置 |
| JP2005354064A (ja) * | 2004-06-08 | 2005-12-22 | Saifun Semiconductors Ltd | 低減された寄生静電容量を備えたｍｏｓキャパシタ |
| JP2008125265A (ja) * | 2006-11-14 | 2008-05-29 | Nec Electronics Corp | チャージポンプ回路 |
| JP2013110428A (ja) * | 2006-12-28 | 2013-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014036489A (ja) * | 2012-08-08 | 2014-02-24 | Fujitsu Ltd | 半導体集積回路及び電源回路 |
| CN109037336A (zh) * | 2018-06-19 | 2018-12-18 | 上海艾为电子技术股份有限公司 | nmos器件及包括nmos器件的芯片 |
-
1996
- 1996-03-28 JP JP7495996A patent/JPH09266281A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6121821A (en) * | 1998-03-31 | 2000-09-19 | Nec Corporation | Booster circuit for semiconductor device |
| JP2003060042A (ja) * | 2001-08-09 | 2003-02-28 | Denso Corp | 半導体装置 |
| JP4730638B2 (ja) * | 2001-08-09 | 2011-07-20 | 株式会社デンソー | 半導体装置 |
| JP2005354064A (ja) * | 2004-06-08 | 2005-12-22 | Saifun Semiconductors Ltd | 低減された寄生静電容量を備えたｍｏｓキャパシタ |
| JP2008125265A (ja) * | 2006-11-14 | 2008-05-29 | Nec Electronics Corp | チャージポンプ回路 |
| US7439795B2 (en) | 2006-11-14 | 2008-10-21 | Nec Electronics Corporation | Charge pump circuit with reduced parasitic capacitance |
| JP2013110428A (ja) * | 2006-12-28 | 2013-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2014036489A (ja) * | 2012-08-08 | 2014-02-24 | Fujitsu Ltd | 半導体集積回路及び電源回路 |
| CN109037336A (zh) * | 2018-06-19 | 2018-12-18 | 上海艾为电子技术股份有限公司 | nmos器件及包括nmos器件的芯片 |
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