JP2003060042A - 半導体装置 - Google Patents
半導体装置Info
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- JP2003060042A JP2003060042A JP2001241731A JP2001241731A JP2003060042A JP 2003060042 A JP2003060042 A JP 2003060042A JP 2001241731 A JP2001241731 A JP 2001241731A JP 2001241731 A JP2001241731 A JP 2001241731A JP 2003060042 A JP2003060042 A JP 2003060042A
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Abstract
(57)【要約】
【課題】 従来と同様な昇圧能力を維持したまま、キャ
パシタの占有面積を略１／２に縮小することのできる半
導体装置を提供する。 【解決手段】 半導体基板１の一主面部に、チャージポ
ンプ回路を構成する要素として、互いに反転位相関係に
あるクロック信号φ、／φを印加する複数のキャパシタ
Ｃ1 、Ｃ2 、Ｃ3 、…、Ｃnを形成するに当たり、これ
らのキャパシタを形成する各電極のうち、位相が同一の
クロック信号を印加する２個の電極４、５を、誘電体層
３、６を介して半導体基板上に順次積層したことを特徴
としている。
パシタの占有面積を略１／２に縮小することのできる半
導体装置を提供する。 【解決手段】 半導体基板１の一主面部に、チャージポ
ンプ回路を構成する要素として、互いに反転位相関係に
あるクロック信号φ、／φを印加する複数のキャパシタ
Ｃ1 、Ｃ2 、Ｃ3 、…、Ｃnを形成するに当たり、これ
らのキャパシタを形成する各電極のうち、位相が同一の
クロック信号を印加する２個の電極４、５を、誘電体層
３、６を介して半導体基板上に順次積層したことを特徴
としている。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモ
リ、ＥＥＰＲＯＭなど、チャージポンプ回路を備える半
導体装置に関する。
リ、ＥＥＰＲＯＭなど、チャージポンプ回路を備える半
導体装置に関する。
【０００２】
【従来の技術】この種のチャージポンプ回路は、図３に
示すように、ゲートをドレインに接続することによりダ
イオードとして機能する、いわゆる、ダイオード接続さ
れたＮＭＯＳトランジスタＴr0、Ｔr1、Ｔr2、…、Ｔrn
が、それぞれのドレインを入力端、ソースを出力端とし
て直列に接続され、これらのトランジスタＴr0、Ｔr1、
Ｔr2、…、Ｔr(n-1)の各ソース、すなわち、出力端にそ
れぞれキャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの一端が接続
されており、このうち、トランジスタＴr0のドレインに
入力電圧Ｖddを印加するとともに、キャパシタＣ1、Ｃ
2、Ｃ3、…、Ｃnの他端に、互いに反転位相関係にある
クロック信号φ、／φ（／φはφの反転信号を示す。図
ではφの上にオーバーラインを付して示す。）を交互に
印加することによって、トランジスタＴrnの出力端から
昇圧された出力電圧Ｖoutを得る構成になっている。
示すように、ゲートをドレインに接続することによりダ
イオードとして機能する、いわゆる、ダイオード接続さ
れたＮＭＯＳトランジスタＴr0、Ｔr1、Ｔr2、…、Ｔrn
が、それぞれのドレインを入力端、ソースを出力端とし
て直列に接続され、これらのトランジスタＴr0、Ｔr1、
Ｔr2、…、Ｔr(n-1)の各ソース、すなわち、出力端にそ
れぞれキャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの一端が接続
されており、このうち、トランジスタＴr0のドレインに
入力電圧Ｖddを印加するとともに、キャパシタＣ1、Ｃ
2、Ｃ3、…、Ｃnの他端に、互いに反転位相関係にある
クロック信号φ、／φ（／φはφの反転信号を示す。図
ではφの上にオーバーラインを付して示す。）を交互に
印加することによって、トランジスタＴrnの出力端から
昇圧された出力電圧Ｖoutを得る構成になっている。
【０００３】このチャージポンプ回路はクロックの半周
期毎に、電荷の転送と充電を繰返しながら１段毎に昇圧
していき、最終的にメモリのデータ書き込みや消去に必
要な高電圧を出力する。より具体的には、入力電圧Ｖdd
により、初段のトランジスタＴr0を介して、コンデンサ
Ｃ1が充電され、クロック信号φで昇圧された電荷がト
ランジスタＴr1を介して次段のキャパシタＣ2に充電さ
れる。キャパシタＣ2の他端のクロック信号が／φから
φに変化したときに再び昇圧が行われ、以下、同様な動
作が繰返されて終段のキャパシタＣnに所定の出力電圧
Ｖoutを発生させる。
期毎に、電荷の転送と充電を繰返しながら１段毎に昇圧
していき、最終的にメモリのデータ書き込みや消去に必
要な高電圧を出力する。より具体的には、入力電圧Ｖdd
により、初段のトランジスタＴr0を介して、コンデンサ
Ｃ1が充電され、クロック信号φで昇圧された電荷がト
ランジスタＴr1を介して次段のキャパシタＣ2に充電さ
れる。キャパシタＣ2の他端のクロック信号が／φから
φに変化したときに再び昇圧が行われ、以下、同様な動
作が繰返されて終段のキャパシタＣnに所定の出力電圧
Ｖoutを発生させる。
【０００４】この昇圧動作を数式を用いて説明すること
とする。いま、クロック信号φ、／φの振幅をＶclk、
トランジスタＴr0〜Ｔrnの各しきい値電圧をＶt0〜Ｖt
n、入力電圧をＶddとし、トランジスタＴr0、Ｔr1、Ｔr
2、…、Ｔrnの各接続点、すなわち、キャパシタＣ1、Ｃ
2、Ｃ3、…、Ｃnの接続点をＭ1、Ｍ2、Ｍ3、…、Ｍnと
すると、クロックφがＬ（Low）レベルのとき、接続点
Ｍ1の電位ＶM1は、 ＶM1＝Ｖdd−Ｖt0 …（１） となる。
とする。いま、クロック信号φ、／φの振幅をＶclk、
トランジスタＴr0〜Ｔrnの各しきい値電圧をＶt0〜Ｖt
n、入力電圧をＶddとし、トランジスタＴr0、Ｔr1、Ｔr
2、…、Ｔrnの各接続点、すなわち、キャパシタＣ1、Ｃ
2、Ｃ3、…、Ｃnの接続点をＭ1、Ｍ2、Ｍ3、…、Ｍnと
すると、クロックφがＬ（Low）レベルのとき、接続点
Ｍ1の電位ＶM1は、 ＶM1＝Ｖdd−Ｖt0 …（１） となる。
【０００５】次に、クロックφがＨ（High）に切り替わ
ると、接続点Ｍ1の電位ＶM1は、 ＶM1＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s）） …（２） に上昇する。同様に、クロックレベルの切り替わりによ
り接続点Ｍ2 の最大電位ＶM2は、 ＶM2＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1…（３） となり、１段当たりの昇圧分ΔＶは、 ΔＶ＝Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1 …（４） となる。
ると、接続点Ｍ1の電位ＶM1は、 ＶM1＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s）） …（２） に上昇する。同様に、クロックレベルの切り替わりによ
り接続点Ｍ2 の最大電位ＶM2は、 ＶM2＝（Ｖdd−Ｖt0）＋Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1…（３） となり、１段当たりの昇圧分ΔＶは、 ΔＶ＝Ｖclk（Ｃ1／（Ｃ1＋Ｃ1s））−Ｖt1 …（４） となる。
【０００６】したがって、最終的な出力電圧Ｖoutは、
【数１】
Ｖout＝（Ｖdd−Ｖt0）＋（Ｎ×Ｖclk（Ｃ1 ／（Ｃ1 ＋Ｃns）））
−Ｖt0−Ｖt1−…−Ｖtn …（５）
となる。ただし、Ｃns（n=1、2、…n）はそれぞれ接続
点Ｍ1、Ｍ2、Ｍ3、…、Ｍnの寄生容量値、Ｎは段数であ
る。
点Ｍ1、Ｍ2、Ｍ3、…、Ｍnの寄生容量値、Ｎは段数であ
る。
【０００７】図４は上述したチャージポンプ回路を備え
る半導体装置の部分断面図であり、半導体基板１に形成
されたウエル２上に、誘電体層３を介して、複数の電極
４、５を所定の面積で並設することによって、位相の等
しいクロック信号φが印加される。例えば、キャパシタ
Ｃ1及びＣ3を形成し、これらの電極４、５が前述した接
続点Ｍ1、Ｍ3に接続される。この場合、ウエル２は電極
４、５に対向してキャパシタＣ1及びＣ3を形成する電極
として作用する。なお、反転関係にある位相信号／φが
印加されるキャパシタＣ2、Ｃ4などを形成する電極は図
示したウエル２とは絶縁された他の領域に形成される。
る半導体装置の部分断面図であり、半導体基板１に形成
されたウエル２上に、誘電体層３を介して、複数の電極
４、５を所定の面積で並設することによって、位相の等
しいクロック信号φが印加される。例えば、キャパシタ
Ｃ1及びＣ3を形成し、これらの電極４、５が前述した接
続点Ｍ1、Ｍ3に接続される。この場合、ウエル２は電極
４、５に対向してキャパシタＣ1及びＣ3を形成する電極
として作用する。なお、反転関係にある位相信号／φが
印加されるキャパシタＣ2、Ｃ4などを形成する電極は図
示したウエル２とは絶縁された他の領域に形成される。
【０００８】
【発明が解決しようとする課題】上述したように、チャ
ージポンプ回路を備える半導体装置にあっては、キャパ
シタＣ1、Ｃ2、Ｃ3、…、Ｃnの容量が小さくて電荷の供
給能力が低い場合には、各昇圧段の昇圧分が少なくな
り、出力電圧Ｖoutも低くなってしまう。そこで、昇圧
段を増やしたり、各昇圧段の昇圧能力を高めるためにキ
ャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの電極面積を広げたり
すると、回路規模が大きくなってしまうという問題があ
った。なお、キャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの各電
極間の誘電体層３の厚さを薄くして容量を増やす方法で
は誘電体層３の耐圧が低くなるという点で問題があっ
た。
ージポンプ回路を備える半導体装置にあっては、キャパ
シタＣ1、Ｃ2、Ｃ3、…、Ｃnの容量が小さくて電荷の供
給能力が低い場合には、各昇圧段の昇圧分が少なくな
り、出力電圧Ｖoutも低くなってしまう。そこで、昇圧
段を増やしたり、各昇圧段の昇圧能力を高めるためにキ
ャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの電極面積を広げたり
すると、回路規模が大きくなってしまうという問題があ
った。なお、キャパシタＣ1、Ｃ2、Ｃ3、…、Ｃnの各電
極間の誘電体層３の厚さを薄くして容量を増やす方法で
は誘電体層３の耐圧が低くなるという点で問題があっ
た。
【０００９】本発明は、上記の問題点を解決するために
なされたもので、従来と同様な昇圧能力を維持したま
ま、キャパシタの占有面積を略１／２に縮小することの
できる半導体装置を提供することを目的とする。
なされたもので、従来と同様な昇圧能力を維持したま
ま、キャパシタの占有面積を略１／２に縮小することの
できる半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
になされた発明である請求項１に記載の半導体装置で
は、半導体基板の一主面部に、チャージポンプ回路を構
成する要素として、互いに反転位相関係にあるクロック
信号を印加する複数のキャパシタを形成するに当たり、
これらのキャパシタを形成する各電極のうち、位相が同
一のクロック信号を印加する２個の電極を、誘電体層を
介して半導体基板上に順次積層することにより、従来装
置では一つのキャパシタしか形成できなかった領域に２
つのキャパシタを形成することが可能になるため、キャ
パシタの占有面積を略１／２に縮小することができる。
また、位相が同一のクロック信号を印加する電極を積層
することにより配線の複雑化を抑えるとともに、誘電体
層の厚さも従来装置と同程度に抑えることができる。
になされた発明である請求項１に記載の半導体装置で
は、半導体基板の一主面部に、チャージポンプ回路を構
成する要素として、互いに反転位相関係にあるクロック
信号を印加する複数のキャパシタを形成するに当たり、
これらのキャパシタを形成する各電極のうち、位相が同
一のクロック信号を印加する２個の電極を、誘電体層を
介して半導体基板上に順次積層することにより、従来装
置では一つのキャパシタしか形成できなかった領域に２
つのキャパシタを形成することが可能になるため、キャ
パシタの占有面積を略１／２に縮小することができる。
また、位相が同一のクロック信号を印加する電極を積層
することにより配線の複雑化を抑えるとともに、誘電体
層の厚さも従来装置と同程度に抑えることができる。
【００１１】次に、請求項２に記載の半導体装置では、
半導体基板を第１の電極とし、この第１の電極上にそれ
ぞれポリシリコンで構成される第２及び第３の電極を積
層し、前記第１の電極及び第２の電極によって第１のキ
ャパシタを形成し、前記第２の電極及び第３の電極によ
って第２のキャパシタを形成することにより、第１及び
第２のキャパシタの容量を直接的に決定することができ
る。
半導体基板を第１の電極とし、この第１の電極上にそれ
ぞれポリシリコンで構成される第２及び第３の電極を積
層し、前記第１の電極及び第２の電極によって第１のキ
ャパシタを形成し、前記第２の電極及び第３の電極によ
って第２のキャパシタを形成することにより、第１及び
第２のキャパシタの容量を直接的に決定することができ
る。
【００１２】次に、請求項３に記載の半導体装置では、
第１導電型の半導体基板の一部の領域を第２導電型の不
純物領域で囲んでトリプルウエル構造とし、一部の領域
を第１の電極とすることにより、第１の電極下における
空乏層の広がりをなくして第１の電極及び第２の電極に
よって形成されるキャパシタの容量を大きくすることが
できる。
第１導電型の半導体基板の一部の領域を第２導電型の不
純物領域で囲んでトリプルウエル構造とし、一部の領域
を第１の電極とすることにより、第１の電極下における
空乏層の広がりをなくして第１の電極及び第２の電極に
よって形成されるキャパシタの容量を大きくすることが
できる。
【００１３】次に、請求項４に記載の半導体装置では、
チャージポンプ回路が直列接続された複数のダイオード
素子と、ダイオード素子の各出力端に一端が接続され、
他端に反転位相関係にあるクロック信号が順次に印加さ
れるキャパシタとで構成されるとき、第１の電極及び第
３の電極をダイオード素子の各出力端に接続し、第２の
電極にクロック信号を印加することにより、請求項２と
同様な効果が得られる。
チャージポンプ回路が直列接続された複数のダイオード
素子と、ダイオード素子の各出力端に一端が接続され、
他端に反転位相関係にあるクロック信号が順次に印加さ
れるキャパシタとで構成されるとき、第１の電極及び第
３の電極をダイオード素子の各出力端に接続し、第２の
電極にクロック信号を印加することにより、請求項２と
同様な効果が得られる。
【００１４】
【発明の実施の形態】以下、本発明を図面に示す好適な
実施の形態に基づいて詳細に説明する。図１は本発明に
係る半導体装置の第１の実施の形態を示す部分断面図で
あり、図３を用いて説明したチャージポンプ回路を構成
する要素のうち、一部のキャパシタＣ1、Ｃ3の構成を示
した断面図である。ここで、半導体基板１の一主面部
に、この半導体基板１とは導電形式の異なるウエル２が
第１の電極として形成されている。このウエル２上に誘
電体層３を介してポリシリコンで構成される第２の電極
４が積層され、さらに、絶縁層６を介してポリシリコン
で構成される第３の電極５が積層されている。ここで、
第１の電極としてのウエル２と第２の電極４とでキャパ
シタＣ3を形成し、第２の電極４と第３の電極５とでキ
ャパシタＣ1を形成している。そして、第１の電極とし
てのウエル２をトランジスタＴr2及びＴr3の相互接続点
Ｍ3（図３参照）に接続し、第２の電極４にクロック信
号φを印加し、第３の電極５をトランジスタＴr0及びＴ
r1の相互接続点Ｍ1に接続する構成になっている。
実施の形態に基づいて詳細に説明する。図１は本発明に
係る半導体装置の第１の実施の形態を示す部分断面図で
あり、図３を用いて説明したチャージポンプ回路を構成
する要素のうち、一部のキャパシタＣ1、Ｃ3の構成を示
した断面図である。ここで、半導体基板１の一主面部
に、この半導体基板１とは導電形式の異なるウエル２が
第１の電極として形成されている。このウエル２上に誘
電体層３を介してポリシリコンで構成される第２の電極
４が積層され、さらに、絶縁層６を介してポリシリコン
で構成される第３の電極５が積層されている。ここで、
第１の電極としてのウエル２と第２の電極４とでキャパ
シタＣ3を形成し、第２の電極４と第３の電極５とでキ
ャパシタＣ1を形成している。そして、第１の電極とし
てのウエル２をトランジスタＴr2及びＴr3の相互接続点
Ｍ3（図３参照）に接続し、第２の電極４にクロック信
号φを印加し、第３の電極５をトランジスタＴr0及びＴ
r1の相互接続点Ｍ1に接続する構成になっている。
【００１５】この図１に示した構成は位相が同一のクロ
ック信号φが印加されるキャパシタＣ1及びＣ3を示した
もので、これらのキャパシタに隣接するキャパシタＣ2
及びＣ3、あるいは、これら以外の２つのキャパシタは
図示を省略した他の領域に同様に形成される。このよう
に、位相が同一のクロック信号が印加されるキャパシタ
を形成する電極を積層する理由を以下に説明する。
ック信号φが印加されるキャパシタＣ1及びＣ3を示した
もので、これらのキャパシタに隣接するキャパシタＣ2
及びＣ3、あるいは、これら以外の２つのキャパシタは
図示を省略した他の領域に同様に形成される。このよう
に、位相が同一のクロック信号が印加されるキャパシタ
を形成する電極を積層する理由を以下に説明する。
【００１６】図３に示したチャージポンプ回路は原理
上、各昇圧段でクロック信号の位相は交互に逆になる。
すなわち、奇数段のキャパシタに印加されるクロック信
号の位相がφであると、偶数段のキャパシタに印加され
るクロック信号の位相は／φであり、奇数段のキャパシ
タに印加されるクロック信号の位相が／φになると、偶
数段のキャパシタに印加されるクロック信号の位相はφ
になる。したがって、同位相のクロック信号が印加され
るキャパシタは略半分ずつ存在することになる。図１に
示した実施形態ではキャパシタＣ1及びＣ3を形成する電
極を積層したが、これと同様にして、キャパシタＣ(2n+
1)及びＣ(2n+3)（n=0、1、2、…）を形成する電極を積
層するとともに、キャパシタＣ(2n+2)及びＣ(2n+4)を形
成する電極を積層することによって、キャパシタの占有
面積を略１／２に縮小することができる。また、位相が
同一のクロック信号を印加する電極を積層することによ
り、配線の複雑化を抑えるとともに、誘電体層の厚さも
従来装置と同程度に抑えることができる。
上、各昇圧段でクロック信号の位相は交互に逆になる。
すなわち、奇数段のキャパシタに印加されるクロック信
号の位相がφであると、偶数段のキャパシタに印加され
るクロック信号の位相は／φであり、奇数段のキャパシ
タに印加されるクロック信号の位相が／φになると、偶
数段のキャパシタに印加されるクロック信号の位相はφ
になる。したがって、同位相のクロック信号が印加され
るキャパシタは略半分ずつ存在することになる。図１に
示した実施形態ではキャパシタＣ1及びＣ3を形成する電
極を積層したが、これと同様にして、キャパシタＣ(2n+
1)及びＣ(2n+3)（n=0、1、2、…）を形成する電極を積
層するとともに、キャパシタＣ(2n+2)及びＣ(2n+4)を形
成する電極を積層することによって、キャパシタの占有
面積を略１／２に縮小することができる。また、位相が
同一のクロック信号を印加する電極を積層することによ
り、配線の複雑化を抑えるとともに、誘電体層の厚さも
従来装置と同程度に抑えることができる。
【００１７】また、上記実施の形態では、第１の電極と
してのウエル２及び第２の電極４によって第１のキャパ
シタを形成し、第２の電極４及び第３の電極５によって
第２のキャパシタを形成することにより、キャパシタＣ
1、Ｃ3の容量を直接的に決定することができる。すなわ
ち、直列接続されたキャパシタの合成容量から決定する
ような繁雑な設計が不要となる。
してのウエル２及び第２の電極４によって第１のキャパ
シタを形成し、第２の電極４及び第３の電極５によって
第２のキャパシタを形成することにより、キャパシタＣ
1、Ｃ3の容量を直接的に決定することができる。すなわ
ち、直列接続されたキャパシタの合成容量から決定する
ような繁雑な設計が不要となる。
【００１８】なお、上記実施の形態ではダイオード素子
としてのトランジスタＴr0〜Ｔrnの接続順で見て、クロ
ック信号位相が同一で互いに隣接するキャパシタを形成
する電極を積層したが、必ずしも隣接するものを積層さ
せなくとも、クロック信号位相が同一であればよい。す
なわち、Ｃ(2n+1)とＣ(2m+3)(m=0、1、2、3、…、ただ
し、ｎ≠m+1)とを積層し、Ｃ(2n+2)とＣ(2m+4)(m=0、
1、2、3、…ただし、ｎ≠m+1）とを積層するようにする
ことによっても、同様な効果が得られる。また、Ｃ(2n+
1)とＣ(2m+3)との上下関係や、Ｃ(2n+2)とＣ(2m+4)との
上下関係も図１に示したものに限らず、逆にしてもよ
い。
としてのトランジスタＴr0〜Ｔrnの接続順で見て、クロ
ック信号位相が同一で互いに隣接するキャパシタを形成
する電極を積層したが、必ずしも隣接するものを積層さ
せなくとも、クロック信号位相が同一であればよい。す
なわち、Ｃ(2n+1)とＣ(2m+3)(m=0、1、2、3、…、ただ
し、ｎ≠m+1)とを積層し、Ｃ(2n+2)とＣ(2m+4)(m=0、
1、2、3、…ただし、ｎ≠m+1）とを積層するようにする
ことによっても、同様な効果が得られる。また、Ｃ(2n+
1)とＣ(2m+3)との上下関係や、Ｃ(2n+2)とＣ(2m+4)との
上下関係も図１に示したものに限らず、逆にしてもよ
い。
【００１９】ただし、高電圧がウエル２側に印加される
とウエル２の半導体基板１に対する接合部、例えば、Ｎ
型のウエル２とＰ型の半導体基板１の接合部の広い範囲
で空乏層が延び、この空乏層が寄生容量となってしまう
ため、ポリシリコンからなる第２の電極４を高電圧側、
すなわち、最終段に近い側の接続点につないだほうがよ
りよいといえる。
とウエル２の半導体基板１に対する接合部、例えば、Ｎ
型のウエル２とＰ型の半導体基板１の接合部の広い範囲
で空乏層が延び、この空乏層が寄生容量となってしまう
ため、ポリシリコンからなる第２の電極４を高電圧側、
すなわち、最終段に近い側の接続点につないだほうがよ
りよいといえる。
【００２０】ところで、上記実施の形態では、ＮＭＯＳ
トランジスタをダイオード接続して出力電圧Ｖoutとし
て正の高電圧を発生するチャージポンプ回路を備える半
導体装置について説明したが、本発明はこれに適用を限
定されるものではなく、例えば、ＰＭＯＳトランジスタ
をダイオード接続して負の高電圧を発生するチャージポ
ンプ回路を備える半導体装置にも適用することができ
る。
トランジスタをダイオード接続して出力電圧Ｖoutとし
て正の高電圧を発生するチャージポンプ回路を備える半
導体装置について説明したが、本発明はこれに適用を限
定されるものではなく、例えば、ＰＭＯＳトランジスタ
をダイオード接続して負の高電圧を発生するチャージポ
ンプ回路を備える半導体装置にも適用することができ
る。
【００２１】また、ＮＭＯＳトランジスタをダイオード
接続して出力電圧Ｖoutとして正の高電圧を発生するチ
ャージポンプ回路に対して、例えば、Ｐ型の半導体基板
１の一主面部にＮ型のウエル２を形成すると第２の電極
４の電圧（クロック信号電圧）と比較してウエル２の電
圧が高いため、第２の電極４の対向部に空乏層が広がる
ため、容量Ｃ3が小さくなる。
接続して出力電圧Ｖoutとして正の高電圧を発生するチ
ャージポンプ回路に対して、例えば、Ｐ型の半導体基板
１の一主面部にＮ型のウエル２を形成すると第２の電極
４の電圧（クロック信号電圧）と比較してウエル２の電
圧が高いため、第２の電極４の対向部に空乏層が広がる
ため、容量Ｃ3が小さくなる。
【００２２】図２はこのことを考慮してなされた第２の
実施の形態を示す主要部の断面図であり、図中、図１と
同一の要素には同一の符号を付してその説明を省略す
る。ここでは、Ｐ型の半導体基板１にＮ型のウエル７を
形成し、さらに、Ｎ型のウエル７にＰ型のウエル２を形
成することによってトリプルウエル構造としたもので、
このとき、Ｎ型のウエルの外周部がＰ型の半導体基板１
とＰ型のウエル２とを電気的に分離する不純物領域とな
る。この構成によれば、第２の電極４に比較してより電
圧の高いＰ型ウエル２における空乏層の広がりがなく、
容量Ｃ3を大きくすることができる。また、高電圧が印
加されるＰ型のウエル２とＮ型ウエル７とが同電圧とな
り、一般に接地状態におかれるＰ型の半導体基板１との
間に逆バイアスが生じてＰ型のウエル２を半導体基板１
から分離する作用もある。
実施の形態を示す主要部の断面図であり、図中、図１と
同一の要素には同一の符号を付してその説明を省略す
る。ここでは、Ｐ型の半導体基板１にＮ型のウエル７を
形成し、さらに、Ｎ型のウエル７にＰ型のウエル２を形
成することによってトリプルウエル構造としたもので、
このとき、Ｎ型のウエルの外周部がＰ型の半導体基板１
とＰ型のウエル２とを電気的に分離する不純物領域とな
る。この構成によれば、第２の電極４に比較してより電
圧の高いＰ型ウエル２における空乏層の広がりがなく、
容量Ｃ3を大きくすることができる。また、高電圧が印
加されるＰ型のウエル２とＮ型ウエル７とが同電圧とな
り、一般に接地状態におかれるＰ型の半導体基板１との
間に逆バイアスが生じてＰ型のウエル２を半導体基板１
から分離する作用もある。
【００２３】なおまた、上記各実施の形態ではダイオー
ド接続したＭＯＳトランジスタを用いてチャージポンプ
回路を構成する半導体装置について説明したが、ダイオ
ードそのものを直列接続してチャージポンプ回路を構成
しても、あるいは、ダイオードと同様な整流機能を持た
せるようにオン、オフ制御するスイッチング素子を直列
接続してチャージポンプ回路を構成しても上述したもの
と同様な効果が得られる。
ド接続したＭＯＳトランジスタを用いてチャージポンプ
回路を構成する半導体装置について説明したが、ダイオ
ードそのものを直列接続してチャージポンプ回路を構成
しても、あるいは、ダイオードと同様な整流機能を持た
せるようにオン、オフ制御するスイッチング素子を直列
接続してチャージポンプ回路を構成しても上述したもの
と同様な効果が得られる。
【図１】本発明に係る半導体装置の第１の実施の形態の
構成を示す部分断面図である。
構成を示す部分断面図である。
【図２】本発明に係る半導体装置の第２の実施の形態の
構成を示す部分断面図である。
構成を示す部分断面図である。
【図３】本発明に係る半導体装置が備えるチャージポン
プ回路の概略構成図である。
プ回路の概略構成図である。
【図４】図３に示すチャージポンプ回路を備える従来の
半導体装置の構成を示す部分断面図である。
半導体装置の構成を示す部分断面図である。
１ 半導体基板
２、７ ウエル
３、６ 誘電体層
４、５ 電極
Claims (4)
- 【請求項１】 半導体基板の一主面部に、チャージポン
プ回路を構成する要素として、互いに反転位相関係にあ
るクロック信号を印加する複数のキャパシタが形成され
る半導体装置において、 前記キャパシタを形成する各電極のうち、位相が同一の
クロック信号を印加する２個の電極を、誘電体層を介し
て前記半導体基板に順次積層したことを特徴とする半導
体装置。 - 【請求項２】 前記半導体基板を第１の電極とし、この
第１の電極上にそれぞれポリシリコンで構成される第２
及び第３の電極を積層し、前記第１の電極及び第２の電
極によって第１のキャパシタを形成し、前記第２の電極
及び第３の電極によって第２のキャパシタを形成したこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 第１導電型の半導体基板の一部の領域を
第２導電型の不純物領域で囲んでトリプルウエル構造と
し、前記一部の領域を前記第１の電極とすることを特徴
とする請求項２に記載の半導体装置。 - 【請求項４】 前記チャージポンプ回路は直列接続され
た複数のダイオード素子と、前記ダイオード素子の各出
力端に一端が接続され、他端に反転位相関係にあるクロ
ック信号が順次に印加される前記キャパシタとで構成さ
れ、前記第１の電極及び第３の電極を前記ダイオード素
子の各出力端に接続し、前記第２の電極にクロック信号
を印加することを特徴とする請求項２又は３に記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241731A JP4730638B2 (ja) | 2001-08-09 | 2001-08-09 | 半導体装置 |
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|---|---|
| JP2003060042A true JP2003060042A (ja) | 2003-02-28 |
| JP4730638B2 JP4730638B2 (ja) | 2011-07-20 |
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| JP (1) | JP4730638B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009515353A (ja) * | 2005-11-08 | 2009-04-09 | エヌエックスピー ビー ヴィ | 極めて高いキャパシタンス値のための集積キャパシタの配置 |
| JP2011087385A (ja) * | 2009-10-14 | 2011-04-28 | Asahi Kasei Electronics Co Ltd | チャージポンプ回路 |
| US7968924B2 (en) | 2007-10-05 | 2011-06-28 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
| US7985996B2 (en) | 2008-08-06 | 2011-07-26 | Renesas Electronics Corporation | Semiconductor device comprising capacitive elements |
| JP2013110428A (ja) * | 2006-12-28 | 2013-06-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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| JPH09266281A (ja) * | 1996-03-28 | 1997-10-07 | Sony Corp | 昇圧回路 |
-
2001
- 2001-08-09 JP JP2001241731A patent/JP4730638B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP4730638B2 (ja) | 2011-07-20 |
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