JP2000150789A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】本発明は、キャパシタの素子面積を大きくしな
くてもキャパシタの大容量化を図ることを最も主要な特
徴とする。 【解決手段】キャパシタは、半導体基板２０の表面領域
に設けられた一対のＮ型半導体領域２７、２８と、半導
体領域２７、２８間のチャネル領域２９上に絶縁膜３０
を介して設けられた電極３１と、電極３１上に絶縁膜３
２を介して設けられた電極３３とを具備し、一対のＮ型
半導体領域２７、２８は共に電極３３と電気的に接続さ
れ、この共通接続ノードがキャパシタの一方電極Ｔ１と
して使用され、電極３１がキャパシタの他方電極Ｔ２と
して使用される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は容量素子が形成さ
れる半導体集積回路に係り、特に集積化に当たって容易
に形成ができかつ大容量化が可能な容量素子の構造に関
する。

【０００２】

【従来の技術】半導体集積回路、例えば不揮発性メモリ
では種々の用途に容量素子（キャパシタ）が使用されて
いる。半導体集積回路に内蔵されるキャパシタの用途と
しては、例えば、電源電圧を昇圧して高電圧を形成する
ためのブートスト用キャパシタ、内部動作を規定するた
めに信号を遅延する信号遅延用キャパシタ、内部で発生
される電圧の安定化を図る電圧安定化用キャパシタ、フ
ィードバック系における位相補償を行う位相補償用キャ
パシタ等がある。

【０００３】図１２及び図１３は、メモリセル等と共に
集積される従来のキャパシタの構造を示している。

【０００４】図１２のものはＭＯＳ型トランジスタの構
造をそのまま利用したものであり、ゲート電極７１とソ
ース、ドレイン領域７２、７３間のチャネル領域とでゲ
ート絶縁膜７４を挟み込むことによってキャパシタを構
成している。

【０００５】ここで、上記ゲート絶縁膜７４は層間絶縁
膜等と比べて極めて膜厚が薄いので、比較的大きな容量
のキャパシタを構成するのに有利である。

【０００６】図１３のものはフローティングゲート電極
とコントロールゲート電極からなる２層ゲート構造を有
している不揮発性メモリセルで用いられる場合であり、
フィールド絶縁膜上８１に設けられ、フローティングゲ
ート電極と同一工程で形成される電極８２と、この電極
８２上に設けられた絶縁膜８３と、この絶縁膜８３上に
設けられ、コントロールゲート電極と同一工程で形成さ
れる電極８４とでキャパシタを構成している。

【０００７】不揮発性メモリセルでは、フローティング
ゲート電極とコントロールゲートゲート電極との間の絶
縁膜として誘電率の高いＯＮＯ膜（酸化膜、窒化膜及び
酸化膜からなる３層構造の絶縁膜）を用いるのが一般的
なので、上記絶縁膜８３としてこのＯＮＯ膜を用いるこ
とにより、比較的大きな容量のキャパシタを構成するこ
とができる。

【０００８】

【発明が解決しようとする課題】ところで、上記キャパ
シタのさらなる大容量化を図るには、ゲート絶縁膜の薄
膜化やＯＮＯ膜の誘電率を高くすることが考えられる
が、それには限界がある。従って、従来ではキャパシタ
自体の素子面積を大きくすることによって大容量化を図
る必要がある。

【０００９】しかしながら、先にも述べたように、半導
体集積回路内においてキャパシタは種々の用途で多く使
用されているので、キャパシタの素子面積を大きくする
と半導体集積回路が大型化するという問題が生じる。

【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、半導体集積回路の大型
化を伴わずにキャパシタの大容量化を図ることができる
半導体集積回路を提供することである。

【００１１】この発明の他の目的は、トランジスタ１個
分の素子領域上にトランジスタとキャパシタとを集積す
ることができる半導体集積回路を提供することである。

【００１２】

【課題を解決するための手段】この発明の半導体集積回
路は、第１導電型の第１半導体領域と、上記第１半導体
領域内にソース、ドレイン領域が設けられ、上記第１半
導体領域上に第１絶縁膜を介してゲート電極が設けられ
たＭＯＳ型トランジスタと、容量素子とを具備し、上記
容量素子は、上記第１半導体領域上を含む半導体基板に
上記第１絶縁膜と同一材料からなる第２絶縁膜を介して
設けられた第１電極と、上記第１電極上に第３絶縁膜を
介して設けられ第２電極とを有し、上記第１電極と第２
電極との間に容量が形成されてなることを特徴とする。

【００１３】この発明の半導体集積回路は、半導体領域
と、上記半導体領域内に互いに離間して設けられたソー
ス、ドレイン領域と、上記ソース、ドレイン領域間の上
記半導体領域上に第１絶縁膜を介して設けられた第１電
極と、上記第１電極上に第２絶縁膜を介して設けられた
第２電極とを具備し、上記第１電極をＭＯＳ型トランジ
スタのゲート電極として使用すると共に上記第１電極と
第２電極との間に容量を構成してなることを特徴とす
る。

【００１４】

【発明の実施の形態】以下、図面を参照してこの発明を
実施例により説明する。

【００１５】図１はこの発明の第１の実施の形態による
キャパシタを不揮発性メモリセルと共に示す断面図であ
る。

【００１６】図示のように、不揮発性メモリセル１０及
びキャパシタ１１は共にＰ型の半導体基板２０に集積さ
れている。すなわち、半導体基板２０の表面領域には、
不揮発性メモリセル１０のソース、ドレイン領域となる
一対のＮ型半導体領域２１、２２が互いに離間して設け
られている。そして、この半導体領域２１、２２間の基
板２０上には、ゲート絶縁膜２３を介して、例えばポリ
シリコン等の導電材料からなるフローティングゲート電
極２４が設けられている。さらに、フローティングゲー
ト電極２４上には、ＯＮＯ膜等からなる絶縁膜２５を介
して、例えばポリシリコン、金属等の導電材料からなる
コントロールゲート電極２６が設けられている。なお、
便宜上、メモリセル１０のソース、ドレイン領域をＳ、
Ｄ、コントロールゲート電極２６をＣＧで示している。

【００１７】他方、半導体基板２０の表面領域には、一
対のＮ型半導体領域２７、２８が互いに離間して設けら
れている。この半導体領域２７、２８間の基板２０の表
面領域にはＮ型の不純物が導入され、チャネル領域２９
が形成されている。そして、このチャネル領域２９上に
は、不揮発性メモリセル１０のゲート絶縁膜２３と同一
工程で形成され、ゲート絶縁膜２３と同一材料からなる
絶縁膜３０を介して、不揮発性メモリセル１０のフロー
ティングゲート電極２４と同一工程で形成され、フロー
ティングゲート電極２４と同一材料からなる電極３１が
設けられている。さらに、上記電極３１上には、不揮発
性メモリセル１０の絶縁膜２５と同一工程で形成され、
絶縁膜２５と同一材料からなる絶縁膜３２を介して、不
揮発性メモリセル１０のコントロールゲート電極２６と
同一工程で形成され、コントロールゲート電極２６と同
一材料からなる電極３３が設けられている。

【００１８】そして、キャパシタ１１の一対のＮ型半導
体領域２７、２８は共に電極３３と電気的に接続され、
この共通接続ノードがキャパシタの一方電極Ｔ１として
使用され、電極３１がキャパシタの他方電極Ｔ２として
使用される。

【００１９】図２（ａ）、（ｂ）は、図１におけるキャ
パシタ１１と不揮発性メモリセル１０のシンボルを示し
ている。

【００２０】このような構成において、キャパシタ１１
では、チャネル領域２９と電極３１との間にＭＯＳキャ
パシタが形成されており、さらに電極３１と電極３３と
の間にキャパシタが形成されている。従って、図１２、
図１３に示した従来のキャパシタと同程度の素子面積を
持つならば、図１中のキャパシタ１１は、図１２、図１
３に示したキャパシタのほぼ２倍の容量値を持つことに
なる。言い換えれば、従来と同程度の容量値ならば、素
子面積は従来に比べて半減する。

【００２１】この結果、半導体集積回路の大型化を伴わ
ずにキャパシタの大容量化を図ることができ、特に多数
のキャパシタを集積する場合等は効果的である。

【００２２】また、キャパシタ１１の絶縁膜３０は不揮
発性メモリセル１０のゲート絶縁膜２３と同一工程で、
電極３１は不揮発性メモリセル１０のフローティングゲ
ート電極２４と同一工程で、絶縁膜３２は不揮発性メモ
リセル１０の絶縁膜２５と同一工程で、電極３３は不揮
発性メモリセル１０のコントロールゲート電極２６と同
一工程でそれぞれ形成されるので、不揮発性メモリセル
の製造プロセスを変更するなく、言い換えれば製造コス
トを増加させるなく、キャパシタ１１を形成することが
できる。

【００２３】さらに、不揮発性メモリセル１０における
２層ゲート構造を形成する場合、ゲート絶縁膜２３、フ
ローティングゲート電極２４用の導電材料、ＯＮＯ膜等
からなる絶縁膜２５及びコントロールゲート電極２６用
の導電材料を堆積した後に、ゲート電極用のマスクを用
いてレジスト膜をパターニングし、このパターニングさ
れたレジスト膜をマスクに用いたＲＩＥ（反応性イオン
エッチング）によりエッチングを行うことにより、フロ
ーティングゲート電極２４、絶縁膜２５及びコントロー
ルゲート電極２６からなる構造を自己整合的に形成する
ことができる。従って、キャパシタ１１側でも同様にし
て、電極３１の一部（上部に電極３３が存在している部
分）と電極３３とは自己整合的に形成される。

【００２４】図３はこの発明に係る第２の実施の形態に
よるキャパシタを示す断面図である。この実施の形態で
は、Ｐ型の半導体基板２０の表面領域にＮ型のウエル領
域３４を形成し、先の一対のＮ型半導体領域２７、２８
をこのウエル領域３４内に形成するようにしたものであ
る。従って、この実施の形態では、Ｎ型の不純物を導入
して形成されるチャネル領域２９は不要となる。

【００２５】この実施の形態の場合にも、第１の実施の
形態と同様の理由により、半導体集積回路の大型化を伴
わずにキャパシタの大容量化を図ることができる。

【００２６】図４はこの発明に係る第３の実施の形態に
よるキャパシタを示す断面図である。この実施の形態で
は、図１に示す第１の実施の形態によるキャパシタ１１
の一対のＮ型半導体領域２７、２８を電極３３には接続
せずに、この一対のＮ型半導体領域２７、２８からソー
ス、ドレイン電極Ｓ、Ｄを引き出し、電極３１からはＭ
ＯＳ型トランジスタのゲート電極Ｇを引き出すようにし
たものである。

【００２７】図４に示すような素子のシンボルを図５に
示す。図示のように、この素子はゲート電極Ｇを有する
ＭＯＳ型トランジスタＱと、このトランジスタＱのゲー
ト電極に一端（図３中の電極Ｔ２）が接続されたキャパ
シタＣとから構成されている。

【００２８】この素子では、ＭＯＳ型トランジスタＱの
ゲート電極に電圧を印加してＭＯＳ型トランジスタＱを
導通制御するような場合に、キャパシタＣによってゲー
ト電圧を安定化させることができる。しかも、この素子
ではＭＯＳ型トランジスタ１個分の素子領域上に、ＭＯ
Ｓ型トランジスタとキャパシタとを集積することがで
き、先にも述べたように不揮発性メモリセルの製造プロ
セスを変更するなくこれを形成することができる。

【００２９】図６は、図４の素子を用いた上記第３の実
施の形態の応用例による電圧降下回路の構成を示してい
る。ＭＯＳ型トランジスタＱのソース、ドレイン電極
Ｓ、Ｄの一方には降圧すべき外部電源電圧が供給され、
ソース、ドレイン電極Ｓ、Ｄの他方から降圧された内部
電源電圧が出力される。そして、ＭＯＳ型トランジスタ
Ｑのゲート電極Ｇには、基準電圧Ｖｒｅｆが供給され
る。キャパシタＣの電極Ｔ１には所定の電位、例えば接
地電位が供給される。

【００３０】内部電源電圧を安定に出力させるには、ト
ランジスタＱの寸法、特にチャネル幅を大きくして十分
に大きな電流が流れるようにする必要がある。このよう
なチャネル幅の大きなトランジスタを動作させるには、
ゲート電圧を十分に安定させる必要がある。このゲート
電圧の安定化には、チップ面積に影響を与える程の大き
なキャパシタが必要である。

【００３１】図４の素子によれぱ、トランジスタＱのゲ
ート電極に接続されたキャパシタＣをこのゲート電圧安
定化用のキャパシタもしくはその一部として使用するこ
とができるので、チップ面積の増加を抑制することがで
きる。

【００３２】次に、上記第１及び第２の実施の形態によ
るキャパシタを用いたこの発明の種々の応用例について
説明する。

【００３３】図７は、半導体集積回路において入力信号
を遅延する遅延回路の例である。この遅延回路は直列接
続された２個のインバータ４１、４２と、インバータ４
１の出力ノードと接地電位の供給ノードとの間に接続さ
れた信号遅延用キャパシタ４３とから構成されている。

【００３４】図８は、半導体集積回路において電源電圧
を昇圧して高電圧を形成する電圧昇圧回路の例である。
この電圧昇圧回路は電源電圧Ｖｃｃの供給ノードと電圧
出力ノードとの間に直列接続され、ドレイン・ゲート間
が短絡された複数個のＭＯＳ型トランジスタ４３と、各
トランジスタ４３の直列接続ノードに一端が接続された
ブートスト用キャパシタ４４と、各キャパシタ４４の他
端にクロックパルスΦもしくは／Φを与えるインバータ
４５とから構成されている。

【００３５】図９は、半導体集積回路において基準電圧
に応じた電圧を設定して出力する電圧出力回路の例であ
る。この電圧出力回路は、電源電圧Ｖｃｃの供給ノード
と電圧出力ノードとの間に接続されたＭＯＳ型トランジ
スタ（Ｐチャネル型）４６と、電圧出力ノードと接地電
位の供給ノードとの間に直列接続された電圧分割用の２
個の抵抗４７、４８と、この抵抗４７、４８によって分
割された電圧と基準電圧Ｖｒｅｆとの差に応じた電圧を
発生して上記トランジスタ４６のゲートに供給する差動
増幅器４９と、上記トランジスタ４６のゲートと電圧出
力ノードとの間に接続された位相補償用キャパシタ５０
とから構成されている。

【００３６】図１０は、半導体集積回路における電圧変
換回路の例である。この電圧変換回路は、所定の電位振
幅（Ｖｃｃ）を持つ入力パルスＩＮの高レベル側電位を
高電圧Ｖｐｐのレベルに変換して、パルスＯＵＴを出力
するものであり、クロックパルスΦが与えられるブート
スト用キャパシタ５１と、３個のＭＯＳ型トランジスタ
５２、５３、５４とから構成されている。なお、図１１
に入力パルスＩＮと出力パルスＯＵＴの波形を示してい
る。

【００３７】このように、半導体集積回路内には種々の
キャパシタが内蔵されるので、個々のキャパシタの占有
面積を小さくすることはチップ全体の面積縮小を効果的
に図ることができる。

【００３８】なお、この発明は上記実施の形態に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。例えば、図１の実施の形態では、基板として
Ｐ型の基板を用い、不揮発性メモリセルとしてＮチャネ
ルのものを形成する場合について説明したが、これはＮ
型の基板を用いてＰチャネルの不揮発性メモリセルを形
成するように変更してもよい。この場合には当然のこと
ながら、キャパシタ１１の一対の半導体領域２７、２８
もＮ型の半導体領域となる。

【００３９】

【発明の効果】以上説明したようにこの発明によれば、
半導体集積回路の大型化を伴わずにキャパシタの大容量
化を図ることができる。

【００４０】また、この発明によれば、トランジスタ１
個分の素子領域上にトランジスタとキャパシタとを集積
することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態によるキャパシタ
を不揮発性メモリセルと共に示す断面図。

【図２】図１におけるキャパシタと不揮発性メモリセル
のシンボルを示す図。

【図３】この発明に係る第２の実施の形態によるキャパ
シタを示す断面図。

【図４】この発明に係る第３の実施の形態によるキャパ
シタを示す断面図。

【図５】図４に示す素子のシンボルを示す図。

【図６】図４の素子を用いた第３の実施の形態の応用例
による電圧降下回路の構成を示す回路図。

【図７】半導体集積回路において入力信号を遅延する遅
延回路の回路図。

【図８】半導体集積回路において電源電圧を昇圧して高
電圧を形成する電圧昇圧回路の回路図。

【図９】半導体集積回路において基準電圧に応じた電圧
を設定して出力する電圧出力回路の回路図。

【図１０】半導体集積回路における電圧変換回路の回路
図。

【図１１】図１０の回路における入力パルスと出力パル
スの波形を示す波形図。

【図１２】メモリセル等と共に集積される従来のキャパ
シタの構造を示す回路図。

【図１３】従来の他のキャパシタの構造を示す回路図。

【符号の説明】

１０…不揮発性メモリセル、 １１…キャパシタ、 ２０…半導体基板、 ２１、２２…Ｎ型半導体領域、 ２３…ゲート絶縁膜、 ２４…フローティングゲート電極、 ２５…絶縁膜、 ２６…ゲート電極、 ２７、２８…Ｎ型半導体領域、 ２９…チャネル領域、 ３０、３２…絶縁膜、 ３１、３３…電極、 ３４…Ｎ型のウエル領域。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC05 AC09 AC15 AZ10 BB04 BB05 BB08 BG03 BG05 CD09 DF01 DF05 EZ18 EZ20 5F048 AA01 AB08 AB10 AC10 BA01 BB12

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１導電型の第１半導体領域と、 上記第１半導体領域内にソース、ドレイン領域が設けら
   れ、上記第１半導体領域上に第１絶縁膜を介してゲート
   電極が設けられたＭＯＳ型トランジスタと、 容量素子とを具備し、 上記容量素子は、 上記第１半導体領域上を含む半導体基板に上記第１絶縁
   膜と同一材料からなる第２絶縁膜を介して設けられた第
   １電極と、 上記第１電極上に第３絶縁膜を介して設けられ第２電極
   とを有し、 上記第１電極と第２電極との間に容量が形成されてなる
   ことを特徴とする半導体集積回路。
2. 【請求項２】 前記第２電極と第１電極の一部が自己整
   合的に形成されていることを特徴とする請求項１に記載
   の半導体集積回路。
3. 【請求項３】 前記ＭＯＳ型トランジスタがフローティ
   ングゲート電極とコントロールゲート電極からなる２層
   ゲート構造を有していることを特徴とする請求項１に記
   載の半導体集積回路。
4. 【請求項４】 前記２層ゲート構造を有しているＭＯＳ
   型トランジスタが不揮発性メモリセルであることを特徴
   とする請求項３に記載の半導体集積回路。
5. 【請求項５】 前記容量素子の第１電極が前記ＭＯＳ型
   トランジスタのフローティングゲート電極と同一材料で
   構成され、前記第２電極が前記ＭＯＳ型トランジスタの
   コントロール電極と同一材料で構成されていることを特
   徴とする請求項３に記載の半導体集積回路。
6. 【請求項６】 前記容量素子の第２電極が前記第１電極
   直下の半導体領域と電気的に接続されていることを特徴
   とする請求項１に記載の半導体集積回路。
7. 【請求項７】 半導体領域と、 上記半導体領域内に互いに離間して設けられたソース、
   ドレイン領域と、 上記ソース、ドレイン領域間の上記半導体領域上に第１
   絶縁膜を介して設けられた第１電極と、 上記第１電極上に第２絶縁膜を介して設けられた第２電
   極とを具備し、 上記第１電極をＭＯＳ型トランジスタのゲート電極とし
   て使用すると共に上記第１電極と第２電極との間に容量
   を構成してなることを特徴とする半導体集積回路。