JPH04350966A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04350966A JPH04350966A JP3123936A JP12393691A JPH04350966A JP H04350966 A JPH04350966 A JP H04350966A JP 3123936 A JP3123936 A JP 3123936A JP 12393691 A JP12393691 A JP 12393691A JP H04350966 A JPH04350966 A JP H04350966A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ構成のダイナ
ミック型半導体記憶装置（ＤＲＡＭ）等の半導体集積回
路装置に関する。
ミック型半導体記憶装置（ＤＲＡＭ）等の半導体集積回
路装置に関する。
【０００２】
【従来の技術】ＣＭＯＳ集積回路は、第１導電型半導体
基板に第２導電型ウェルが形成されたウェハを用いて、
ＮＭＯＳトランジスタとＰＭＯＳトランジスタが作り分
けられる。ＣＭＯＳ集積回路の一つにＤＲＡＭがある。 従来のＣＭＯＳ−ＤＲＡＭは、多くの場合ｐ型シリコン
基板を用いて構成されていた。これは、ｐ型シリコン基
板がｎ型シリコン基板に比べて安価であり、ＤＲＡＭの
製造コストが低くて済むためである。
基板に第２導電型ウェルが形成されたウェハを用いて、
ＮＭＯＳトランジスタとＰＭＯＳトランジスタが作り分
けられる。ＣＭＯＳ集積回路の一つにＤＲＡＭがある。 従来のＣＭＯＳ−ＤＲＡＭは、多くの場合ｐ型シリコン
基板を用いて構成されていた。これは、ｐ型シリコン基
板がｎ型シリコン基板に比べて安価であり、ＤＲＡＭの
製造コストが低くて済むためである。
【０００３】ｐ型基板を用いてＮＭＯＳのＤＲＡＭセル
を構成した場合、一般にｐ型基板には負の基板バイアス
ＶＢＢ（通常−２Ｖ程度）が印加される。これは、不純
物拡散層容量を小さくすることによるビット線容量の低
減と、セル・トランジスタのカットオフ特性の改善のた
めである。この様に基板バイアスが与えられるために、
ＮＭＯＳトランジスタはそのしきい値電圧が基板バイア
スＶＢＢが与えられた時に適性値になるように設計され
る。
を構成した場合、一般にｐ型基板には負の基板バイアス
ＶＢＢ（通常−２Ｖ程度）が印加される。これは、不純
物拡散層容量を小さくすることによるビット線容量の低
減と、セル・トランジスタのカットオフ特性の改善のた
めである。この様に基板バイアスが与えられるために、
ＮＭＯＳトランジスタはそのしきい値電圧が基板バイア
スＶＢＢが与えられた時に適性値になるように設計され
る。
【０００４】そうすると、電源投入直後の基板バイアス
がまだ０Ｖの状態では、ＮＭＯＳトランジスタのしきい
値電圧は低く、このため周辺回路に大きな貫通電流が流
れて回路の初期化ができない、といった事態も生じる。 この問題は、ＭＯＳトランジスタが微細化するほど顕著
になる。微細化した場合、短チャネル効果を抑制するた
めにＮＭＯＳトランジスタ領域の基板濃度を上げなけれ
ばならず、基板バイアス効果がより大きくなるからであ
る。
がまだ０Ｖの状態では、ＮＭＯＳトランジスタのしきい
値電圧は低く、このため周辺回路に大きな貫通電流が流
れて回路の初期化ができない、といった事態も生じる。 この問題は、ＭＯＳトランジスタが微細化するほど顕著
になる。微細化した場合、短チャネル効果を抑制するた
めにＮＭＯＳトランジスタ領域の基板濃度を上げなけれ
ばならず、基板バイアス効果がより大きくなるからであ
る。
【０００５】これに対して最近は、ｎ型シリコン基板を
用いてＣＭＯＳ−ＤＲＡＭを構成することが行われるよ
うになってきた。ｎ型シリコン基板を用いることによっ
て、次のような利点が得られる。
用いてＣＭＯＳ−ＤＲＡＭを構成することが行われるよ
うになってきた。ｎ型シリコン基板を用いることによっ
て、次のような利点が得られる。
【０００６】第１に、ＤＲＡＭセルのデータの保持特性
が向上する。ｎ型シリコン基板に形成されたｐ型ウェル
にＤＲＡＭセルアレイを形成すると、ＤＲＡＭセルがｎ
型基板−ｐ型ウェル間のｐｎ接合で保護されるためであ
る。具体的には、α線照射によって生じる電子の一部が
ＤＲＡＭセルではなくｎ型基板側に引かれるため、ソフ
トエラー耐性が向上する。また入力ピンのアンダーシュ
ートや周辺回路のｎチャネルＭＯＳトランジスタから発
生される少数キャリア（電子）が原因となって生じるセ
ル・データの破壊もなくなる。
が向上する。ｎ型シリコン基板に形成されたｐ型ウェル
にＤＲＡＭセルアレイを形成すると、ＤＲＡＭセルがｎ
型基板−ｐ型ウェル間のｐｎ接合で保護されるためであ
る。具体的には、α線照射によって生じる電子の一部が
ＤＲＡＭセルではなくｎ型基板側に引かれるため、ソフ
トエラー耐性が向上する。また入力ピンのアンダーシュ
ートや周辺回路のｎチャネルＭＯＳトランジスタから発
生される少数キャリア（電子）が原因となって生じるセ
ル・データの破壊もなくなる。
【０００７】第２に、ＤＲＡＭセルアレイを含むコア回
路部と周辺回路部のｐ型ウェルを別々の形成し、これら
に別々のバイアス電圧を与えることができる。たとえば
、ＤＲＡＭセルアレイ領域のｐ型ウェルには負電圧ＶＢ
Ｂを与え、周辺回路部のｐ型ウェルは接地電位とするこ
とができる。したがってＤＲＡＭセルアレイのＮＭＯＳ
トランジスタと周辺回路部のＮＭＯＳトランジスタのし
きい値を、それぞれのｐ型ウェルのバイアス電圧に応じ
て最適設計すれば、上述のように電源投入時に周辺回路
部で大きな貫通電流が流れるという事態を防止すること
ができる。
路部と周辺回路部のｐ型ウェルを別々の形成し、これら
に別々のバイアス電圧を与えることができる。たとえば
、ＤＲＡＭセルアレイ領域のｐ型ウェルには負電圧ＶＢ
Ｂを与え、周辺回路部のｐ型ウェルは接地電位とするこ
とができる。したがってＤＲＡＭセルアレイのＮＭＯＳ
トランジスタと周辺回路部のＮＭＯＳトランジスタのし
きい値を、それぞれのｐ型ウェルのバイアス電圧に応じ
て最適設計すれば、上述のように電源投入時に周辺回路
部で大きな貫通電流が流れるという事態を防止すること
ができる。
【０００８】しかしながら、この様にｎ型シリコン基板
を用いてＤＲＡＭを構成した場合、コア回路部のｐ型ウ
ェルが、電源投入時に基板との容量結合によって過渡的
に電圧上昇する。このｐ型ウェルの過渡的な電圧上昇は
、ＤＲＡＭ特性上不都合をもたらす。その一つは、ＤＲ
ＡＭセルアレイが形成されたｐ型ウェルに接地されたｎ
型拡散層がある場合に、寄生バイポーラトランジスタの
影響で大きな貫通電流が流れることである。もう一つは
、ｐ型ウェルに接地されたｎ型拡散層がない場合に、電
源投入からＤＲＡＭが正常動作できる状態になるまでに
長い時間がかかるという問題である。これらの問題を、
図面を参照しながら以下に具体的に説明する。
を用いてＤＲＡＭを構成した場合、コア回路部のｐ型ウ
ェルが、電源投入時に基板との容量結合によって過渡的
に電圧上昇する。このｐ型ウェルの過渡的な電圧上昇は
、ＤＲＡＭ特性上不都合をもたらす。その一つは、ＤＲ
ＡＭセルアレイが形成されたｐ型ウェルに接地されたｎ
型拡散層がある場合に、寄生バイポーラトランジスタの
影響で大きな貫通電流が流れることである。もう一つは
、ｐ型ウェルに接地されたｎ型拡散層がない場合に、電
源投入からＤＲＡＭが正常動作できる状態になるまでに
長い時間がかかるという問題である。これらの問題を、
図面を参照しながら以下に具体的に説明する。
【０００９】図１３は、ｎ型シリコン基板１を用いたＤ
ＲＡＭチップの要部断面構造を示している。ｎ型シリコ
ン基板１のセルアレイ領域にはｐ型ウェル２が形成され
、このｐ型ウェル内にＮＭＯＳトランジスタＱＭ とキ
ャパシタＣＭ からなるメモリセルが配列形成される。 ＮＭＯＳトランジスタＱＭ のソース，ドレインである
ｎ型拡散層３，４は、それぞれストレージ・ノードとな
りまたビット線に接続される。ストレージ・ノードであ
るｎ型拡散層３の近くにトレンチが形成されて、これに
プレート電極５が埋め込まれて、キャパシタＣＭ が構
成されている。このＤＲＡＭセルアレイが形成されるｐ
型ウェル１内には、通常非選択ワード線を接地するため
のＮＭＯＳトランジスタＱ１ が形成される。
ＲＡＭチップの要部断面構造を示している。ｎ型シリコ
ン基板１のセルアレイ領域にはｐ型ウェル２が形成され
、このｐ型ウェル内にＮＭＯＳトランジスタＱＭ とキ
ャパシタＣＭ からなるメモリセルが配列形成される。 ＮＭＯＳトランジスタＱＭ のソース，ドレインである
ｎ型拡散層３，４は、それぞれストレージ・ノードとな
りまたビット線に接続される。ストレージ・ノードであ
るｎ型拡散層３の近くにトレンチが形成されて、これに
プレート電極５が埋め込まれて、キャパシタＣＭ が構
成されている。このＤＲＡＭセルアレイが形成されるｐ
型ウェル１内には、通常非選択ワード線を接地するため
のＮＭＯＳトランジスタＱ１ が形成される。
【００１０】周辺回路領域には別にｐ型ウェル６とｎ型
ウェル７が形成され、それぞれにＮＭＯＳ回路，ＰＭＯ
Ｓ回路が構成される。図では、ｐ型ウェル６に一つのＮ
ＭＯＳトランジスタＱ３ を示し、ｎ型ウェル７に一つ
のＰＭＯＳトランジスタＱ２ を示している。
ウェル７が形成され、それぞれにＮＭＯＳ回路，ＰＭＯ
Ｓ回路が構成される。図では、ｐ型ウェル６に一つのＮ
ＭＯＳトランジスタＱ３ を示し、ｎ型ウェル７に一つ
のＰＭＯＳトランジスタＱ２ を示している。
【００１１】通常の動作時、ＤＲＡＭセルアレイ領域の
ｐ型ウェル２には、ＶＢＢ電圧発生回路１１から負のバ
イアス電圧ＶＢＢが与えられる。ＤＲＡＭセルのプレー
ト電極には、プレート電圧発生回路１２からバイアス電
圧ＶＰＬが与えられ、ビット線にはプリチャージ時にビ
ット線電圧発生回路１３からバイアス電圧ＶＢＬが与え
られるようになっている。周辺回路部のｐ型ウェル３は
接地され、ｎ型ウェル４は電源Ｖｃｃに接続される。
ｐ型ウェル２には、ＶＢＢ電圧発生回路１１から負のバ
イアス電圧ＶＢＢが与えられる。ＤＲＡＭセルのプレー
ト電極には、プレート電圧発生回路１２からバイアス電
圧ＶＰＬが与えられ、ビット線にはプリチャージ時にビ
ット線電圧発生回路１３からバイアス電圧ＶＢＬが与え
られるようになっている。周辺回路部のｐ型ウェル３は
接地され、ｎ型ウェル４は電源Ｖｃｃに接続される。
【００１２】この様な構成において、非選択ワード線接
地用のＮＭＯＳトランジスタＱ１ の接地電位に接続さ
れるｎ型拡散層８とｐ型ウェル２およびｎ型基板１間に
は寄生ｎｐｎトランジスタＴが形成される。電源Ｖｃｃ
を投入した直後の状態を考えると、コア回路部のｐ型ウ
ェル２は、ＶＢＢ電圧発生回路１１が正常に動作し始め
るまでの間フローティング状態にある。そのため、基板
１とｐ型ウェル２間のｐｎ接合の容量結合によってｐ型
ウェル２の電圧は押し上げられ、正電圧になる。これに
よって、寄生トランジスタＴがオンすると、Ｖｃｃ−Ｖ
ｓｓ間に大きな貫通電流が流れる。
地用のＮＭＯＳトランジスタＱ１ の接地電位に接続さ
れるｎ型拡散層８とｐ型ウェル２およびｎ型基板１間に
は寄生ｎｐｎトランジスタＴが形成される。電源Ｖｃｃ
を投入した直後の状態を考えると、コア回路部のｐ型ウ
ェル２は、ＶＢＢ電圧発生回路１１が正常に動作し始め
るまでの間フローティング状態にある。そのため、基板
１とｐ型ウェル２間のｐｎ接合の容量結合によってｐ型
ウェル２の電圧は押し上げられ、正電圧になる。これに
よって、寄生トランジスタＴがオンすると、Ｖｃｃ−Ｖ
ｓｓ間に大きな貫通電流が流れる。
【００１３】非選択ワード線の接地用のＮＭＯＳトラン
ジスタＱ１ のように、接地されるｎ型拡散層がなけれ
ば、上述の寄生バイポーラトランジスタはなくなる。し
かしこの場合にも、ｐ型ウェル２の電圧上昇は問題にな
る。接地されるｎ型拡散層があれば、大きな面積のｐ型
ウェルに対してそのｎ型拡散層が小さいとしても、ｐｎ
接合電流が流れてある程度ｐ型ウェルの電圧はクランプ
される。接地されるｎ型拡散層がない場合にはこの様な
電流経路がなくなる。そうすると、ＶＢＢ電圧発生回路
が動作を開始してから、ｐ型ウェル２が設計値の負バイ
アス電圧ＶＢＢに達するまでに、長い時間がかかってし
まう。
ジスタＱ１ のように、接地されるｎ型拡散層がなけれ
ば、上述の寄生バイポーラトランジスタはなくなる。し
かしこの場合にも、ｐ型ウェル２の電圧上昇は問題にな
る。接地されるｎ型拡散層があれば、大きな面積のｐ型
ウェルに対してそのｎ型拡散層が小さいとしても、ｐｎ
接合電流が流れてある程度ｐ型ウェルの電圧はクランプ
される。接地されるｎ型拡散層がない場合にはこの様な
電流経路がなくなる。そうすると、ＶＢＢ電圧発生回路
が動作を開始してから、ｐ型ウェル２が設計値の負バイ
アス電圧ＶＢＢに達するまでに、長い時間がかかってし
まう。
【００１４】
【発明が解決しようとする課題】以上のように、ｎ型基
板を用いたＣＭＯＳ−ＤＲＡＭにおいて、ＤＲＡＭセル
アレイが形成されたｐ型ウェルにバイアス電圧発生回路
が接続され、電源投入直後実質的にこのｐ型ウェルがフ
ローティング状態にあると、過渡的にｐ型ウェル電圧が
大きく上昇するという問題があった。具体的には、寄生
バイポーラトランジスタの動作による貫通電流の増大、
または寄生バイポーラトランジスタがオンしない場合で
も正常動作ができるまでの遅延時間の増大として現れる
。この問題は、ＤＲＡＭに特有のものではなく、他のＣ
ＭＯＳ回路等、同様のウェル構造を持つ集積回路にもあ
る。
板を用いたＣＭＯＳ−ＤＲＡＭにおいて、ＤＲＡＭセル
アレイが形成されたｐ型ウェルにバイアス電圧発生回路
が接続され、電源投入直後実質的にこのｐ型ウェルがフ
ローティング状態にあると、過渡的にｐ型ウェル電圧が
大きく上昇するという問題があった。具体的には、寄生
バイポーラトランジスタの動作による貫通電流の増大、
または寄生バイポーラトランジスタがオンしない場合で
も正常動作ができるまでの遅延時間の増大として現れる
。この問題は、ＤＲＡＭに特有のものではなく、他のＣ
ＭＯＳ回路等、同様のウェル構造を持つ集積回路にもあ
る。
【００１５】本発明は、トランジスタ回路が形成された
ウェルの電源投入時の過渡的な電圧上昇を抑制して、上
述のような問題を解決した半導体集積回路装置を提供す
ることを目的とする。 ［発明の構成］
ウェルの電源投入時の過渡的な電圧上昇を抑制して、上
述のような問題を解決した半導体集積回路装置を提供す
ることを目的とする。 ［発明の構成］
【００１６】
【課題を解決するための手段】本発明は、半導体基板に
形成された周囲が第１導電型層により囲まれた第２導電
型ウェル内に、第２導電型ウェルとの間で大きな容量結
合をする電極を持つトランジスタ回路が形成され、前記
第２導電型ウェルが外部電源投入直後は実質的にフロー
ティングであって、電源投入から所定時間遅れてウェル
電圧発生回路により所定の直流電圧が与えられる半導体
集積回路装置において、外部電源投入時に前記トランジ
スタ回路の前記電極を一定期間強制的に接地電位に設定
する手段を有することを特徴とする。
形成された周囲が第１導電型層により囲まれた第２導電
型ウェル内に、第２導電型ウェルとの間で大きな容量結
合をする電極を持つトランジスタ回路が形成され、前記
第２導電型ウェルが外部電源投入直後は実質的にフロー
ティングであって、電源投入から所定時間遅れてウェル
電圧発生回路により所定の直流電圧が与えられる半導体
集積回路装置において、外部電源投入時に前記トランジ
スタ回路の前記電極を一定期間強制的に接地電位に設定
する手段を有することを特徴とする。
【００１７】本発明はまた、半導体基板に形成された周
囲が第１導電型層により囲まれた状態の第２導電型ウェ
ル内にトランジスタ回路が形成され、前記第２導電型ウ
ェルが外部電源投入直後は実質的にフローティングであ
って、電源投入から所定時間遅れてウェル電圧発生回路
により所定の直流電圧が与えられる半導体集積回路装置
において、前記基板に前記第２導電型ウェルのウェル電
圧の上限値を定めるクランプ手段が設けられていること
を特徴とする。
囲が第１導電型層により囲まれた状態の第２導電型ウェ
ル内にトランジスタ回路が形成され、前記第２導電型ウ
ェルが外部電源投入直後は実質的にフローティングであ
って、電源投入から所定時間遅れてウェル電圧発生回路
により所定の直流電圧が与えられる半導体集積回路装置
において、前記基板に前記第２導電型ウェルのウェル電
圧の上限値を定めるクランプ手段が設けられていること
を特徴とする。
【００１８】
【作用】本発明によれば、トランジスタ回路が形成され
た第２導電型ウェルの電源投入時の過渡的な電圧上昇が
抑えられる。したがって、この第２導電型ウェルと第１
導電型基板の間に寄生バイポーラトランジスタが構成さ
れている場合にも、寄生バイポーラトランジスタがオン
することはなく、トランジスタ回路領域で貫通電流が流
れることはなくなる。また寄生バイポーラトランジスタ
がない場合にも、第２導電型ウェルのバイアス電圧が所
定の設計値に達するまでの遅延時間が小さくなる。
た第２導電型ウェルの電源投入時の過渡的な電圧上昇が
抑えられる。したがって、この第２導電型ウェルと第１
導電型基板の間に寄生バイポーラトランジスタが構成さ
れている場合にも、寄生バイポーラトランジスタがオン
することはなく、トランジスタ回路領域で貫通電流が流
れることはなくなる。また寄生バイポーラトランジスタ
がない場合にも、第２導電型ウェルのバイアス電圧が所
定の設計値に達するまでの遅延時間が小さくなる。
【００１９】
【実施例】以下、図面を参照しながら本発明をＣＭＯＳ
−ＤＲＡＭに適用した実施例を説明する。
−ＤＲＡＭに適用した実施例を説明する。
【００２０】図１は、本発明の一実施例に係るＣＭＯＳ
−ＤＲＡＭの要部断面構造である。従来の図１３と対応
する部分には図１３と同一符号を付している。この実施
例においては、ＤＲＡＭセルのプレート電極５を選択的
に接地するためのＮＭＯＳトランジスタＱ４ およびビ
ット線を選択的に接地するためのＮＭＯＳトランジスタ
Ｑ５ を含む選択接地回路１４が設けられている。選択
接地回路１４は、電源の立ち上がりを検出して動作する
制御回路１５により制御される。
−ＤＲＡＭの要部断面構造である。従来の図１３と対応
する部分には図１３と同一符号を付している。この実施
例においては、ＤＲＡＭセルのプレート電極５を選択的
に接地するためのＮＭＯＳトランジスタＱ４ およびビ
ット線を選択的に接地するためのＮＭＯＳトランジスタ
Ｑ５ を含む選択接地回路１４が設けられている。選択
接地回路１４は、電源の立ち上がりを検出して動作する
制御回路１５により制御される。
【００２１】制御回路１５はたとえば、図に示すように
電源の立上がり検知回路１７と、参照電圧ＶＲ とＶＢ
Ｂ電圧発生回路１１の出力電圧ＶＢＢを比較する比較回
路１８、およびこれらの出力によりセット，リセットさ
れるフリップフロップ１９により構成される。
電源の立上がり検知回路１７と、参照電圧ＶＲ とＶＢ
Ｂ電圧発生回路１１の出力電圧ＶＢＢを比較する比較回
路１８、およびこれらの出力によりセット，リセットさ
れるフリップフロップ１９により構成される。
【００２２】選択接地回路１４および制御回路１５，Ｖ
ＢＢ電圧発生回路１１，プレート電圧発生回路１２，ビ
ット線電圧発生回路１３は、実際にはｐ型ウェル２の周
辺のｎ型基板１に、またはｐ型ウェル２とは別に形成さ
れたｐ型ウェルに形成される。
ＢＢ電圧発生回路１１，プレート電圧発生回路１２，ビ
ット線電圧発生回路１３は、実際にはｐ型ウェル２の周
辺のｎ型基板１に、またはｐ型ウェル２とは別に形成さ
れたｐ型ウェルに形成される。
【００２３】周辺回路部のｐ型ウェル６は接地され、ｎ
型ウェル７には電源電圧が与えられる。この様にコア回
路部のｐ型ウェル，周辺回路部のｐ型ウェルおよびｎ型
ウェルにはそれぞれ異なるウェル電圧が与えられるから
、それぞれのウェル電圧に応じて各ＭＯＳトランジスタ
のしきい値が所定値になるように、チャネルイオン注入
が行われる。
型ウェル７には電源電圧が与えられる。この様にコア回
路部のｐ型ウェル，周辺回路部のｐ型ウェルおよびｎ型
ウェルにはそれぞれ異なるウェル電圧が与えられるから
、それぞれのウェル電圧に応じて各ＭＯＳトランジスタ
のしきい値が所定値になるように、チャネルイオン注入
が行われる。
【００２４】図２は、ＤＲＡＭセル部のより具体的な構
造である。ｐ型ウェル２内にトレンチが形成され、その
内壁には一方のキャパシタ電極となるｎ型拡散層２３が
形成され、その面にキャパシタ絶縁膜２４が形成されて
いる。このトレンチ内に多結晶シリコンによるプレート
電極５が埋込まれて、キャパシタＣＭ が構成されてい
る。プレート電極５は、図示のようにフィールド絶縁膜
２６上に延在して、他のメモリセル領域のプレート電極
と連続的にパターン形成される。
造である。ｐ型ウェル２内にトレンチが形成され、その
内壁には一方のキャパシタ電極となるｎ型拡散層２３が
形成され、その面にキャパシタ絶縁膜２４が形成されて
いる。このトレンチ内に多結晶シリコンによるプレート
電極５が埋込まれて、キャパシタＣＭ が構成されてい
る。プレート電極５は、図示のようにフィールド絶縁膜
２６上に延在して、他のメモリセル領域のプレート電極
と連続的にパターン形成される。
【００２５】トレンチに隣接してゲート絶縁膜２１を介
してゲート電極２２が形成され、ソース，ドレインとな
るｎ型拡散層３，４が形成されて、トランスファゲート
となるＮＭＯＳトランジスタＱＭ が構成されている。 ゲート電極２２は、紙面に直交する方向に連続的に形成
されて、ワード線となる。プレート電極５上には層間絶
縁膜２７を介して、ゲート電極２２と同時に形成される
通過ワード線２７が配設される。
してゲート電極２２が形成され、ソース，ドレインとな
るｎ型拡散層３，４が形成されて、トランスファゲート
となるＮＭＯＳトランジスタＱＭ が構成されている。 ゲート電極２２は、紙面に直交する方向に連続的に形成
されて、ワード線となる。プレート電極５上には層間絶
縁膜２７を介して、ゲート電極２２と同時に形成される
通過ワード線２７が配設される。
【００２６】こうしてキャパシタＣＭ とＮＭＯＳトラ
ンジスタＱＭ により構成されたＤＲＡＭセル上は層間
絶縁膜２９で覆われ、これにコンタクト孔が開けられて
、ｎ型拡散層４に接続されるビット線３０が例えばモリ
ブデン・シリサイド（Ｍｏ Ｓｉ２）膜により形成され
る。
ンジスタＱＭ により構成されたＤＲＡＭセル上は層間
絶縁膜２９で覆われ、これにコンタクト孔が開けられて
、ｎ型拡散層４に接続されるビット線３０が例えばモリ
ブデン・シリサイド（Ｍｏ Ｓｉ２）膜により形成され
る。
【００２７】この実施例のＤＲＡＭでは、電源投入とほ
ぼ同時に制御回路１５から“Ｈ”レベル出力が出される
。すなわち電源立上り検知回路１７が電源の立上がりを
検出すると、その出力によりフリップフロップ１９がセ
ットされて、フリップフロップ１９が“Ｈ”レベル出力
を出す。この“Ｈ”レベル出力により接地回路１４のＮ
ＭＯＳトランジスタＱ４ ，Ｑ５ がオンして、プレー
ト電極５およびビット線は強制的に接地される。この制
御回路１４の“Ｈ”レベル出力により、同時にプレート
電圧発生回路１２およびビット線電圧発生回路１３の出
力をフローティング状態とする制御も行われる。
ぼ同時に制御回路１５から“Ｈ”レベル出力が出される
。すなわち電源立上り検知回路１７が電源の立上がりを
検出すると、その出力によりフリップフロップ１９がセ
ットされて、フリップフロップ１９が“Ｈ”レベル出力
を出す。この“Ｈ”レベル出力により接地回路１４のＮ
ＭＯＳトランジスタＱ４ ，Ｑ５ がオンして、プレー
ト電極５およびビット線は強制的に接地される。この制
御回路１４の“Ｈ”レベル出力により、同時にプレート
電圧発生回路１２およびビット線電圧発生回路１３の出
力をフローティング状態とする制御も行われる。
【００２８】ＶＢＢ電圧発生回路１１からの出力電圧に
よりｐ型ウェル２の電圧が所定レベルまで低下すると、
制御回路１５内の比較回路１８が働いて、フリップフロ
ップ１９はリセットされ、これにより接地回路１４がオ
フになる。そしてプレート電圧発生回路１２とビット線
電圧発生回路１３からそれぞれプレート電極とビット線
に必要な電圧が与えられる。
よりｐ型ウェル２の電圧が所定レベルまで低下すると、
制御回路１５内の比較回路１８が働いて、フリップフロ
ップ１９はリセットされ、これにより接地回路１４がオ
フになる。そしてプレート電圧発生回路１２とビット線
電圧発生回路１３からそれぞれプレート電極とビット線
に必要な電圧が与えられる。
【００２９】この実施例では以上のようなプレート電極
およびビット線の接地動作によって、電源投入時の基板
１との間の容量結合に起因するｐ型ウェル２の電圧上昇
が抑制され、寄生バイポーラトランジスタがオンすると
いう事態が防止される。その作用を、図３および図４を
用いて詳細に説明する。
およびビット線の接地動作によって、電源投入時の基板
１との間の容量結合に起因するｐ型ウェル２の電圧上昇
が抑制され、寄生バイポーラトランジスタがオンすると
いう事態が防止される。その作用を、図３および図４を
用いて詳細に説明する。
【００３０】図３は、電源投入直後のＣＭＯＳ−ＤＲＡ
Ｍの各構成要素がどの様に容量結合しているかを示して
いる。ＤＲＡＭセルアレイ中の多数のビット線，ワード
線，ストレージ・ノード（メモリ・ノード）の電位は同
じように変化するので、図３ではこれらを一つにまとめ
て表している。図から明らかなように、各構成要素の容
量結合状態は極めて複雑である。したがって以下の諸点
を考慮してこれをより簡略化する。
Ｍの各構成要素がどの様に容量結合しているかを示して
いる。ＤＲＡＭセルアレイ中の多数のビット線，ワード
線，ストレージ・ノード（メモリ・ノード）の電位は同
じように変化するので、図３ではこれらを一つにまとめ
て表している。図から明らかなように、各構成要素の容
量結合状態は極めて複雑である。したがって以下の諸点
を考慮してこれをより簡略化する。
【００３１】（ａ） ストレージ・ノードと、プレート
電極，ｐ型ウェルおよびワード線との間の容量Ｃ７ ，
Ｃ８ ，Ｃ９ のうち、ストレージ・ノードとワード線
間の容量Ｃ９ は、他の二つに比べて十分小さい。そこ
で容量Ｃ９ を省略すると、容量Ｃ７ ，Ｃ８は、プレ
ート電極とｐ型ウェル間の容量として一つにまとめるこ
とができる。
電極，ｐ型ウェルおよびワード線との間の容量Ｃ７ ，
Ｃ８ ，Ｃ９ のうち、ストレージ・ノードとワード線
間の容量Ｃ９ は、他の二つに比べて十分小さい。そこ
で容量Ｃ９ を省略すると、容量Ｃ７ ，Ｃ８は、プレ
ート電極とｐ型ウェル間の容量として一つにまとめるこ
とができる。
【００３２】（ｂ） プレート電極とビット線間の容量
Ｃ５ も他の容量に比べと小さい。なぜなら、図２から
も明らかなように、プレート電極とビット線の間には通
過ワード線があり、これが両者間をシールドしているか
らである。したがって容量Ｃ５ も省略できる。
Ｃ５ も他の容量に比べと小さい。なぜなら、図２から
も明らかなように、プレート電極とビット線の間には通
過ワード線があり、これが両者間をシールドしているか
らである。したがって容量Ｃ５ も省略できる。
【００３３】（ｃ） 電源を投入してから、各電圧発生
回路１１，１２，１３が動作を開始するまでには時間遅
れがある。特に電源を数μｓｅｃ の短い立ち上がりで
立ち上げる場合には、電源電圧のたち上げが終わるまで
の間、ｐ型ウェル，プレート電極およびビット線は実質
的にフローティング状態にある。さらに非選択ワード線
を接地するＮＭＯＳトランジスタＱ１ は、ｐ型ウェル
に電圧ＶＢＢが印加されていない状態ではデプレッショ
ン型か、またはエンハンスメント型であってもしきい値
の小さい状態にある。このため、電源投入直後からワー
ド線は接地されているとみなせる。
回路１１，１２，１３が動作を開始するまでには時間遅
れがある。特に電源を数μｓｅｃ の短い立ち上がりで
立ち上げる場合には、電源電圧のたち上げが終わるまで
の間、ｐ型ウェル，プレート電極およびビット線は実質
的にフローティング状態にある。さらに非選択ワード線
を接地するＮＭＯＳトランジスタＱ１ は、ｐ型ウェル
に電圧ＶＢＢが印加されていない状態ではデプレッショ
ン型か、またはエンハンスメント型であってもしきい値
の小さい状態にある。このため、電源投入直後からワー
ド線は接地されているとみなせる。
【００３４】以上の点を考慮して、図３の容量結合状態
を簡略化したのが、図４である。プレート電極とビット
線をフローティングとみなすと、ｐ型ウェルとワード線
間の容量Ｃ１１は、 Ｃ１１＝Ｃ２ ＋Ｃ６ ・Ｃ１０／（Ｃ６ ＋Ｃ１
０） ＋Ｃ３ ・Ｃ４ ／（Ｃ３ ＋Ｃ４ ）
を簡略化したのが、図４である。プレート電極とビット
線をフローティングとみなすと、ｐ型ウェルとワード線
間の容量Ｃ１１は、 Ｃ１１＝Ｃ２ ＋Ｃ６ ・Ｃ１０／（Ｃ６ ＋Ｃ１
０） ＋Ｃ３ ・Ｃ４ ／（Ｃ３ ＋Ｃ４ ）
【００３
５】…（１） となる。またｐ型ウェルをフローティングとみなすと、
電源電圧Ｖｃｃを印加した時のｐ型ウェルの電圧ＶＰ
は、 ＶＰ ＝Ｖｃｃ・Ｃ１ ／（Ｃ１ ＋Ｃ１１）
…（２） となる。
５】…（１） となる。またｐ型ウェルをフローティングとみなすと、
電源電圧Ｖｃｃを印加した時のｐ型ウェルの電圧ＶＰ
は、 ＶＰ ＝Ｖｃｃ・Ｃ１ ／（Ｃ１ ＋Ｃ１１）
…（２） となる。
【００３６】デザイン・ルール０．６μｍ の１６Ｍビ
ットＤＲＡＭを例にとると、ｐ型ウェルとワード線間の
容量Ｃ１１は、ｐ型ウェルとｎ型基板間の容量Ｃ１ の
およそ３倍になる。そうすると、電源投入時にプレート
電極およびビット線を接地しない通常の方式では、Ｖｃ
ｃ＝６Ｖとして、（２）式からｐ型ウェルの電圧はＶｐ
＝１．５Ｖまで上昇する。したがって、図１２で説明
した寄生バイポーラトランジスタＴがオンする。
ットＤＲＡＭを例にとると、ｐ型ウェルとワード線間の
容量Ｃ１１は、ｐ型ウェルとｎ型基板間の容量Ｃ１ の
およそ３倍になる。そうすると、電源投入時にプレート
電極およびビット線を接地しない通常の方式では、Ｖｃ
ｃ＝６Ｖとして、（２）式からｐ型ウェルの電圧はＶｐ
＝１．５Ｖまで上昇する。したがって、図１２で説明
した寄生バイポーラトランジスタＴがオンする。
【００３７】これに対してこの実施例では、電源投入時
にプレート電極およびビット線が接地されるから、ｐ型
ウェルと接地間の容量Ｃ１２＝Ｃ２ ＋Ｃ３ ＋Ｃ１０
は、（１）式で示される容量Ｃ１１よりはるかに大きな
値になる。具体的にデザイン・ルール０．６μｍ の１
６ＭビットＤＲＡＭでは、容量Ｃ１２は容量Ｃ１１のお
よそ４倍、したがって容量Ｃ１ の１２倍になる。そう
すると、電源電圧Ｖｃｃ＝６Ｖのときのｐ型ウェルの電
圧ＶＰ は、 ＶＰ ＝Ｖｃｃ・Ｃ１ ／（Ｃ１ ＋
Ｃ１２）＝０．５［Ｖ］
…（３） であって、寄生バイポーラトランジスタはオンしない。 電源投入から一定時間たって、ｐ型ウェルがＶＢＢ電圧
発生回路１１からの出力によって所定のバイアス電圧Ｖ
ＢＢになると、接地回路１４はオフになる。
にプレート電極およびビット線が接地されるから、ｐ型
ウェルと接地間の容量Ｃ１２＝Ｃ２ ＋Ｃ３ ＋Ｃ１０
は、（１）式で示される容量Ｃ１１よりはるかに大きな
値になる。具体的にデザイン・ルール０．６μｍ の１
６ＭビットＤＲＡＭでは、容量Ｃ１２は容量Ｃ１１のお
よそ４倍、したがって容量Ｃ１ の１２倍になる。そう
すると、電源電圧Ｖｃｃ＝６Ｖのときのｐ型ウェルの電
圧ＶＰ は、 ＶＰ ＝Ｖｃｃ・Ｃ１ ／（Ｃ１ ＋
Ｃ１２）＝０．５［Ｖ］
…（３） であって、寄生バイポーラトランジスタはオンしない。 電源投入から一定時間たって、ｐ型ウェルがＶＢＢ電圧
発生回路１１からの出力によって所定のバイアス電圧Ｖ
ＢＢになると、接地回路１４はオフになる。
【００３８】図５は、以上に説明した電源投入直後のＤ
ＲＡＭセルアレイ領域のｐ型ウェル２の電圧ＶＰ の変
化、およびＤＲＡＭセルアレイ領域での貫通電流を、本
実施例の方式と従来方式の場合について比較して示して
いる。こうしてこの実施例によれば、電源導入直後に一
定時間、プレート電極およびビット線を強制的に接地す
ることによって、ＤＲＡＭセルアレイが形成されたｐ型
ウェル２の容量結合による電圧上昇が抑えられる。その
結果寄生バイポーラトランジスタがオンになるのを防止
することができ、これにより貫通電流が大きく低減され
る。
ＲＡＭセルアレイ領域のｐ型ウェル２の電圧ＶＰ の変
化、およびＤＲＡＭセルアレイ領域での貫通電流を、本
実施例の方式と従来方式の場合について比較して示して
いる。こうしてこの実施例によれば、電源導入直後に一
定時間、プレート電極およびビット線を強制的に接地す
ることによって、ＤＲＡＭセルアレイが形成されたｐ型
ウェル２の容量結合による電圧上昇が抑えられる。その
結果寄生バイポーラトランジスタがオンになるのを防止
することができ、これにより貫通電流が大きく低減され
る。
【００３９】また、ＤＲＡＭセルアレイ領域のｐ型ウェ
ル２内に接地されるｎ型拡散層がなく、したがって寄生
バイポーラトランジスタが問題にならない場合にも、こ
の実施例は有効である。ｐ型ウェル２の電圧上昇が抑制
されるために、ＶＢＢ電圧発生回路が動作開始してから
ｐ型ウェル２が所定のバイアス電圧ＶＢＢになるまでの
時間が短縮され、したがってＤＲＡＭチップが正常動作
する間での時間が短縮されるからである。
ル２内に接地されるｎ型拡散層がなく、したがって寄生
バイポーラトランジスタが問題にならない場合にも、こ
の実施例は有効である。ｐ型ウェル２の電圧上昇が抑制
されるために、ＶＢＢ電圧発生回路が動作開始してから
ｐ型ウェル２が所定のバイアス電圧ＶＢＢになるまでの
時間が短縮され、したがってＤＲＡＭチップが正常動作
する間での時間が短縮されるからである。
【００４０】なお実施例では、電源投入時、プレート電
極と同時にビット線を選択的に接地するようにしたが、
少なくともプレート電極に選択接地回路を設ければ、十
分効果が得られる。
極と同時にビット線を選択的に接地するようにしたが、
少なくともプレート電極に選択接地回路を設ければ、十
分効果が得られる。
【００４１】図６は、本発明の別の実施例のＣＭＯＳ−
ＤＲＡＭの要部構造である。この実施例では、先の実施
例の選択接地回路１４に代って、ＤＲＡＭセルアレイが
形成されたｐ型ウェル２のウェル電圧の上限値を決める
クランプ回路１６が設けられている。このクランプ回路
１６も、ＶＢＢ電圧発生回路１１等と同様に、ｐ型ウェ
ル２の外のｎ型基板に形成される。
ＤＲＡＭの要部構造である。この実施例では、先の実施
例の選択接地回路１４に代って、ＤＲＡＭセルアレイが
形成されたｐ型ウェル２のウェル電圧の上限値を決める
クランプ回路１６が設けられている。このクランプ回路
１６も、ＶＢＢ電圧発生回路１１等と同様に、ｐ型ウェ
ル２の外のｎ型基板に形成される。
【００４２】図７は、クランプ回路１６の具体的な構成
例である。（ａ） は、ソースを接地し、ゲート，ドレ
インを共通にＶＢＢに接続したＮＭＯＳトランジスタＱ
１１により構成したもの（ＮＭＯＳダイオード）、（ｂ
）は、ゲート，ドレインを共通に接地し、ソースをＶＢ
Ｂに接続したＰＭＯＳトランジスタＱ１２を用いたもの
（ＰＭＯＳダイオード）、（ｃ） は、ｐｎ接合ダイオ
ードＤｉ を用いたのである。図７に示したクランプ回
路１６の具体的な構成例を、図８〜図１１に示す。
例である。（ａ） は、ソースを接地し、ゲート，ドレ
インを共通にＶＢＢに接続したＮＭＯＳトランジスタＱ
１１により構成したもの（ＮＭＯＳダイオード）、（ｂ
）は、ゲート，ドレインを共通に接地し、ソースをＶＢ
Ｂに接続したＰＭＯＳトランジスタＱ１２を用いたもの
（ＰＭＯＳダイオード）、（ｃ） は、ｐｎ接合ダイオ
ードＤｉ を用いたのである。図７に示したクランプ回
路１６の具体的な構成例を、図８〜図１１に示す。
【００４３】図８は、ｎ型シリコン基板１にＤＲＡＭセ
ル領域と別に形成されたｐ型ウェル３１にＮＭＯＳトラ
ンジスタＱ１１を形成して、図７（ａ） のクランプ回
路を構成した実施例である。ｐ型ウェル３１はゲート・
ドレインと共にＶＢＢに接続されている。図９は、ｎ型
シリコン基板１に形成されたｎ型ウェル３２にＰＭＯＳ
トランジスタＱ１２を形成して、図７（ｂ） のクラン
プ回路を構成した実施例である。図１０は、ｎ型シリコ
ン基板１に形成されたｎ型ウェル３３に、ｐ型層３４，
ｎ型層３５を拡散形成してｐｎ接合ダイオードＤｉ か
らなる図７（ｃ） のクランプ回路を構成した実施例で
ある。
ル領域と別に形成されたｐ型ウェル３１にＮＭＯＳトラ
ンジスタＱ１１を形成して、図７（ａ） のクランプ回
路を構成した実施例である。ｐ型ウェル３１はゲート・
ドレインと共にＶＢＢに接続されている。図９は、ｎ型
シリコン基板１に形成されたｎ型ウェル３２にＰＭＯＳ
トランジスタＱ１２を形成して、図７（ｂ） のクラン
プ回路を構成した実施例である。図１０は、ｎ型シリコ
ン基板１に形成されたｎ型ウェル３３に、ｐ型層３４，
ｎ型層３５を拡散形成してｐｎ接合ダイオードＤｉ か
らなる図７（ｃ） のクランプ回路を構成した実施例で
ある。
【００４４】この実施例によっても、クランプ回路１６
の電流駆動能力がある程度以上大きければ、外部電源投
入直後のｐ型ウェル２の電圧上昇が効果的に抑えられる
。先の実施例の場合には、ｎ型基板１とｐ型ウェル２間
の容量結合の影響自体を低減することでｐ型ウェル２の
電圧上昇が抑制されたのに対し、この実施例では、容量
結合により上昇しようとするｐ型ウェル２の電圧がクラ
ンプされる。これにより、寄生バイポーラトランジスタ
がオンする事態が防止される。ＶＢＢ電圧発生回路１１
が動作開始してその出力電圧がある値以下になると、ク
ランプ回路１６はオフになり、ｐ型ウェル２は最終的に
負の設計値ＶＢＢに設定される。寄生バイポーラトラン
ジスタがない場合のｐ型ウェル２の電圧が安定するまで
の時間が短縮される効果も、先の実施例と同様である。
の電流駆動能力がある程度以上大きければ、外部電源投
入直後のｐ型ウェル２の電圧上昇が効果的に抑えられる
。先の実施例の場合には、ｎ型基板１とｐ型ウェル２間
の容量結合の影響自体を低減することでｐ型ウェル２の
電圧上昇が抑制されたのに対し、この実施例では、容量
結合により上昇しようとするｐ型ウェル２の電圧がクラ
ンプされる。これにより、寄生バイポーラトランジスタ
がオンする事態が防止される。ＶＢＢ電圧発生回路１１
が動作開始してその出力電圧がある値以下になると、ク
ランプ回路１６はオフになり、ｐ型ウェル２は最終的に
負の設計値ＶＢＢに設定される。寄生バイポーラトラン
ジスタがない場合のｐ型ウェル２の電圧が安定するまで
の時間が短縮される効果も、先の実施例と同様である。
【００４５】以上では、ｎ型シリコン基板を用いた実施
例を説明したが、ｐ型シリコン基板を用いて三重ウェル
構造を利用したＣＭＯＳ−ＤＲＡＭに本発明を適用する
ことができる。
例を説明したが、ｐ型シリコン基板を用いて三重ウェル
構造を利用したＣＭＯＳ−ＤＲＡＭに本発明を適用する
ことができる。
【００４６】図１１は、図１の実施例と同様の構造を三
重ウェルを用いて構成した実施例である。図１の実施例
と逆導電型のｐ型シリコン基板４１を用いて、ＤＲＡＭ
セルアレイ領域はｎ型ウェル４２が形成され、このｎ型
ウェル４２内にｐ型ウェル２が形成されている。それ以
外は図１の実施例と変らない。この様に、ｐ型ウェルの
周囲を取り囲むｎ型層が基板そのものでなく、基板とは
逆導電型のウェルであっても、本発明の効果に変わりは
ない。図１２は同様に、図６の実施例を、ｐ型シリコン
基板４１を用いて実現した実施例である。
重ウェルを用いて構成した実施例である。図１の実施例
と逆導電型のｐ型シリコン基板４１を用いて、ＤＲＡＭ
セルアレイ領域はｎ型ウェル４２が形成され、このｎ型
ウェル４２内にｐ型ウェル２が形成されている。それ以
外は図１の実施例と変らない。この様に、ｐ型ウェルの
周囲を取り囲むｎ型層が基板そのものでなく、基板とは
逆導電型のウェルであっても、本発明の効果に変わりは
ない。図１２は同様に、図６の実施例を、ｐ型シリコン
基板４１を用いて実現した実施例である。
【００４７】図１の実施例の制御回路１５は、電源立上
り検知回路１７，比較回路１８およびフリップフロップ
１９により構成したが、この他例えばタイマー回路を用
いて電源立上りから一定時間選択接地回路１４をオン制
御するように構成することもできる。
り検知回路１７，比較回路１８およびフリップフロップ
１９により構成したが、この他例えばタイマー回路を用
いて電源立上りから一定時間選択接地回路１４をオン制
御するように構成することもできる。
【００４８】以上では専らＣＭＯＳ−ＤＲＡＭを説明し
たが、本発明は同様のウェル構造を持ち、かつ同様のウ
ェル電圧制御が行われる各種集積回路に同様に適用する
ことが可能である。
たが、本発明は同様のウェル構造を持ち、かつ同様のウ
ェル電圧制御が行われる各種集積回路に同様に適用する
ことが可能である。
【００４９】
【発明の効果】以上説明したように本発明によれば、ト
ランジスタ回路領域に電源投入から所定時間遅れてウェ
ル電圧発生回路により所定の直流電圧が与えられるウェ
ル構造を持つ半導体集積回路において、外部電源投入時
にｐｎ接合の容量結合に起因するそのトランジスタ回路
領域のウェル電圧の上昇を抑制する手段を付加すること
によって、無用な貫通電流の低減や正常動作状態に至る
までの遅延時間の短縮が図られる。
ランジスタ回路領域に電源投入から所定時間遅れてウェ
ル電圧発生回路により所定の直流電圧が与えられるウェ
ル構造を持つ半導体集積回路において、外部電源投入時
にｐｎ接合の容量結合に起因するそのトランジスタ回路
領域のウェル電圧の上昇を抑制する手段を付加すること
によって、無用な貫通電流の低減や正常動作状態に至る
までの遅延時間の短縮が図られる。
【図１】本発明の一実施例に係るＣＭＯＳ−ＤＲＡＭの
要部構成を示す図。
要部構成を示す図。
【図２】同実施例のＤＲＡＭセル構造を示す図。
【図３】ＤＲＡＭセルアレイでの各構成要素間の容量結
合の様子を示す図。
合の様子を示す図。
【図４】図３を簡略化して示す図。
【図５】実施例による作用を説明するための特性図。
【図６】本発明の他の実施例のＣＭＯＳ−ＤＲＡＭの要
部構成を示す図。
部構成を示す図。
【図７】同実施例に用いるクランプ回路の例を示す図。
【図８】図７（ａ） のクランプ回路の構成例を示す図
。
。
【図９】図７（ｂ） のクランプ回路の構成例を示す図
。
。
【図１０】図７（ｃ） のクランプ回路の構成例を示す
図。
図。
【図１１】図１を変形した実施例のＣＭＯＳ−ＤＲＡＭ
を示す図。
を示す図。
【図１２】図６の実施例を変形した実施例のＣＮＯＳ−
ＤＲＡＭを示す図。
ＤＲＡＭを示す図。
【図１３】従来のＣＭＯＳ−ＤＲＡＭの要部構成を示す
図。
図。
１…ｎ型シリコン基板、
２…ｐ型ウェル、
３…ｎ型拡散層（ストレージ・ノード）、４…ｎ型拡散
層（ビット線）、 ５…プレート電極、 ６…ｐ型ウェル、 ７…ｎ型ウェル、 ８…ｎ型拡散層、 １１…ＶＢＢ電圧発生回路、 １２…プレート電圧発生回路、 １３…ビット線電圧発生回路、 １４…選択接地回路、 １５…制御回路、 １６…クランプ回路。
層（ビット線）、 ５…プレート電極、 ６…ｐ型ウェル、 ７…ｎ型ウェル、 ８…ｎ型拡散層、 １１…ＶＢＢ電圧発生回路、 １２…プレート電圧発生回路、 １３…ビット線電圧発生回路、 １４…選択接地回路、 １５…制御回路、 １６…クランプ回路。
Claims (4)
- 【請求項１】半導体基板と、前記基板に形成された、周
囲が第１導電型層により囲まれた第２導電型ウェルと、
前記第２導電型ウェル内に形成された第２導電型ウェル
との間で大きな容量結合をする電極を持つトランジスタ
回路と、前記基板に形成された、前記第２導電型ウェル
に所定のウェル電圧を与えるウェル電圧発生回路と、前
記基板に形成された、外部電源投入時に前記トランジス
タ回路内の前記電極を一定期間強制的に接地電位に設定
する手段と、を備えたことを特徴とする半導体集積回路
装置。 - 【請求項２】前記トランジスタ回路はＤＲＡＭセルアレ
イであり、前記電極は全ＤＲＡＭセルに共通のプレート
電極であることを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項３】半導体基板と、前記基板に形成された、周
囲が第１導電型層により囲まれた第２導電型ウェルと、
前記第２導電型ウェル内に形成されたトランジスタ回路
と、前記基板に形成された、前記第２導電型ウェルに所
定のウェル電圧を与えるウェル電圧発生回路と、前記基
板に形成された、前記第２導電型ウェルのウェル電圧の
上限値を定めるクランプ手段と手段と、を備えたことを
特徴とする半導体集積回路装置。 - 【請求項４】前記トランジスタ回路はＤＲＡＭセルアレ
イであることを特徴とする請求項３記載の半導体集積回
路装置。
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