JP2003332447A - 容量素子 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
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Abstract
(57)【要約】
【課題】 従来、専用マスクによりゲート電極下にｎ＋
活性領域を設け、当該ゲート電極との間でＭＯＳ容量を
構成し、その電圧依存性はｎ＋活性領域の注入量を増や
して低減しているといった課題があった。 【解決手段】 埋め込みＮウエル領域上に形成したＰウ
エル領域とｎ＋活性領域を引き出し線を介して接続して
一方の端子Ｔ１とし、ゲート電極と埋め込みＮウエル領
域を引き出し用のＮウエル領域と引き出し線を介して接
続して他方の端子Ｔ２とすることで、ゲート電極とｎ＋
活性領域で形成される容量Ｃ１を、Ｐウエル領域と埋め
込みＮウエル領域間で形成される容量Ｃ２の電圧依存性
で補正するようにした。
活性領域を設け、当該ゲート電極との間でＭＯＳ容量を
構成し、その電圧依存性はｎ＋活性領域の注入量を増や
して低減しているといった課題があった。 【解決手段】 埋め込みＮウエル領域上に形成したＰウ
エル領域とｎ＋活性領域を引き出し線を介して接続して
一方の端子Ｔ１とし、ゲート電極と埋め込みＮウエル領
域を引き出し用のＮウエル領域と引き出し線を介して接
続して他方の端子Ｔ２とすることで、ゲート電極とｎ＋
活性領域で形成される容量Ｃ１を、Ｐウエル領域と埋め
込みＮウエル領域間で形成される容量Ｃ２の電圧依存性
で補正するようにした。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
おける容量素子、特に、ＣＭＯＳプロセスにおける容量
構造に関するものである。
おける容量素子、特に、ＣＭＯＳプロセスにおける容量
構造に関するものである。
【０００２】
【従来の技術】図７は、従来例１の容量素子を示す概略
断面図であり、図において、１はｐ型の半導体基板、２
は埋め込みＮウエル領域（ボトムＮｗｅｌｌともい
う。）、３はＰウエル領域、４は不純物濃度が高いｎ型
のｎ＋活性領域、５は酸化膜などの絶縁膜、６はポリシ
リコン等から成るゲート電極、７はｎ＋ソース・ドレイ
ン領域、８はｐ＋ソース・ドレイン領域、９は別のｎ＋
ソース・ドレイン領域、１０は別のｐ＋ソース・ドレイ
ン領域、１２は埋め込みＮウエル領域２を電気的に上部
へ引き出すためのＮウエル領域を示す。なお、ｎ＋やｐ
＋はそれぞれｎ型とｐ型不純物の濃度が高いことを示
す。
断面図であり、図において、１はｐ型の半導体基板、２
は埋め込みＮウエル領域（ボトムＮｗｅｌｌともい
う。）、３はＰウエル領域、４は不純物濃度が高いｎ型
のｎ＋活性領域、５は酸化膜などの絶縁膜、６はポリシ
リコン等から成るゲート電極、７はｎ＋ソース・ドレイ
ン領域、８はｐ＋ソース・ドレイン領域、９は別のｎ＋
ソース・ドレイン領域、１０は別のｐ＋ソース・ドレイ
ン領域、１２は埋め込みＮウエル領域２を電気的に上部
へ引き出すためのＮウエル領域を示す。なお、ｎ＋やｐ
＋はそれぞれｎ型とｐ型不純物の濃度が高いことを示
す。
【０００３】また、Ａ１はｎ＋ソース・ドレイン領域９
からの引き出し線を示し、電源Ｖｄｄと接続する。Ａ２
はｎ＋ソース・ドレイン領域７からの引き出し線、Ａ３
はゲート電極６からの引き出し線、Ａ４はｐ＋ソース・
ドレイン領域８からの引き出し線、Ａ５は別のｐ＋ソー
ス・ドレイン領域１０からの引き出し線を示し、グラン
ドＧＮＤと接続する。
からの引き出し線を示し、電源Ｖｄｄと接続する。Ａ２
はｎ＋ソース・ドレイン領域７からの引き出し線、Ａ３
はゲート電極６からの引き出し線、Ａ４はｐ＋ソース・
ドレイン領域８からの引き出し線、Ａ５は別のｐ＋ソー
ス・ドレイン領域１０からの引き出し線を示し、グラン
ドＧＮＤと接続する。
【０００４】さらに、Ｔ１は引き出し線Ａ２とｎ＋ソー
ス・ドレイン領域７を電気的に接続して成る一方の端
子、Ｔ２は引き出し線Ａ３とゲート電極６を電気的に接
続して成る他方の端子を示す。Ｔ３，Ｔ５はグランドＧ
ＮＤと接続するグランド端子、Ｔ４は電源Ｖｄｄと接続
する電源端子を示す。なお、Ｃ１はゲート電極とｎ＋注
入（ｎ型不純物またはドーパントを高濃度に注入）した
ｎ＋活性領域４間で形成される容量、Ｃ２は埋め込みＮ
ウエル領域２とその上のＰウエル領域間で形成される容
量を示す。
ス・ドレイン領域７を電気的に接続して成る一方の端
子、Ｔ２は引き出し線Ａ３とゲート電極６を電気的に接
続して成る他方の端子を示す。Ｔ３，Ｔ５はグランドＧ
ＮＤと接続するグランド端子、Ｔ４は電源Ｖｄｄと接続
する電源端子を示す。なお、Ｃ１はゲート電極とｎ＋注
入（ｎ型不純物またはドーパントを高濃度に注入）した
ｎ＋活性領域４間で形成される容量、Ｃ２は埋め込みＮ
ウエル領域２とその上のＰウエル領域間で形成される容
量を示す。
【０００５】図８は、従来例１の容量素子における容量
値の電圧依存性を示すＣＶ曲線であり、横軸は端子Ｔ２
の端子Ｔ１に対する電位を示す。このＣＶ曲線をみる
と、電位が０Ｖ付近から反転側にかけて容量値が減少
し、下に凸の曲線を描いているのが分かる。このような
電圧依存性がアナログ回路を構成する上で問題になる。
値の電圧依存性を示すＣＶ曲線であり、横軸は端子Ｔ２
の端子Ｔ１に対する電位を示す。このＣＶ曲線をみる
と、電位が０Ｖ付近から反転側にかけて容量値が減少
し、下に凸の曲線を描いているのが分かる。このような
電圧依存性がアナログ回路を構成する上で問題になる。
【０００６】続いて、容量の電圧依存性が精度劣化を引
き起こす回路例を示す。図９は、最も簡単な構成のサン
プルホールド（Ｓ／Ｈ）回路である。図において、スイ
ッチＴＧとホールド容量ＣＨで構成され、Ｖｉｎは入力
端子、Ｖｏｕｔは出力端子である。
き起こす回路例を示す。図９は、最も簡単な構成のサン
プルホールド（Ｓ／Ｈ）回路である。図において、スイ
ッチＴＧとホールド容量ＣＨで構成され、Ｖｉｎは入力
端子、Ｖｏｕｔは出力端子である。
【０００７】次に動作について説明する。通常入力イン
ピーダンスが非常に高いバッファアンプ（図示していな
い）で、このサンプルホールド回路の出力信号が受けら
れ、次の段に送られる。サンプル期間にはスイッチＴＧ
がオンし、入力端子に印加されたアナログ入力電圧が容
量ＣＨに印加される。ホールド期間にはスイッチＴＧが
オフし、サンプル期間に容量ＣＨに蓄えられた電荷が保
持され、高入力インピーダンスのバッファ回路ＡＭＰを
介してホールドされたアナログ電圧が出力される。
ピーダンスが非常に高いバッファアンプ（図示していな
い）で、このサンプルホールド回路の出力信号が受けら
れ、次の段に送られる。サンプル期間にはスイッチＴＧ
がオンし、入力端子に印加されたアナログ入力電圧が容
量ＣＨに印加される。ホールド期間にはスイッチＴＧが
オフし、サンプル期間に容量ＣＨに蓄えられた電荷が保
持され、高入力インピーダンスのバッファ回路ＡＭＰを
介してホールドされたアナログ電圧が出力される。
【０００８】このようなサンプルホールド回路の動作の
様子を図１０の動作波形に示すもので、縦軸が電圧、横
軸が時間を表す。図において、Ｖｉｎが入力電圧、Ｖｏ
ｕｔが正常動作時の出力電圧、ＴＧがクロック上の波形
でそれぞれ、オン、オフでオンのサンプル期間、オフの
ホールド期間を示している。
様子を図１０の動作波形に示すもので、縦軸が電圧、横
軸が時間を表す。図において、Ｖｉｎが入力電圧、Ｖｏ
ｕｔが正常動作時の出力電圧、ＴＧがクロック上の波形
でそれぞれ、オン、オフでオンのサンプル期間、オフの
ホールド期間を示している。
【０００９】この時の動作をもう少し細かく説明する。
アナログ入力をホールド容量にサンプルする期間「オ
ン」は、詳細には、スイッチＴＧのオン抵抗Ｚｔｇと容
量ＣＨによって形成されるインピーダンスＺｃとで入力
電圧Ｖｉｎが分圧され、容量ＣＨには入力とはわずかに
異なる電圧が印加される。ホールド期間「オフ」には、
サンプル期間に容量ＣＨに印加されていた電圧がホール
ドされ、一定電圧として出力される。
アナログ入力をホールド容量にサンプルする期間「オ
ン」は、詳細には、スイッチＴＧのオン抵抗Ｚｔｇと容
量ＣＨによって形成されるインピーダンスＺｃとで入力
電圧Ｖｉｎが分圧され、容量ＣＨには入力とはわずかに
異なる電圧が印加される。ホールド期間「オフ」には、
サンプル期間に容量ＣＨに印加されていた電圧がホール
ドされ、一定電圧として出力される。
【００１０】この動作から分かるように、容量ＣＨに印
加される電圧はスイッチＴＧの抵抗、あるいは容量ＣＨ
に電圧依存性があると歪んだものとなる。このように、
通常スイッチの抵抗は電圧依存性を有するものの、その
サイズを大きくすれば影響を低減することが可能である
が、容量に関しては手が打てず、ある程度以上の精度を
得ることは困難だった。
加される電圧はスイッチＴＧの抵抗、あるいは容量ＣＨ
に電圧依存性があると歪んだものとなる。このように、
通常スイッチの抵抗は電圧依存性を有するものの、その
サイズを大きくすれば影響を低減することが可能である
が、容量に関しては手が打てず、ある程度以上の精度を
得ることは困難だった。
【００１１】また、図１０においてＶｏｕｔ’は電圧依
存性によって波形の精度が損なわれた様子を示してい
る。実際は、このように、図で示すことができる程度の
歪みではなく、高精度な測定を行って初めて観測できる
レベルのものを誇張して示してある。
存性によって波形の精度が損なわれた様子を示してい
る。実際は、このように、図で示すことができる程度の
歪みではなく、高精度な測定を行って初めて観測できる
レベルのものを誇張して示してある。
【００１２】次に、従来例２の容量素子を図１１に示
す。図において、１はｐ型の半導体基板、２は埋め込み
Ｎウエル領域（ボトムＮｗｅｌｌ）、３はＰウエル領
域、５は酸化膜等の絶縁膜、６はポリシリコン等から成
るゲート電極、８はｐ＋ソース・ドレイン領域、９は別
のｎ＋ソース・ドレイン領域、１０は別のｐ＋ソース・
ドレイン領域８からの引き出し線、１２は埋め込みＮウ
エル領域２を電気的に上部へ引き出すためのＮウエル領
域を示す。また、Ａ１はｎ＋ソース・ドレイン領域９か
らの引き出し線を示し、電源Ｖｄｄに接続する。Ａ３は
ゲート電極６からの引き出し線、Ａ４は別のｐ＋ソース
・ドレイン領域８からの引き出し線、Ａ５は別のｐ＋ソ
ース・ドレイン領域１０からの引き出し線を示し、グラ
ンドＧＮＤに接続する。
す。図において、１はｐ型の半導体基板、２は埋め込み
Ｎウエル領域（ボトムＮｗｅｌｌ）、３はＰウエル領
域、５は酸化膜等の絶縁膜、６はポリシリコン等から成
るゲート電極、８はｐ＋ソース・ドレイン領域、９は別
のｎ＋ソース・ドレイン領域、１０は別のｐ＋ソース・
ドレイン領域８からの引き出し線、１２は埋め込みＮウ
エル領域２を電気的に上部へ引き出すためのＮウエル領
域を示す。また、Ａ１はｎ＋ソース・ドレイン領域９か
らの引き出し線を示し、電源Ｖｄｄに接続する。Ａ３は
ゲート電極６からの引き出し線、Ａ４は別のｐ＋ソース
・ドレイン領域８からの引き出し線、Ａ５は別のｐ＋ソ
ース・ドレイン領域１０からの引き出し線を示し、グラ
ンドＧＮＤに接続する。
【００１３】さらに、Ｔ１は引き出し線Ａ４とｐ＋ソー
ス・ドレイン領域８を電気的に接続して成る一方の端
子、Ｔ２は引き出し線Ａ３とゲート電極６を電気的に接
続して成る他方の端子を示す。Ｔ３は電源端子、Ｔ５は
グランド端子を示す。なお、Ｃ１はゲート電極６とＰウ
エル領域３との間で形成される容量を示す。
ス・ドレイン領域８を電気的に接続して成る一方の端
子、Ｔ２は引き出し線Ａ３とゲート電極６を電気的に接
続して成る他方の端子を示す。Ｔ３は電源端子、Ｔ５は
グランド端子を示す。なお、Ｃ１はゲート電極６とＰウ
エル領域３との間で形成される容量を示す。
【００１４】図１２は、従来例２による容量素子におけ
る容量値の電圧依存性を示すＣＶ曲線であり、横軸は端
子Ｔ２の端子Ｔ１に対する電位を示す。これを見て分か
るとおり、図１１の従来例２による容量素子でも図７の
従来例１と同様、ゼロバイアス付近から電圧依存性が生
じているので、容量の電圧依存性により回路の精度を損
なうことなる。
る容量値の電圧依存性を示すＣＶ曲線であり、横軸は端
子Ｔ２の端子Ｔ１に対する電位を示す。これを見て分か
るとおり、図１１の従来例２による容量素子でも図７の
従来例１と同様、ゼロバイアス付近から電圧依存性が生
じているので、容量の電圧依存性により回路の精度を損
なうことなる。
【００１５】なお、図７の従来例１ではｎ＋領域の濃度
を濃くすることによって、その電圧依存性は低減できる
が、わずかに電圧依存性が残る。この点、図１１の従来
例２では、マスク追加を行わずに実現できるが電圧依存
性が図７の場合よりも大きいというのが通常である。
を濃くすることによって、その電圧依存性は低減できる
が、わずかに電圧依存性が残る。この点、図１１の従来
例２では、マスク追加を行わずに実現できるが電圧依存
性が図７の場合よりも大きいというのが通常である。
【００１６】
【発明が解決しようとする課題】従来の容量素子は以上
のように構成しているので、例えば、専用マスクにより
ゲート電極下にｎ＋活性領域を設け当該ゲート電極との
間で容量を構成し、その電圧依存性はｎ＋領域の注入量
を増やすことにより低減していた。このため、マスク枚
数の増加と、濃い不純物の注入を行うための製造時間の
増加を伴いコスト増を招くなどの課題があった。
のように構成しているので、例えば、専用マスクにより
ゲート電極下にｎ＋活性領域を設け当該ゲート電極との
間で容量を構成し、その電圧依存性はｎ＋領域の注入量
を増やすことにより低減していた。このため、マスク枚
数の増加と、濃い不純物の注入を行うための製造時間の
増加を伴いコスト増を招くなどの課題があった。
【００１７】この発明は上記のような課題を解決するた
めになされたもので、ＭＯＳ容量の電圧依存性を相殺
し、高精度なアナログ回路にも適用可能な容量素子を得
ることを目的とする。
めになされたもので、ＭＯＳ容量の電圧依存性を相殺
し、高精度なアナログ回路にも適用可能な容量素子を得
ることを目的とする。
【００１８】
【課題を解決するための手段】この発明に係る容量素子
は、第２導電型の埋め込みウエル領域上に構成した第１
導電型のウエル領域と、このウエル領域上に形成した不
純物濃度が高い第２導電型の活性領域と、この上に酸化
膜を介して配置されたゲート電極とを備え、第２導電型
の活性領域と第１導電型のウエル領域とを電気的に接続
して一方の端子とし、ゲート電極と埋め込みウエル領域
とを電気的に接続して他方の端子としたものである。
は、第２導電型の埋め込みウエル領域上に構成した第１
導電型のウエル領域と、このウエル領域上に形成した不
純物濃度が高い第２導電型の活性領域と、この上に酸化
膜を介して配置されたゲート電極とを備え、第２導電型
の活性領域と第１導電型のウエル領域とを電気的に接続
して一方の端子とし、ゲート電極と埋め込みウエル領域
とを電気的に接続して他方の端子としたものである。
【００１９】この発明に係る容量素子は、第２導電型の
埋め込みウエル領域は電気的に引き出すために、他方の
端子との間に引き出し用の第２導電型のウエル領域を設
けたものである。
埋め込みウエル領域は電気的に引き出すために、他方の
端子との間に引き出し用の第２導電型のウエル領域を設
けたものである。
【００２０】この発明に係る容量素子は、不純物濃度が
高い第２導電型の活性領域とゲート電極との間に形成さ
れる容量のうち、ゲート電極の第２導電型の活性領域に
対する電位が正から０Ｖまで減少したときの容量値の変
化（例えば減少）分と、第２導電型の埋め込みウエル領
域と第１導電型のウエル領域との間に形成される容量の
うち、第２導電型の埋め込みウエル領域の第１導電型ウ
エル領域に対する電位が正から０Ｖまで減少したときに
得られる容量値の変化（例えば増加）分とを相殺させる
ものである。
高い第２導電型の活性領域とゲート電極との間に形成さ
れる容量のうち、ゲート電極の第２導電型の活性領域に
対する電位が正から０Ｖまで減少したときの容量値の変
化（例えば減少）分と、第２導電型の埋め込みウエル領
域と第１導電型のウエル領域との間に形成される容量の
うち、第２導電型の埋め込みウエル領域の第１導電型ウ
エル領域に対する電位が正から０Ｖまで減少したときに
得られる容量値の変化（例えば増加）分とを相殺させる
ものである。
【００２１】この発明に係る容量素子は、第２導電型の
埋め込みウエル領域上に構成した第１導電型のウエル領
域と、このウエル領域上に酸化膜を介して配置されたゲ
ート電極と、埋め込みウエル領域を電気的に引き出すた
めに、当該埋め込みウエル領域上に設けた引き出し用の
第２導電型のウエル領域と、この引き出し用のウエル領
域上に配置され、不純物濃度が高い第１導電型の活性領
域と不純物濃度が高い第２の導電型の活性領域とを備
え、第１導電型のウエル領域と不純物濃度が高い第２の
導電型の活性領域を接続して一方の端子とし、ゲート電
極と第１導電型の活性領域とを電気的に接続して他方の
端子としたものである。
埋め込みウエル領域上に構成した第１導電型のウエル領
域と、このウエル領域上に酸化膜を介して配置されたゲ
ート電極と、埋め込みウエル領域を電気的に引き出すた
めに、当該埋め込みウエル領域上に設けた引き出し用の
第２導電型のウエル領域と、この引き出し用のウエル領
域上に配置され、不純物濃度が高い第１導電型の活性領
域と不純物濃度が高い第２の導電型の活性領域とを備
え、第１導電型のウエル領域と不純物濃度が高い第２の
導電型の活性領域を接続して一方の端子とし、ゲート電
極と第１導電型の活性領域とを電気的に接続して他方の
端子としたものである。
【００２２】この発明に係る容量素子は、第１導電型の
ウエル領域とゲート電極との間に形成される容量のう
ち、ゲート電極の第１導電型のウエル領域に対する電位
が負から０Ｖまで増加したときの容量値の変化（例えば
減少）分と、引き出し用の第２導電型のウエル領域とこ
の上に設けた第１導電型の活性領域との間に形成される
容量のうち、引き出し用のウエル領域の当該第１導電型
の活性領域に対する電位が負から０Ｖまで増加したとき
に得られる容量の変化（例えば増加）分とを相殺させる
ものである。
ウエル領域とゲート電極との間に形成される容量のう
ち、ゲート電極の第１導電型のウエル領域に対する電位
が負から０Ｖまで増加したときの容量値の変化（例えば
減少）分と、引き出し用の第２導電型のウエル領域とこ
の上に設けた第１導電型の活性領域との間に形成される
容量のうち、引き出し用のウエル領域の当該第１導電型
の活性領域に対する電位が負から０Ｖまで増加したとき
に得られる容量の変化（例えば増加）分とを相殺させる
ものである。
【００２３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
容量素子を示す概略断面図であり、図において、１はｐ
型（第１導電型）の半導体基板、２はｎ型（第２導電
型）領域の埋め込みＮウエル領域（ボトムＮｗｅｌｌと
もいう。）（埋め込みウエル領域）、３はｐ型領域のＰ
ウエル領域（ウエル領域）、４はｎ＋注入すなわち、ｎ
型不純物を高濃度に注入した活性領域（以下、ｎ＋領域
と称す。）、５は酸化膜等の絶縁膜、６はポリシリコン
等から成るゲート電極、７はｎ＋領域内に形成されたｎ
＋ソース・ドレイン領域、８はＰウエル領域３内に形成
されたｐ＋ソース・ドレイン領域、９は引き出し用のＮ
ウエル領域１２の上に形成された別のｎ＋ソース・ドレ
イン領域、１０は埋め込みＮウエル領域２のレイアウト
の外側に形成された別のｐ＋ソース・ドレイン領域、１
２は埋め込みＮウエル領域２を電気的に上部へ引き出す
ための引き出し用のＮウエル領域を示す。また、Ａ１は
ｎ＋ソース・ドレイン領域９からの引き出し線、Ａ２は
ｎ＋ソース・ドレイン領域７からの引き出し線、Ａ３は
ゲート電極６からの引き出し線、Ａ４はｐ＋ソース・ド
レイン領域８からの引き出し線、Ａ５は別のｐ＋ソース
・ドレイン領域１０からの引き出し線を示し、グランド
ＧＮＤと接続する。
説明する。 実施の形態１．図１は、この発明の実施の形態１による
容量素子を示す概略断面図であり、図において、１はｐ
型（第１導電型）の半導体基板、２はｎ型（第２導電
型）領域の埋め込みＮウエル領域（ボトムＮｗｅｌｌと
もいう。）（埋め込みウエル領域）、３はｐ型領域のＰ
ウエル領域（ウエル領域）、４はｎ＋注入すなわち、ｎ
型不純物を高濃度に注入した活性領域（以下、ｎ＋領域
と称す。）、５は酸化膜等の絶縁膜、６はポリシリコン
等から成るゲート電極、７はｎ＋領域内に形成されたｎ
＋ソース・ドレイン領域、８はＰウエル領域３内に形成
されたｐ＋ソース・ドレイン領域、９は引き出し用のＮ
ウエル領域１２の上に形成された別のｎ＋ソース・ドレ
イン領域、１０は埋め込みＮウエル領域２のレイアウト
の外側に形成された別のｐ＋ソース・ドレイン領域、１
２は埋め込みＮウエル領域２を電気的に上部へ引き出す
ための引き出し用のＮウエル領域を示す。また、Ａ１は
ｎ＋ソース・ドレイン領域９からの引き出し線、Ａ２は
ｎ＋ソース・ドレイン領域７からの引き出し線、Ａ３は
ゲート電極６からの引き出し線、Ａ４はｐ＋ソース・ド
レイン領域８からの引き出し線、Ａ５は別のｐ＋ソース
・ドレイン領域１０からの引き出し線を示し、グランド
ＧＮＤと接続する。
【００２４】ここで、Ｔ１は一方の端子であり、ｎ＋ソ
ース・ドレイン領域７の引き出し線Ａ２とｐ＋ソース・
ドレイン領域８の引き出し線Ａ４を接続している。Ｔ２
は他方の端子であり、ゲート電極６からの引き出し線Ａ
３とｎ＋ソース・ドレイン領域９からの引き出し線Ａ１
を共通に接続している。Ｔ５は引き出し線Ａ５に接続す
るグランド端子を示す。なお、Ｃ１，Ｃ２はそれぞれ、
ゲート電極６とｎ＋領域４で形成される容量と、Ｐウエ
ル領域３と埋め込みＮウエル領域２の間で形成される容
量を示す。
ース・ドレイン領域７の引き出し線Ａ２とｐ＋ソース・
ドレイン領域８の引き出し線Ａ４を接続している。Ｔ２
は他方の端子であり、ゲート電極６からの引き出し線Ａ
３とｎ＋ソース・ドレイン領域９からの引き出し線Ａ１
を共通に接続している。Ｔ５は引き出し線Ａ５に接続す
るグランド端子を示す。なお、Ｃ１，Ｃ２はそれぞれ、
ゲート電極６とｎ＋領域４で形成される容量と、Ｐウエ
ル領域３と埋め込みＮウエル領域２の間で形成される容
量を示す。
【００２５】図２はこの容量素子における容量値の電圧
依存性を示すＣＶ曲線であり、横軸は端子Ｔ２の端子Ｔ
１に対する電位を示す。図において、ＣａとＣｂはそれ
ぞれ、容量Ｃ１のうち、ゲート電極６のｎ＋領域４に対
する電位が０Ｖから正に増加したときの容量値の増加
分、Ｐウエル領域３と埋め込みＮウエル領域２の間に形
成される容量のうち、該埋め込みＮウエル領域２のＰウ
エル領域３に対する電位が０Ｖから正に増加したときに
得られる容量の減少分を示す。
依存性を示すＣＶ曲線であり、横軸は端子Ｔ２の端子Ｔ
１に対する電位を示す。図において、ＣａとＣｂはそれ
ぞれ、容量Ｃ１のうち、ゲート電極６のｎ＋領域４に対
する電位が０Ｖから正に増加したときの容量値の増加
分、Ｐウエル領域３と埋め込みＮウエル領域２の間に形
成される容量のうち、該埋め込みＮウエル領域２のＰウ
エル領域３に対する電位が０Ｖから正に増加したときに
得られる容量の減少分を示す。
【００２６】次に動作について説明する。この実施の形
態１による容量素子では、ｐ＋ソース・ドレイン領域８
の引き出し線Ａ４とｎ＋ソース・ドレイン領域７の引き
出し線Ａ２を共通に接続した一方の端子Ｔ１と、ゲート
電極の引き出し線Ａ３とｎ＋ソース・ドレイン領域９か
らの引き出し線Ａ１とを共通に接続した他方の端子Ｔ２
を設けているので、一方の端子Ｔ１と他方の端子Ｔ２の
間に形成される容量は、図２の容量Ｃ１と容量Ｃ２が加
算された加算容量Ｃ１＋Ｃ２のカーブになり、その結
果、容量の端子電圧が０Ｖ（ゼロバイアス）付近のとき
の容量の電圧依存性が低減される。
態１による容量素子では、ｐ＋ソース・ドレイン領域８
の引き出し線Ａ４とｎ＋ソース・ドレイン領域７の引き
出し線Ａ２を共通に接続した一方の端子Ｔ１と、ゲート
電極の引き出し線Ａ３とｎ＋ソース・ドレイン領域９か
らの引き出し線Ａ１とを共通に接続した他方の端子Ｔ２
を設けているので、一方の端子Ｔ１と他方の端子Ｔ２の
間に形成される容量は、図２の容量Ｃ１と容量Ｃ２が加
算された加算容量Ｃ１＋Ｃ２のカーブになり、その結
果、容量の端子電圧が０Ｖ（ゼロバイアス）付近のとき
の容量の電圧依存性が低減される。
【００２７】また、図３は図１の実施の形態１による容
量素子のレイアウト図の一例を示すもので、図におい
て、Ｗ１，Ｗ２は調整幅であり、各部は図１と同様な符
号にて示してあるから、その説明は省略する。この調整
幅Ｗ１，Ｗ２は、ゲート電極６とｎ＋活性領域４により
構成される容量Ｃ１の電圧依存性を補正するために設け
たもので、Ｐウエル領域３と埋め込みＮウエル領域２で
構成されるｐｎ接合容量Ｃ２と加算した加算容量Ｃ１＋
Ｃ２の値を、ゼロバイアス付近で同じ値に設定できるよ
うに、ｎ＋活性領域４のレイアウト面積の調整のために
設けたスペースである。この調整幅Ｗ１，Ｗ２を適宜に
調整することによって、図２の容量ＣａとＣｂの値を相
殺させるように設定することができる。これにより、容
量素子のゼロバイアス近傍の電圧依存性を低減できる。
量素子のレイアウト図の一例を示すもので、図におい
て、Ｗ１，Ｗ２は調整幅であり、各部は図１と同様な符
号にて示してあるから、その説明は省略する。この調整
幅Ｗ１，Ｗ２は、ゲート電極６とｎ＋活性領域４により
構成される容量Ｃ１の電圧依存性を補正するために設け
たもので、Ｐウエル領域３と埋め込みＮウエル領域２で
構成されるｐｎ接合容量Ｃ２と加算した加算容量Ｃ１＋
Ｃ２の値を、ゼロバイアス付近で同じ値に設定できるよ
うに、ｎ＋活性領域４のレイアウト面積の調整のために
設けたスペースである。この調整幅Ｗ１，Ｗ２を適宜に
調整することによって、図２の容量ＣａとＣｂの値を相
殺させるように設定することができる。これにより、容
量素子のゼロバイアス近傍の電圧依存性を低減できる。
【００２８】基本的に、この実施の形態１による容量素
子の構成では、このような調整幅Ｗ１，Ｗ２寸法の調整
を行わずとも幾分かの相殺効果があり、それだけでも改
善効果は得られるが、より一層の改善効果を得るには、
この寸法を変えた素子を各種実測し、適当な寸法を求め
ることにより最適に実現可能である。
子の構成では、このような調整幅Ｗ１，Ｗ２寸法の調整
を行わずとも幾分かの相殺効果があり、それだけでも改
善効果は得られるが、より一層の改善効果を得るには、
この寸法を変えた素子を各種実測し、適当な寸法を求め
ることにより最適に実現可能である。
【００２９】以上のように、この実施の形態１によれ
ば、Ｐウエル領域３とｎ＋活性領域４を接続し一方の端
子Ｔ１とし、ゲート電極６と埋め込みＮウエル領域２の
端子を接続し他方の端子Ｔ２とするようにＭＯＳ容量を
構成したので、ゲート電極６とｎ＋活性領域４間の容量
Ｃ１の電圧依存性は、埋め込みＮウエル領域２とＰウエ
ル領域３間の容量Ｃ２の電圧依存性で補正することがで
き、その結果、電圧依存性の少ない容量素子が実現する
効果が得られる。
ば、Ｐウエル領域３とｎ＋活性領域４を接続し一方の端
子Ｔ１とし、ゲート電極６と埋め込みＮウエル領域２の
端子を接続し他方の端子Ｔ２とするようにＭＯＳ容量を
構成したので、ゲート電極６とｎ＋活性領域４間の容量
Ｃ１の電圧依存性は、埋め込みＮウエル領域２とＰウエ
ル領域３間の容量Ｃ２の電圧依存性で補正することがで
き、その結果、電圧依存性の少ない容量素子が実現する
効果が得られる。
【００３０】実施の形態２．図４は、この発明の実施の
形態２による容量素子を示す概略断面図であり、図にお
いて、１はｐ型の半導体基板、２は埋め込みＮウエル領
域、３はＰウエル領域、５は酸化膜等の絶縁膜、６はポ
リシリコン等から成るゲート電極、８はＰウエル領域３
に形成したｐ＋ソース・ドレイン領域、９は引き出し用
のＮウエル領域１２上に形成した別のｎ＋ソース・ドレ
イン領域、１０は埋め込みＮウエル領域２のレイアウト
の外側に形成した別のｐ＋ソース・ドレイン領域、１１
は引き出し用のＮウエル領域１２上に形成したｐ＋活性
領域、１２は埋め込みＮウエル領域２を電気的に上部へ
引き出すための引き出し用のＮウエル領域を示す。ま
た、Ａ１は別のｎ＋ソース・ドレイン領域９からの引き
出し線、Ａ３はゲート電極６からの引き出し線、Ａ４は
ｐ＋ソース・ドレイン領域８からの引き出し線、Ａ５は
別のｐ＋ソース・ドレイン領域１０からの引き出し線を
示し、グランドＧＮＤと接続する。さらに、Ｔ１は一方
の端子、Ｔ２は他方の端子を示し、Ｔ５はグランド端子
を示す。Ｃ１はゲート電極６とＰウエル領域３間で形成
される容量を示す。
形態２による容量素子を示す概略断面図であり、図にお
いて、１はｐ型の半導体基板、２は埋め込みＮウエル領
域、３はＰウエル領域、５は酸化膜等の絶縁膜、６はポ
リシリコン等から成るゲート電極、８はＰウエル領域３
に形成したｐ＋ソース・ドレイン領域、９は引き出し用
のＮウエル領域１２上に形成した別のｎ＋ソース・ドレ
イン領域、１０は埋め込みＮウエル領域２のレイアウト
の外側に形成した別のｐ＋ソース・ドレイン領域、１１
は引き出し用のＮウエル領域１２上に形成したｐ＋活性
領域、１２は埋め込みＮウエル領域２を電気的に上部へ
引き出すための引き出し用のＮウエル領域を示す。ま
た、Ａ１は別のｎ＋ソース・ドレイン領域９からの引き
出し線、Ａ３はゲート電極６からの引き出し線、Ａ４は
ｐ＋ソース・ドレイン領域８からの引き出し線、Ａ５は
別のｐ＋ソース・ドレイン領域１０からの引き出し線を
示し、グランドＧＮＤと接続する。さらに、Ｔ１は一方
の端子、Ｔ２は他方の端子を示し、Ｔ５はグランド端子
を示す。Ｃ１はゲート電極６とＰウエル領域３間で形成
される容量を示す。
【００３１】ここで、一方の端子Ｔ１はｎ＋ソース・ド
レイン領域９からの引き出し線Ａ１と、ｐ＋ソース・ド
レイン領域８からの引き出し線Ａ４を共通に接続し、他
方の端子Ｔ２はゲート電極６の引き出し線Ａ３とｐ＋活
性領域１１からの引き出し線Ａ６を共通に接続してい
る。
レイン領域９からの引き出し線Ａ１と、ｐ＋ソース・ド
レイン領域８からの引き出し線Ａ４を共通に接続し、他
方の端子Ｔ２はゲート電極６の引き出し線Ａ３とｐ＋活
性領域１１からの引き出し線Ａ６を共通に接続してい
る。
【００３２】次に、図５はこの容量素子における容量値
の電圧依存性を示すＣＶ曲線であり、横軸は端子Ｔ２の
端子Ｔ１に対する電位を示す。図において、Ｃ１とＣ２
はそれぞれ、ゲート電極６とＰウエル領域３間で形成さ
れる容量、ｐ＋活性領域１１とＮウエル領域１２の間で
形成される容量を示す。また、ＣａとＣｂはそれぞれ、
容量Ｃ１のうちゲート電極６のＰウエル領域３に対する
電位が負から０Ｖに増加したときの容量値の減少分と、
ｐ＋活性領域１１のＮウエル領域１２の間に形成される
容量のうち、ｐ＋活性領域１１のＮウエル領域１２に対
する電位が負から０Ｖに増加したときに得られる容量の
増加分とを示す。
の電圧依存性を示すＣＶ曲線であり、横軸は端子Ｔ２の
端子Ｔ１に対する電位を示す。図において、Ｃ１とＣ２
はそれぞれ、ゲート電極６とＰウエル領域３間で形成さ
れる容量、ｐ＋活性領域１１とＮウエル領域１２の間で
形成される容量を示す。また、ＣａとＣｂはそれぞれ、
容量Ｃ１のうちゲート電極６のＰウエル領域３に対する
電位が負から０Ｖに増加したときの容量値の減少分と、
ｐ＋活性領域１１のＮウエル領域１２の間に形成される
容量のうち、ｐ＋活性領域１１のＮウエル領域１２に対
する電位が負から０Ｖに増加したときに得られる容量の
増加分とを示す。
【００３３】次に動作について説明する。この実施の形
態２による容量素子では、ｐ＋ソース・ドレイン領域８
の引き出し線Ａ４と、ｎ＋ソース・ドレイン領域９の引
き出し線Ａ１とを共通に接続した端子Ｔ１と、ゲート電
極６の引き出し線Ａ３と、ｐ＋活性領域１１からの引き
出し線Ａ６とを共通に接続した端子Ｔ２とを設けている
ので、一方の端子Ｔ１と他方の端子Ｔ２の間に形成され
る容量は、図５の容量Ｃ１と容量Ｃ２が加算されたＣ１
＋Ｃ２のカーブになり、その結果、容量の端子電圧が０
Ｖ（ゼロバイアス）付近のときの容量の電圧依存性が低
減される。
態２による容量素子では、ｐ＋ソース・ドレイン領域８
の引き出し線Ａ４と、ｎ＋ソース・ドレイン領域９の引
き出し線Ａ１とを共通に接続した端子Ｔ１と、ゲート電
極６の引き出し線Ａ３と、ｐ＋活性領域１１からの引き
出し線Ａ６とを共通に接続した端子Ｔ２とを設けている
ので、一方の端子Ｔ１と他方の端子Ｔ２の間に形成され
る容量は、図５の容量Ｃ１と容量Ｃ２が加算されたＣ１
＋Ｃ２のカーブになり、その結果、容量の端子電圧が０
Ｖ（ゼロバイアス）付近のときの容量の電圧依存性が低
減される。
【００３４】これにより、図９に示したサンプルホール
ド回路に使用したとしても、容量ＣＨの電圧に応じて変
動する割合は小さくなるため、高精度なサンプルホール
ド回路を構成することができる。
ド回路に使用したとしても、容量ＣＨの電圧に応じて変
動する割合は小さくなるため、高精度なサンプルホール
ド回路を構成することができる。
【００３５】また、図６は図４の実施の形態２による容
量素子のレイアウト図の一例を示すもので、図におい
て、Ｗ３，Ｗ４は調整幅であり、各部は図４と同様な符
号にて示してあるから、その説明は省略する。この場合
は、調整幅Ｗ３，Ｗ４は、ゲート電極６とＰウエル領域
３により構成される容量Ｃ１の電圧依存性を補正するた
めに設けたもので、Ｐ＋活性領域１１とＮウエル領域１
２で構成されるｐｎ接合容量Ｃ２と加算した加算容量Ｃ
１＋Ｃ２の値を、ゼロバイアス付近で同じ値に設定でき
るように、ｐ＋活性領域１１のレイアウト面積の調整の
ために設けたスペースである。この調整幅Ｗ３，Ｗ４は
適宜に調整することによって、図５の容量ＣａとＣｂの
値を相殺させるように設定することができる。これによ
り、順方向のバイアスまでは使えないものの電圧範囲を
制限することで電圧依存性は改善され、少なくとも、容
量素子のゼロバイアス近傍の電圧依存性が改善される。
量素子のレイアウト図の一例を示すもので、図におい
て、Ｗ３，Ｗ４は調整幅であり、各部は図４と同様な符
号にて示してあるから、その説明は省略する。この場合
は、調整幅Ｗ３，Ｗ４は、ゲート電極６とＰウエル領域
３により構成される容量Ｃ１の電圧依存性を補正するた
めに設けたもので、Ｐ＋活性領域１１とＮウエル領域１
２で構成されるｐｎ接合容量Ｃ２と加算した加算容量Ｃ
１＋Ｃ２の値を、ゼロバイアス付近で同じ値に設定でき
るように、ｐ＋活性領域１１のレイアウト面積の調整の
ために設けたスペースである。この調整幅Ｗ３，Ｗ４は
適宜に調整することによって、図５の容量ＣａとＣｂの
値を相殺させるように設定することができる。これによ
り、順方向のバイアスまでは使えないものの電圧範囲を
制限することで電圧依存性は改善され、少なくとも、容
量素子のゼロバイアス近傍の電圧依存性が改善される。
【００３６】上述では、図３および図６共に、各部のコ
ンタクトは３個一列に並べたものを示したが、この限り
ではなく、２列、３列、個数を変えても同様の効果が得
られるのは言うまでもない。また、実施の形態１および
２共に半導体の導電型は１つの組み合わせを示したのみ
であるが、ｐ型とｎ型を入れ替えた構成（例えば、ｎ型
の半導体基板を用いた構成）で実現しても同様の効果が
得られる。
ンタクトは３個一列に並べたものを示したが、この限り
ではなく、２列、３列、個数を変えても同様の効果が得
られるのは言うまでもない。また、実施の形態１および
２共に半導体の導電型は１つの組み合わせを示したのみ
であるが、ｐ型とｎ型を入れ替えた構成（例えば、ｎ型
の半導体基板を用いた構成）で実現しても同様の効果が
得られる。
【００３７】以上のように、この実施の形態２によれ
ば、ゲート電極６と埋め込みＮウエル領域２上に設けた
ｐ＋ソース・ドレイン領域８の電極を接続して一方の端
子Ｔ１とし、Ｐ＋活性領域１１と引き出し用のＮウエル
領域１２を接続して他方の電極Ｔ２とするように構成し
たので、ゲート電極６とＰウエル領域３間の容量Ｃ１の
電圧依存性を、ｐ＋活性領域１１と埋め込みＮウエル２
間の容量にて補正することができ、その結果、電圧依存
性の少ない容量素子が実現する効果が得られる。
ば、ゲート電極６と埋め込みＮウエル領域２上に設けた
ｐ＋ソース・ドレイン領域８の電極を接続して一方の端
子Ｔ１とし、Ｐ＋活性領域１１と引き出し用のＮウエル
領域１２を接続して他方の電極Ｔ２とするように構成し
たので、ゲート電極６とＰウエル領域３間の容量Ｃ１の
電圧依存性を、ｐ＋活性領域１１と埋め込みＮウエル２
間の容量にて補正することができ、その結果、電圧依存
性の少ない容量素子が実現する効果が得られる。
【００３８】
【発明の効果】以上のように、この発明によれば、埋め
込みウエル領域上に構成した第２導電型の活性領域と、
第１導電型のウエル領域とを電気的に接続して一方の端
子とし、ゲート電極と埋め込みウエル領域とを電気的に
接続して他方の端子とするように構成したので、当該活
性領域と埋め込みウエル領域の面積を適宜に調整するこ
とによって、容量素子の電圧依存性を改善できる効果が
ある。
込みウエル領域上に構成した第２導電型の活性領域と、
第１導電型のウエル領域とを電気的に接続して一方の端
子とし、ゲート電極と埋め込みウエル領域とを電気的に
接続して他方の端子とするように構成したので、当該活
性領域と埋め込みウエル領域の面積を適宜に調整するこ
とによって、容量素子の電圧依存性を改善できる効果が
ある。
【００３９】この発明によれば、ゲート電極の第２導電
型の活性領域に対する電位が正から０Ｖまで減少したと
きの容量値の変化（例えば減少）分と、第２導電型の埋
め込みウエル領域の第１導電型ウエル領域に対する電位
が正から０Ｖまで減少したときに得られる容量値の変化
（例えば増加）分とを相殺させるように構成したので、
容量素子の端子電圧が０Ｖ付近のときの容量の電圧依存
性を低減できる効果がある。
型の活性領域に対する電位が正から０Ｖまで減少したと
きの容量値の変化（例えば減少）分と、第２導電型の埋
め込みウエル領域の第１導電型ウエル領域に対する電位
が正から０Ｖまで減少したときに得られる容量値の変化
（例えば増加）分とを相殺させるように構成したので、
容量素子の端子電圧が０Ｖ付近のときの容量の電圧依存
性を低減できる効果がある。
【００４０】この発明によれば、埋め込みウエル領域と
電気的に接続する引き出し用の第２導電型のウエル領域
と、この上に配置され不純物濃度が高い第１導電型の活
性領域とを備え、第１導電型のウエル領域を一方の端子
とし、ゲート電極と第１導電型の活性領域とを電気的に
接続して他方の端子とするように構成したので、当該活
性領域の面積を適宜に調整することによって、容量素子
の電圧依存性を改善できる効果がある。
電気的に接続する引き出し用の第２導電型のウエル領域
と、この上に配置され不純物濃度が高い第１導電型の活
性領域とを備え、第１導電型のウエル領域を一方の端子
とし、ゲート電極と第１導電型の活性領域とを電気的に
接続して他方の端子とするように構成したので、当該活
性領域の面積を適宜に調整することによって、容量素子
の電圧依存性を改善できる効果がある。
【００４１】この発明によれば、ゲート電極の第１導電
型のウエル領域に対する電位が負から０Ｖまで増加した
ときの容量値の変化（例えば減少）分と、引き出し用の
ウエル領域の当該第１導電型の活性領域に対する電位が
負から０Ｖまで増加したときに得られる容量の変化（例
えば増加）分とを相殺させるように構成したので、容量
素子の端子電圧が０Ｖ付近のときの容量の電圧依存性を
低減できる効果がある。
型のウエル領域に対する電位が負から０Ｖまで増加した
ときの容量値の変化（例えば減少）分と、引き出し用の
ウエル領域の当該第１導電型の活性領域に対する電位が
負から０Ｖまで増加したときに得られる容量の変化（例
えば増加）分とを相殺させるように構成したので、容量
素子の端子電圧が０Ｖ付近のときの容量の電圧依存性を
低減できる効果がある。
【図１】 この発明の実施の形態１による容量素子を示
す概略断面図である。
す概略断面図である。
【図２】 図１の容量素子における容量値の電圧依存性
を示すＣＶ曲線である。
を示すＣＶ曲線である。
【図３】 図１の容量素子のレイアウト図の一例であ
る。
る。
【図４】 この発明の実施の形態２による容量素子を示
す概略断面図である。
す概略断面図である。
【図５】 図４の容量素子における容量値の電圧依存性
を示すＣＶ曲線である。
を示すＣＶ曲線である。
【図６】 図４の容量素子のレイアウト図の一例であ
る。
る。
【図７】 従来例１の容量素子を示す概略断面図であ
る。
る。
【図８】 図７の容量素子における容量値の電圧依存性
を示すＣＶ曲線である。
を示すＣＶ曲線である。
【図９】 サンプルホールド回路の一例である。
【図１０】 図９のサンプルホールド回路の動作波形を
示すタイムチャートである。
示すタイムチャートである。
【図１１】 従来例２の容量素子を示す概略断面図であ
る。
る。
【図１２】 図１１の容量素子における容量値の電圧依
存性を示すＣＶ曲線である。
存性を示すＣＶ曲線である。
１ 半導体基板、２ 埋め込みＮウエル領域（埋め込み
ウエル領域）、３ Ｐウエル領域（ウエル領域）、４，
１１ 活性領域、５ 絶縁膜、６ ゲート電極、７，９
ｎ＋ソース・ドレイン領域、８，１０ ｐ＋ソース・
ドレイン領域、１２ Ｎウエル領域、Ａ１〜Ａ５ 引き
出し線、Ｃ１，Ｃ２ 容量、Ｃａ，Ｃｂ容量の増加また
は減少分、ＣＨ 容量、Ｔ１ 一方の端子、Ｔ２ 他方
の端子、Ｔ５ グランド端子。
ウエル領域）、３ Ｐウエル領域（ウエル領域）、４，
１１ 活性領域、５ 絶縁膜、６ ゲート電極、７，９
ｎ＋ソース・ドレイン領域、８，１０ ｐ＋ソース・
ドレイン領域、１２ Ｎウエル領域、Ａ１〜Ａ５ 引き
出し線、Ｃ１，Ｃ２ 容量、Ｃａ，Ｃｂ容量の増加また
は減少分、ＣＨ 容量、Ｔ１ 一方の端子、Ｔ２ 他方
の端子、Ｔ５ グランド端子。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 森本 康夫
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F038 AC03 AC05 AC08 AC12 AC15
EZ20
5F048 AA09 AC03 AC10 BB05 BE02
BE09 BF15 BF16
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、この半導体
基板中に形成した第２導電型の埋め込みウエル領域と、
この埋め込みウエル領域上に構成した第１導電型のウエ
ル領域と、この第１導電型のウエル領域上に形成した不
純物濃度が高い第２導電型の活性領域と、この活性領域
上に酸化膜を介して配置されたゲート電極とを備えた容
量素子において、 上記第２導電型の活性領域と上記第１導電型のウエル領
域とを電気的に接続して一方の端子とし、上記ゲート電
極と上記埋め込みウエル領域とを電気的に接続して他方
の端子としたことを特徴とする容量素子。 - 【請求項２】 第２導電型の埋め込みウエル領域は、こ
れを電気的に引き出すために、他方の端子との間に引き
出し用の第２導電型のウエル領域を設けたことを特徴と
する請求項１記載の容量素子。 - 【請求項３】 不純物濃度が高い第２導電型の活性領域
とゲート電極との間に形成される容量のうち、上記ゲー
ト電極の上記第２導電型の活性領域に対する電位が正か
ら０Ｖまで減少したときの容量値の変化分と、 第２導電型の埋め込みウエル領域と第１導電型のウエル
領域との間に形成される容量のうち、上記第２導電型の
埋め込みウエル領域の上記第１導電型のウエル領域に対
する電位が正から０Ｖまで減少したときに得られる容量
値の変化分とを相殺させることを特徴とする請求項１記
載の容量素子。 - 【請求項４】 第１導電型の半導体基板、この半導体基
板中に形成した第２導電型の埋め込みウエル領域と、こ
の埋め込みウエル領域上に構成した第１導電型のウエル
領域と、この第１導電型のウエル領域上に酸化膜を介し
て配置されたゲート電極と、上記埋め込みウエル領域を
電気的に引き出すために、当該埋め込みウエル領域上に
設けた第２導電型のウエル領域と、この引き出し用の第
２導電型のウエル領域上に配置され、不純物濃度が高い
第１導電型の活性領域とを備えた容量素子において、 上記第１導電型のウエル領域を一方の端子とし、上記ゲ
ート電極と上記第１導電型の活性領域とを電気的に接続
して他方の端子としたことを特徴とする容量素子。 - 【請求項５】 第１導電型のウエル領域とゲート電極と
の間に形成される容量のうち、上記ゲート電極の上記第
１導電型のウエル領域に対する電位が負から０Ｖまで増
加したときの容量値の変化分と、 引き出し用の第２導電型のウエル領域とこの上に設けた
第１導電型の活性領域との間に形成される容量のうち、
上記引き出し用のウエル領域の当該第１導電型の活性領
域に対する電位が負から０Ｖまで増加したときに得られ
る容量の変化分とを相殺させることを特徴とする請求項
４記載の容量素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002137331A JP2003332447A (ja) | 2002-05-13 | 2002-05-13 | 容量素子 |
| US10/278,943 US6573588B1 (en) | 2002-05-13 | 2002-10-24 | Capacitance element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002137331A JP2003332447A (ja) | 2002-05-13 | 2002-05-13 | 容量素子 |
Publications (1)
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