JPH01502634A

JPH01502634A - イメージセンサ用出力回路

Info

Publication number: JPH01502634A
Application number: JP50566887A
Authority: JP
Inventors: スティーブンス，エリック・ジー
Original assignee: イーストマン・コダック・カンパニー
Priority date: 1986-09-18
Filing date: 1987-09-03
Publication date: 1989-09-07
Also published as: DE3788516T2; DE3788516D1; EP0282557B1; EP0282557A1; WO1988002186A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】イメージセンサ弔出力回路技術的分野この発明はイメージセンサの光電素子に集められた電荷を順次受けてこれ？出力電圧ｉｃ変換するための出力回路に関係しτいる。

背景技術イメージセンサの解像度はこれの光電素子の数な増大することによって増大される。元を素子の数が増大するにつれてそれの寸法は所与のセンサ画像面積に対してシエ必然的に減小する。

Ｍ荷はこれらの光電素子によつ℃集められて、浮動拡散部（ＦＤ）のある出力回路に転送される。この出力回路−工電荷を出力電圧に変換するように構成されている。セ／す素子の寸法が減小すると、それの集める信号電荷の数も又減小する。不幸にも。

雑音により引き起こされる出力信号の部分は実際上増大する。

それゆえ雑音はいずれの出力信号においても最も１要な成分となる。応答性及び信号露光レベルによりて決定されるような所与の光電素子信号電荷ＣＱＳｉｇ）があるものと考えよ。このような電荷はセンスノードのキャパシタンス（ＣＦＤ）に独立である。

又、ここで貌明されるようなソースホロワ出力回路；ま主として第１段態動トランジスタの熱雑音のために所与の入力関連雑音電圧（ＶｉＢＦ２）を持っているものと考えよ。熱雑音は又駆動要件により℃決定されるような所与のトランジスタの幅対長さの式により電荷に関して入力関連雑音に変換することができる。既述の出力回路に関連した別の雑音の項はリセット又はｋＴＣ雑音と名付けられており、方程式により電荷の項で与えられる。但し、にはボルツマンの定数であり、Ｔは温度である。それゆえ信号対雑音比（Ｓ／Ｎ）はによって与えられる。ここで、他項も又ＣＦＤに独立である。

この方程式から、信号対雑音比はＣＦＤな減小することによって改善されることがわかる。

それゆえ、入力キャパシタンスを最小化し、これにより全出力信号電圧における雑音な低減する高感度の浮動拡散電位計設計な提供することがこの発明の目的である。

発明の開示この目的は、電荷？順次受けてイメージセンサの光電素子に集められたそのような電荷を出力電圧に変換するための出力回路であって。

ａ、ゲート、ソース及びドレーン電極な備えていて、このソース電極が浮動拡散部な与えている第１の埋込みチャネルＬＤＤトランジスタ、前記の第１トランジスタのゲート電極にノ（ルスこれに電荷塾受けろようＩＣ隼備させるような前記の第１トランジスタの動作特性な作ることのできる装置。

ｂ、前記の浮動拡散部に電気的に接続された第２埋込みチャネル＄ＬＤＤ）ランジスタのある出力ソースホロワ増幅器であって、そのような浮動拡散部に集められた電荷に応答して出力電圧を発生する前記のソースホロワ増幅器、な備えている前記の出力回路によって達成される。

図１はこの発明によるイメージセンサの基本的素子の構成図であり。

図２１１図１に示された出力回路な概略形式で示しており。

図３は出力回路１８の諸部分の配置を示した上面図であり、図４は図３の線Ａ− ＡＫ泊って取られた断面図であり。

図５は図３の線Ｂ−ＢＩＣ浴りて取られた断面図であり、又図６は図３の線Ｃ；　ＣＫＧりて取られた断面図である。

図解の都合上、これらの図面はいずれも一定の比率に描かれまず図１１Ｃ移ると、全フレームイメージセンサｌＯが概略的構成図形式で示されている。イメージセンサ１０には入射光の強度及び積分時間の線形関数として且つ又入射光波長の非線形ｒＩａｉ！として電荷を集める光電素子１２がある。各党！素子は画像場面の１画素を表している。これらの光電素子は１例えば。

埋込みチャネルのｎ領域に電子を蓄積するホトキャパシタであればよい。読出し中、電荷は各列においてホトキャパシタから子（ＣＯＤ）１４まで転送される。

電荷結合素子の一部分は図４トハ出力ゲート１６に先行する水平ＣＯＤ素子まで、そしてこの素子から出力ゲートを通りで出力回路１８まで順次供給される。出力回路１８はセンサ１０と同じチップ上に集積化されている。出力回路１８はこれが受ける電子（電荷）の各パケットに比例した出力電圧Ｖｏｕｔを与える。出力回路１８には浮動拡散Ｔｈ３３　（ＦＤ）があって、これは、以下でわかるように、出刃信号におけろ雑音な低減するように最小化されたその実効キャパシタンスな持りている。

今度は図２に移ると、回路１８はａ略形式で示されている。

リセットトランジスタＱＲのゲート電極２０に加えられたパルスφＲの除去に応答してトランジスタＱＲはオフにされ、そしてその少し後に１を荷が出力ゲー）１６の下から浮動拡散部ＦＤ。

３３まで転送される。図４に示され又いるように、浮動拡散部は実除上トランジスタＱＲのソース電極３３でする。パルスφＲが加えられると、トランジスタＱＲはオンにされ、そして浮動拡散部ＦＤにおける電位はＶＲＤ、’）セットドレーン電位によって設定された基準レベルに戻される。トランジスタＱＲがオフであるときには、浮動拡散部に電位井戸が作られる。電子は出力ゲート１６からこの電位井戸へもう一度転送される。

浮動拡散部３３はソースホロワ出力増幅器１８の第１段のトランジスタＱＤ１のゲート電極に電気的に接続されている。この第１段には二つのトランジス、ＪＱＤｌ及びＱＬ、がある。これらのトランジスタは両方共飽和モードで連続的に動作する。トランジスタＱＤ、及びＱＬ、の電気的接合部には浮動拡散部ＦＤにおける電圧レベルに追従する電圧が発生される。この電圧はトランジスタＱＤ２のゲート電極に入力として加えられる。ＱＤ２のドレーンはトランジスタＱＤ１のドレーンに結合されているのと同じ電位源Ｖｄｄ　Ｋ接続されている。トランジスタＱＲ。

Ｒ”　１−　Ｑ　Ｌ　ｌ　及ヒＱＤ　２　ｋ！　丁へ”ＣＮ　Ｍ　ＯＳ　軽拡散）−ｖ　ｙ　（ＬＤ　Ｄ　）埋込みチャネルトランジスタである。トランジスタＱＤ１は図５に断面で示されている。ＶＯｕｔは通常のオフチップ信号処理回路部に入力として加えられる。

図３はソースホロワ出力増幅器１８の第１段のトランジスタＱＲ及びトランジスタＱＤ□の上面配置図を示している。図３は図４及び５の説明中に参照されるべきである。今度は図４に移るが、この図にはリセット、トランジスタＱＲと水平ＣＣＤ１４の出力ゲート１６及び二つのゲートが断面で示されている。

Ｃ０Ｄ１４ｋｚ二相素子として示されている。二つの高さのポリシリコン、ポリｌ及びポリ２があって、これらはそれぞれシフトレジスタゲート電極２２及び２４を与えている。基板２６はｐ形導亀性のものであり、又ｎ形層２８はひ素を基板２６へ注入することによって与えられ得るものであり、埋込みチャネル構造を提供している。ｎ形層２８のすぐ上方には熱成長二酸化けい素の層２９がある。

ｐ形基板２６のすぐ上方には素子の非活性領域におけるｐ＋電界しきい値調整注入部４６がある。ｐ＋電界しきい値ｖＩａ整領域４６の上方には通常のＬＯＣＯ８（けい素の局部酸化〕によって与えられた厚い電界二酸化けい素層３１がある。

ＣＯＤシフトレジスタ電極２２及び２４は薄いゲート酸化物２９上に形成され℃ いる。これらの電極のそれぞれを分離しているのは通常のＬＴＯ（低温酸化物）によって与えられた二酸化けい素の絶縁層３０である。出力ゲー）１６はこの電極に連続的に加えられた正電位ＶＯＧを持り℃いる。電子が水平シフトＣＣＤ１４の最後のゲート２４の下に保持されており且つこの時点でゲート電位φ２が減小されると共にゲート電位φ１が増大されると仮定すれば、電子は出力ゲート１６の下の「電位の丘」を流れ下っ℃浮動拡散ｓ３３まで達することになる。この時点においてはトランジスタＱＲはオフである。すなわち、信号電子はソース電極３３に集まっている。トランジスタＱＲはＮＭＯ５ＬＤＤ埋込みチャネルトランジスタである。ソース電極３３は浮動拡散部ＦＤのう能な与える。電極３３はこれに発生した電位がトランジスタＱＲのオフ時に浮動することが許されるので＃動拡散部である。この浮動拡散部はｎ　拡散電極とｐ（基板）領域との間のＰＮ接合部に準備されている。それでパルスφＲがトランジスタＱＲのゲート電極２ｏに加えられると、トランジスタＱＲはオンになり、そして浮動拡散￥ｈ３３における電位’ｔ＠、　ｍ１位ｖＲＤにあるトランジスタＱＲのドレーンへ流れ去る電子によってリセットされる。これらの時間中１図２及び５に示されたトランジスタＱＤ□のゲート電極４ｏに電気的に接続された浮動拡散部には電圧変化が発生される。図５に示されているように、トランジスタＱＤ１は又ＮＭＯ８ＬＤＤ埋込みチャネルトランジスタである。

）　ラフ：）スｌＱＲ，ＱＤ□、ＱＬ、及びＱＤ２１−ｊ、通常のＬＯＣＯ８工程により活性及び電界領域な現定することによって構成されている。これらすべてのトランジスタはひ素を注入して埋込みチャネル層２８を形成することによって形成されている。表面チャネルトランジスタとは対照的に埋込みチャネルトランジスタな使用することによって、キャリヤがけい素−二酸化けい素境界面領域と強（は相互作用しないので、トランジスタの７リツ力雑音厄分が低減される。

この埋込みチャネル注入層２８は又、ＬＤＤ　ＮＭＯ５ＦＥＴを形成してこれにより工程を単純化するために一般に使用されるｎ−ソース及びドレーン注入領域に取って代わるのに役立つ。この発明によれは１図示されたようにｎ＋ソース及びｎ＋トン−７電極に接続されたｎ一層２８を持っているＬＤＤ　＊遺物を使用すると、ゲート−ソース及びドレーン間取なりキャパシタンスが著しく低減される。このキャパシタンスはセンシングノードＦＤ３３における全キャパシタンスの一部分を形成している。加えて、ｎ−理込みチャネル層２８は１図６に示されたように浮動拡散部な形成しているＱＲのソース接続点３３におけるｐ　電界注入領域４８から分離されている。これＩ：、空乏の広がりが増大されるので、浮動拡散部の側壁接合キャパシタンスｔｔ％従ってセンシングノードＦＤの全キャパシタンスを低減するのに役立つ。はう素ＦＥＴＬきい値電圧調整注入部３４は次の各素子、すなわちＱＤ□（図５参照）、ＱＬｌ、ＱＤ２及びｏＧのためのゲート電極な通して注入されている。これらの注入部３４を与えるためには多くの通常の工程を使用することができる。時に適当な工程は、ロシー（Ｌ　０８ｅ８　）及びラバイア（ＬａＶｔｎｅ）の名義による。［縁部整列式注入部及びこれのための電極な作る方法ＣＭｅｔｈｏｄ　ｏｆＭａ上ｉｎｇ　Ｅｄｇｅ−Ａｌｉｇｎｅｄ　Ｉｍｐｌａｎｔｓ　ａｎｄ　ＥｌｅｃｔｒｏｄｅｓＴ　ｈｅｒｅ　ｆｏｒ月という名称の、この出願の譲受人に譲渡されたＥＰ−Ａ−０２０７３２８に記載されている。この出願の開示事項はこの出願Ｃ援用される。各トランジスタのｎ　ソース及びｎ＋ドレーン電極は、上にあるＬＴＯ層３０　を通して食刻されたソース及びドレーン接触穴な通して層２８中へび累を注入することによって構成されている。これはマスキング段階を節約し、従ってこれらの電極の構成な簡単にし、又ｎ　接触部が自己整列される結果になる。これは又ｎ　ソース及びドレーン領域が側方拡散によってポリシリコンゲート（図４及び５参照〕の下に広がるのな止め、これにより重なりキャパシタンスな大いに低減する。各電極とのｉ［気的接続を行うためにアルミニウムに接触部４５が食刻穴ヘスバッタされている。ｎ　ソース／ドレーン領域も又ｐ　フィールド又はチャネル停止領域４６（図５及び６参照）から分離されているので、逆バイアス接合部のキャパシタンスも又空乏領域幅の増大のために低減される。

ｎ＋領領域ｋ：ｐ＋領領域ら分離することの付加的な利点はダイオードの逆バイアス降伏電圧の増大である。

今夏は−５を説明する。ＮＭＯ８ＬＤＤ埋込みチャネルトランジスタＱＤ、にはドレーン電極４２及びソース電極４４がある。ｐ＋領域４６は電界しきい値−整機能を与える。ＱＤ□に関連して上に論述されたようにトランジスタのしきい値電圧をｖ４整するために層２８のすぐ下に−くドープされたｐ領域３４を準備してもよいことは理解されるであろう。このｐ領域３４は通常のほう素イオン注入によって準備することもできる。

トランジスタＱＬ□及びＱＤｌ）３ｒＮＭＯ３ＬＤＤ埋込＾チャネルトランジスタとして有するのが全く有利であることも又判明しているが、このトランジスタは第１段ソースホロワの邑力俳」で見たときの各量性負荷を低減することによって速度な増大する。

実動浮動拡散キャパシタンスは三つの理由のために低減される。第１は、ｎ＋領領域ゲートから十分にすれていてゲートの下で側方には拡散が行われないようになっているので、ゲート−ドレーン及びソース間型なりキャパシタンスを低減することによってである。この低減はＬＤＤ構造部の使用によって行われる。キャパシタンスにおける第２の低減は、ｎ　＃動拡散領域なｐ＋電界しきい値調整領域から分離することによって行われる。実動浮動拡散キャパシタンスにおける第３の低減は、囚６に示されたように浮動拡散部におけるＣＣＤ埋込みチャネルｎ −領域２８な電界しきい値調整領域４６から分離することに起因する。これはこの逆バイアス接合部のより大きい空乏領域な生じさせ、これによりより低い接合ｈキャパシタンスが生じることになる。

この発明に従って、四つの埋込みチャネＡ／ＮＭＯ３，ＬＤＤ　）ランジスタを用いてこの発明により出力回路が構成された。これらのトランジスタはそれぞれ自己整列式ｎ　接触部を使用していた。この構成により、約１０　ｆＦの実動浮動拡散キャパシタンスが得られた。この回路は比較的高い出力電圧で低フリッカ雑音を与えた。フリッカ雑音は埋込みチャネルトランジスタを用いることによって低減された。

産業上の適用性及び利点この発明の出力回路はイメージセンサに特に有効である。

この集積化出力回路の諸特徴の中には、低電力消費であること、非常に小さい表面積な８豐とすること、及び全く中途の広いことがある。

この回ｋＩは高い入力関連感度により出力電圧における雑音を低減し且つ又総合システム設計の信頼性及び簡単性を１犬する。

ＮＭＯ８）ランジスタはこの発明における使用に特に適してい”　ＦＩＧ、　１ＦＩＧ、　３ＦＩＧ、　５国際調査報告

Claims

【特許請求の範囲】

１．電荷を順次受けてイメージセンサの光電素子に集められたそのような電荷を出力電圧に変換するための出力回路であって、ａ．ゲート、ソース及びドレーン電極を備えていて、前記のソース電極が浮動拡散部を与えている第１の埋込みチャネルＬＤＤトランジスタ、ｂ．前記の第１トランジスタのゲート電極にパルスを選択的に加えて前記の浮動拡散部における電位をリセットしてそれに光電素子に発生した電荷を受ける準備をさせるようにするための装置、並びにｃ．第２の埋込みチャネルＬＤＤトランジスタを備えていてこれのゲートが前記の浮動拡散部に電気的に接続されており、これにより、前記の浮動拡散部に集められた電荷に応答して出力電圧に変化を生じるようになっている出力ソースホロワ増幅器、によって特徴づけられている前記の出力回路。
２．前記の出力ソースホロワ増幅器が２段構成のものであってその第１段に前記の第２トランジスタがあり且つその第２段に少なくとも一つの埋込みチャネルＬＤＤ出力トランジスタがあり、前記の第２段が前記の第１段に電気的に接続されていて電荷が前記の浮動拡散部に集められるにつれて発生される電圧に追従するように構成されていることによって特徴づけられている、請求項１に記載の出力回路。
３．前記の埋込みチャネルトランジスタのすべてがＮＭＯＳであって、ｐ−基板、この基板に形成されたｎ−理込みチャネル層、このｎ−チャネル層上の熱成長酸化物層、この熱成長酸化物層上のゲート電極、熱成長層及びゲート上に形成された絶縁層、並びにこの絶縁層に食刻された穴を通してｎ−層に注入されたｎ＋ソース及びｎ＋ドレーン電極を備えていることによって特徴づけられている、請求項２に記載の出力回路。