JP4779218B2

JP4779218B2 - Ｃｍｏｓイメージセンサ

Info

Publication number: JP4779218B2
Application number: JP2001064544A
Authority: JP
Inventors: 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2001-03-08
Filing date: 2001-03-08
Publication date: 2011-09-28
Anticipated expiration: 2021-03-08
Also published as: JP2002270807A

Description

【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳイメージセンサに係わり、特に画素を構成するフォトダイオードの出力を増幅するアンプの占める面積を抑制しながら低雑音化するのに好適なＣＭＯＳイメージセンサの素子構造に関するものである。
【０００２】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとして、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式の２種類のイメージセンサがある。
ＣＣＤ方式イメージセンサ（以下、単にＣＣＤともいう）は現在広く実用に供されているが、光電変換部と光電変換を駆動する駆動部（すなわち周辺回路部）とは、半導体素子構造が異なるので、別々の半導体集積回路の製造工程（プロセス）によって製造されている。
【０００３】
一方、ＣＭＯＳセンサ方式のイメージセンサ（以下、単にＣＭＯＳイメージセンサともいう）においては、光電変換部及び駆動部は、通常のＣＭＯＳ−ＬＳＩプロセスとほとんど同じ工程によって製造することができるので、ＣＭＯＳ−ＬＳＩ用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化されたイメージセンサを低コストで製造できるというメリットがある。
【０００４】
他方、ＣＭＯＳイメージセンサにはＣＣＤに比べて固定パターン雑音が大きいという問題があることが知られている。これに対しては、光電変換部の出力信号をノイズキャンセラである相関二重サンプリング回路（ＣｏｒｒｅｌａｔｅＤｏｕｂｌｅＳａｍｐｌｉｎｇ回路、以下、単にＣＤＳ回路ともいう）を通すことによって、ノイズを低減している。
【０００５】
以下、添付図面を参照して、従来例のＣＭＯＳイメージセンサを具体的に説明する。
図１は、従来例のＣＭＯＳイメージセンサの基本構成を示す図である。図１には、表示の簡便さのために２行２列分の画素構成を有するＣＭＯＳイメージセンサ１が表示されている。従って、実際には、例えばエリアセンサにおいては、縦横にそれぞれ所定数の画素１００Ａが配列されており（すなわち、画素１００Ａの所定数の行と列が形成されている）、また、例えばラインセンサにおいては、所定数の画素１００Ａが１行、あるいは１列だけ配列されている。
【０００６】
各画素１００Ａは、行選択トランジスタ６、リセット用トランジスタ７、アンプ用トランジスタ８及びフォトダイオード９より構成されている。
フォトダイオード９のＰ側は接地されており、フォトダイオード９のＮ側は、リセット用トランジスタ７のソース電極（単に、ソースともいう）及びアンプ用トランジスタ８のゲート電極（単に、ゲートともいう）に接続されている。
【０００７】
リセット用トランジスタ７のドレイン電極（単に、ドレインともいう）は、行選択トランジスタ６のドレイン及び基準電圧供給線１７に接続されている。行選択トランジスタ６のソースは、アンプ用トランジスタ８のドレインに接続されている。
基準電圧供給線１７は、図示しない基準電圧電源に接続されており、所定の電圧が供給されている。
なお、後述するトランジスタも含めて、各トランジスタのゲート、ドレイン、ソースは、図中において、それぞれ、Ｇ，Ｄ，Ｓと表示されている。
【０００８】
各画素１００Ａを駆動し、各画素１００Ａ（の素子）からの出力信号を取り出し、図示しない信号処理回路に出力するために、垂直シフトレジスタ５、負荷トランジスタ２、ノイズキャンセラ１１、信号読み出し用トランジスタ１４及び水平シフトレジスタ１３が配置されている。
垂直シフトレジスタ５には、所定行数の行信号出力線１５及びリセット信号出力線１６が接続されている。
行信号出力線１５は、行選択トランジスタ６のゲートに接続されている。
リセット信号出力線１６は、リセット用トランジスタ７のゲートに接続されている。
【０００９】
各画素列毎に負荷トランジスタ２が配置されている。図示しない基準電圧電源に接続され、所定の基準電圧が供給されている基準電圧供給線３に、負荷トランジスタ２のドレインが接続されている。負荷トランジスタ２のゲートは、負荷トランジスタ駆動線４に接続されている。
負荷トランジスタ２のソースは列信号出力線１０に接続されている。列信号出力線１０は、各画素列毎に配置されている。列信号出力線１０は、各画素アンプ用トランジスタ８のソースに接続されており、後述するノイズキャンセラ１１に接続されている。
【００１０】
信号読出し用トランジスタ１４のドレインはノイズキャンセラ１１に、ソースは信号出力線１２に、ゲートは水平シフトレジスタ１３に、それぞれ接続されている。
【００１１】
次に、画素１００Ａの基本動作について説明する。
まず、（１）垂直シフトレジスタ５より、ある行のリセット信号出力線１６を通してリセット用トランジスタ７のゲートに、ある所定レベルの電圧Ｖｄを印加して、これによりリセット用トランジスタ７をオンする。基準電圧供給線１７には、電源電圧Ｖｄｄが供給されている。行選択トランジスタはオフである。
【００１２】
ここで、リセット用トランジスタ７のしきい値電圧がＶｔｈｒｓｔとすると、フォトダイオード９のＮ型端子には、Ｖｐ（＝電源電圧Ｖｄｄ−リセット用トランジスタのしきい値電圧Ｖｔｈｒｓｔ）の電圧がかかる。この電圧がフォトダイオード９の初期電圧となる。
【００１３】
次に、（２）リセット信号出力線１６に印加した電圧をローレベルに切り替え、リセット用トランジスタ７をオフにする。この状態で、光がフォトダイオード９に入射すると、フォトダイオード９には、光電効果により光の量に比例した電子ホール対が発生する。ホールはグランドの方へ逃げていき、電子がフォトダイオード９のＮ型へ行って、フォトダイオード９のＮ型端子電圧（すなわちアンプ用トランジスタ８のゲート電圧）がＶｓｉｇだけ低下して、（Ｖｐ−Ｖｓｉｇ）となる。
【００１４】
その後、（３）垂直シフトレジスタ５から行信号出力線１５を通して所定の電圧を行選択トランジスタ６のゲートに印加して、行選択用トランジスタ６をオンする。この結果、基準電圧供給線１７を通して、行選択トランジスタ６のドレインに電圧が印加されているので、行選択トランジスタ６のソースを通して、アンプ用トランジスタ８のドレインに電圧がかかり、アンプ用トランジスタ８がオンする。
【００１５】
ここで、アンプ用トランジスタ８はソースフォロア回路になっており、列信号出力線１０の電位Ｖａｓ（＝アンプ用トランジスタ８のソース電位）は、「ゲート電位（＝フォトダイオード９のＮ型端子電位：Ｖｐ−Ｖｓｉｇ）−アンプ用トランジスタ８のしきい値電圧（ここで、しきい値電圧をＶｔｈａｍｐとする）」となる。電位Ｖａｓ（＝Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）は、列信号出力線１０を通してノイズキャンセラ１１に記憶される。
【００１６】
次に、（４）再び、リセット用トランジスタ７をオンにする。すると、フォトダイオード９のＮ型端子はリセットされて、電位Ｖｐとなり、行選択トランジスタ６がオンしているから、画素１００Ａの出力、即ち列信号出力線１０の電位Ｖａｓは（Ｖｐ−Ｖｔｈａｍｐ）となる。ノイズキャンセラ１１は、この値から、先に記憶した値を差引いて、Ｖｓｉｇを取り出し、信号出力線１２に出力する。
次に、（５）行選択トランジスタ６をオフして、最初の状態に戻り、（２）からの動作を繰り返すことにより、各画素１００Ａより、光に応じた電気信号が取り出される。
【００１７】
【発明が解決しようとする課題】
ところで、ノイズキャンセラから信号Ｖｓｉｇを得るとき、アンプ用トランジスタのしきい値電圧は変化しないということで、上述の説明を行った。しかし現実には、ソースフォロア回路においては、トランジスタのウエルの電圧が一定で、ソースの電位が変化するために、しきい値電圧は基板バイアス効果を受けて変化する。
【００１８】
基板バイアス効果は、ソースとウエルの電位差が変化するときのしきい値電圧の変化として、次のような式で表わされる。
ΔＶｔｈ＝（２εs＊ｑ＊Ｎ＊ΔＶｓｂ）^1/2／（εｏｘ／Ｔｏｘ）………（１）式
ここで、ΔＶｔｈ：しきい値の変化、εs：シリコンの誘電率、ｑ：電子の電荷、Ｎ：ウエルの不純物濃度、ΔＶｓｂ：ソースと基板間の電位差の変化、Ｔｏｘ：ゲート酸化膜厚、εｏｘ：シリコン酸化膜の誘電率、をそれぞれ示す。
【００１９】
通常、ΔＶｓｂは０Ｖで固定であるが、ソースフォロア回路の場合には、ソース電位が変動するために、基板バイアス効果が発生する。
基板バイアス効果があると、（１）アンプ用トランジスタ（以下、単にアンプともいう）の増幅率が０．８程度と低くなる、（２）増幅率が各画素のアンプ毎にばらつき、これが雑音になる、という問題がある。
例えば、Ｔｏｘ＝９ｎｍ、Ｎ＝１×１０¹⁷ｃｍ^-3、ΔＶｓｂ＝１Ｖ、シリコンの比誘電率を１１．８、シリコン酸化膜の比誘電率を３．９８として、基板バイアスによる効果（しきい値電圧のソース基板間電圧依存性）を計算すると、次のようになる。
【００２０】
【表１】

【００２１】
出力信号Ｖｓｉｇが２．５Ｖから１．５Ｖに変化すると、上の表より、基板バイアス効果によるしきい値電圧Ｖｔｈの変化分ΔＶｔｈは、７５３ｍＶ−５８４ｍＶ＝１５１ｍＶとなる。
基板バイアス効果によるアンプ用トランジスタのしきい値電圧の変化分が、全ての画素のアンプ用トランジスタについて同じであれば問題はないが、実際にはしきい値電圧がばらつくのと同じ原因でこの変化分もばらつく。
【００２２】
例えばＴｏｘのプロセスに起因した妥当なバラツキは１．５％程度と考えられるが、Ｔｏｘが１．５％ばらつくとすると、ΔＶｔｈも１．５％、つまり１５１×０．０１５＝２．２５ｍＶがバラツキとなる。
このバラツキはノイズとして作用する。
信号のダイナミックレンジが１．１５Ｖとすると、ノイズが２．２５ｍＶの場合、Ｓ／Ｎ比は５４．１ｄＢとなるが、これはＣＣＤにおけるＳ／Ｎ比（５５ｄＢから６０ｄＢ）よりも低くなる。
【００２３】
このような基板バイアス効果を避けるために、本願出願人は、特願平１１−３４１８１９号公報において、画素のアンプ用トランジスタを構成するＭＯＳＦＥＴのウエルを、画素の他の素子と分離し、アンプのソースと接続する方法を開示した。
【００２４】
以下、その内容の概略を改善した従来例として説明する。
図２は、改善された従来例のＣＭＯＳイメージセンサの構成を示す図であり、図３は、改善された従来例のＣＭＯＳイメージセンサの素子構造を示す断面構成図である。
図２の改善された従来例において、画素１００Ｂは、リセット用トランジスタ７、アンプ用トランジスタ８、行選択トランジスタ６及びフォトダイオード９から構成され、これらの各端子間の接続は、アンプ用トランジスタ８のソースがウエル１０１と接続されている以外は、従来例のＣＭＯＳイメージセンサ１を構成する画素１００Ａと同一である。
【００２５】
図２に示すように、アンプ用トランジスタ８のウエル１０１をソースとつなぐと、ウエル１０１の電位がソース電位と一緒に動くので、基板バイアス効果は発生しない。
しかし、アンプ用トランジスタ８のウエル１０１を、他の行選択トランジスタ６及びリセット用トランジスタ７のウエルと電気的に分離して、フローティングにする必要がある。
【００２６】
図３により、以下、フローティング構造を説明する。
図３に示すように、Ｎ−型の基板１０２には、Ｐ型のウエル１０３とＰ型のウエル１０４が、距離Ｌだけ分離されてそれぞれ形成されている。
Ｐ型ウエル１０３には、フォトダイオード９のＮ型端子（Ｎ＋拡散層）及び接地されるＰ型端子（Ｐ＋拡散層）、行選択トランジスタ６のソース（Ｎ＋拡散層）及びドレイン（Ｎ＋拡散層）、及びリセット用トランジスタ７のソース（Ｎ＋拡散層）及びドレイン（Ｎ＋拡散層）が形成されている。
【００２７】
Ｐ型ウエル１０４には、アンプ用トランジスタ８のソースとなる高濃度のＮ＋拡散層（以下，単にソースともいう）８Ｓ及びドレインとなる高濃度のＮ＋拡散層（以下，単にドレインともいう）８Ｄ及びソース８Ｓをウエル１０４に接続するためのＰ＋拡散層１０１が形成され、ソースとウエル１０４は同電位になるように配線されている。ソース８Ｓ及びウエル１０４は列信号出力線１０に接続されている。
【００２８】
次に、ウエル１０４の詳細を説明する。
図４は、図３に示されるアンプ用トランジスタの周辺の詳細断面構成図であり、図５は、図３に示されるＡ部の拡大断面図である。
アンプ用ウエル１０４は他の素子のウエル１０３とはＮ型の領域により、距離Ｌだけ分離されている（図３）。
【００２９】
アンプ用ウエル１０４の表面に、ドレインのＮ＋拡散層８Ｄ、ソースのＮ＋拡散層８Ｓ、分離されたアンプ用ウエル１０４への接続用にＰ＋拡散層１０１が設けられている。Ｎ＋拡散層８Ｄ、Ｎ＋拡散層８Ｓ、Ｐ＋拡散層１０１の周囲には、フィールド酸化膜１１１Ａ，１１１Ｂ，１１１Ｃが形成されている（Ｎ＋拡散層８Ｄ、Ｎ＋拡散層８Ｓ、Ｐ＋拡散層１０１は、フィールド酸化膜１１１Ａ，１１１Ｂ，１１１Ｃをセルフアラインのマスクにして作製する）。
【００３０】
ソース８Ｓとドレイン８Ｄとの間の上方に、ゲート酸化膜１１０を介してゲート電極８Ｇが形成されている。
Ｐ＋拡散層１０１、ソース８Ｓ、ドレイン８Ｄ、フィールド酸化膜１１１Ａ，１１１Ｂ，１１１Ｃおよびゲート電極８Ｇの周囲は第１絶縁膜１０８で覆われている。
【００３１】
Ｐ＋拡散層１０１、ソース８Ｓ、ドレイン８Ｄ、およびゲート電極８Ｇの上部の第１絶縁層１０８には、導電性のコンタクト１０７、コンタクト１０７Ｓ、コンタクト１０７Ｇ、コンタクト１０７Ｄがそれぞれ形成されており、Ｐ＋拡散層１０１はコンタクト１０７を介し、ソース８Ｓはコンタクト１０７Ｓを介してメタル配線１０６Ｓに接続され、ゲート電極８Ｇはコンタクト１０７Ｇを介してメタル配線１０６Ｇに接続され、ドレイン８Ｄはコンタクト１０７Ｄを介してメタル配線１０６Ｄに接続している。
【００３２】
第１絶縁層１０８およびメタル配線１０６Ｓ、１０６Ｇ，１０６Ｄ上には、第２の絶縁層が形成されている。
ここで、コンタクト１０７とフィールド酸化膜１１１Ｂとの距離ΔＬｃｏ、また、コンタクト１０７Ｓとフィールド酸化膜１１１Ｂとの距離ΔＬｃｏは、コンタクト１０７，１０７Ｓを形成するときに用いるステッパの位置ずれにより、コンタクトがフィールド酸化膜１１１Ｂに接近して形成されるのを防ぐための余裕度で決まる。
【００３３】
図５には、図４のＡ部の拡大図が示されるが、コンタクト１０７Ｓがフィールド酸化膜１１１Ｂに近接して形成される場合には、ソース８Ｓのフィールド酸化膜１１１Ｂ側は濃度が薄いため、そこのコンタクト１０７Ｓの部分がウエル１０４とショート個所１１２でショートすることを示しており、これを防止するのに、距離ΔＬｃｏの余裕度が必要なのである。
この余裕度は、０．３５μｍルールではΔＬｃｏ＝０．２μｍ程度である。
また、フィールド酸化膜１１１Ｂの幅には、形成できる最小の幅ΔＬｆがあり、ルール化されており、０．３５μｍルールでは０．６μｍ程度である。
【００３４】
ところで、近年の高精細ＣＭＯＳイメージセンサにおける画素面積は、例えば７．５μｍｘ７．５μｍ以下の小さいものとなっている。上述の改善された従来例に示すように、アンプ用トランジスタであるＭＯＳＦＥＴのソースとウエルとを接続する方法は、アンプ特性を改善するには効果的ではあるが、コンタクトの数が増えて、その結果アンプ用トランジスタの画素に占める面積割合が増加し、その分フォトダイオードの面積割合が減少し、ＣＭＯＳイメージセンサの感度が下がってしまうという課題があった。
また、コンタクトとフィールド酸化膜までの距離には、所定の余裕度が必要であり、さらに、ソースとウエルに接続するＰ＋拡散層の間にフィールド酸化膜を設けており、アンプ用トランジスタの占める面積をそれ以上減らせられないという課題があった。
【００３５】
そこで本発明は、上記課題を解決し、ＣＭＯＳイメージセンサにおいて、画素を構成するアンプ用トランジスタの基板バイアス効果を抑制する構造を小さいアンプ用トランジスタ領域内で実現できるようにし、それにより雑音の少ない高精細のＣＭＯＳイメージセンサを提供することを目的とするものである。
【００３６】
【課題を解決するための手段】
上記目的を達成するために、本発明は次のＣＭＯＳイメージセンサを提供する。
１）接地された第１のウェルと、前記第１のウェルに形成されたフォトダイオードと、前記第１のウェルとは電気的に分離して形成された、前記第１のウェルと同じ導電型の第２のウェルと、前記第２のウェルに形成された、前記第２のウェルとは逆の導電型の第１の高濃度不純物領域であるソースを有し、前記フォトダイオードで光電変換により生成された電荷を増幅するアンプ用トランジスタと、前記第２のウェルに形成され、前記第１の高濃度不純物領域と所定の境界部で接して前記ソースと前記第２のウェルとを同電位にする、前記第２のウェルと同じ導電型の第２の高濃度不純物領域と、前記アンプ用トランジスタの出力線部に電気的に接続し、かつ前記第１の高濃度不純物領域及び前記第２の高濃度不純物領域に前記所定の境界部を含んで接する導電性のコンタクト部と、を備えていることを特徴とするＣＭＯＳイメージセンサ。
２）前記第１の高濃度不純物領域及び前記第２の高濃度不純物領域は、不純物濃度がそれぞれ１×１０ ^２０ｃｍ ^−３以上であることを特徴とする１）記載のＣＭＯＳイメージセンサ。
【００３８】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。なお、説明の簡便のため、従来例の構成と同一の構成については、同一の参照符号を付しその説明を省略している。
【００３９】
＜実施例＞
図６は、本発明によるＣＭＯＳイメージセンサの素子構造の実施例を示す断面図である。
ここでは、図３に示す改善された従来例のアンプ用ウエル（以下、単にウエルともいう）１０４に形成されたアンプ用トランジスタ８に代えて、本発明に係わるアンプ用ウエル１２４に形成されたアンプ用トランジスタ２８が示されており、画素１２０の他の素子部分は、図３に示す内容と同一である。本発明に係わるＣＭＯＳイメージセンサの画素１２０の図示しない等価回路は、画素１００Ｂの等価回路と同一である。
【００４０】
図６、図３に示すように、アンプ用トランジスタ２８の形成されるウエル１２４は、Ｎ−基板１０２において、フォトダイオード９等の形成されるウエル１０３とは、距離Ｌだけ分離されて、形成されている（図３参照）。
Ｐ−型ウエル１０３には、フォトダイオード９のＮ型端子（Ｎ＋拡散層）及び接地されるＰ型端子（Ｐ＋拡散層）、行選択トランジスタ６のソース（Ｎ＋拡散層）及びドレイン（Ｎ＋拡散層）、及びリセット用トランジスタ７のソース（Ｎ＋拡散層）及びドレイン（Ｎ＋拡散層）が形成されている（図３参照）。
【００４１】
Ｐ−型ウエル１２４には、アンプ用トランジスタ２８のソース２８Ｓ（Ｎ＋拡散層）及びドレイン２８Ｄ（Ｎ＋拡散層）、及びソース２８Ｓをウエル１２４に接続するためにソース２８Ｓと境界部１３５で隣接接触する領域１２１（Ｐ＋拡散層）が形成され、ソース２８Ｓとウエル１２４は同電位にされている。
フィールド酸化膜１３１Ａが領域１２１に、フィールド酸化膜１３１Ｂがドレイン２８Ｄにそれぞれ隣接して形成されている。
【００４２】
ソース２８Ｓとドレイン２８Ｄの間の上方には、ゲート酸化膜１３０を介してゲート電極２８Ｇが形成されている。
領域１２１、ソース２８Ｓ，ドレイン２８Ｄ、フィールド酸化膜１３１Ａ、１３１Ｂ、およびゲート電極２８Ｇ、ゲート酸化膜１３０の周囲は、第１絶縁層１２８で覆われており、領域１２１、ソース２８Ｓ，ドレイン２８Ｄ、およびゲート電極２８Ｇの一部上方の第１絶縁層１２８が除去され、そこに導電性のコンタクト１２７、１２７Ｇ，１２７Ｄがそれぞれ形成され、これにメタル配線１２６、１２６Ｇ、１２６Ｄが接続している。メタル配線１２６，１２６Ｇ，１２６Ｄおよび第１絶縁層１２８上には、所定厚さの第２絶縁層が形成されている。
【００４３】
コンタクト１２７の位置は領域１２１とソース２８Ｇが接触している境界である。コンタクト１２７はソース２８Ｇ、領域１２１に接続し、メタル配線１２６を通して、列信号出力線１０に接続している。
コンタクト１２７Ｇの位置はゲート電極２８Ｇ上であり、ゲート電極２８Ｇ、に接続し、メタル配線１２６Ｇを通して、フォトダイオード９のＮ型端子などに接続している。
【００４４】
コンタクト１２７Ｄの位置はドレイン２８Ｄ上であり、ドレイン２８Ｄに接続し、メタル配線１２６Ｄを通じて行選択トランジスタ６のソースに接続している。
ここで、コンタクト１２７とフィールド酸化膜１３１Ａ（コンタクト１２７Ｄとフィールド酸化膜１３１Ｂも同様）との距離は、ステッパの位置ずれを考慮した余裕度ΔＬｃｏしかとっていないが、これでコンタクトとウエルとのショートを防止できる。。
【００４５】
領域１２１（Ｐ＋拡散層）とソース２８Ｇ（Ｎ＋拡散層）は、境界部１３５で接触しているが、これは、イオン注入装置を用いて、Ｎ型のイオンとしてヒ素を、Ｐ型のイオンとしてＢＦ₂を用い、互いが部分的にオーバーラップするようにイオン注入して作製する。この作製法では、質量はヒ素の方が大きいので、不純物濃度のピークはＢＦ₂の不純物濃度のピークよりも基板表面にくることが多い。そこで、境界部１３５は図示のように例えば階段状となり、上側の部分がＮ型となり、その下がＰ型となる構造をとる。なお、このように領域１２１とソース２８Ｓを境界部１３５においてオーバーラップさせるのは、確実に領域１２１とソース２８Ｓを接触接続させるためである。なお、境界部１３５は単に上下方向の平面状でも、斜めの平面状等、いずれの形状であっても、領域１２１とソース２８Ｓの境界を形成しておれば良い。
【００４６】
このように本実施例のＣＭＯＳイメージセンサでは、改善された従来例のＣＭＯＳイメージセンサとは異なり、アンプ用トランジスタについて、ソースとなるＮ＋拡散層とウエル接続のための領域となるＰ＋拡散層が接触しており、従ってＮ＋拡散層とＰ＋拡散層を分離するためのフィールド酸化膜を必要とせず、フィールド酸化膜ΔＬｆの分とその両側の余裕度ΔＬｃｏの分だけ小さい領域で形成できる。接触するＮ＋拡散層とＰ＋拡散層をコンタクト１２７の長さと、余裕度ΔＬｃｏの２倍の長さの領域に構成すればよい。
【００４７】
なお、Ｐ＋拡散層とＮ＋拡散層を接触させると、ＰＮ接合ができる。ＰＮ接合は順バイアス（Ｐ型の電位＞Ｎ型の電位）では電流が流れ、逆バイアスではほとんど電流が流れない。しかし逆バイアスを大きくすると、ブレークダウンが起こり、電流が流れるようになる。Ｐ型拡散層とＮ型拡散層の濃度を濃くしていくと、このブレークダウン電圧は小さくなっていき、Ｐ＋、Ｎ＋と呼ばれる濃度１０²⁰ｃｍ^-3以上の濃度ではほとんど０Ｖになる。これを、図７に示す。
【００４８】
図７は、本発明によるＣＭＯＳイメージセンサにおけるＰ＋拡散層／Ｎ＋拡散層（ＰＮ接合）の電流−電圧特性を示すグラフ図である。測定には、ヒューレット・パッカード（現アジレント・テクノロジー）社製の半導体パラメータアナライザ４１４５Ａを用いた。
図７において、横軸はＰＮ接合への印加電圧を、縦軸はそのときの電流を表し、Ｐ型拡散層とＮ型拡散層の濃度を１×１０²⁰ｃｍ^-3とした場合であり、ブレークダウン電圧がほぼ０Ｖになっている様子が分かる。
【００４９】
このように、Ｐ＋拡散層とＮ＋拡散層を接触させることで、互いに接続するメタル配線を通さずにアンプ用トランジスタのソースとアンプ用ウエルの電気的接続が可能となり、同電位にすることができる。従って、基板バイアス効果を抑制し、雑音を低減できるし、アンプ用トランジスタの形成領域も小さくできる
またコンタクトをＰ＋拡散層とＮ＋拡散層の境界部に形成すると、コンタクトはＰ＋拡散層、Ｎ＋拡散層の両方に導通をとれるので、より確実にアンプ用トランジスタのソースとウエルを同電位にすることができる。
【００５０】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサによれば、画素を構成するアンプ用トランジスタの基板バイアス効果を抑制する構造を小さいアンプ用トランジスタ領域内で実現できるようにし、それにより雑音の少ない高精細のＣＭＯＳイメージセンサを提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】従来例のＣＭＯＳイメージセンサの基本構成を示す図である。
【図２】改善された従来例のＣＭＯＳイメージセンサの構成を示す図である。
【図３】改善された従来例のＣＭＯＳイメージセンサの素子構造を示す断面構成図である。
【図４】図３に示されるアンプ用トランジスタの周辺の詳細断面構成図である。
【図５】図３に示されるＡ部の拡大断面図である。
【図６】本発明によるＣＭＯＳイメージセンサの素子構造の実施例を示す断面図である。
【図７】本発明によるＣＭＯＳイメージセンサにおけるＰ＋拡散層／Ｎ＋拡散層の電流−電圧特性を示すグラフ図である。
【符号の説明】
１…ＣＭＯＳイメージセンサ、２…負荷トランジスタ、３…基準電圧供給線、４…負荷トランジスタ駆動線、５…垂直シフトレジスタ、６…行選択トランジスタ、７…リセット用トランジスタ、８…アンプ用トランジスタ、８Ｄ…Ｎ＋拡散層（ドレイン）、８Ｇ…ゲート電極、８Ｓ…Ｎ＋拡散層（ソース）、９…フォトダイオード、１０…列信号出力線、１１…ノイズキャンセラ、１２…信号出力線、１３…水平シフトレジスタ、１４…信号読出し用トランジスタ、１５…行信号出力線、１６…リセット信号出力線、１７…基準電圧供給線、２８…アンプ用トランジスタ、２８Ｄ…Ｎ＋拡散層、２８Ｇ…ゲート電極、２８Ｓ…Ｎ＋拡散層、１００Ａ、１００Ｂ…画素、１０１…Ｐ＋拡散層、１０２…Ｎ−基板、１０３…Ｐ−ウエル、１０４…（アンプ用）Ｐ−ウエル、１０５…Ｎ型層、１０６Ｄ，１０６Ｇ，１０６Ｓ…メタル配線、１０７，１０７Ｄ，１０７Ｇ，１０７Ｓ…コンタクト、１０８…第１絶縁膜、１０９…第２絶縁膜、１１０…ゲート酸化膜、１１１，１１１Ａ，１１１Ｂ，１１１Ｃ…フィールド酸化膜、１１２…ショート個所、１２０…画素、１２１…Ｐ＋ウエル、１２２…Ｎ−基板、１２４…（アンプ用）Ｐ−ウエル、１２６，１２６Ｄ，１０６Ｇ…メタル配線、１２７，１２７Ｄ，１２７Ｇ…コンタクト、１２８…第１絶縁膜、１２９…第２絶縁膜、１３０…ゲート酸化膜、１３１Ａ，１３１Ｂ…フィールド酸化膜、１３５…境界部。

Claims

接地された第１のウェルと、
前記第１のウェルに形成されたフォトダイオードと、
前記第１のウェルとは電気的に分離して形成された、前記第１のウェルと同じ導電型の第２のウェルと、
前記第２のウェルに形成された、前記第２のウェルとは逆の導電型の第１の高濃度不純物領域であるソースを有し、前記フォトダイオードで光電変換により生成された電荷を増幅するアンプ用トランジスタと、
前記第２のウェルに形成され、前記第１の高濃度不純物領域と所定の境界部で接して前記ソースと前記第２のウェルとを同電位にする、前記第２のウェルと同じ導電型の第２の高濃度不純物領域と、
前記アンプ用トランジスタの出力線部に電気的に接続し、かつ前記第１の高濃度不純物領域及び前記第２の高濃度不純物領域に前記所定の境界部を含んで接する導電性のコンタクト部と、
を備えていることを特徴とするＣＭＯＳイメージセンサ。
前記第１の高濃度不純物領域及び前記第２の高濃度不純物領域は、不純物濃度がそれぞれ１×１０ ^２０ｃｍ ^−３以上であることを特徴とする請求項１記載のＣＭＯＳイメージセンサ。