JP2001111020A

JP2001111020A - 撮像装置および撮像システム

Info

Publication number: JP2001111020A
Application number: JP28313199A
Authority: JP
Inventors: Junichi Hoshi; 淳一星
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-10-04
Filing date: 1999-10-04
Publication date: 2001-04-20

Abstract

(57)【要約】【課題】高性能、高信頼性な主に放射線用の撮像装置
を得る。【解決手段】放射線又は光を電気信号に変換する変換
素子と変換素子を駆動する駆動回路とを有する画素を複
数備えるとともに、画素中の前記変換素子以外の各端子
を固定電位設定状態と浮遊状態とに切り換える手段を備
え、浮遊状態にある時間（Ｔread）を、変換素子の変換
時間（Ｔstr）の所定値以下とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は撮像装置および撮像
システムに係わり、特にＳＯＩ（Silicon On Insulato
r）基板を用い、放射線を検知する撮像装置に好適に用
いられる撮像装置および撮像システムに関するものであ
る。

【０００２】

【従来の技術】従来、例えばＸ線の撮像装置には、高エ
ネルギー放射線であるＸ線を検知し、直接電気信号に変
換するものと、一旦低エネルギーの光線である可視光等
の光に変換した後に、この光を光電変換して電気信号に
変換するものとが有った。

【０００３】前者には例えば放射線−電気変換素子にｐ
−ｎ接合を用いたもの（特開平８−１３０２９８号公
報）、ヘテロ接合を用いたもの（特許第２６９７７６７
号）、ＳＩＴ（Static Induction Transistor）を用い
たもの（特開平５−２４３５４４号公報）等がある。

【０００４】また後者には光電変換素子にシンチレーシ
ョン蛍光体を用いたもの（特開平１０−３９４３９号公
報）、更にオプティカルファイバープレート（以下、Ｏ
ＦＰという。）を用いたもの（特開平９−１９９６９９
号公報）等がある。

【０００５】また、Ｘ線を直接電気信号に変換する撮像
装置あるいは可視光等の光を電気信号に変換する撮像装
置の基板には、通常の単結晶シリコン基板以外にガラス
等の透明絶縁基板上に形成された非単結晶シリコン基板
（ＴＦＴ基板）が用いられていた。

【０００６】また、ＳＯＩ基板上に形成された撮像装置
の例として、例えば特許第２６１７７９８号、特公平７
−３４４６５号公報、等がある。

【０００７】また、ＳＯＩ基板上に形成された光電変換
素子として、例えばProceedings 1998 IEEE Internatio
nal SOI Conference,Oct,1998“High Responsivity Pho
to-Sensor Using Gate-Body Tied SOI MOSFET”が紹介
されている。

【０００８】またＸ線以外の放射線においても同様の状
況である。

【０００９】

【発明が解決しようとする課題】前記可視光等の光を電
気信号に変換する撮像装置においても、光電変換の効率
は１００％ではなく、蛍光体を透過して高エネルギー放
射線であるＸ線は撮像装置に入射している。可視光等の
光を電気信号に変換する撮像装置は通常は単結晶シリコ
ン基板上に形成されたＣＣＤ型であるが、前記単結晶シ
リコン基板に放射線であるＸ線が入射すると、光電変換
部以外においても多量の電子−正孔対を発生させる。発
生したキャリヤである電子、正孔は周囲に輸送され、撮
像装置の電子回路を誤動作させる原因ともなる。

【００１０】また画素中に到達した前記キャリヤはスポ
ット状の偽信号を発生させる。この偽信号はショットノ
イズ的であり、後段の画像処理回路によって除去可能で
あるが、その処理はシステムの価格を引上げ、Ｘ線撮像
装置の運用を制限することになる。

【００１１】撮像装置の基板がＴＦＴ基板である場合に
は、放射線入射に対するキャリヤ発生の割合は、前記基
板の活性層の厚さが数百Åと１／１００，０００の厚さ
であるため、問題とはならない。

【００１２】しかし、非単結晶シリコン層に形成された
ＴＦＴは一般に駆動能力が低く、リーク電流が大きいた
め、大規模な画素アレーを駆動するには不向きである。
また画素アレーの周辺に形成する電子回路の性能も単結
晶シリコンのそれと比べると劣っている。

【００１３】またＴＦＴ基板の活性層がアモルファスＳ
ｉで形成されている場合には、光電変換部の変換効率は
高いものの、リーク電流は大きいため、必ずしも理想的
なホトダイオード（放射線−電気変換素子）を形成する
ことはできないのが現状である。

【００１４】また、光電変換を行うシンチレーション蛍
光体及びＯＦＰにおいては、Ｘ線が可視光等の光に変換
され、この光を電気信号に変換する撮像装置に入射する
ため、発光光の回折による像のボケが生じる。前記蛍光
体の厚さは大略１００μｍであり、従って単結晶シリコ
ン基板上に形成可能な数μｍの画素を有する高精細撮像
装置をそのまま用いることはできない。

【００１５】ＣＣＤ等の高精細な撮像装置を用いるため
には絞りの入った高価なＯＦＰが必要であり、このＯＦ
Ｐは数十万円と非常に高価である。また、前記蛍光体の
ボケも深刻である。

【００１６】従って、活性層に単結晶シリコンを用いた
ＳＯＩ基板が望ましい。ＳＯＩ基板上には、通常のＭＯ
ＳＦＥＴ及びホトダイオードを形成可能であるが、放射
線入射を前提として検討を行うと、種々の問題点が存在
することが判る。

【００１７】第１の問題点は図２７（ｃ）に示したよう
に、活性層の厚さが１μｍ以下と薄いため、通常の２次
元状のホトダイオードにおいては、光キャリヤを発生す
るための空乏層が広く張れないという点である。これは
光電変換素子の変換効率を確実に低下させる。光電変換
効率の低下は、シンチレーション蛍光体のような光電変
換素子、あるいは公知の光倍増素子を併用しない場合に
は、特に深刻である。

【００１８】図２７はホトダイオードの一画素分の構成
を示す説明図であり、図２７（ｂ）は単結晶基板にホト
ダイオードを形成した場合の断面図、図２７（ｃ）はＳ
ＯＩ基板の半導体層にホトダイオードを形成した場合の
断面図、図２７（ａ）は図２７（ｂ），（ｃ）に示され
るホトダイオードの平面図である。図２７において、４
０１はＰ^-領域、４０２はＮ⁺領域、４０３は空乏層、４
０４は絶縁層、４０５は絶縁基板である。

【００１９】また、第２の問題点は、画素を構成するＭ
ＯＳＦＥＴのチャネル及びゲートに放射線が入射する場
合には、前記文献 Proceedings 1998 IEEE Internation
al SOI Conference,Oct,1998“High Responsivity Phot
o-Sensor Using Gate-Body Tied SOI MOSFET”にあるよ
うに,ＭＯＳＦＥＴを流れるソース−ドレイン電流を変
調させるため、何らかの対策が必要である。

【００２０】また、第３の問題点は、ボディコンタクト
を有しないＭＯＳＦＥＴにおいては信学技報TECHNICAL
REPORT OF IEICE,SDM96-217(1997-03)“ＳＯＩ集積回路
に対する基板浮遊効果の影響”あるいはIEDM94,pp809-8
12に記載のDynamic Threshold Voltage Lowering（基板
浮遊効果；以下、ＤＴＶＬという。）が存在する。

【００２１】ＭＯＳＦＥＴのボディコンタクトを取ろう
とすれば、活性層の厚さを厚くするあるいは前記ボディ
コンタクトのための余分な面積が必要であり、それは取
りも直さず、意図しない放射線によるキャリヤ対の発生
を増大させることになる。

【００２２】またＤＴＶＬはＭＯＳＦＥＴの使われ方を
制限し、回路構成に影響を与える。

【００２３】本発明は前述の課題に鑑みなされたもので
あり、高性能な主に放射線用撮像装置を安価に提供する
ことを目的とする。

【００２４】

【課題を解決するための手段および作用】本発明の撮像
装置は、放射線又は光を電気信号に変換する変換素子と
該変換素子を駆動する駆動回路とを有する画素を複数備
えるとともに、前記画素中の前記変換素子以外の各端子
を固定電位設定状態と浮遊状態（フローティング状態）
とに切り換える手段を備え、前記浮遊状態にある時間
を、前記変換素子の変換時間の所定値以下としたことを
特徴とするものである。なお、放射線とはＸ線やα，
β，γ線等をいい、光は光電変換素子により検出可能な
波長領域の電磁波、例えば可視光をいう。

【００２５】また本発明の撮像システムは、上記本発明
の撮像装置と、前記撮像装置からの信号を処理する信号
処理手段と、前記信号処理手段からの信号を記録するた
めの記録手段と、前記信号処理手段からの信号を表示す
るための表示手段と、前記信号処理手段からの信号を伝
送するための伝送処理手段と、前記放射線を発生させる
ための放射線源とを具備することを特徴とするものであ
る。

【００２６】上記本発明は、特に絶縁性面上の半導体層
に画素が形成された場合に好適に用いられる。また、一
般的には、変換素子と駆動回路とはそれぞれ、素子分離
された２つの半導体領域に設けられている構成をとる。
素子分離（アイソレーション）の方法としては、半導体
膜を削りとる（メサ型等）方法、デバイス領域を空間と
して空気絶縁する方法、選択酸化，ＳｉＯ₂，ＳｉＮ等
を用いた絶縁体分離による方法、Ｐ−Ｎ接合分離（空乏
層分離）による方法等がある。表面電流を抑制する、ス
ケーリングに耐える、放射線入射によるキャリア発生を
抑制する等を考慮すると選択酸化，ＳｉＯ₂，ＳｉＮ等
を用いた絶縁体分離がより望ましい。特に絶縁性面上の
半導体層に画素を形成する場合には絶縁性面とＳｉ
Ｏ₂，ＳｉＮ等による絶縁体分離とを組み合わせてより
優れた絶縁分離が可能となる。

【００２７】本発明は撮像装置の画素をＳＯＩ基板等の
絶縁性面上の半導体層に形成することにより、意図しな
いキャリヤ対の発生の割合は極小となる。また半導体層
の活性層は単結晶シリコンとすることで駆動能力の高い
周辺回路を同一チップ上に集積可能である。

【００２８】また図１に示したように、放射線−電気変
換素子に相当するｐ−ｎ接合の空乏層を横方向に広げる
ことで、前記薄い活性層により変換素子の変換効率の低
下を極小とする。

【００２９】図１において、１１は絶縁基板１５上に形
成されたｐ型単結晶シリコン層（ｐ ^-）である。１２は
ｐ^-層１１よりも低濃度なキャリヤである電子を蓄積す
るＮ^- 拡散層である。拡散層１２中には空乏層１３を張
るための、Ｎ^-拡散層１２よりも高濃度なＰ⁺ 拡散層１
６がストライプ状（棒状）に形成されている。前記空乏
層１３は両拡散層１２，１６間に印加された逆バイアス
電圧によって、Ｎ^-拡散層１２の領域のほとんどに広が
っている。１４は絶縁層である。

【００３０】本発明における、前記薄い活性層を用いた
ことによる変換効率の低下は、例えば１レントゲン
（Ｒ）程度の強いＸ線を取扱う場合には問題とならな
い。

【００３１】放射線１レントゲン（Ｒ）に対する物質の
エネルギー吸収量は、理科年表から 5.46×10¹³×（任意物質の電子密度／空気の電子密度）(eVg^-1）・・・（１）である。

【００３２】単結晶シリコンの場合、（１）式は１．０９２×１０¹⁴ （ｅＶｇ^-1）・・・（２）となる。

【００３３】例えば活性層の厚さが５００Åで単位画素
大きさが１０μｍ角の場合、シリコンの重量は１．１７
×１０^-11ｇであり、従って１．２８×１０³ｅＶのエ
ネルギー吸収が単位画素に生じることになる。

【００３４】シリコンのバンドギャップは１．１ｅＶで
あるから、最大１１５０個のキャリヤが発生することに
なる。これは現行の撮像装置の検出レベルが電子数個で
あることを考えると充分な値である。

【００３５】次に医療用途など、１０ｍＲのＸ線を検知
する場合には、光キャリヤの増倍が求められる。光キャ
リアの増倍は、例えば公知の放射線−光変換素子のオン
チップ化で対処する。ただし１００μｍもの厚さは不要
である。

【００３６】前述の計算から１０^-2ＲのＸ線に対して
は、厚さ５００Å×１０²＝５μｍ程度で充分である。
この程度の厚さならば公知の半導体技術であるスピンオ
ン塗布、真空蒸着で充分形成可能な厚さである。また１
０μｍの画素大きさに対する前記膜厚５μｍによる光の
回折による像のボケ程度も許容の範囲である。

【００３７】画素アレー領域に形成されている画素駆動
用の素子であるＭＯＳＦＥＴに対しては、画素大きさが
小さいことから、充分な遮蔽対策は取ることは困難であ
る。

【００３８】例えば前記Ｘ線の遮蔽能は、主に重量に比
例するため、薄膜軽量なそれでは原理的に遮蔽は困難で
ある。

【００３９】従って、ＭＯＳＦＥＴにＸ線等の放射線が
入射することを前提として動作実現可能な回路及び駆動
方法であることが求められる。

【００４０】本発明では、意図的にＭＯＳＦＥＴを一定
電位に固定する時間を長く、ＭＯＳＦＥＴを駆動する時
間を短くすることで、放射線入射による誤動作の発生を
防止する。本発明は単結晶シリコンをＭＯＳＦＥＴに用
いているため、高速動作が可能である。

【００４１】例えば、１ＲのＸ線を光電変換素子である
ホトダイオード（ＰＤ）が受けるとすると、ＰＤの１／
１０の大きさである駆動ＭＯＳＦＥＴは０．１ＲのＸ線
を受ける。そして１Ｒの蓄積時間の１／１００の時間で
前記ＭＯＳＦＥＴを駆動したとすると、誤動作を生じる
キャリヤ対は１／１０００つまり約１個となる。これは
一般の可視光等の光を電気信号に変換する撮像装置の検
出レベル以下であり、ほとんど問題とならないレベルで
ある。

【００４２】Ｘ線の照射時間が仮に１／６０ｓｅｃ（１
６ｍｓｅｃ）であっても、ＭＯＳＦＥＴの駆動時間は高
々１６μｓｅｃであり、ＭＯＳＦＥＴの駆動能力（＜１
ｎｓｅｃ）と比べるとはるかに長い時間である。

【００４３】またＤＴＶＬを防止するために、前記文献
（信学技報TECHNICAL REPORT OF IEICE,SDM96-217(1997
-03)、IEDM94,pp809-812）に記載の通り図２に示したよ
うな金属配線のコンタクトが無い点や一定電位に接続さ
れていない点（Ｘ）を作らないことも必要である。即
ち、本発明においては放射線の入射を前提として、フロ
ーティングである光電変換素子と電位固定されている画
素駆動用素子をアイソレーションによって明確に区別
し、放射線入射により多量に発生するキャリヤの流入を
防止し、両者間をコンタクトホール及び導体配線で接続
し、短時間の駆動により光電変換素子の信号を、放射線
が入射しない外部回路へ速やかに読出すことによって低
ノイズな前記放射線信号を得る。

【００４４】本発明においては、前述のように放射線に
さらされる回路はホトダイオード端子を除いた各端子は
一定電位に固定されている状態が基本であるので前記Ｄ
ＴＶＬを防止する働きをも有する。

【００４５】また、一定電位に固定されている状態を実
現するにはフルスイングスイッチングを行うＣＭＯＳ回
路が有力である。ＳＯＩ基板においてはアイソレーショ
ン工程が簡略化可能であり、しかも搭載するＣＭＯＳ回
路の占める面積を小さくできることから、マスク枚数が
少なくチップ面積の小さな安価な半導体プロセスを用い
ることができる。また本質的に寄生サイリスタを有しな
いことからラッチアップフリーであるので更に有利であ
る。

【００４６】本発明によれば高性能で信頼性の高い放射
線用撮像装置を安価に提供することができる。

【００４７】ここで、浮遊状態にある時間を変換素子の
変換時間の所定値以下とする本発明の当該所定値の一例
について説明する。画素中に照射する放射線によって単
位時間、単位面積当たりｎ₀個のキャリアが発生すると
し、変換素子の変換時間をｔａ、面積をａとすると、変
換時間ｔａの間に発生するキャリアの総量は（ｎ₀×ｔ
ａ×ａ）となる。

【００４８】キャリアの総量（ｎ₀×ｔａ×ａ）は既に
説明したように、１０００個程度である（シリコンの場
合、最大１１５０個のキャリヤが発生する。）。この値
は意味のある量で、放射線入射は確率過程であり、ショ
ットノイズＳ／Ｎ＝ｎtot／√（ｎtot）＝√（ｎtot）
を伴う。この値はＳ／Ｎ＝√（１０００）＝３０（ノイ
ズ３％）となる。

【００４９】駆動回路の浮遊状態の時間をｔｂ、面積を
ｂとすると、前記ノイズの原因となる、時間ｔｂ間に発
生するキャリアの総量は（ｎ₀×ｔｂ×ｂ）となる。

【００５０】この総量を撮像素子の検出レベル１個程度
にすると、（ｎ₀×ｔｂ×ｂ）≦１となる。

【００５１】ｎ₀×ｔａ×ａ＝１０００個とすると、ｔｂ≦１／（ｎ₀×ｂ）＝（ｔａ×ａ）／（１０００×
ｂ）＝ｔａ×（１／１０００）×（ａ／ｂ）したがって、本発明に係わる所定値は（１／１０００）
×（ａ／ｂ）以下となる。

【００５２】

【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。（第１の実施例）図３（ａ）は本発明の第１実施例であ
る撮像装置の画素部のレイアウト図である。また図３
（ｂ），（ｃ）は図３（ａ）中のＢ−Ｂ′及びＣ−Ｃ′
線に沿った概略断面図である。

【００５３】撮像装置は口径５インチ厚さ５２５μｍの
サファイア基板３５上に形成されている。基板３５には
不純物濃度１０¹⁶ｃｍ^-3のＮ型（１００）単結晶シリコ
ン層３２が厚さ０．３μｍで形成されている。

【００５４】画素の大半はＮ^-エピタキシャル層３２と
その中に形成された不純物濃度１０ ¹⁹ｃｍ^-3のＰ型拡散
層３６から成るホトダイオードによって占められてい
る。

【００５５】ホトダイオードの占める面積は７．６×
９．６＝７２．９６μｍ²である。ホトダイオードの陽
極３８はＡｌ合金から成る幅０．８μｍの垂直電源線４
２に接続されている。また前記ホトダイオードの陰極３
７は画素駆動素子であるＬ＝０．４μｍ、Ｗ＝１．０μ
ｍのＮＭＯＳＦＥＴ３９の一方の主電極に接続されてい
る。

【００５６】ＮＭＯＳＦＥＴ３９の制御電極となるゲー
トはタングステンシリサイドから成る幅０．４μｍの水
平走査線４０の一部である。また他方の主電極は同じく
Ａｌ合金の幅０．４μｍの垂直信号線４１に接続されて
いる。本実施例の一画素当りの等価回路を図４に、また
駆動のタイミングチャートを図５に示す。

【００５７】本実施例の画素部に放射線が照射されてい
る場合の動作を以下に示す。

【００５８】垂直電源線４２は動作の全期間を通じてロ
ーレベルである０Ｖ（ＧＮＤ電位）に保たれている。

【００５９】リセット期間であるＴreset において、垂
直信号線４１の電位Ｖsig はハイレベルである＋１．５
Ｖに保たれる。次いで水平走査線４０の電位Ｖscanがハ
イレベルの＋３．３Ｖに保たれることで、ＮＭＯＳＦＥ
Ｔ３９が導通し、前記垂直信号線４１の電位＋１．５Ｖ
がホトダイオードの陰極３７に印加される。その結果、
ホトダイオードは１．５Ｖの逆バイアス状態となる。

【００６０】その後、Ｖscanはローレベルの０Ｖとな
り、ＮＭＯＳＦＥＴ３９が閉じられ、蓄積期間（変換素
子による変換時間）Ｔstr が始まる。

【００６１】ホトダイオードは逆バイアス電圧１．５Ｖ
によって空乏層が約０．５μｍ広がり、Ｐ⁺ 拡散層３６
の間隔１．１μｍの間を両側から埋めつくすように広が
る。その結果、空乏層中に入射した放射線は容易にキャ
リヤ対を発生し易い状態となる。

【００６２】また、ＮＭＯＳＦＥＴ３９の活性層領域で
あるチャネル及びソース−ドレイン領域においても同様
にキャリヤ対を発生する状態にある。

【００６３】ホトダイオード中で発生した光キャリヤで
ある電子はフローティング状態にある陰極３７中に蓄積
される。また正孔は低抵抗なＰ⁺ 拡散層３６を通して吸
上げられ、陽極３８を通して垂直電源線４２に吸収され
る。陰極３７に電子が蓄積するに従って、前記逆バイア
ス電圧は低下する。

【００６４】ＮＭＯＳＦＥＴ３９に入射した放射線は同
様にキャリヤ対を発生するが、発生した電子の一方は垂
直信号線４１によって画素アレー外へと運び去られる。
また他方は蓄積容量であるホトダイオードの一方の電極
である陰極へと蓄積される。これはノイズの原因とな
る。

【００６５】ただし、ＮＭＯＳＦＥＴ３９の面積は０．
８×２．４＝１．９２μｍ²とホトダイオードの１／３
８（２．６％）の大きさである。また、ホトダイオード
に電荷蓄積が始まり、陰極の電圧降下が始まるに従っ
て、垂直信号線４１に逃げる電子の割合が増大するため
ほとんど問題とならない。

【００６６】むしろ問題なのはｐ型領域であるチャネル
領域に蓄積する正孔である。正孔の蓄積により制御電極
たるゲートの支配が弱まりＮＯＳＦＥＴ３９が導通する
恐れが有ることである。前記チャネルに蓄積する電荷量
はホトダイオードに蓄積する電荷量の２．６％程度であ
るから、前述の計算を用いて１１５０×０．７２９６×
０．０２６≒２２個と求まる。

【００６７】ＮＭＯＳＦＥＴ３９のゲート膜３４の厚さ
は２００Åであり、ゲート容量は単位面積当り１７７ｎ
Ｆ／ｃｍ²であるから、約０．５７ｆＦである。前記２
２個の電荷量をゲート容量の電圧値に換算すると、Ｑ＝
ＣＶから、Ｖ＝Ｑ／Ｃ＝（２２×１．６×１０^-19）／（０．５７×１０^-15） ≒６．２ｍＶ・・・（３）と熱電圧よりも小さな値であり、ほとんど問題とならな
い大きさである。

【００６８】ただし、１Ｒ以上の極端に強い放射線を照
射した場合には別である。

【００６９】ホトダイオードの容量は基板濃度１０¹⁶ｃ
ｍ³から９．６ｆＦであり、約１３０，０００個の電子
を蓄積できる能力を有している。

【００７０】約１／６０ｓｅｃ（〜１６ｍｓｅｃ）であ
るＴstr 期間（蓄積期間、すなわち変換時間）が終了す
るとＶsig は画素アレー外方に存在する放射線の入力し
ない信号保持用容量に接続され、フローティング状態と
なる。

【００７１】それに次いでＶscanはハイレベルとなり、
ＮＭＯＳＦＥＴ３９は導通し、ホトダイオードの信号電
荷を前記信号保持用容量へと転送を開始する（Ｔrea
d）。転送期間Ｔreadは１μｓｅｃであり、蓄積期間Ｔs
tr の１／１６，０００である。短い転送期間Ｔreadは
高い駆動能力を有するＭＯＳＦＥＴ３９（ｆ_T＞ＧＨ
ｚ）と低抵抗配線４１によって実現されている。転送期
間は短いので転送期間Ｔread中の放射線の悪影響は考え
る必要がない。

【００７２】転送期間Ｔreadが終了した後に、画素は再
びＴreset 状態となる。本実施例は以上の理由で前記放
射線の常時入射によるノイズの発生を極小に抑えること
が可能である。（第２の実施例）次に本発明の第２実施例として、画素
駆動用トランジスタであるＭＯＳＦＥＴの基板コンタク
トを取った例を図６に示す。５９はＮＭＯＳＦＥＴであ
り、チャネル領域の電位を取るために、ゲート電極方向
にチャネル領域のｐ型半導体領域を延長して、基板コン
タクト６３を取っている。

【００７３】コンタクト６３は開口０．４μｍ角、全体
大きさ０．８μｍ角のＡｌ合金製である。前記信学技報
TECHNICAL REPORT OF IEICE,SDM96-217(1997-03)“ＳＯ
Ｉ集積回路に対する基板浮遊効果の影響”に記載の効果
により放射線入射により発生した正孔は、前記コンタク
ト６３の金属接合界面により消失する。

【００７４】前記コンタクト６３は必ずしも固定電位に
接続する必要はなく、フローティングであっても構わな
い。また最低電位であるＧＮＤ電位に接続してもむろん
構わない。本実施例を用いれば更に高照度な放射線に対
応することができる。（第３の実施例）本発明の第３実施例である撮像装置の
画素のレイアウトを図７に示す。図８に図７に示した画
素の等価回路を示す。

【００７５】図７に示す画素は溶融石英基板上に形成さ
れた厚さ１０００ÅのＮ型（１００）単結晶シリコン層
上に形成されている。この単結晶シリコン層の不純物濃
度は前述した第１の実施例と同様に１０¹⁶ｃｍ^-3であ
る。画素の大きさは１０μｍ角であり、レイアウトルー
ル０．４μｍで電子回路が描かれている。

【００７６】図７において、７２は光電変換素子である
ホトダイオードの一部のＮ型領域であり、前記単結晶シ
リコン層そのものである。７６はこの単結晶シリコン層
中に不純物拡散により形成されたＰ⁺ 拡散層であり、Ｎ
型領域７２とＰ⁺ 拡散層７６でホトダイオードを形成す
る。このホトダイオードの大きさは５．１×６．６μｍ
²である。

【００７７】ホトダイオードの陽極７８は垂直負電源線
８２に接続されており、同じく陰極７７は増幅アンプを
形成するＬ＝０．８μｍ、Ｗ＝０．８μｍのＮＭＯＳＦ
ＥＴ８６のゲートに接続されている。

【００７８】またＮＭＯＳＦＥＴ８６のゲートはリセッ
トを行うＬ＝０．４μｍ、Ｗ＝０．８μｍのＮＭＯＳＦ
ＥＴ８８に接続されており、水平リセット線８５に信号
を印加することによりＮＭＯＳＦＥＴ８６のゲートおよ
び陰極７７を垂直正電源線８３と導通可能である。

【００７９】ＮＭＯＳＦＥＴ８６の一方の主電極は垂直
正電源線８３に接続され、他方の主電極は行選択を行う
ＮＭＯＳＦＥＴ７９と、非選択時に前記他方の主電極が
フローティングになるのを防止するＮＭＯＳＦＥＴ８７
とに接続されている。

【００８０】ＮＭＯＳＦＥＴ７９，８７は各々垂直信号
線８１及び垂直ホールド線８４に接続されている。また
ＮＭＯＳＦＥＴ７９，８７のゲートは各々水平走査線８
０と、水平反転走査線７６とに接続されている。

【００８１】図９に前記画素の電子回路のタイミングチ
ャートを示す。リセット期間Ｔreset において、本実施
例の撮像装置の画素アレー（８００×６００）中の全画
素はリセットされる。水平走査線８０の電位Ｖscanはハ
イレベルの＋３．３Ｖに取られ、ＮＭＯＳＦＥＴ７９が
オンしてアンプのＮＭＯＳＦＥＴ８６は垂直信号線８１
に導通する。垂直信号線８１の電位Ｖsig は同様にハイ
レベルの＋３．３Ｖに取られており、ＮＭＯＳＦＥＴ８
６の主電極の一方は＋３．３Ｖの電位となる。ＮＭＯＳ
ＦＥＴ８６の主電極の他方は垂直正電源線８３によって
＋３．３ＶのＶ _DD電位に接続されているので、ＮＭＯＳ
ＦＥＴ８６のソースドレイン間に電流は流れない。

【００８２】また、ＮＭＯＳＦＥＴ８６の制御電極とな
るゲートは、水平リセット線８５にハイレベルが印加さ
れリセット用ＦＥＴ８８が導通することによって垂直正
電源線８３と接続される。この接続によってＮＭＯＳＦ
ＥＴ８６のゲートとそれに連なるホトダイオードの陰極
７７がＶ_DD電位の＋３．３Ｖになる。それによりホトダ
イオード中に蓄積されていた電荷はリセットされる。蓄
積期間Ｔstr において、逆バイアスされたホトダイオー
ドは入射する放射線の発生するキャリヤを蓄積する。

【００８３】水平リセット線８５の電位Ｖreset はロー
レベルとなり、ＮＭＯＳＦＥＴ８６のゲート及びホトダ
イオードと垂直正電源線８３との導通は断たれ、ＮＭＯ
ＳＦＥＴ８６のゲートとホトダイオードの陰極はフロー
ティング状態となる。ホトダイオードに蓄積した電荷に
よりＮＭＯＳＦＥＴ８６のゲートの電位は変動する。ゲ
ートの電位はＮＭＯＳＦＥＴ８６を流れる電流を変調す
るが、Ｖscan及びＶsig がハイレベルであることから電
流はほとんど流れない。前記画素及び読出系の回路はダ
イオード部を除いて全て電位が固定された状態にある。

【００８４】次に蓄積期間Ｔstr が終了すると、前記各
画素の放射線情報は各水平線毎に順次読出される。Ｎ本
目の水平線の情報は１本目から（Ｎ−１）本目の読出し
が終了されるまで読出されることはない（Ｔpre 期
間）。Ｔpre 期間においては、Ｖscanは非選択のローレ
ベルの０Ｖであり、Ｖsig はフローティング電位に取ら
れ、他の水平線の情報が出力中である。Ｖscanがローレ
ベルの場合にはＶscan￣はハイレベルであり、従ってＮ
ＭＯＳＦＥＴ８７は代わりに導通し、ＮＭＯＳＦＥＴ８
６は垂直ホールド線８４に接続される。垂直ホールド線
８４の電位Ｖholdは全期間中一定の電位＋３．３Ｖに保
持されているため、ＮＭＯＳＦＥＴ８６に電流は流れな
い。

【００８５】次に、Ｎ本目の水平線が読出されるＴread
期間においては、Ｖscanは選択のハイレベルに取られ、
ＮＭＯＳＦＥＴ７９が導通し、放射線情報は垂直出力線
８１に出力される。その際、ＮＭＯＳＦＥＴ８７は導通
せず、ＮＭＯＳＦＥＴ８６を流れる前記放射線情報を含
んだ電流はＮＭＯＳＦＥＴ８７を流れることはない。

【００８６】次に（Ｎ＋１）本目から６００本目までの
読出期間（Ｔpost）では、前記Ｎ本目の水平線はＶscan
が非選択のローレベルに、Ｖscan￣が選択のハイレベル
に、Ｖreset がリセット電位のハイレベルにとられる。
従ってＮＭＯＳＦＥＴ８８がオンしてホトダイオード及
びアンプのゲートはリセットが直ちに行われ、またＮＭ
ＯＳＦＥＴ８７がオンして垂直ホールド線８４を通して
ＮＭＯＳＦＥＴ８６の一方の主電極は＋３．３Ｖの電位
となる。これにより、Ｎ本目の水平線の画素において
は、垂直信号線８１以外には電位がフローティングな端
子は存在しない。

【００８７】本実施例においては、常時放射線が入力す
る電子回路において、放射線キャリヤ源となる電位フロ
ーティングな部分は最小であり、従って巨大な画素アレ
ー（８００×６００）を有する撮像装置においても前記
放射線入射による回路の誤動作及び画質の低下を極力抑
えることができる。

【００８８】各水平線毎の読出期間（Ｔread）は約１μ
ｓｅｃであるが、６００本では０．６ｍｓｅｃとなり、
画素アレーの蓄積時間１６ｍｓｅｃの１／２７（４％）
に相当するが、本実施例を用いればうち５９９本分の読
出期間の悪影響は無視できる。（第４の実施例）本実施例は図８の垂直ホールド線８４
を垂直正電源線８３と共用したものである。図１０に本
発明の第４実施例である撮像装置の画素部の等価回路図
を示す。なお、図１０において、図８の構成部材と同一
構成部材については図８と同一符号を付する。

【００８９】図１０に示すように、垂直ホールド線はな
く、ＭＮＯＳＦＥＴ８７は垂直正電源線８３に接続され
る。本実施例によれば垂直線が１本省略できるため、そ
の分画素の小型化、高性能化が可能である。（第５の実施例）本実施例は、光電変換素子であるホト
ダイオードに印加する電圧をＶ_DD−Ｖ_GN _Dの電圧と異な
る電圧としたものである。図１１に本発明の第５実施例
である撮像装置の画素部の等価回路図を示す。なお、図
１１において、図１０の構成部材と同一構成部材につい
ては図１０と同一符号を付する。

【００９０】図１１において、１１９はホトダイオード
の逆バイアス電圧を決める垂直ホトダイオード線であ
り、リセット期間にＶ_PD電位の＋１．５Ｖがホトダイオ
ードの陰極７７とアンプとなるＮＭＯＳＦＥＴ８６のゲ
ートに加えられる。

【００９１】本実施例によれば、ホトダイオードの特性
と、アンプ８６を含む読出系の特性とを設計する自由度
が増えたために、更に高性能な撮像装置を得ることがで
きる。また電圧Ｖ_PDを変えることにより撮像装置の感度
を変えることができる。（第６の実施例）本実施例は、垂直信号線と垂直正電源
線（垂直ホールド線）に連なるＦＥＴに異なる導電型
（Ｐ型）のＭＯＳＦＥＴを用いることによって、水平走
査線及び反対走査線を１本に共通化したものである。

【００９２】図１２に本発明の第６実施例である撮像装
置の画素の等価回路図を示す。なお、図１２において、
図１１の構成部材と同一構成部材については図１１と同
一符号を付する。

【００９３】図１２において、７９，８６，８８は上述
した実施例と同様にＮＭＯＳＦＥＴであり、１２７はＰ
ＭＯＳＦＥＴである。両者のＭＯＳＦＥＴ７９，８６，
８８，１２７は使用する基板がＳＯＩ基板であるのでウ
ェル拡散層を必要とすることなく容易に形成することが
できる。

【００９４】ＮＭＯＳＦＥＴ７９はスレッショルド電圧
（Ｖth）＋１．０Ｖ、Ｌ＝０．４μｍ，Ｗ＝０．８μｍ
のＭＯＳＦＥＴであり、垂直信号線８１に接続されてい
る。ＰＭＯＳＦＥＴ１２７はＶth−１．０Ｖ、Ｌ＝０．
４μｍ，Ｗ＝０．８μｍのＭＯＳＦＥＴであり、垂直正
電源線８３に接続されている。

【００９５】図１３に上記画素の信号読み出し動作のタ
イミングチャートを示す。

【００９６】Ｖscanがハイレベルの場合は、ＮＭＯＳＦ
ＥＴ７９が導通し、アンプとなるＮＭＯＳＦＥＴ８６の
一方の主電極は垂直信号線８１に接続される。Ｖscanが
ローレベルの場合はＰＭＯＳＦＥＴ１２７が導通し、ア
ンプとなるＮＭＯＳＦＥＴ８６の一方の主電極は垂直正
電源線８３に接続される。Ｔstr 期間が終了し、Ｔpre
期間が始まる時に前記Ｖscanはハイからローへレベルシ
フトする。すると両ＦＥＴ７９，１２７を通る貫通電流
が一瞬時に垂直信号線８１に流れ込むが、その場合には
放射線情報を載せた信号に対してノイズ原因となるた
め、垂直信号線８１にぶら下がるサンプルホールド用の
容量と接続されている図示しないサンプルホールド用Ｎ
ＭＯＳＦＥＴは閉じておく（ゲートの電位をローレベル
とする）。図１３中のＶsaｍはこのサンプルホールド用
ＮＭＯＳＦＥＴのゲート電位を表わしている。

【００９７】同様にして各水平線の読出期間（各Ｔread
期間）においても、前記各水平線のＶscanはロー→ハイ
→ローとレベル変化するが、ＦＥＴ７９，１２７を通る
貫通電流が垂直信号線８１に流れ込んでノイズ原因とな
らないように、サンプルホールドはＶscanの読出パルス
の充分内側に設定する。

【００９８】本実施例によれば一時的に貫通電流が流
れ、多少消費電力は増大するものの、水平方向の配線が
１本省略できるので、画素の小型化、及び高性能化が可
能である。（第７の実施例）本実施例は、水平走査線にぶら下がる
両導電型ＭＯＳＦＥＴのＶthをお互いに重なるように取
ることで貫通電流を防止するようにしたものである。

【００９９】即ち、図１２に示すＮＭＯＳＦＥＴ７９の
Ｖth(n)を＋２．０Ｖ、ＰＭＯＳＦＥＴ１２７のＶth(p)
を−２．０Ｖとし、Ｖth(n)＋｜Ｖth(p)｜＞Ｖ_DD−Ｖ_GND ・・・（４）とすることによって、両ＭＯＳＦＥＴ７９，１２７が同
時にオフする期間を一時的に設けることによって前記貫
通電流は防止することができる。

【０１００】本実施例においては、アンプ８６の主電極
の一方が一時的にフローティングとなるが、フローティ
ングとなる時間は瞬間であり、その影響はほぼ無視する
ことができる。

【０１０１】また本実施例として、読出期間中にフロー
ティングとなる垂直信号線に対する駆動回路を図１４に
示す。１４０は大きさ１０μｍ角の画素であり、多数の
画素がアレー状に配置されている。１４１は画素１４０
の放射線情報を出力する垂直信号線である。垂直信号線
１４１には各線毎にＶth＝＋２．０Ｖのサンプルホール
ド用ＮＭＯＳＦＥＴ１４５及びＶth＝−２．０Ｖのリセ
ット用ＰＭＯＳＦＥＴ１４６が接続されている。

【０１０２】両ＦＥＴ１４５，１４６のゲートには水平
ホールド線１４４が接続されている。水平ホールド線１
４４に＋３．３Ｖが印加されると、各ＮＭＯＳＦＥＴ１
４５は導通し、垂直信号線１４１をサンプルホールド用
容量１４７と接続させる。これにより垂直信号線１４１
に出力された放射線情報をサンプルホールドすることが
可能となる。

【０１０３】また水平ホールド線１４４に０Ｖが印加さ
れると、各ＮＭＯＳＦＥＴ１４５はオフし、サンプルホ
ールド用容量１４７に放射線情報電荷は保持され、代わ
りに導通した各ＰＭＯＳＦＥＴ１４６により垂直信号線
１４１はＶ_DD電位１４３に接続され、垂直信号線１４１
の電位は前述のようにＶ_DD電位に保持される。サンプル
ホールド用容量１４７の一方の電極はＧＮＤ１４２に接
続される。（垂直信号線リセット動作）本実施例によれば、垂直信
号線１４１の駆動回路を水平ホールド線１４４の１本に
より駆動可能であり、駆動回路を簡単に構成することが
できる。

【０１０４】また水平ホールド線１４４の中間電位では
両ＦＥＴ１４５，１４６が同時にオフ状態となり、垂直
信号線１４１がフローティング状態となるが、その期間
は一瞬であり、前述の誤動作、ノイズの原因としては問
題でない。（第８の実施例）本実施例は、放射線により発生するキ
ャリヤを蓄積する方式を電子でなく正孔としたものであ
る。正孔は拡散定数が小さい理由により、ホトダイオー
ドの周囲に拡散する速度が小さいため、より画素を微細
化することができる。図１５に本実施例の画素の等価回
路を示す。同図に示すように、ホトダイオードの陰極側
は垂直正電源線（Ｖ_DD）に接続されて、陽極側がアンプ
となるＭＯＳＦＥＴのゲートに接続されている。本実施
例によれば垂直負電源線が不要となり、画素の大きさを
更に小さくすることができる。

【０１０５】また本実施例を含む各実施例において、垂
直正電源線（Ｖ_DD）、垂直負電源線（Ｖ_GND）、垂直ホ
トダイオード線（Ｖ_PD）は電源ラインであるので、何も
垂直線である必要はなく、水平線、遮光を兼ねたような
ベタ状（面状）の２次元配線であっても構わない。（第９の実施例）本実施例は、放射線情報電荷を増幅す
るアンプであるＮＭＯＳＦＥＴ、あるいは垂直信号線に
接続する画素選択用ＮＭＯＳＦＥＴと、アンプとなるＮ
ＭＯＳＦＥＴの一方の主電極に接続するホールド用ＰＭ
ＯＳＦＥＴを同一のアイソレーション中に形成し、更に
画素の面積を小さくしたものである。

【０１０６】図１６（ａ），（ｂ）に本実施例のＮＭＯ
ＳＦＥＴとＰＭＯＳＦＥＴのレイアウト図と概略断面図
を示す。

【０１０７】両ＦＥＴの形成されているアクティブエリ
ア１６１（図１６（ａ）中、太線で示された領域）の大
きさは４．０×０．８（μｍ²）であり、両ＦＥＴが各
々独立に形成されている場合の値２．４×０．８×２
（μｍ²）よりも小さい。（第１０の実施例）本発明の第１０実施例として、ホト
ダイオードとアンプの間に転送スイッチを設けた例を図
１７に示す。なお、図１７において、図１５の構成部材
と同一構成部材については図１５と同一符号を付する。

【０１０８】図１７において、１８０はＬ＝０．４μ
ｍ、Ｗ＝０．８μｍのＮＭＯＳＦＥＴであり、ホトダイ
オードに蓄積した放射線情報である電荷をＮＭＯＳＦＥ
Ｔ１８０のオン・オフ制御により必要に応じてアンプと
なるＮＭＯＳＦＥＴ８６のゲートに転送する。

【０１０９】図１８に前記画素部の駆動タイミングチャ
ートを、図１９に本実施例の垂直信号線の駆動回路を示
す。

【０１１０】約１０μｓｅｃのリセット期間Ｔreset に
おいて、画素アレー中の全画素はＶscanがハイレベル、
Ｖresetがハイレベル、Ｖtransがハイレベル、Ｖsigが
ハイレベルとなり、ＶsamSＵＶsamN（ＶsamS又はＶsam
N）がローレベルとなることによって、ホトダイオー
ド、アンプゲート、垂直信号線は共にリセットされる。
その後、１５ｍｓｅｃの蓄積期間Ｔstr において、Ｖtr
ansがローレベルとなり、ホトダイオードはアンプとな
るＮＭＯＳＦＥＴ８６のゲートから切離されフローティ
ング状態となり蓄積が開始される。ただし垂直信号線８
１は、ＶsamSＵＶsamNがローであることからリセット電
圧であるＶ_DDが印加されたままである。

【０１１１】Ｔstr期間が終了すると、各画素は各水平
線毎に各垂直信号線８１に順次読出される。１〜（Ｎ−
１）番目の水平線が読出されているＴpre 期間には、Ｎ
番目の画素はＶscanが非選択のローレベル、Ｖresetが
非導通のローレベル、Ｖtransが非転送のローレベル、
垂直信号線８１は他の水平線に専有されている。

【０１１２】垂直信号線１７１には図１９に示したよう
な回路が形成されており、後述するノイズ読出し、信号
読出しに対応してＶsamN１９７及びＶsamS１９４が交互
にハイレベル，ローレベルを繰返す。両水平線１９４，
１９７が駆動するＮＭＯＳＦＥＴ１９８，１９５には電
荷蓄積用の容量１９９，１９６が接続されている。

【０１１３】Ｎ番目の水平線の画素が選択されると、ま
ず最初にアンプとなるＮＭＯＳＦＥＴ８６のゲートに残
留するリセット電圧の情報が読出される。これは１μｓ
ｅｃのＴreadN 期間で行われる。

【０１１４】Ｖscanがハイレベルで水平線が選択され、
Ｖresetがローレベル、Ｖtransがローレベルでアンプと
なるＮＭＯＳＦＥＴ８６のゲートはフローティング状態
である。フローティング状態のゲート電圧に対応したノ
イズ情報は垂直信号線８１を通して容量１９９に読出さ
れる（ＶsamNはハイレベル）。

【０１１５】次に１μｓｅｃのＴtrans 期間によってホ
トダイオードの信号電荷をアンプとなるＮＭＯＳＦＥＴ
８６のゲートに転送する。すなわち、Ｖtransがハイレ
ベルとなることによりＮＭＯＳＦＥＴ１８０を開き、ホ
トダイオードから信号電荷を転送する。その際、Ｖsam
N，ＶsamSもローレベルであるので、垂直信号線８１は
（ＶsamSＵＶsamNローであるから）Ｖth＝−２．０Ｖの
ＰＭＯＳＦＥＴ２００によりＶ_DD電位に保持される。

【０１１６】次に１μｓｅｃのＴreadS 期間によってア
ンプとなるＭＮＯＳＦＥＴ８６の信号情報は垂直信号線
８１に同様に出力される。

【０１１７】Ｎ番目の水平線の読出しが終了すると、
（Ｎ＋１）番目の読み出しが始まる。（Ｎ＋１）〜６０
０番目の水平線読出期間Ｔpostでは、Ｎ番目の水平線の
画素は直ちにリセット動作が行われる。

【０１１８】Ｖscanは非選択のローレベルであり、Ｖre
set ，Ｖtrans は導通のハイレベルであり、アンプとな
るＮＭＯＳＦＥＴのゲート及びホトダイオードはＶ_PD電
位にリセットされる。ただし垂直信号線８１は他の水平
線に専有されている。

【０１１９】本実施例によれば、増幅アンプ等が有する
ＦＰＮ（固定パターンノイズ）等のノイズを除去できる
ため、撮像装置の性能を更に向上することができる。Ｓ
／Ｎの向上は、それだけ低照度の放射線で同一の画質の
画像が得られることを意味しており、例えば人体照射、
動画撮影等、撮像装置の用途を拡大することができる。
全読出期間（Ｔpre 〜Ｔpost）は１．８ｍｓｅｃであ
り、アンプＦＥＴのゲートは最大で（６００番目）１．
８ｍｓｅｃのフローティング、リセット状態にある。こ
れは蓄積期間１５ｍｓｅｃの１／９．３の長さである。

【０１２０】フローティング状態で放射線がアンプとな
るＮＭＯＳＦＥＴのゲートに入射して発生するキャリヤ
対は、ホトダイオードの大きさを３３．６６μｍ²、ゲ
ートの大きさを０．６４μｍ²とすると、ホトダイオー
ドで発生するキャリア対の（１／９．３）×（１／５
２．６）≒１／４８９である。Ｓ／Ｎ的に問題となる場
合には次の第１１の実施例の構成をとることができる。（第１１の実施例）本実施例は、Ｎ番目の水平線の画素
のＴreadN 期間直前までＶreset をハイレベルとし、ア
ンプとなるＮＭＯＳＦＥＴのゲートをＶ_PD電位に固定し
ておくものである。

【０１２１】本実施例によれば前述の〜１．８ｍｓｅｃ
というようなアンプゲートのフローティングは生ぜず、
従ってＳ／Ｎに対する悪影響を生じさせないようにする
ことができる。（第１２の実施例）図１５を見ると、画素中の回路は３
つの部分から成立っていることが判る。第１の部分はア
ンプとなるＮＭＯＳＦＥＴ８６のゲートに連なるホトダ
イオードとリセット用ＦＥＴ８８であり、第２の部分は
アンプとなるＮＭＯＳＦＥＴ８６、第３の部分はアンプ
となるＮＭＯＳＦＥＴ８６の主電極に連なる２つのスイ
ッチＦＥＴ７９，１２７である。

【０１２２】本実施例は前記第１の部分をホトトランジ
スタで代替えた例である。

【０１２３】図２０に本発明の第１２実施例である撮像
装置の画素部のレイアウト図を、図２１に画素部の等価
回路図を、図２２にその動作のタイミングチャートを示
す。

【０１２４】図２０において、２１８はＬ＝１．０μ
ｍ、Ｗ＝１５．０μｍのＰ型ＭＯＳＦＥＴであり、放射
線が照射するとキャリヤ対を発生し、蓄積するトランジ
スタである。またＰ型ＭＯＳＦＥＴ２１８はリセット用
ＦＥＴをも兼ねている。

【０１２５】１０μｓｅｃのリセット期間Ｔreset にお
いては、水平走査線２１０の電位Ｖscanはハイレベルに
とられ、ＮＭＯＳＦＥＴ２０９が導通し、アンプ用ＦＥ
Ｔ２１６の一方の主電極はＶ_DD電位である垂直信号線２
１１と導通する。

【０１２６】また水平リセット線２１５の電位Ｖreset
はローレベルであり、ＰＭＯＳＦＥＴ２１８は導通し、
アンプ用ＦＥＴ２１６のゲートは垂直ダイオード線２１
９と導通し、＋１．５Ｖの電位となる。Ｔreset に続く
１６ｍｓｅｃの蓄積期間Ｔstr においては、Ｖreset は
ハイとなり、ＰＭＯＳＦＥＴ２１８は閉じ、このＰＭＯ
ＳＦＥＴ２１８はキャリヤ蓄積状態となる。このキャリ
ア蓄積状態においては図２３に示すように放射線２３７
によって電子・正孔対が発生する。発生した正孔は＋
１．８Ｖに保持されているＦＥＴ２１８のドレイン拡散
層２３１及びアンプ用ＦＥＴ２１６のゲートに蓄積され
る。また同時に発生した電子は＋３．３Ｖに保持されて
いるＦＥＴ２１８のソース拡散層２３２から垂直ホトダ
イオード線２１９へと排出される。蓄積された電荷はア
ンプ用ＦＥＴ２１６を流れる電流を変調させる。

【０１２７】１〜（Ｎ−１）本目の水平線の読出期間Ｔ
pre においてはキャリア蓄積状態は保持され、選択され
た水平線の放射線情報は順次フローティングである垂直
信号線２１１へと出力される。

【０１２８】また１μｓｅｃの読出期間Ｔreadにおいて
は水平走査線は選択され、アンプ用ＦＥＴ２１６を流れ
る電流が垂直信号線２１１へと出力される。その後、
（Ｎ＋１）本以降の読出期間Ｔpostにおいては前記Ｎ本
目の水平線はリセットされる。

【０１２９】このリセットにより、ＰＭＯＳＦＥＴ２１
８は導通し、アンプ用ＦＥＴ２１６のゲートは＋１．５
Ｖとなると共に、ＰＭＯＳＦＥＴ２１８中に蓄わえられ
た過剰な電荷はＰＭＯＳＦＥＴ２１８を流れる電流によ
り消滅、再結合する。本実施例においては、電荷の消滅
の効率を向上させるため、ＰＭＯＳＦＥＴ２１８の活性
層の厚さは５００Åと薄く設計されている。

【０１３０】また本実施例においては、意図しない放射
線の入射、キャリヤ対の発生、寄生チャネルの発生を極
力防止するため、各ＦＥＴ２１６，２０９，２１７，２
１８のチャネル長は１．０μｍと長めに取られている。

【０１３１】また本実施例において、放射線検出に用い
ていたホトダイオードを排し、ホトトランジスタを採用
することによって、リセット用ＦＥＴと共用化すること
ができ、その分必要な素子数を減らすことが可能であ
る。本実施例によれば素子数減少による信頼性の向上を
見込むことができる。（第１３の実施例）本実施例は、図２４に示したよう
に、画素中に対数圧縮用の非線型抵抗素子２５０を設け
ることによって画素を有する撮像装置を対数圧縮型とし
たものである。本実施例によれば撮像装置を人間の眼の
特性に近いコントラスト重視型、あるいはダイナミック
レンジの広いものとすることができる。

【０１３２】特に人間の眼の特性に近いコントラスト重
視型とする場合には、電子シャッター等他の露光時間、
あるいは感度の調節をする機能を有することが重要であ
る。

【０１３３】図２５に本実施例の撮像装置のシステムブ
ロック図を示す。図２５において、２５１はマトリクス
状に画素が設けられた画素部、２５２は画素部２５１を
駆動する水平シフトレジスタ（ＨＳＲ）、２５４は画素
部２５１からの信号をサンプルホールドするサンプルホ
ールド回路、２５３はサンプルホールド回路２５４を制
御する垂直シフトレジスタ（ＶＳＲ）、２５５はＡＧＣ
（オートゲインコントロール）回路、２５６は水平シフ
トレジスタ（ＨＳＲ）２５２，垂直シフトレジスタ（Ｖ
ＳＲ）２５３，サンプルホールド回路２５４を制御する
コントローラー、２５７は露光時間設定回路である。

【０１３４】本実施例においてはコントラストを重視し
ているため、撮像装置のダイナミックレンジは狭くなっ
ている。そこでＡＧＣ（オートゲインコントロール）回
路２５５により適正なゲイン及び照度（電荷量）を検出
した後に、照度を露光時間設定回路２５７にフィードバ
ックし、前記照度に見合った適正な露光時間を設定する
ことによって、適正な画像を得ることができる。

【０１３５】図２５の撮像装置システムは本実施例以外
の各実施例に用いることができ、画素の変換素子以外の
各端子を固定電位と浮遊状態（フローティング状態）と
を切り換える手段はＨＳＲ２５２が該当する。（第１４の実施例）本発明の第１４実施例として、シン
チレータとなる蛍光体をオンチップした撮像装置を図２
６に示す。本実施例の構成は図１の光電変換素子上に蛍
光体を設けたものである。

【０１３６】図２６において、２６７は厚さ５μｍのＧ
ｄ₂Ｏ₂Ｓであり、光電変換素子であるホトダイオード
上に積層されている。本実施例によれば蛍光体２６７に
より放射線であるＸ線が光に変換されるため、更に撮像
装置の感度が向上する。また本実施例に用いられる蛍光
体は例えばＣｓＩ等でも良い。

【０１３７】シンチレータの厚さは画素の大きさの１／
２以下となることが望ましい。

【０１３８】いま、図２９に示すように、半径ｒ₀の画
素の上に厚さｚ₀の円筒型の蛍光体が載っている系にお
いて、１次元近似で前記画素に入射する蛍光体からの発
光光を考える。

【０１３９】区間（０，ｚ₀）で均一に光が発生すると
すると、区間（０，ｚ₀）の間の点（ｒ，ｚ）＝（０，
ｖ）の点から発光した光は、全体のΨ／（４π）分だけ
画素に入射する。ここで、Ψは立体角で、

【０１４０】

【数１】と表される。

【０１４１】これを区間（０，ｚ₀）で積分すれば、半
径ｒ₀の画素に入射する光の割合が求まる（１次元近
似）。

【０１４２】

【数２】あるいは、ｋ＝ｚ₀／ｒ₀とおくと、

【０１４３】

【数３】図３０から分かる通り、ｋ＝０で最大値１／２をとる。
ｋ＝１／２ではＩ₀／Ｉ＝０．３８２であり、理想値
（１／２）の７６％の入射量である。

【０１４４】これは隣接する画素へもれる量が０．５−
０．３８２＝０．１１８であり、上方へもれる量が０．
５であることを示している。なお、上方へもれる量は上
方にミラーを形成することで、再利用することができ
る。

【０１４５】図３１に画素に入射する量Ｉ₀／Ｉと、隣
接画素に入射し、空間解像度を劣化させるノイズ成分１
／２−Ｉ₀／Ｉとの比をプロットした図を示す。

【０１４６】図３１はＳ／Ｎに相当する量であるが、ｋ
が大きくなるにつれて急激に悪化することがわかる。図
からはｋは小さいことに越したことはないが、関数が急
激に立ち上がるｋ≦０．５が望ましい。

【０１４７】また、シンチレータの変換する光の波長は
４１３ｎｍ以下であることが望ましい。

【０１４８】シンチレータから入射した単結晶シリコン
の光量は、

【０１４９】

【数４】となる。ここで、αは吸収係数、ｔは単結晶シリコンの
膜厚（ｃｍ）である。Ｉ ₀はｔ＝０での光量である。

【０１５０】上式から、入射光が１／１０００になる膜
厚は、

【０１５１】

【数５】したがって、 −αｔ＝ｌｎ（１／１０００）ｔ＝１μ
ｍ＝１０^-4ｃｍから、 α＝−｛ｌｎ（１／１０００）｝／ｔ＝−（−６．９０
８／１０^-4）＝６．９０８×１０⁴ αが６．９×１０⁴になるのは図３２及び図３３から３
ｅＶ程度であり、 ε＝ｈν＝（ｈ・ｃ）／λ＝３×１．６０２×１０^-19
（Ｊ）よって、 λ＝（ｈ×ｃ）／（３×１．６０２×１０^-19）＝（６．６２６×１０^-34×２．９９８×１０⁸）／（３×１．６０２×１０ ^-19 ）＝４．１３×１０^-7ｍ＝４１３ｎｍ従って、シンチレータの変換する光の波長は４１３ｎｍ
以下であることが望ましい。

【０１５２】本発明による撮像装置は、Ｘ線等の放射線
を検知する放射線検出装置に用いることができ、医療用
や、無破壊検査等の用途に用いることができる。

【０１５３】図２８は本発明による撮像装置のＸ線診断
システムへの応用例を示したものである。

【０１５４】Ｘ線チューブ６０５０で発生したＸ線６０
６０は患者あるいは被験者６０６１の胸部６０６２を透
過し、シンチレーターを上部に実装した光電変換装置６
０４０に入射する。この入射したＸ線には患者６０６１
の体内部の情報が含まれている。Ｘ線の入射に対応して
シンチレーターは発光し、これを光電変換して、電気的
情報を得る。この情報はディジタルに変換されイメージ
プロセッサ６０７０により画像処理され制御室のディス
プレイ６０８０で観察できる。

【０１５５】また、この情報は電話回線６０９０等の伝
送手段により遠隔地へ転送でき、別の場所のドクタール
ームなどディスプレイ６０８１に表示もしくは光ディス
ク等の保存手段に保存することができ、遠隔地の医師が
診断することも可能である。またフィルムプロセッサ６
１００によりフィルム６１１０に記録することもでき
る。

【０１５６】

【発明の効果】以上説明したように、本発明によれば、
高性能、高信頼性な主に放射線用の撮像装置を安価に提
供することができる。また高性能な周辺回路を搭載可能
であることから多くの付加機能を有する撮像装置を提供
することができる。

【図面の簡単な説明】

【図１】本発明に用いる変換素子の一例を示す平面図及
び断面図である。

【図２】ＮＡＮＤゲートを示す図である。

【図３】（ａ）は本発明の第１実施例の撮像装置の画素
部のレイアウト図、（ｂ）は（ａ）のレイアウト図中の
Ｂ−Ｂ′線に沿った概略断面図、（ｃ）は（ａ）のレイ
アウト図中のＣ−Ｃ′線に沿った概略断面図である。

【図４】本発明の第１実施例の撮像装置の一画素当たり
の等価回路図である。

【図５】本発明の第１実施例の撮像装置の駆動のタイミ
ングチャートである。

【図６】本発明の第２実施例の撮像装置の画素部の、画
素駆動用トランジスタであるＭＯＳＦＥＴの基板コンタ
クトを取った例を示す平面図である。

【図７】本発明の第３実施例の撮像装置の画素部のレイ
アウト図である。

【図８】本発明の第３実施例の撮像装置の一画素当たり
の等価回路図である。

【図９】本発明の第３実施例の撮像装置の駆動のタイミ
ングチャートである。

【図１０】本発明の第４実施例の撮像装置の一画素当た
りの等価回路図である。

【図１１】本発明の第５実施例の撮像装置の一画素当た
りの等価回路図である。

【図１２】本発明の第６実施例の撮像装置の一画素当た
りの等価回路図である。

【図１３】本発明の第６実施例の撮像装置の駆動のタイ
ミングチャートである。

【図１４】読出期間中にフローティングとなる垂直信号
線に対する駆動回路を示す回路図である。

【図１５】本発明の第８実施例の撮像装置の一画素当た
りの等価回路図である。

【図１６】本発明の第９実施例のＮＭＯＳＦＥＴとＰＭ
ＯＳＦＥＴのレイアウト図及び概略断面図である。

【図１７】本発明の第１０実施例の撮像装置の一画素当
たりの等価回路図である。

【図１８】本発明の第１０実施例の撮像装置の駆動のタ
イミングチャートである。

【図１９】本発明の第１０実施例の撮像装置の垂直信号
線の駆動回路を示す回路図である。

【図２０】本発明の第１２実施例の撮像装置の画素部の
レイアウト図である。

【図２１】本発明の第１２実施例の撮像装置の一画素当
たりの等価回路図である。

【図２２】本発明の第１２実施例の撮像装置の駆動のタ
イミングチャートである。

【図２３】本発明の第１２実施例の撮像装置の画素部の
一部断面図である。

【図２４】本発明の第１３実施例の撮像装置の一画素当
たりの等価回路図である。

【図２５】本発明の撮像装置のシステムブロック図であ
る。

【図２６】本発明の撮像装置による、蛍光体をオンチッ
プした撮像装置を示す断面図である。

【図２７】従来のホトダイオードの課題を説明するため
の構成図である。

【図２８】本発明による撮像装置によるＸ線診断システ
ムへの応用例を示したものである。

【図２９】半径ｒ₀の画素の上に厚さｚ₀の円筒型の蛍光
体が載っている系を示す図である。

【図３０】ｋ（＝ｚ₀／ｒ₀）と画素に入射する量Ｉ₀／
Ｉとの関係を示す図である。

【図３１】画素に入射する量Ｉ₀／Ｉと、隣接画素に入
射し、空間解像度を劣化させるノイズ成分１／２−Ｉ₀
／Ｉとの比をプロットした図である。

【図３２】半導体と吸収係数との関係を示す図である。

【図３３】シリコンの入射光と吸収係数との関係を示す
図である。

【符号の説明】

３２Ｎ型（１００）単結晶シリコン層３４ＮＭＯＳＦＥＴのゲート膜３５サファイア基板３６Ｐ型拡散層３７ホトダイオードの陰極３８ホトダイオードの陽極３９ＮＭＯＳＦＥＴ４０水平走査線４１垂直信号線４２垂直電源線

フロントページの続きＦターム(参考） 2G088 EE01 EE27 FF02 GG19 GG20 GG21 JJ05 JJ33 JJ37 4M118 AA01 AA02 AA05 AB01 BA14 BA30 CA03 CA09 CB11 CB20 DB01 DD09 DD12 FA06 GA10 5C024 AA01 AA12 AA16 CA17 FA01 GA01 GA31 HA06 HA10

Claims

【特許請求の範囲】

【請求項１】放射線又は光を電気信号に変換する変換
素子と該変換素子を駆動する駆動回路とを有する画素を
複数備えるとともに、前記画素中の前記変換素子以外の各端子を固定電位設定
状態と浮遊状態とに切り換える手段を備え、前記浮遊状態にある時間を、前記変換素子の変換時間の
所定値以下としたことを特徴とする撮像装置。
【請求項２】請求項１に記載の撮像装置において、前
記画素は絶縁性面上の半導体層に形成されていることを
特徴とする撮像装置。
【請求項３】請求項１又は請求項２に記載の撮像装置
において、前記変換素子と前記駆動回路とはそれぞれ、
素子分離された２つの半導体領域に設けられていること
を特徴とする撮像装置。
【請求項４】請求項１〜３のいずれかの請求項に記載
の撮像装置において、前記変換素子の面積をａとし、前
記駆動回路の面積をｂとしたとき、前記所定値は、（１／１０００）×（ａ／ｂ）であることを特徴とする撮像装置。
【請求項５】請求項２に記載の撮像装置において、前
記半導体層の活性層は単結晶シリコンであることを特徴
とする撮像装置。
【請求項６】請求項２又は請求項５に記載の撮像装置
において、前記変換素子はダイオードであり、空乏層が
横方向に広がる構造であることを特徴とする撮像装置。
【請求項７】請求項６に記載の撮像装置において、前
記ダイオードはストライプ構造であることを特徴とする
撮像装置。
【請求項８】請求項２又は請求項５に記載の撮像装置
において、前記変換素子はトランジスタであることを特
徴とする撮像装置。
【請求項９】請求項８に記載の撮像装置において、前
記トランジスタは画素リセット動作を行うトランジスタ
を兼ねていることを特徴とする撮像装置。
【請求項１０】請求項１〜９のいずれかの請求項に記
載の撮像装置において、前記駆動回路はＣＭＯＳ回路で
あることを特徴とする撮像装置。
【請求項１１】請求項１０に記載の撮像装置におい
て、前記ＣＭＯＳ回路の両チャネルＭＯＳＦＥＴのスレ
ッショルド電圧の絶対値の和は、電源電圧よりも大きい
ことを特徴とする撮像装置。
【請求項１２】請求項１〜１１のいずれかに記載の撮
像装置において、前記駆動回路は基板コンタクトを有す
る電界効果トランジスタで形成されていることを特徴と
する撮像装置。
【請求項１３】請求項１〜１２のいずれかに記載の撮
像装置において、放射線が入射しない外部回路を有し、
前記画素から前記外部回路への信号の転送は、前記所定
値から求まる所定時間以下の時間で行われることを特徴
とする撮像装置。
【請求項１４】請求項１〜１３のいずれかに記載の撮
像装置において、前記変換素子からの信号の転送を制御
する転送スイッチを有し、該転送スイッチの制御によ
り、前記画素からノイズと前記変換素子からの信号とを
読み出すことを特徴とする撮像装置。
【請求項１５】請求項１〜１４のいずれかに記載の撮
像装置において、前記駆動回路に使用するＭＯＳＦＥＴ
のチャネル長は、レイアウトルールの最小寸法よりも大
きく設定されていることを特徴とする撮像装置。
【請求項１６】請求項１〜１５のいずれかに記載の撮
像装置において、前記画素は対数圧縮用の非線型抵抗素
子を有することを特徴とする撮像装置。
【請求項１７】請求項１６に記載の撮像装置におい
て、前記変換素子の感度あるいは前記変換時間の設定が
可変であることを特徴とする撮像装置。
【請求項１８】請求項１〜１７のいずれかに記載の撮
像装置において、前記変換素子がオンチップ化されてい
ることを特徴とする撮像装置。
【請求項１９】請求項１８に記載の撮像装置におい
て、前記変換素子は放射線を光に変換するシンチレータ
と該光を光電変換する光電変換素子からなることを特徴
とする撮像装置。
【請求項２０】請求項１９に記載の撮像装置におい
て、前記シンチレータの厚さは前記画素の大きさの１／
２以下であることを特徴とする撮像装置。
【請求項２１】請求項１９に記載の撮像装置におい
て、前記シンチレータの変換する光の波長は４１３ｎｍ
以下であることを特徴とする撮像装置。
【請求項２２】請求項１〜２１のいずれかに記載の撮
像装置と、前記撮像装置からの信号を処理する信号処理手段と、前記信号処理手段からの信号を記録するための記録手段
と、前記信号処理手段からの信号を表示するための表示手段
と、前記信号処理手段からの信号を伝送するための伝送処理
手段と、前記放射線を発生させるための放射線源とを具備するこ
とを特徴とする撮像システム。