KR100261349B1 - 신호 전하를 제어하는 트랜지스터를 갖는 증폭형 고체촬상소자 및 그의 제조방법 - Google Patents
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Abstract
입사광의 광전변황에 의해 신호전하를 얻고, 이 신호전하를 축적하며, 이 축적된 신호전하에 대응하는 전기신호를 출력하기 위한 트랜지스터를 갖는 본 발명의 증폭형 고체촬상소자는, 트랜지스터의 소스 영역과 드레인 영역중 적어도 하나와 광전변환영역간에 전계 강도를 저하시키기 위한 전계 강도 완화 영역을 포함한다.
Description
제1도는 본 발명의 실시예 1에 의한 증폭형 고체촬상소자의 화소부의 단면도.
제2(a)도 내지 제2(c)도는 본 발명에 따라 제1도에 보인 증폭형 고체촬상소자의 제조공정을 보인 단면도.
제3(a)도와 제3(b)도는 본 발명에 따라 제1도에 보인 증폭형 고체촬상소자의 후속 제조공정을 보인 단면도.
제4(a)도 내지 제4(c)도는 본 발명의 실시예 2에 의한 증폭형 고체촬상소자의 제조공정을 보인 단면도.
제5도는 본 발명에 의한 증폭형 촬상소자 시작품의 화소부의 단면도.
제6(a)도 내지 제6(d)도는 본 발명의 실시예 3에 의한 CMD 증폭형 고체촬상소자의 두 방법의 제조공정을 보인 단면도.
제7(a)도 내지 제7(c)도는 본 발명의 실시예 3에 의한 CMD 증폭형 고체촬상소자의 다른 방법의 제조공정을 보인 단면도.
제8도는 본 발명에 의한 증폭형 촬상소자의 소스 영역과 드레인 영역 및 이들의 근방에 있어서의 상세한 구성을 보인 화소부의 확대 단면도.
제9도는 본 발명의 실시예 4에 의한 증폭형 고체촬상소자의 단면도.
제10도는 본 발명의 실시예 5에 의해 증폭형 고체촬상소자의 단면도.
제11도는 본 발명의 실시예 6에 의한 증폭형 고체촬상소자의 단면도.
제12도는 종래 TGMIS 증폭형 고체촬상소자의 화소부의 단면도.
제13도는 종래 CMD 증폭형 고체촬상소자의 화소부의 단면도.
본 발명은 입사광의 광전변환에 의해 생성된 신호전하를 축적하고 이 축적된 신호전하에 대응하는 전기신호를 출력하는 MOSFET(metal-oxide-semiconductor type field effect transistor) 또는 접합 게이트형 FET와 같은 트랜지스터를 갖는 증폭형 고체촬상소자, 및 그의 제조방법에 관한 것이다.
고체촬상장치로서는 전하결합소자(CCD)형이 주류로서 각종 분야에 널리 이용되고 있다. 이와 같은 CCD형 촬상장치는 포토다이오드 또는 MOS 다이오드를 사용하여 광전변환에 의해 얻어지고 축적된 신호전하를 CCD 전송채널을 통해 고감도의 전하 검출부로 전송하고, 여기에서 전압신호로 변환하는 구성으로 되어 있다. 따라서, 상기 CCD형 촬상장치는 S/N비가 높고 출력 전압도 높은 특징이 있다.
최근의 촬상장치의 소형화, 다화소화의 추세에 따라, 각 화소의 사이즈가 작게 되어 CCD에 의해 전송될 수 있는 전하량을 감소시키며, 이는 장치의 다이나믹 레인지를 감소시키는 심각한 문제를 야기한다. 또한, CCD는 소자 전체를 몇몇 위상의 클럭으로 구동하기 때문에, 부하용량이 커지고 높은 구동전압이 요구된다. 따라서, 다화소로 될수록 소비전력이 급격히 증대한다.
상기 문제를 해소하기 위해, 각 화소에서 발생한 신호전하를 직접 독출하지 않고 각 화소내에서 신호전하를 증폭한 후 주사회로에 의해 독출하는 증폭형 촬상장치가 제안되었다. 이와 같은 장치는 신호량의 제한을 제거하여 CCD형 보다는 다이나믹 레인지가 넓어지게 된다. 또한, 증폭형 촬상소자에 있어서는 독출된 화소에 대응하는 수평 라인 몇 수직 라인만 저전압으로 구동될 수 있기 때문에, CCD형 보다는 소비전력이 적게된다.
이와 같은 증폭형 촬상장치의 각 화소의 신호전하를 증폭하기 위해서는 일반적으로 트랜지스터가 사용된다. 트랜지스터는 SIT(static induction transistor)형, 바이폴라형, FET형(MOS형 및 접합형) 등으로 분류된다. 이들 형태의 트랜지스터중, 이와 같은 목적을 위해서는 장치 전체의 구성을 고려하여 MOSFET가 사용되는 것이 유리한데, 그 이유는 신호독출을 위한 주사회로가 이 형태의 트랜지스터를 사용하여 보다 용이하게 구성될 수 있기 때문이다. 즉, SIT형 또는 바이폴라형 트랜지스터는 깊이방향으로 형성되는 반면, MOSFET형 트랜지스터는 평면방향으로 형성되기 때문에, MOSFET가 장치의 제조상 유리하다. 특히, 화소밀도를 증대시키기 위해서는 각 화소에 단일 MOSFET만 포함되는 촬상장치가 보다 유리하다. 이 형태의 증폭형 촬상장치로서는 일본 특허공개공보 8-78653호에 제안된 형태(이후, 이 형태를 MGMIS라 하며, TGMIS는 두 개의 게이트 다이오드가 사용되기 때문에 트윈 게이트 MOS 이미지 센서라 함), CMD(charge modulation device)형 등이 보고되어 있다.
제12도는 상기 일본 특허공개공보 8-78653호에 제안된 TGMIS 증폭형 촬상장치의 화소부의 단면도이다.
제12도에 있어서, p형 반도체 기판(1)상에는 제2 게이트전극(3)이 절연막(2)를 통해 형성되어 있다. 다음, 반도체 기판(1)의 표면부에 n-형 웰 영역(4)이 형성되고, 소스용 n+형 확산영역(5) 및 드레인용 n+형 확산영역(6)이 n-형 웰 영역(4)에 형성된다. 상기 n-형 웰 영역(4)상에는 제1 게이트전극(7)이 절연막(2)을 통해 형성된다. 게이트로서의 제1 게이트전극(7), 및 소스와 드레인으로서의 n+형 확산영역(5 및 6)은 각각 MOS 트랜지스터를 구성한다. 이에 따라, TGMIS 증폭형 촬상장치가 구성된다. 복수의 이와 같은 장치는 각 화소로서 매트릭스형태로 배열되어 TGMIS 증폭형 촬상장치를 구성한다.
상기 구성에 의해, 제1 게이트전극(7)을 통해 입사한 광에너지 hv의 광전변환에 의해 n-형 웰 영역(4)의 표면부에 전자 및 정공쌍이 생성된다.
전자는 소스 및 드레인 영역으로 유동하는 반면, 정공은 n-형 웰 영역(4)의 절연막(2) 계면에 축적되어 신호전하로 된다. 이와 같이, 각 화소에 형성된 MOS 트랜지스터는 입사광의 광전변환에 의해 신호전하가 생성 및 축적되도록 한다. 다음, 이 축적된 신호전하에 대응하는 전기신호가 출력된다.
제13도는 종래 CMD 증폭형 고체촬상장치의 화소부의 단면도이다. p형 반도체기판(11)상에 n-형 웰 영역(12)이 매립형태로 형성된다. n-형 웰 영역(12)상에는 게이트전극(14)이 절연막(13)을 통해 형성된다. 고농도 n+형 영역인 소스 영역(15)과 드레인 영역(16)은 게이트전극(14)에 의해 분리되도록 n-형 웰 영역(12)의 표면부에 형성된다.
그러나, 상기 종래 촬상장치는 다음과 같은 문제점을 갖는다. 제12도에 보인 TGMIS 증폭형 고체촬상장치에 있어서, 소스 영역(5)과 드레인 영역(6)은 고농도 n+형 확산층이기 때문에, 소스 영역(5) 및 드레인 영역(6)과 저농도 n-형 웰 영역(4)간에는 큰 농도 구배가 존재한다. 이에 의해 상기 영역들의 표면 부근의 전계가 강화됨으로써 캐리어의 이동을 가속시켜, 임팩트 이온을 발생시키게 되는 것으로 추측된다. 그 결과, 광전변환이 일어나는 제1 게이트전극(7) 아래의 n-형 웰 영역(4)의 표면부에 전자 및 정공쌍이 생성된다. 이들 전자쌍은 소스 및 드레인 영역으로 유출되며, 나머지 정공에 의해 암전류가 발생된다. 이 정공들도 부가적 절연막(2)과의 계면에 축적된다.
또한, 제13도에 보인 CMD 증폭형 고체촬상장치에 있어서, 소스 및 드레인 영역(15 및 16)은 고농도 n+형 영역이다. 따라서, TGMIS 증폭형 고체촬상장치의 관련된 것과 동일한 단점들이 야기된다.
이에 따라, 종래의 증폭형 고체촬상장치는 제1 도전형 기판, 상기 기판에 채널로서 형성된 저농도의 제2 도전형 웰, 절연막을 통해 상기 웰 영역상에 형성된 게이트전극, 및 상기 웰 영역의 표면부에 형성된 고농도의 제2 도전형 소스 및 드레인 영역을 포함한다. 상기 드레인 및 소스 영역과 상기 웰 영역의 광전변환부간의 계면부근에는 이온농도 구배가 가파르게 되어, 의사 신호전하가 임팩트 이온에 의해 생성되어 광전변환부에 암전류가 증가하게 된다.
따라서, 임팩트 이온의 발생을 최소화함으로써 광전변환부에 있어서의 암전류를 감소시키는 촬상장치가 강력이 요망되고 있다.
입사광의 광전변환에 의해 신호전하를 얻고, 이 신호전하를 축적하며, 이 축적된 신호전하에 대응하는 전기신호를 출력하기 위한 트랜지스터를 갖는 본 발명의 증폭형 고체촬상소자는, 트랜지스터의 소스 영역 및 드레인 영역중 적어도 하나와 광전변환영역간에 전계 강도를 저하시키기 위한 전계 강도 완화 영역을 포함한다.
본 발명의 1 실시예에 있어서, 트랜지스터는 광전변환에 의해 얻어진 신호전하를 축적하기 위해 반도체 베이스의 표면부에 형성된 제1 게이트 영역을 포함하고; 제2 게이트 영역이 상기 제1 게이트 영역에 인접한 반도체 베이스의 표면부에 형성되며, 상기 신호전하는 상기 제1 게이트 영역을 통해 상기 반도체 베이스로 배출된다.
본 발명의 다른 실시예에 있어서, 트랜지스터는 광전변환에 의해 얻어진 신호전하를 축적하기 위해 반도체 베이스의 표면부에 형성된 제1 게이트 영역을 포함하며, 드레인 영역은 반도체 베이스로 구성되고, 제2 게이트 영역이 상기 제1 게이트 영역에 인접한 반도체 베이스의 표면부에 형성되며, 제2 드레인이 상기 제2 게이트 영역을 통해 상기 신호전하를 배출하기 위해 상기 제2 게이트 영역에 인접한 상기 반도체 베이스의 표면부에 형성되고, 트랜지스터의 소스 영역 부근에 전계 강도 완화 영역이 형성된다.
본 발명의 또 다른 실시예에 있어서, 트랜지스터는 광전변환에 의해 얻어진 신호전하를 축적하기 위해 반도체 베이스의 표면부에 형성된 제1 게이트 영역을 포함하여, 제2 게이트 영역이 상기 제1 게이트 영역에 인접한 반도체 베이스의 표면부에 형성되고, 제2 드레인이 상기 제2 게이트 영역을 통해 상기 신호전하를 배출하기 위해 상기 반도체 베이스의 표면부의 제2 게이트 영역내에 형성된다.
본 발명의 또 다른 실시예에 있어서, 상기 제1 게이트 영역에 인접한 부분의 반대측의 상기 제2 게이트 영역의 일측에 위치된 상기 반도체 베이스의 표면부에 전계 차폐부(electric field blocking portion)가 형성된다.
본 발명의 또 다른 실시예에 있어서, 상기 반도체 베이스의 표면으로 부터의 상기 전계 강도 완화 영역의 깊이는 상기 광전변환영역의 포텐셜의 극대점의 위치 이상으로 된다.
본 발명의 다른 양태에 의하면, 입사광의 광전변화에 의해 신호전하를 얻고, 이 신호전하를 축적하며, 이 축적된 신호전하에 대응하는 전기신호를 출력하기 위한 트랜지스터를 갖는 증폭형 고체촬상소자의 제조방법이 제공된다. 이 방법은, 상기 트랜지스터의 소스 영역 및 드레인 영역으로 되는 영역중 적어도 하나의 영역에, 확산 계수가 상이한 복수의 불순물 원소의 이온을 주입하는 공정; 및 상기 소스 영역 및 드레인 영역의 적어도 하나에 형성된 고농도 불순물 영역과 광전변환영역간에 전계 강도를 저하시키기 위한 전계 강도 완화 영역을 열처리에 의해 형성되는 공정을 포함한다.
또한, 본 발명에 의한, 입사광의 광전변환에 의해 신호전하를 얻고, 이 신호전하를 축적하며, 이 축적된 신호전하에 대응하는 전기신호를 출력하기 위한 트랜지스터를 갖는 증폭형 고체촬상소의 제조방법은, 상기 트랜지스터의 소스 영역 및 드레인 영역으로 되는 영역중 적어도 하나의 영역에, 저농도로 소정 원소의 이온을 주입하는 공정 ; 상기 트랜지스터의 소스 영역 및 드레인 영역으로 되는 영역중 적어도 하나의 영역상의 제어 전극의 측벽에 소정 두께로 절연막을 형성하는 공정 ; 고농도로 상기 제어 전극의 측벽에 형성된 절연막으로 둘러싸인 개구를 통해 소정 원소의 이온을 주입함으로써 상기 소스 영역 및 드레인 영역을 형성하여, 상기 트랜지스터의 소스 영역 및 드레인 영역중 적어도 하나의 광전변환영역간에 전계 강도를 저하시키기 위한 전계 강도 완화 영역을 형성하는 공정을 포함한다.
본 발명의 1 실시예에 있어서, 상기 트랜지스터의 소스 영역 및 드레인 영역의 하나를 둘러싸도록 제어 영역이 형성되며, 이 제어 영역을 둘러싸도록 다른 영역이 형성된다.
상기한 바와 같이, 본 발명은 (1) 임팩트 이온의 발생을 최소함으로써 광전변환부의 암전류를 감소시킬 수 있는 증폭형 고체촬상소자 및, (2) 이와 같은 촬상소자의 제조방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
우선, 본 발명에 따른 증폭형 고체촬상소자의 기능에 대해 설명한다.
본 발명에 따르면, 트랜지스터의 적어도 하나의 소스 및 드레인 영역들과 광전변환부 사이에 전계강도 완화영역이 형성된다. 이 구성에 따르면, 채널부분 및 상기 적어도 하나의 소스 및 드레인 영역들 사이의 계면 및 그 주변에서의 이온농도구배가 완화되어, 상기 적어도 하나의 소스 및 드레인 영역들의 표면부에서 발생되는 전계강도를 감소시킬 수 있다. 이로써 상기 적어도 하나의 소스 및 드레인 영역들에서 광전변환부로 유출되는 임팩트 이온에 의해 야기되는 전자 및 정공 쌍의 발생을 감소시킴으로써, 의사신호전하의 축적을 최소화할 수 있다.
저농도 이온 주입후에 제어전극의 측벽에 사이드월 절연막이 형성된다. 그후, 사이드월 절연막에 의해 둘러싸인 개구를 통해 고농도 이온 주입을 실행한다. 따라서, 사이드월 절연막의 두께를 정확하게 설정함에 의해, 전계강도 완화영역의 폭이 셀프얼라인먼트 방식에 의해 정확하게 얻어질 수 있다.
이하, 본 발명의 실시예들을 첨부도면을 참조하여 설명한다.
[실시예 1]
제1도는 본 발명에 따른 실시예 1의 증폭형 고체촬상소자의 1화소분의 단면도이다.
제1도를 참조하면, p형 반도체기판(21)의 표면부에 광전변환영역으로서 이용될 저농도 n-형 웰 영역(기판 베이스)(22)이 형성된다. n-형 웰 영역(22)의 표면부에 고농도 n+형 확산영역으로서 이용될 소소 및 드레인 영역들(23, 24)이 형성된다. 전계강도 완화영역(26)이 드레인 영역(24)과 n-형 웰 영역(22) 사이에 형성되어 전계강도를 감소시킴으로써 암전류의 발생을 감소시킨다. 신호독출용 게이트단자에 접속된 제1 게이트전극(27)이 n-형 웰 영역(22) 및 전계강도 완화영역(26)상에 절연막(25)을 통해 형성된다. 리세트용 게이트단자에 접속된 제2 게이트전극(28)이 p형 반도체기판(21)상에 절연막(25)을 형성된다.
제1 게이트전극(27) 아래의 광전변환이 발생되는 영역을 제1 게이트라 한다. 제1 게이트, 소스 영역(23), 및 드레인 영역(24)이 MOS트랜지스터를 구성한다. 제1 게이트에 인접하게 제2 게이트가 형성된다. 제1 게이트는 매립 채널 구조이지만, 제2 게이트는 표면 채널 구조이다. 제1 게이트에 절연막(25)과의 계면에 신호전하가 축적되며, 축적된 신호전하에 대응하는 전기신호가 출력된다. 상기 축적된 신호 전하는 제2 게이트를 통해 p형 반도체기판(21)으로 배출되어 리세트된다.
따라서, p형 반도체기판(21)상에 형성된 MOS트랜지스터의 제1 게이트에서 광전변환이 발생하고 제1 게이트에 축적된 신호전하에 의해 야기되는 MOS트랜지스터의 포텐셜변화가 센서출력으로 이용되는 TGMIS형 증폭형 촬상소자가 구성된다. 상기한 다수의 촬상소자들이 화소로서 매트릭스상으로 배열되어 TGMIS형 증폭형 촬상장치를 구성한다.
상기한 구성의 TGMIS형 증폭형 고체촬상소자는 다음과 같이 제조된다.
제2(a)~2(c)도, 제3(a)도 및 제3(b)도는 제1도의 증폭형 고체촬상소자의 제조 공정들을 나타낸다.
제2(a)도에 도시된 바와 같이, p형 반도체기판(21)상에 산화실리콘(SiO2), 질화실리콘(SiN)등으로 된 절연막(25)이 형성된다.
제2(b)도에 도시된 바와 같이, 절연막(25)상에, 예컨대 LP-CVD법에 의해 도전성 폴리실리콘막이 형성되어 리소그라피 및 에칭에 소정형상으로 패터닝됨으로써 제2 게이트전극(28)을 형성한다. 다음 제2 게이트전극(28)의 패턴을 마스크로 이용하여, p형 반도체기판(21)의 표면부에 상기 패턴의 개구를 통해 셀프이온주입에 의해 예컨대 1000KeV의 에너지로 불순물이 주입되어, 깊이 1.5㎛, 불순물 이온농도 약 1×1015㎝-3의 n-형 웰 영역(22)을 형성한다.
제2(c)도에 도시된 바와 같이, 산화공정에 의해 제2 게이트전극(28)상에 절연막(25′)을 형성하며, 그 절연막상에 폴리실리콘박막등의 광투과 재료를 성막하고 리소그라피 및 에칭에 이해 소정형상으로 패터닝하여 제1 게이트전극(27)을 형성한다. 상기 소정 패턴은 각 MOS트랜지스터의 소스 및 드레인 영역으로 될 영역들에 대응하는 개구들을 가진다.
제3(a)도에 도시된 바와 같이, 각 MOS트랜지스터의 드레인 영역(24)으로 될 영역에 대응하는 개구가 형성되도록 상기 구조상에 레지스터 패턴(29)이 형성되어 리소그라피에 의해 패터닝된다. 그후, 예컨대 인이온이 레지스터 패턴(29)의 개구를 통해 n-형 웰 영역(22)의 표면 부분에 주입되어, 예컨대 이온농도 약 1×1017㎝-3의 영역(30)을 형성한다.
그후, 제3(b)도에 도시된 바와 같이, 예컨대 비소이온의 제1 게이트전극(27)의 패턴을 마스크로 이용하여 n-형 웰 영역(22)의 표면 부분에 주입되어, 예컨대 약 1×1020㎝-3의 농도를 가진 고농도 n+형 확산영역으로서 각 MOS 트랜지스터의 소스 영역(23) 및 드레인 영역(24)을 형성한다. 다음, 열처리에 의한 확산공정이 실행되어 이온들의 확산을 활성화한다. 인 및 비소의 확산계수차를 이용하여, 전계강도를 감소시키기 위한 n형 전계강도 완화영역(26)이 고농도 n+형 확산영역으로서의 드레인 영역(24) 및 n-형 웰 영역(22) 사이에 형성된다.
통상의 확산공정이 행해지는 온도인 1100℃에서 확산공정이 실행되는 경우에, Si중의 인과 비소의 확산계수는 각각 ≒2×1013㎝-2/s 및 ≒1.5×1013㎝-2/s로 되어, 인의 확산이 비소보다 10배정도 빠르게 됨을 나타낸다.
그후, 예컨대 Al-Si 스퍼터링에 의해 배선재료를 성막하여 제1도에 도시된 바와 같은 배선을 형성하도록 리소그라피 및 에칭에 의해 패터닝함으로써, MOS형 증폭형 고체촬상소자를 제조할 수 있다.
따라서, 소스 및 드레인 영역의 불순물원소의 이온들 및 전계강도 완화영역(26)의 불순물원소의 이온들을 주입하고 그 이온들을 열처리에 의해 확산시킴으로써 전계강도 완화영역(26)이 형성된다. 그 전계강도 완화영역(26)은 채널영역의 농도구배를 완화시킴으로써 드레인 영역(24)의 표면부의 전계강도를 감소시킨다. 이로써 드레인 영역(24)에서 광전변환이 발생하는 저농도 도전영역으로 유동하는 임팩트 이온에 의해 야기되는 전자 및 정공 쌍의 발생이 감소되어, 의사신호전하의 축적이 최소화될 수 있다.
[실시예 2]
이 실시예에서는, 확산계수의 차를 이용하는 실시예 1에서 기술된 방식과는 다른 방식으로 전계강도 완화영역(26)이 형성된다. 이 실시예에서, 전계강도 완화영역(26)의 치수가 더욱 정확하게 얻어질 수 있다.
제4(a)도 내지 제4(c)도는 본 발명에 따른 실시예 2의 증폭형 고체촬상소자의 각 제조공정을 나타낸 1화소분의 단면도이다.
제4(a)도에 도시된 바와 같이, 광전변환이 발생되는 n-형 웰 영역(반도체 베이스)(22)상에 제1 게이트전극(27)이 형성된다. 상기 전계강도 완화영역(26)으로 될 n형 영역에 대응하는 부분이 제1 게이트전극(27)의 패턴에 대응하는 형성되도록 상기 구조상에 레지스터 패턴(29)이 형성되어 리소그라피에 의해 패터닝된다. 다음, 예컨대 인이온이 레지스터 패턴(29)의 개구를 통해 n-형 웰 영역(22)의 표면부에 주입되어, 예컨대 약 1×1017㎝-3정도의 중간 이온 농도를 가진 영역(30)을 형성한다.
제4(b)도에 도시된 바와 같이, CVD법에 의해 약 3000Å의 두께로 절연막이 형성되어, 에치백됨으로써 제1 게이트전극(27)과 제2 게이트전극(28)의 측벽들에만 상기 절연막이 에칭되지 않고 남겨져, 사이드월 절연막(31)을 형성한다. 다음, 예를 들면 비소이온들이 사이드월 절연막(31)에 의해 둘러싸인 개구들을 통해 n-형 웰 영역(22)의 표면부에 주입되어, MOS 트랜지스터의 소스 영역(23a) 및 드레인 영역(24a)을 형성한다.
그후, 제4(c)도에 도시된 바와 같이, 각 화소 부분의 제1 게이트전극(27), 제2 게이트전극(28), 소스 영역(23a), 및 드레인 영역(24a)에 대한 배선이 제공되어, 이 실시예의 증폭형 고체촬상소자를 완성한다.
1×1017㎝-3의 중간농도를 가진 n형영역(30)이 n-형 웰 영역(22)과 n+형 확산 드레인 영역(24a) 사이에 전계강도 완화영역(26)으로서 형성되지 않는 경우, 임팩트 이온들에 의해 다수의 전자 및 정공쌍들이 발생된다. 상기 쌍들중 전자는 드레인 영역(24a)으로 유동되는 한편, 정공들은 제1 게이트전극(27)을 통해 입사된 광에너지(hv)의 광전변환에 의해 발생된 신호전하에 더하여 n-형 웰 영역(22)의 절연막과의 계면에 이용하여 이온을 주입함에 의해 중간농도 영역(30)이 형성되며, 소정치수의 사이드월 절연막(31)이 제1 및 제2 게이트전극(27, 28)의 측벽들에 형성된 후, 이온주입에 의해 트랜지스터의 소스 및 드레인 영역(23a, 24a)이 형성된다. 그 결과, 약 1×1017㎝-3의 중간농도를 가진 전계강도 완화영역(26)이 n-형 웰 영역(22)과 n+형 확산 드레인 영역(24a) 사이에 형성된다. 이러한 구성에서, 트랜지스터의 채널의 농도구배가 완화되어, 전계강도를 감소시키며 따라서 의사신호전하의 축적이 감소된다.
사이드월 절연막이 효과에 대해 설명한다. n형영역을 형성하기 위한 이온주입후에 사이드월 절연막을 형성함에 의해, 치수 α에 대해 양호한 제어가능성(제5도 참조)을 가진 사이드월 절연막에 의해 둘러싸인 개구를 통해 이온주입에 의해 더욱 고농도의 n+형 영역이 형성된다. 즉, 치수 α가 셀프얼라인먼트 방식으로 사이드월 절연막의 두께에 의해 결정될 수 있다.
[실시예 3]
상기 실시예들에서는, TGMIS형 증폭형 촬상장치들이 설명되었다. 이 실시예에서는, CMD형 증폭형 촬상장치에 대해 설명한다.
제6(a)도 내지 제6(d)도는 실시예 3의 CMD형 증폭형 촬상장치의 두가지 제조방법들의 공정들을 나타낸 1화소분의 단면도이다. 이하, 실시예의 CMD형 증폭형 촬상장치로서 MOS 이미지 센서에 대해 설명한다.
확산계수의 차를 이용하여 전계강도 완화영역이 형성되는 방법들중 하나를 제6(a)도 및 제6(b)도를 참조하여 설명한다.
제6(a)도에 도시된 바와 같이, n-형영역으로 n-형 웰층(반도체 베이스)(42)이 반도체기판(41)상에 형성된 후, 그 n-형 웰층(42)상에 패터닝에 의해 게이트전극(44)이 절연막(43)을 통해 형성된다. 게이트전극(44)의 패턴을 마스크로 이용하여, 소정원소(예컨대, 인)가 불순물이온으로서 주입되어 n-형 웰층(42)의 표면부에 중간 이온 농도의 n형영역(45)을 형성한다. n형영역들(45)중 하나의 광전변환이 발생되는 게이트전극(44)에 의해 둘러싸이며, 다른 n형영역(45)은 그 게이트전극(44)을 둘러싸게 된다.
제6(b)도에 도시된 바와같이, 게이트전극(44)의 패턴을 마스크로 이용하여, 소정원소(예컨대, 비소)가 불순물 이온으로서 주입되어 소스 및 드레인 영역(46, 47)을 형성한다. 다음, 비소 및 인 사이의 확산계수의 차(비소 : 1.5×1014㎝-2/s, 인 : 2.0×10-13㎝2/s, 1100℃, Si중에서)를 이용하여, 소스 및 드레인 영역(46, 47)과 n-형 웰층(42) 사이에 전계강도 완화영역(45′)이 형성된다. 상기 전계강도 완화영역(45′)은 소스 및 드레인 영역(46, 47)의 농도와 n-형 웰층(42)의 농도 사이의 중간 농도를 가진 n형 영역이다. n+형 소스 및 드레인 영역(46, 47)의 이온 농도는 1×1020㎝-3으로 설정되고, 전계강도 완화영역(45′)의 이온농도는 1×1017㎝-3으로 설정된다.
전술한 바와 같이, 전계강도 완화영역(45′)과 소스 및 드레인 영역(46, 47)은 게이트전극(44)의 패턴을 마스크로 이용하여 셀프얼라인먼트 방식으로 형성될 수 있다. 그러나, 주입된 이온들이 게이트전극(44)하의 영역으로 진입함을 방지하도록, 제6(a)도에 도시된 바와 같이 레지스터 마스크(69)가 이온주입전에 형성될 수 있다.
이 실시예에서, 게이트전극(44)과 레지스터 마스크(69)는 위쪽에서 볼 때 원형, 정방형, 및 8각형등의 여러 가지 형상을 가질 수 있다.
사이드월막을 이용하여 전계강도 완화영역을 형성하는 다른 방법을 제6(c)도 및 제6(d)도를 참조하여 설명한다.
제6(c)도에 도시된 바와같이, n-형 웰층(42)상에 절연막(43)을 통해 게이트전극(44)이 형성되어 전계강도 완화영역이 형성되는 소스 및 드레인 영역(소스 영역 또는 드레인 영역중 하나로 충분하지만, 이 경우에 양쪽 영역이 이용됨)으로 될 영역들에 대응하는 부분들을 에칭하도록 리소그라피에 의해 패터닝한다. 게이트전극(44)의 상기 패턴을 마스크로 이용하여, 인이온이 주입되어 중간이온농도의 n형영역(45)을 형성한다. 그후, 산화막등의 절연막이 CVD법에 의해 3000Å의 두께로 형성되어 에치백됨으로써 상기 절연막이 게이트전극(44)의 측벽상에만 에칭되지 않고 남겨져서 사이드월 절연막(48)을 형성한다.
제6(d)도에 도시된 바와 같이, 소스 및 드레인 영역으로 될 영역들에 대응하는 부분들이 개방되도록 리소그라피에 의해 절연막(43)이 패터닝된다. 소정원소(예컨대, 비소)가 상기 개구들을 통해 주입되어 소스 영역(46) 및 드레인 영역(47)을 형성한다. 그 결과, 소정깊이를 가진 n형 전계강도 완화영역(45″)이 고농도 n+형 소스 및 드레인 영역(46, 47) 주변에 형성된다.
제7(a)도 내지 제7(c)도는 레지스터를 이용하여 전계강도 완화영역이 형성되는 또 다른 방법을 나타내고 있다.
제7(a)도에 도시된 바와같이, n-형 영역으로서 n-형 웰층(42)이 p형 반도체기관(41)상에 형성되며, n-형 웰층(42)상에 패터닝에 의해 게이트전극(44)이 절연막(43)을 통해 형성된다. 게이트전극(44)의 패턴을 마스크로 이용하여, 소정원소(예컨대, 인)가 불순물 이온으로서 주입되어 중간이온농도를 가진 n형영역(45)을 형성한다.
제7(b)도에 도시된 바와 같이, 상기 구조상에 레지스트(49)가 형성되어 전계강도 완화영역(50)으로 될 중간농도 n형 영역(45)의 중앙부분에 소스 영역(46) 또는 드레인 영역(47)이 형성되도록 리소그라피에 의해 패터닝된다. 다음, 소정원소(예컨대, 비소)가 레지스터(49)의 패턴의 개구를 통해 불순물 이온으로서 주입되어, 소스 및 드레인 영역(46, 47)의 농도의 으로 될 고농도 n+형 영역들을 형성한다. 그 결과, 소스 및 드레인 영역(46, 47)의 농도와 n-형 웰층(42)의 농도 사이의 중간 이온 농도를 가진 n형 전계강도 완화영역(50)이 소스 및 드레인 영역(46, 47)과 n-형 웰층(42) 사이에 형성된다.
다음, 제7(c)도에 도시된 바와 같이, 각 화소부분의 게이트전극(44), 소스 영역(46) 및 드레인 영역(47)에 대한 배선이 제공되어, 이 실시예의 증폭형 고체촬상소자를 얻을 수 있다.
따라서, 상기한 방법들에 의해, 중간 농도의 n형 전계강도 완화영역이 고농도 n+형 영역과 n-형 광전변환영역 사이에 형성된다. 이로써 고농도 n+형 소스 및 드레인 영역 및 그 주변에 발생되는 전계의 강도를 감소시킨다. 그 결과, 임팩트 이온 및 그에 따른 광전변환 영역에서의 암전류의 발생을 감소시킬 수 있다.
상기 실시예 1-3에서, 소스 및 드레인 영역의 이온농도는 그 영역들이 배선과 접촉하게 되므로 약 1×1020㎝-3정도로 된다. n-형 광전 변환영역의 이온농도는 다음 이유로 약 1×1015㎝-3으로 설정된다. 즉, 입사광에 의해 발생되는 전자(e-) 및 정공 쌍들중 정공(h+)이 소자의 표면 부분에 축적되며, 전자들은 정공에 의해 변조된 포텐셜 채널을 통해 소스 영역과 드레인 영역 사이로 유동되도록 허용된다. 따라서, 출력신호가 얻어진다. 상기한 농도는 이때의 포텐셜 프로파일을 최적화하여 게이트에 저전압을 인가함으로써 채널영역을 공지화하도록 결정된다. 본 발명에 따른 TGMIS형 증폭형 촬상장치에서는, n-형 영역의 이온농도가 5.0×1015㎝-3의 설정되고 그의 두께(xj, 제5참조)는 게이트에 저전압(5V)이 인가되는 조건하에서 1.0㎛로 설정된다.
이하, 상기 촬상소자에 대한 전계강도의 악영향에 대해 설명한다. 이하의 설명에서, 일반적으로 메모리소자에서 문제로 되는 임팩트 이온의 발생 모델을 촬상소자에 적용하여 촬상소자에 대한 모델을 추측한다.
각 전극들에 전압이 인가되는 상태(동작상태)에서 시뮬레이션이 실행될 때, 게이트전극과 소스 및 드레인 영역 사이의 영역에서 전계강도가 증가된다. 상기 영역 근방의 n-형 광전변환영역의 부분들은 공핍화된다. 따라서, 어떤 이유(예컨대, 결정 결함 또는 열여기등)로 전자들이 상기 증가된 전계강도 영역으로 유입되면, 그 전자들은 전계에 의해 가속되어 서로 충돌한다. 이 충돌에 의해 전자 및 정공이 발생된다. 또한, 발생된 전자는 더욱 가속되어 서로 충돌한다. 이 작용이 반복되어 애벌랜치(abalanche) 현상을 발생시킨다.
본 발명에 따른 전계강도 완화영역의 형성 효과를 나타내도록, n형 중간농도 영역이 제공되지 않은(n+형 소스 및 드레인 영역만 제공됨) 증폭형 촬상소자(A) 및 본 발명에 따라 제5도에 도시된 바와 같이 n형 중간농도영역이 제공된 증폭형 촬상장치(B)를 동일 제조 조건하에서 시험제조하였다. 이와같이 제조된 소자들에 대해 시험하여 표 1에 나타낸 결과들이 얻어졌다.
[표 1]
또한, 소스 및 드레인 영역과 전계강도 완화영역은 제8도에 도시된 형상을 가질 수 있다. 즉, 본 발명의 증폭형 촬상장치에 있어서, 기판의 표면에서 내부를 향한 깊이방향의 포텐셜프로파일을 고려하면, 포텐셜프로파일의 극대점에 대해 표면에 더 가까운 포텐셜프로파일의 부분만이 광전변환에 기여하게 된다. 따라서, n형 전계강도 완화영역은 기판의 표면에서 포텐셜프로파일의 극대점까지의 깊이만을 갖게된다. 상기 극대점보다 깊은 다른 부분에서 발생되는 전하는 기판에 의해 흡수되어, 신호전하로서 기여하지 않는다. 즉, 어떤 이유로 암시(dark time)에 전하가 발생되더라도 신호전하에는 영향을 주지 않는다.
상기 실시예 1 및 2에서, 전계강도 완화영역(26)은 드레인 영역(24)과 n-형 웰영역(22) 사이에만 형성된다. 또한, 전계강도 완화영역(26)은 소스 영역(23)과 n-형 웰 영역(22) 사이에 추가로 형성되거나, 또는 소스 영역(23)과 n-형 웰 영역(22) 사이에만 형성될 수 있다. 이 경우들에도, 실시예 1과 2에서와 같이 암전류가 감소될 수 있다. 실시예 3에서는, 전계강도 완화영역(45′, 45″, 50)이 소스 영역(46)과 n-형 웰 영역(42) 사이 및 드레인 영역(47)과 n-형 웰층(42) 사이 또는 드레인 영역(47)과 n-형 웰층(42) 사이에만 형성될 수 있다. 이 경우들에도, 실시예 3에서와 같이 암전류가 감소될 수 있다.
상기한 실시예 1 내지 3에서는, 증폭형 촬상장치의 트랜지스터서 MOSFET를 이용하는 경우에 대해 설명되었다. 그러나, 본 발명은 접합 게이트 FET 또는 제어 게이트를 가진 FET를 이용하는 소자에도 적용될 수 있다. 이 경우들에서도, 실시예 1 내지 3과 동일한 기능 및 효과들이 얻어질 수 있다.
상기 실시예 1 내지 3에서는, TGMIS(twin gate MOS image sensor) 및 CMD(charge modulation device)형 증폭형 고체촬상소자에 대해 설명하였다. 그러나, 본 발명은 BDMIS(bulk drain MOS image sensor)형에도 적용가능하다. 또한, 본 발명은 리세트부에 고농도 불순물영역이 형성되고 신호전하기 기판표면으로 배출되어 리세트되는 개조된 TGMIS형, 및 트랜지스터의 드레인 영역과 리세트부 사이에 전계차폐용 트렌치 구조가 형성되는 또 다르게 개조된 TGMIS형 증폭형 고체촬상소자에도 적용가능하다. 이하, 상기 증폭형 고체촬상소자들에 적용된 본 발명의 실시예들을 제4도 내지 제6도를 참조하여 설명한다.
[실시예 4]
제9도는 본 발명에 따른 실시예 4의 증폭형 고체촬상소자를 나타낸다. 이 실시예에서, 본 발명은 일본국 공개 특허 공보 제96-250697호에 개시된 BDMIS형 촬상소자에 적용된다.
상기 촬상소자에서, 입사광에 의해 발생된 신호전하(이 경우에는 전자)가 제1 게이트전극(VA)하에 축적된다. 제1 게이트전극하의 포텐셜은 신호전하의 축적에 따라 변화되어, 소스(VS) 및 드레인(VD) 사이에서 유동하는 전류(이 경우에는 정공)를 변화시킨다. 이 전류변화를 신호로서 출력한다. 이러한 BDMI형 촬상소자의 특성은, 반도체기판(100)이 드레인으로서 사용되고 신호전하가 반도체기판(10)의 표면부를 통해 제2 게이트전극(VB)을 경유하여 리세트 드레인(VR)으로 유동하는 점을 제외하면 TGMIS형 고체촬상장치의 특성과 동일하다.
제9도는 신호전하가 전자인 경우를 나타낸다. 정공이 신호전하로서 사용되는 경우에는, 반도체영역(104)의 도전성이 역전된다.
제9도에서는 이 실시예의 BDMIS형 증폭형 고체촬상소자의 1화소분의 주요부만을 도시하고 있으며, 전계강도 완화영역이 드레인 영역 주변에 형성되어 있는 전술한 본 발명의 TGMIS형 증폭형 고체촬상소자와 다르게, 소스 영역 주변에만 전계강도 완화영역(104)이 형성된다. 소스는 고농도 p+형영역이므로, 전계강도 완화영역(104)은 중간 농도 p형 영역이다. 이 실시예의 BDMIS형 증폭형 촬상장치는 상기 실시예 1 내지 3에서 설명된 바와 유사한 방식으로 제조될 수 있다.
[실시예 5]
제10도는 본 발명에 따른 실시예 5의 증폭형 고체촬상소자를 나타낸다. 이 실시예에서, 본 발명은 일본국 특허 출원 제96-19199호에 제안된 표면 리세트형 촬상소자에 적용된다.
이 실시예의 촬상소자는 제1 게이트전극(VA)에 인접하여 형성된 제2 게이트전극(VB)하의 기판(100)의 표면부에 리세트 드레인(VR)이 형성된 점에서 TGMIS형 증폭형 촬상장치와 다르다. 제1 게이트전극(VA)하에 축적된 신호전하는 제2 게이트전극(VB)을 경유하여 리세트 드레인(VR)으로 배출된다. 다른 구성은 기본적으로 TGMIS형 증폭형 촬상소자의 구성과 동일하다.
이 실시예에서, 각 화소의 고농도 n+형 드레인 영역 주변에 중간 농도의 n형 전계강도 완화영역(140)이 형성된다.
[실시예 6]
제11도는 본 발명에 따른 실시예 6의 증폭형 고체촬상소자를 나타낸다. 이 실시예에서, 본 발명은 일본국 특허 출원 제96-19200호에 제안된 트렌치형 촬상소자에 적용된다.
이 실시예의 촬상소자는 트렌치 구조등의 전계차폐수단(105)이 신호전하축적용 제1 게이트전극(VA)과 대향하는 신호 리세트용 제2 게이트전극(VB)측에 인접하도록 기판(100)의 표면부에 제공되는 점에서 TGMIS형 증폭형 촬상소자와 다르다. 다른 구성은 기본적으로 TGMIS형 증폭형 촬상소자의 구성과 동일하다.
상기 구성에 의해 기판(100)의 깊이방향의 중간부분에 신호 리세트 동작을 방해하는 포텐셜 리지의 형성이 방지되어, 축적된 모든 신호전하가 기판(100)으로 배출될 수 있게 한다.
이 실시예에서, 각 화소의 고농도 n+형 드레인 영역 주변에 중간농도의 n형 전계강도 완화영역(140)이 형성된다. 상기 전계강도 완화영역(140)은 실시예 1 내지 3에서 설명된 바와 유사한 방식으로 형성될 수 있다.
상기한 바와 같이, 본 발명에 따르면, 각 화소의 트랜지스터의 적어도 하나의 소스 및 드레인 영역과 광전변환영역 사이에 전계강도 완화영역이 형성된다. 따라서, 광전변환영역내의 임팩트이온의 발생이 억제될 수 있고, 그에 따라 암전류 또는 암출력 성분이 감소될 수 있다.
본 발명의 범위와 정신을 벗어나지 않고 당업자들에 의해 여러 가지 개조들이 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서의 설명내용으로 제한되지 않고, 더 넓게 해석되어야 한다.
Claims (7)
- 입사광의 광전변환에 의해 신호전하를 얻고, 이 신호전하를 축적하며, 이 축적된 신호전하에 대응하는 전기신호를 출력하기 위한 트랜지스터를 갖는 증폭형 고체촬상소자에 있어서, 상기 트랜지스터의 소스 영역 및 드레인 영역중 적어도 하나의 광전변환영역간에 전계강도를 저하시키기 위한 전계강도 완화 영역(electric field strength buffering region)을 포함하며, 상기 트랜지스터는 광전변환에 의해 얻어진 신호 전하를 축적하기 위한 반도체 베이스의 표면부에 형성된 제1 게이트 영역을 포함하고, 제2 게이트 영역이 상기 제1 게이트 영역에 인접한 반도체 베이스의 표면부에 형성되며, 상기 신호전하는 상기 제2 게이트 영역을 통해 상기 반도체 베이스로 배출되며, 상기 제1 게이트 영역에 인접한 측에 반대되는 상기 제2 게이트영역의 일측상에 위치한 상기 반도체 베이스의 표면부에 전계 차폐부(electric field blocking portion)가 형성되는 것을 특징으로 하는 증폭형 고체촬상소자.
- 제1항에 있어서, 상기 전계강도 완화 영역은 상기 트랜지스터의 드레인 영역의 근방에 형성되는 것을 특징으로 하는 증폭형 고체촬상소자.
- 제1항에 있어서, 상기 전계 차폐부는 트렌치 구조인 것을 특징으로 하는 증폭형 고체촬상소자.
- 제1항에 있어서, 상기 반도체 베이스의 표면으로 부터의 상기 전계강도 완화영역의 깊이는 상기 광전변환영역의 포텐셜의 극대점의 위치 이상인 것을 특징으로 하는 증폭형 고체촬상소자.
- 입사광의 광전변환에 의해 신호전하를 얻고, 이 신호전하를 축적하며, 이 축적된 신호전하에 대응하는 전기신호를 출력하기 위한 트랜지스터를 갖는 증폭형 고체촬상소자의 제조방법에 있어서, 상기 트랜지스터의 소스 영역 및 드레인 영역으로 되는 영역중 적어도 하나의 영역에, 확산 계수가 상이한 복수의 불순물 원소의 이온을 주입하는 공정 ; 및 상기 소스 영역 및 드레인 영역의 적어도 하나에 형성된 고농도 불순물 영역과 광전변환영역간에 전계강도를 저하시키기 위한 전계강도 완화 영역을 열처리에 의해 형성하는 공정 ;을 포함하는 것을 특징으로 하는 증폭형 고체촬상소자의 제조방법.
- 입사광의 광전변환에 의해 신호전하를 얻고, 이 신호전하를 축적하며, 이 축적된 신호전하에 대응하는 전기신호를 출력하기 위한 트랜지스터를 갖는 증폭형 고체촬상소자의 제조방법에 있어서, 상기 트랜지스터의 소스 영역 및 드레인 영역으로 되는 영역중 적어도 하나의 영역에, 저농도로 소정 원소의 이온을 주입하는 공정 ; 상기 트랜지스터의 소스 영역 및 드레인 영역으로 되는 영역중 적어도 하나의 영역상의 제어 전극의 측벽에 소정 두께로 절연막을 형성하는 공정 ; 및 고농도로 상기 제어 전극의 측벽에 형성된 절연막으로 둘러싸인 개구를 통해 소정 원소의 이온을 주입함으로써 상기 소스 영역 및 드레인 영역을 형성하여, 상기 트랜지스터의 소스 영역 및 드레인 영역중 적어도 하나와 광전변환영역간에 전계강도를 저하시키기 위한 전계강도 완화 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 증폭형 고체촬상소자의 제조방법.
- 제6항에 있어서, 상기 트랜지스터의 소스 영역 및 드레인 영역의 하나를 둘러싸도록 제어 영역이 형성되며, 이 제어 영역을 둘러싸도록 다른 영역이 형성되는 것을 특징으로 하는 증폭형 고체촬상소자의 제조방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629527A (ja) * | 1992-07-10 | 1994-02-04 | Asahi Kasei Micro Syst Kk | 半導体装置およびその製造方法 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0629527A (ja) * | 1992-07-10 | 1994-02-04 | Asahi Kasei Micro Syst Kk | 半導体装置およびその製造方法 |
| JPH06177360A (ja) * | 1992-10-07 | 1994-06-24 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPH0745828A (ja) * | 1993-07-27 | 1995-02-14 | Ricoh Co Ltd | 絶縁ゲート型電界効果トランジスタおよびその製造方法 |
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