KR100660549B1 - 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

암전류(dark current) 발생을 줄일 수 있는 구조를 갖는 이미지 센서는 광감지 소자와, 이 광감지 소자에 연결되고 각각이 게이트 및 그 양측에 저농도 영역과 고농도 영역으로 이루어진 불순물 영역들을 갖는 복수 개의 트랜지스터들을 포함하며, 복수의 트랜지스터들 중 적어도 하나 이상의 트랜지스터는 그 게이트 양측에 서로 폭이 다른 저농도 영역들을 구비한다.
이미지 센서, 액티브 픽셀 센서, 드레인 영역, 소스 영역, 저농도 영역, 고농도 영역, 자기 정렬

Description

이미지 센서 및 그 제조 방법 {Image sensor and method of manufacturing the same}
도 1은 단위 액티브 픽셀 센서의 등가회로도이다.
도 2는 도 1의 등가회로도에 대한 단위 액티브 픽셀의 레이아웃도이다.
도 3 내지 도 8은 본 발명의 실시예 1에 따른 이미지 센서를 제조하는 방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 실시예 1에 따른 이미지 센서의 단면도이다.
도 10은 본 발명의 실시예 2에 따른 이미지 센서를 제조하는 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 실시예 2에 따른 이미지 센서의 단면도이다.
본 발명은 이미지 센서 및 그 제조 방법에 관한 것이다. 더욱 상세하게는, 암전류(dark current) 발생을 줄일 수 있는 구조를 가진 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서와 상기 CMOS 이미지 센서를 제조할 수 있는 방법에 관한 것이다.
이미지 센서는 광학 영상을 전기적 신호로 변환시키는 장치(device)이다. 대표적으로 CCD(Charge Coupled Device)와 CMOS 이미지 센서가 있다. 상기 CCD는 다수개의 MOS커패시터를 포함하며 상기 MOS커패시터는 광에 의해 생성되는 전하를 이동시킴으로써 동작한다. 또한, 상기 CMOS이미지 센서는 다수의 단위 픽셀 및 상기 단위 픽셀의 출력 신호를 제어하는 CMOS 회로에 의해 구동된다.
상기 CCD는 그 구동 방식이 복잡하고 전력 소모가 크며 제조 공정이 복잡할 뿐만 아니라, 시그널 프로세싱 회로를 상기 CCD칩 내에 집적시키기가 어려워 원 칩으로 제조하기가 어려운 단점이 있다. 한편, 상기 CMOS이미지 센서는 기존에 상용되고 있는 CMOS기술에 의해 제작이 가능하므로, 현재에는 제조가 용이한 CMOS 이미지 센서에 대한 연구 개발이 주로 진행되고 있다.
한편, 종래의 CMOS이미지 센서에서는 노이즈(noise) 또는 암전류(dark current)로 인하여 전하 전송 효율의 저하 및 전하 저장 능력이 감소하여 화상 결함이 야기되는 것이 큰 문제점으로 지적되어 왔다. 암전류는 이미지 센서의 감광 소자에서 광의 입력 없이 축적된 전하를 일컫는 것으로서, 기존에는 실리콘 기판 표면에 존재하는 각종 결함들이나 실리콘 댕글링 본드(dangling bond)에서 비롯된다고 알려졌으나, 최근에는 핫 캐리어(Hot Carrier)도 상기 암전류 발생의 주요 원인 중 하나로 밝혀지고 있다.
2001년 IEEE에 발표된 논문"The Effect of Hot Carrier on the operation of CMOS Active Pixel Sensor" (Chin-Chun Wang, MIT, IDM 01-563) 에 따르면, 액티브 픽셀 센서 내의 트랜지스터, 특히 소스팔로워 트랜지스터의 핀치 오프(pinch off) 영역에서 발생한 핫 캐리어(Hot Carrier)가 기판 전압(potential)을 높이게 되고, 이에 따라 상기 트랜지스터의 드레인-소스간 전류(Ids)가 높아지게 되며, 이렇게 높아진 전류로 인해 상기 핫 캐리어(Hot Carrier)는 더 많이 발생하게 된다.
또한, 상기 핫 캐리어(Hot Carrier)가 포토다이오드나 플로팅 디퓨전 영역으로 유입하게 되면, 상기 플로팅 디퓨전의 전압이 강하되고, 이에 따라 상기 소스 팔로워 트랜지스터의 드레인-소스간 전압(Vds)은 증가하게 된다. 이렇게 증가한 상기 드레인-소스간의 전압은 더 많은 핫캐리어(Hot carrier)를 발생시키는 악순환을 반복하게 된다.
이러한 핫 캐리어(Hot Carrier)에 의해 발생된 암전류는 이미지 센서의 화질에 악영향을 미친다.
본 발명이 이루고자 하는 기술적 과제는 핫 캐리어(Hot Carrier)로 인한 암전류 발생을 줄일 수 있는 신규한 구조를 갖는 이미지 센서를 제공하는 것이다.
본 발명의 다른 기술적 과제는 상기한 이미지 센서를 제조하는 데 적합한 이미지 센서의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일실시예에 따른 이미지 센서는, 광감지 소자; 그리고, 상기 광감지 소자에 연결되고 각각이 게이트 및 그 양측에 저농도 영역과 고농도 영역으로 이루어진 불순물 영역들을 갖는 복수 개의 트랜지스터들을 포함하며, 상기 복수의 트랜지스터들 중 적어도 하나 이상의 트랜 지스터는 그 게이트 양측에 서로 폭이 다른 저농도 영역들을 구비한다.
일 실시예에 있어서, 상기 저농도 영역들 중에서 상대적으로 높은 전압이 인가되는 저농도 영역의 폭이 크다.
일 실시예에 있어서, 상기 폭이 다른 저농도 영역들 사이에 소스 팔로워 게이트 또는 리셋 게이트가 위치한다.
일 실시예에 있어서, 상기 복수 개의 트랜지스터들은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 셀렉트 트랜지스터를 포함하며, 상기 리셋 트랜지스터 및 소스 팔로워 트랜지스터 중 적어도 하나 이상이 폭이 서로 다른 저농도 영역들을 구비한다.
일 실시예에 있어서, 상기 복수 개의 트랜지스터들 각각은 게이트 측벽에 스페이서를 더 포함한다.
일 실시예에 있어서, 상기 서로 다른 폭의 저농도 영역들을 갖는 트랜지스터의 고농도 영역들 중에서 폭이 좁은 저농도 영역에 결합한 고농도 영역은 그 게이트 측벽의 스페이서에 자기정렬되고, 폭이 넓은 저농도 영역에 결합한 고농도 영역은 그 게이트 측벽의 스페이서에서 이격되어 형성된다.
일 실시예에 있어서, 상기 저농도 영역들 각각은 상기 게이트에 자기정렬(Self-align)되어 형성된다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 이미지 센서는, 반도체 기판에 형성된 포토다이오드; 상기 포토다이오드 일측에 소정의 간격을 두고 형성된 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스 터 및 셀렉트 트랜지스터; 및, 상기 트랜지스터들은 저농도 영역과 고농도 영역으로 이루어진 소스 영역과 드레인 영역을 포함하고, 적어도 하나 이상의 상기 트랜지스터는 상기 드레인 영역에서 상기 저농도 영역의 폭이 상기 소스 영역에서 상기 저농도 영역의 폭보다 큰 것을 특징으로 한다.
일 실시예에 있어서, 상기 적어도 하나 이상의 상기 트랜지스터는 상기 소스 팔로워 트랜지스터 또는, 리셋 트랜지스터를 더 포함한다.
또한, 상기 트랜지스터들은 상기 소스 영역과 상기 드레인 영역 사이의 기판 표면에 형성된 게이트 산화막; 상기 게이트 산화막 위에 형성된 게이트 패턴; 및, 상기 게이트 패턴 양 측벽에 형성된 스페이서를 포함하는 것을 특징으로 한다.
상기 적어도 하나 이상의 상기 트랜지스터에서는 상기 소스 영역에서 상기 고농도 영역은 상기 스페이서에 자기정렬(Self-align)되어 형성되고, 상기 드레인 영역에서 상기 고농도 영역은 상기 스페이서로 부터 이격되어 형성된 것을 특징으로 하고, 상기 소스 영역 및 상기 드레인 영역에서 각각의 상기 저농도 영역은 상기 게이트 패턴에 자기정렬(Self-align)되어 형성된 것을 특징으로 한다.
상기한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 일실시예에 따른 이미지 센서의 제조 방법에 있어서, 반도체 기판 표면에 게이트 패턴들을 형성하고; 상기 게이트 패턴 일 측면의 상기 반도체 기판에 포토다이오드를 형성하고; 상기 게이트 패턴들 사이 상기 반도체 기판에 저농도 영역들을 형성하고; 상기 게이트 패턴들 양 측면에 스페이서를 형성하고; 그리고, 적어도 하나의 고농도 영역은 상기 스페이서와 이격되어 형성하고, 나머지 고농도 영역들은 상기 스페이서에 자 기정렬(Self-align) 되도록 고농도 영역을 형성하는 것을 포함한다.
일 실시예에 있어서, 상기 게이트 패턴들은 트랜스퍼 게이트, 리셋 게이트, 소스 팔로워 게이트 및 셀렉트 게이트를 포함한다.
상기 방법에서, 상기 포토다이오드는 상기 게이트들을 덮는 제1 이온주입 마스크를 사용하는 이온주입 공정에 의해 형성되고; 상기 저농도 영역들은 상기 포토다이오드를 덮고 상기 게이트들 및 그 사이의 기판을 노출시키는 제2 이온주입 마스크를 사용하는 이온주입 공정에 의해 형성되고; 상기 고농도 영역들은 제3 이온주입 마스크를 사용하는 이온주입 공정에 의해 형성될 수 있다.
일 실시예에 있어서, 상기 제2 이온 주입 마스크는 상기 포토다이오드에 인접한 상기 트랜스퍼 게이트 상부의 일부도 덮는다.
일 실시예에 있어서, 상기 제3 이온 주입 마스크는 상기 포토다이오드 및 상기 소스 팔로워 게이트 일측의 상기 스페이서와 상기 스페이서로 부터 소정의 거리를 갖는 상기 반도체 기판 상에 형성된다.
일 실시예에 있어서, 상기 제3 이온 주입 마스크는 상기 소스 팔로워 게이트 상부의 일부에 더 형성되어 있다.
일 실시예에 있어서, 상기 제3 이온 주입 마스크는 상기 리셋 게이트 일측의 상기 스페이서와 상기 스페이서로 부터 소정의 거리를 갖는 상기 반도체 기판 상에 더 형성된다.
일 실시예에 있어서, 상기 제3 이온 주입 마스크는 상기 리셋 게이트 상부의 일부에 더 형성된다.
일 실시예에 있어서, 상기 포토다이오드 상부의 상기 반도체 기판 표면에 형성된 HAD 영역을 더 포함한다.
상기 포토다이오드는 인(P) 또는 비소(As)로 이루어진 N형 도전층 이고, 상기 HAD는 붕소(B) 또는 플루오르화 붕소 (BF2)으로 이루어진 P형 도전층인 것을 특징으로 한다.
상기 저농도 영역은 인(P) 또는 비소(As)로 이루어진 N형 도전층이며, 약 1E13 (atoms/ cm2)에서 약 5E14(atoms/ cm2) 사이의 농도를 갖는 것을 특징으로 하고, 상기 고농도 영역은 인(P) 또는 비소(As)로 이루어진 N형 도전층이며, 약 1E15 (atoms/ cm2)에서 약 9E15(atoms/ cm2) 사이의 농도를 갖는 것을 특징으로 한다.
또한, 상기 스페이서 형성 시, 상기 포토다이오드 상부에 블로킹 층을 동시에 형성하는 것을 특징으로 한다.
상기 스페이서 및 상기 블로킹 층은 실리콘 질화막인 것을 특징으로 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명은 CCD, CMOS 등의 이미지 센서에 관한 것으로서, 특히 CMOS 이미지 센서 및 그 형성 방법에 관한 것이다. CMOS 이미지 센서의 픽셀 구조는 광감지 소자 및 상기 광감지 소자에서 발생된 전하를 전송 및 출력하기 위한 트랜지스터들로 구성된다. 사용된 트랜지스터들의 개수에 따라 CMOS 이미지 센서의 픽셀 구조는 다양한 형태를 나타낼 수 있다. CMOS 이미지 센서의 픽셀은 예컨대, 트랜지스터를 하나, 셋, 넷, 다섯 개, 여섯 개를 포함할 수 있다. 이하에서는 단지 예시적인 측면에서 픽셀이 네 개의 트랜지스터를 구비하는 CMOS 이미지 센서를 예로 들어서 설명을 하기로 한다. 따라서 본 발명이 설명되는 실시예에 한정되어서는 아니 되며, 한 개, 세 개, 다섯 개, 여섯 개 등의 트랜지스터를 포함하는 픽셀을 갖는 CMOS 이미지 센서에도 적용되는 것은 당연하다. 또한, 본 발명은 광감지 소자 및 트랜지스터를 포함하는 픽셀을 갖는 어떠한 형태의 이미지 센서에도 적용이 가능하다.
도 1은 본 발명의 일 실시예에 따른 단위 픽셀 의 등가회로도이다. 도 1을 참조하면, 단위 픽셀 (100)는 광감지 소자로서 한 개의 포토다이오드(PD)와 트랜스퍼 트랜지스터(Tx), 리셋 트랜지스터(Rx), 소스 팔로워 트랜지스터(Dx) 및 셀렉트 트랜지스터(Sx)로 구성된 네 개의 트랜지스터로 이루어져 있다. 또한, 트랜스퍼 트랜지스터(Tx) 일측면에 플로팅 디퓨전 영역(FD)을 가지고 있다.
도 2는 도 1의 등가회로도에 대한 단위 픽셀 의 예시적인 레이아웃도이다.
도 2를 참조하면, 기판(200)은 소자분리영역에 의해 한정된 포토다이오드(PD)가 형성된 제1 액티브 패턴(210) 및 트랜지스터들이 형성되는 제2 액티브 패턴(220)을 포함한다. 제2 액티브 패턴(220)은 제1 액티브 패턴(210)에 연결되어 있다. 제2 액티브 패턴(220)에는 제1 액티브 패턴(210)에서 가까운 순서로, 트랜스퍼 게이트(230), 리셋 게이트(250), 소스 팔로워 게이트(260), 셀렉트 게이트(270)가 배열된다. 각 게이트 사이의 제2 액티브 패턴에 불순물 확산 영역이 형성된다. 트랜스퍼 게이트(Tg, 230)와 리셋 게이트(Rg, 250) 사이의 불순물 확산 영역들(255, 265, 275)이 플로팅 디퓨젼 영역(FD, 240)을 구성한다. 각 게이트 및 그 양측의 불순물 확산 영역이 트랜지스터를 구성한다. 각 트랜지스터의 게이트 양측의 불순물 확산 영역은 인가되는 전압에 따라 소스 또는 드레인으로 불린다. 통상적으로 엔(n)형 채널을 갖는 트랜지스터의 경우, 높은 전압이 인가되는 불순물 확산 영역이 드레인이라 불린다. 따라서, 예컨대 소스 팔로워 게이트(Dg, 260) 및 셀렉트 게이트(Sg, 270) 사이의 불순물 확산 영역은 그곳에 인가되는 전압에 따라 드레인 또는 소스로 작용을 할 수 있다. 플로팅 디퓨전 영역(FD, 240)과 소스 팔로워 게이트(Dg, 260)는 국소 배선에 의해서 서로 전기적으로 연결된다.
도 1과 도 2를 참조하여 CMOS 이미지 센서의 동작을 알아보면, 우선 리셋 게이트(Rg, 250)에 게이트-온 전압 인가하여 리셋 트랜지스터(Rx)를 작동(on)시켜 플로팅 디퓨전 영역(FD, 240)을 리셋하여 초기화시키고, 트랜스퍼 게이트(Tg, 230)에 게이트-온 전압 인가하여 트랜스퍼 트랜지스터(Tx)를 작동(on)시켜 외부 광에 의해 생성된 신호전하를 포토다이오드(PD)에서 상기 플로팅 디퓨전 영역(FD, 240)으로 전달한다. 상기 플로팅 디퓨전 영역(FD, 240)의 전하량에 따른 전압이 소스 팔로워 트랜지스터(Dx)의 소스 팔로워 게이트(Dg, 260)에 인가되고, 외부 인가전압(Vdd)가 상기 소스 팔로워 트랜지스터(Dx)의 드레인(255)에 인가되면, 상기 소스 팔로워 게이트(Dg, 260)의 전압에 따른 값이 상기 소스 팔로워 트랜지스터의 소스(265)로 증폭되어 전달된다. 따라서 해당 픽셀을 선택하여 구동할 경우, 셀렉트 게이트(Sg, 270)에 게이트-온 전압 인가하면 셀렉트 트랜지스터(Sx)가 작동하여 소스 팔로워 트랜지스터(Dx)의 소스(265)에 전달된 신호전하가 셀렉트 트랜지스터(Sx)의 드레인(275)으로 출력된다.
실시예 1
도 3 내지 도 7은 본 발명의 실시예 1에 따른 이미지 센서를 제조하는 방법들을 설명하기 위하여 도 2의 A-A'을 따라 취해진 단면도들이다.
도 3을 참조하면, 반도체 기판 (200)을 준비한다. 예를 들어, 얕은트렌치격리(STI:Shallow Trench Isolation) 공정을 진행하여 광감지 소자 및 트랜지스터들이 형성될 액티브 패턴(200A, 200B)을 한정하는 필드 산화막(210)을 형성한다. 액티브 패턴(A)은 포토다이오드가 형성될 영역이고, 액티브 패턴(200B)는 트랜지스터가 형성되는 영역이다.
상기 기판(200)의 액티브 패턴(200B) 위에 게이트 절연막(220)을 형성하고 도전막을 형성한 후 패터닝 공정을 진행하여 게이트 패턴들(230, 250, 260, 270)을 형성한다. 이렇게 만들어진 게이트 패턴들은 트랜스퍼 게이트(Tg, 230), 리셋게이트(Rg, 250), 소스 팔로워 게이트(Dg, 260) 및 셀렉트 게이트(Sg, 270)를 포함한다.
도 4를 참조하면, 액티브 패턴(200A)에 포토 다이오드(320)와 HAD 영역(340)을 형성하기 위한 제1 이온 주입 마스크(300)를 형성한다.
상기 제1 이온 주입 마스크(300)는 포토다이오드가 형성될 액티브 패턴(200A)을 노출시키고 트랜지스터들이 형성될 액티브 패턴(200B)을 덮도록 형성되며, 가령 포토레지스터막을 이용하여 형성될 수 있다. 예를 들어 상기 제1 이온 주입 마스크(300)는 반도체 기판에 형성될 포토다이오드(320) 부위와 트랜스퍼 게이트(230) 상부의 일부를 제외한 부분에 형성된다. 인(P) 또는 비소(As)의 불순물 이온(310)을 주입하여 N형 도전층을 갖는 포토다이오드(320)를 반도체 기판(200)의 액티브 패턴(200A)에 소정의 깊이로 형성한다.
이렇게 만들어진 상기 포토다이오드(320)의 표면에 붕소(B) 또는 플루오르화 붕소(BF2)의 이온(330)을 주입하여 P형 도전층을 갖는 HAD(hole accumulation diode) 영역(340)을 형성한다. 이때 별도의 이온 주입 마스크를 사용할 수 있으나, 제1 이온 주입 마스크(300)를 이용하여 공정을 진행하는 것이 바람직하다.
도 5를 참조하면, 저농도 영역을 형성하기 위한 제2 이온 주입 마스크(400)를 형성한다. 상기 제2 이온 주입 마스크(400)는 포토다이오드(320)가 형성된 액티브 패턴(200A)을 덮고 트랜지스터들이 형성될 액티브 패턴(200B)을 노출시키도록 형성된다. 예를 들어 상기 제2 이온 주입 마스크(400)는 상기 포토다이오드 (320)와 상기 트랜스퍼 게이트(Tg, 230) 상부의 일부를 덮도록 형성되며, 가령 포토레지스터 막을 이용하여 형성될 수 있다.
약 1E13 (atoms/ cm2)에서 약 5E14(atoms/ cm2) 사이의 농도를 갖는 인(P) 또는 비소(As)의 불순물 이온(410)을 주입하여 N형 도전층을 갖는 저농도 영역들(420tr, 420rd, 420ds, 420s)을 게이트 패턴들 외측의 액티브 패턴(200B)에 형성한다.
상기 저농도 영역(420tr, 420rd, 420ds, 420s)은 상기 게이트 패턴들 사이의 액티브 패턴(200A)에 )에 형성이 되고, 상기 게이트 패턴들에 자기 정렬(Self-align)되어 형성된다.
도 6을 참조하면, 실리콘 질화막(도시 안함)을 반도체 기판(200) 전면에 덮고 식각하여 상기 게이트 패턴들 양 측면에 스페이서(500t, 500r1, 500r2, 500d1, 500d2, 500s1, 500s2)들을 형성한다.
이 때, 상기 포토다이오드(320)와 상기 트랜스퍼 게이트(230) 상부 일부에 마스크 패턴(도시 안함)을 형성하여, 상기 스페이서(500t, 500r1, 500r2, 500d1, 500d2, 500s1, 500s2) 형성 시, 동시에 금속이온 등의 불순물이 상기 포토다이오드(320)로 유입하는 것을 막기 위한 블로킹 층(510)을 상기 포토다이오드(320)를 보호하도록 형성하는 것이 바람직하다.
도 7을 참조하면, 고농도 영역을 형성하기 위한 제3 이온 주입 마스크 (600A, 600B, 600C)를 형성한다. 상기 제3 이온 주입 마스크(600A)는 포토다이오드(320)를 덮는다. 또한, 소스 팔로워 게이트(Dg, 260) 양측에서 비대칭적인, 예를 들면 서로 다른 폭의 저농도 불순물 영역이 정의 되도록, 상기 제3 이온 주입 마스 크(600B, 600C)는 상기 소스 팔로워 게이트(Dg, 260) 및 상기 리셋 게이트(Rg, 250) 사이의 저농도 불순물 영역(420rd) 중에서 상기 소스 팔로워 게이트(Dg, 260)에 인접한 부분 또는 상기 리셋 게이트(Rg, 250)에 인접한 부분 또는 이들 두 부분들 모두를 덮도록 상기 소스 팔로워 게이트(Dg, 260) 또는/그리고 리셋 게이트(Rg) 상에 형성된다.
예를 들어, 상기 제3 이온 주입 마스크(600A)는 상기 포토다이오드(320)와 상기 트랜스퍼 게이트(230) 상부 일부에 형성된다.
상기 제3 이온 주입 마스크(600C)는 상기 소스 팔로워 게이트(260) 일측의 스페이서(500d1) 및 상기 스페이서(500d1)로 부터 소정의 거리를 갖는 상기 반도체 기판(200) 상에 형성한다. 이 때 상기 제3 이온 주입 마스크(600C)는 상기 소스 팔로워 게이트(260) 상부의 일부에 더 형성하는 것이 바람직하다.
상기 제3 이온 주입 마스크(600B)는 상기 리셋 게이트(250) 일측의 스페이서(500r2) 및 상기 스페이서(500r2) 로 부터 소정의 거리를 갖는 상기 반도체 기판(200) 상에 형성한다. 이 때 상기 제3 이온 주입 마스크(600B)는 상기 리셋 게이트(250) 상부의 일부에 더 형성하는 것이 바람직하다.
다음에, 약 1E15 (atoms/ cm2)에서 약 9E15(atoms/ cm2) 사이의 농도를 갖는 인(P) 또는 비소(As)의 불순물 이온(610)을 주입하여 N형 도전층을 갖는 고농도 영역들(620TR, 620RD, 620DS, 620SO)을 형성한다. 상기 고농도 영역들은 게이트 스페이서(500t, 500r1, 500d2, 500s1, 500s2) 또는 제3 이온 주입 마스크(600B, 600C)에 자기정렬되어 형성된다. 예를 들어, 상기 소스 팔로워 게이트(260) 일측의 상기 고농도 영역(620RD)과 상기 리셋 게이트(250) 일측의 상기 고농도 영역(620RD)은 각각의 스페이서(500r2, 500d1)와 이격되어 형성되고, 나머지 상기 고농도 영역(620TR, 620DS, 620S0)은 각각의 스페이서에 자기정렬(Self-align)되어 형성된다. 저농도 불순물 영역들(420tr, 420rd, 420ds, 420so)은 고농도 불순물 영역들(620TR, 620RD, 620DS, 620SO)에 의해서 각각 두 부분들(420tr1, 420tr2, 420rd1, 420rd2, 420ds1, 420ds2, 420so1)로 구분된다.
또한, 상기 제3 이온 주입 마스크(600B, 600C)으로 인해서 소스 팔로워 게이트(260, Dg) 양측의 저농도 불순물 영역들(420rd2, 42ds1)의 폭은 서로 다르게 형성된다. 저농도 불순물 영역(420rd2)의 폭(x1)이 저농도 불순물 영역(420ds1)의 폭(x2)보다 넓게 형성된다. 마찬가지로, 리셋 게이트(Rg, 250) 양측의 저농도 불순물 영역들(420tr2, 420rd1)의 폭은 서로 다르게 형성된다. 저농도 불순물 영역(420rd1)의 폭(x3)이 저농도 불순물 영역(420tr2)의 폭(x4)보다 넓게 형성된다.
도 8을 참조하여 층간절연막(720)을 형성하고 콘택트 홀 공정 및 금속물질 증착 및 패터닝 공정을 진행하여 금속 배선들(740, 742, 744, 746, 748)을 형성한다. 금속 배선(740)은 트랜스퍼 게이트(230)에 전기적으로 연결되고, 금속 배선(742)는 플로팅 디퓨전 영역(620TR)과 소스 팔로워 게이트(260)를 서로 전기적으로 연결하고, 금속 배선(744)는 리셋 게이트(250) 및 소스 팔로워 게이트(260) 사이의 고농도 불순물 영역(620RD)에 전기적으로 연결되고, 금속 배선(746)은 셀렉트 게이트(270)에 전기적으로 연결되고, 금속 배선(748)은 셀렉트 게이트(270)의 고농도 불순물 영역(620S0)에 전기적으로 연결된다. 이들 금속 배선들은 동일한 공정 단계에서 형성될 수 있고 또는 다른 공정 단계에서 형성될 수 있다.
도 9는 본 발명의 실시예 1에 따른 이미지 센서의 단면도이다. 도 9를 참조하면, 액티브 픽셀 센서부(도시 안함)와 주변회로부(도시 안함)를 갖는 반도체 기판(200)에 액티브 영역과 소자 분리 영역을 구별하는 필드 산화막(210)을 형성한다. 상기 필드 산화막(210) 일측의 반도체 기판에 포토다이오드(320)을 형성한다. 상기 포토다이오드(320)은 N형의 도전층이고, 인(P) 또는 비소(As) 불순물 이온으로 이루어져 있다. 또한, 상기 포토다이오드(320) 상부의 상기 반도체 기판(200) 표면에 HAD 영역(340)을 더 형성한다. 이때의 상기 HAD영역(340)은 P형의 도전층이고, 붕소(B) 또는 플루오르화 붕소(BF2) 불순물 이온으로 이루어져 있다. 각 게이트 패턴들, 즉 트랜스퍼 게이트(230), 리셋 게이트(250), 소스 팔로워 게이트(260) 및 셀렉트 게이트(270)의 일측 또는 양측에 스페이서(500)가 형성되어 있다.
상기 포토다이오드(320) 표면과 상기 트랜스퍼 게이트(230) 상부 일부에 금속이온 등으로 인한 상기 포토다이오드(320)의 불량을 막기 위한 블로킹 층(510)이 형성되어 있다. 이 때의 상기 블로킹 층(510)은 상기 스페이스(500)와 동시에 형성이 되고, 실리콘 질화막으로 이루어져 있는 것이 바람직하다.
각각의 트랜지스터는 소스와 드레인을 포함하며, 각각의 소스 영역과 드레인 영역은 저농도영역(Lightly doped region)과 고농도영역(Highly doped region)으로 이루어져 있다.
도 2와 도 9를 참조하면, 효율적인 레이아웃을 위해 각각의 소스 영역과 드 레인 영역은 같은 액티브 영역을 공유하며 형성할 수 있다.
예를 들면, 상기 트랜스퍼 트랜지스터(Tx)의 드레인 영역(700), 즉 플로팅 디퓨전 영역(700)과 상기 리셋 트랜지스터(700)의 소스 영역(700)은 같은 액티브 영역을 공유한다. 또한, 상기 리셋 트랜지스터(Rx)의 드레인 영역(710)과 상기 소스 팔로워 트랜지스터(Dx)의 드레인 영역(710)은 같은 액티브 영역을 공유한다. 또한, 상기 소스 팔로워 트랜지스터(Dx)의 소스 영역(720)와 상기 셀렉트 트랜지스터(Sx)의 드레인 영역(720)은 마찬가지로 같은 액티브 영역을 공유하는 구조를 가진다.
도 9를 참조하면, 적어도 하나 이상의 상기 트랜지스터는 상기 드레인 영역에서 상기 저농도 영역의 폭이 상기 소스 영역에서 상기 저농도 영역의 폭과 서로 상이하게 형성된다.
구체적으로, 상기 드레인 영역에서 상기 저농도 영역의 폭이 상기 소스 영역에서 상기 저농도 영역의 폭과 보다 큰 적어도 하나 이상의 트랜지스터를 가진다.
예를 들면, 상기 소스 팔로워 트랜지스터(Dx)의 상기 드레인 영역(710)에서 상기 저농도 영역(710c)의 폭이 상기 소스 영역(720)에서 상기 저농도 영역(720a) 폭보다 크다. 또한, 상기 리셋 트랜지스터(Rx)의 상기 드레인(710)에서 상기 저농도 영역(710a)의 폭이 상기 소스 영역(700)에서 상기 저농도 영역(700c)의 폭보다 크게 형성한다.
도 7에서 설명한 바와 같이, 상기 소스 팔로워 트랜지스터(Dx)의 상기 드레인 영역(710)과 상기 리셋 트랜지스터(Rx)의 상기 드레인(710)의 상기 고농도 영역 (710b)을 형성할 시, 이온 주입 마스크(600B, 600C)로 인해서 각각의 상기 스페이서(500d1, 500r1)로부터 이격되어 형성되었기 때문에, 상기 드레인 영역(710)에서 각각의 저농도 영역의 폭(710a, 710c)이 각각의 상기 소스 영역(700, 720)에서의 저농도 영역(700c, 720a)의 폭보다 크게 형성된다.
또한, 상기 트랜지스터는 상기 소스 영역에서 상기 고농도 영역은 상기 스페이서에 자기정렬(Self-align)되어 형성되고, 상기 드레인 영역에서 상기 고농도 영역은 상기 스페이서로 부터 이격되어 형성되는 것이 바람직하다.
특히, 상기 소스 영역 및 상기 드레인 영역에서 각각의 상기 저농도 영역은 상기 게이트 패턴에 자기정렬(Self-align)되어 형성된 것을 특징으로 한다.
실시예 2
도 10은 본 발명의 실시예 2에 따른 이미지 센서를 제조하는 방법들을 설명하기 위하여 도 2의 A-A'을 따라 취해진 단면도들이다.
고농도 영역을 형성하기 위한 제3 이온 주입 마스크를 제외하고는 실시예 1의 이미지 센서와 동일하기 때문에, 동일한 부재에 대하여는 동일한 참조 부호를 사용하고, 더 이상의 설명은 생략한다.
도 10을 참조하면, 고농도 영역을 형성하기 위한 제3 이온 주입 마스크 (800A, 800B)를 형성한다. 상기 제3 이온 주입 마스크(800A)는 포토다이오드(320)를 덮는다. 또한, 소스 팔로워 게이트(Dg, 260) 양측에서 비대칭적인, 예를 들면 서로 다른 폭의 저농도 불순물 영역이 정의 되도록, 상기 제3 이온 주입 마스크(800B)는 상기 소스 팔로워 게이트(Dg, 260) 및 상기 리셋 게이트(Rg, 250) 사이의 저농도 불순물 영역(420rd) 중에서 상기 소스 팔로워 게이트(Dg, 260)에 인접한 부분을 덮도록 상기 소스 팔로워 게이트(Dg) 상에 형성된다.
예를 들면, 상기 제3 이온 주입 마스크(800A)는 상기 포토다이오드(320)와 상기 트랜스퍼 게이트(230) 상부 일부에 형성된다. 상기 제3 이온 주입 마스크(800B)는 상기 소스 팔로워 게이트(260) 일측의 스페이서(500d1) 및 상기 스페이서(500d1) 로 부터 소정의 거리를 갖는 상기 반도체 기판(200) 상에 형성한다. 이 때 상기 제3 이온 주입 마스크(800B)은 상기 소스 팔로워 게이트(260) 상부의 일부에 더 형성하는 것이 바람직하다.
다음에, 약 1E15 (atoms/ cm2)에서 약 9E15(atoms/ cm2) 사이의 농도를 갖는 인(P) 또는 비소(As)의 불순물 이온(810)을 주입하여 N형 도전층을 갖는 고농도 영역들(820TR, 820RD, 820DS, 820SO)을 형성한다. 상기 고농도 영역들은 게이트 스페이서(500) 또는 제3 이온 주입 마스크(600)에 자기정렬되 형성된다.
예를 들어, 상기 소스 팔로워 게이트(260) 일측의 상기 고농도 영역(920)은 상기 스페이서(500b)와 이격되어 형성되고, 나머지 상기 고농도 영역(920)은 각각의 스페이서에 자기정렬(Self-align)되어 형성된다.
저농도 불순물 영역들(420tr, 420rd, 420ds, 420so)이 고농도 불순물 영역들(620TR, 620RD, 620DS, 620SO)에 의해 각각 두 부부들(420tr1, 420tr2, 420rd1, 420rd2, 420ds1, 420ds2, 420so1)로 구분된다.
상기 제3 이온 주입 마스크(800B)으로 인해서 소스 팔로워 게이트(260, Dg) 양측의 저농도 불순물 영역들(420rd2, 42ds1)의 폭은 서로 다르게 형성된다. 저농도 불순물 영역(420rd2)의 폭(x1)이 저농도 불순물 영역(420ds1)의 폭(x2)보다 넓게 형성된다.
도 11은 본 발명의 실시예 2에 따른 이미지 센서의 단면도이다. 도 11을 참조하면, 적어도 하나 이상의 상기 트랜지스터는 상기 드레인 영역에서 상기 저농도 영역의 폭이 상기 소스 영역에서 상기 저농도 영역의 폭과 서로 상이하게 형성된다.
구체적으로, 상기 드레인 영역에서 상기 저농도 영역의 폭이 상기 소스 영역에서 상기 저농도 영역의 폭과 보다 큰 적어도 하나 이상의 트랜지스터를 가진다.
예를 들면, 상기 소스 팔로워 트랜지스터(Dx)의 상기 드레인 영역(910)에서 상기 저농도 영역(910c)의 폭이 상기 소스 영역(920)에서 상기 저농도 영역(920a) 폭보다 크다.
도 10에서 설명한 바와 같이, 상기 소스 팔로워 트랜지스터(Dx)의 상기 드레인 영역(910)의 상기 고농도 영역(910b)을 형성할 시, 상기 스페이서(800B)로부터 이격되어 형성되었기 때문에, 상기 드레인 영역(910)에서 상기 저농도 영역의 폭(910c)이 상기 소스 영역(920)에서의 저농도 영역(920a)의 폭보다 크게 형성된다.
또한, 상기 트랜지스터(Dx)는 상기 소스 영역(920)에서 상기 고농도 영역(920b)은 상기 스페이서에 자기정렬(Self-align)되고, 상기 드레인 영역(910)에서 상기 고농도 영역(910b)은 상기 스페이서로 부터 이격되어 형성되는 것이 바람직하다.
특히, 상기 소스 영역 및 상기 드레인 영역에서 각각의 상기 저농도 영역은 상기 게이트 패턴에 자기정렬(Self-align) 된 것을 특징으로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 명세서에서 사용된 용어 및 표현들은 서술의 목적으로 사용된 것일 뿐 어떠한 제한을 가지는 것은 아니며, 이와 같은 용어 및 표현의 사용은 도시되고 기술된 구성 요소 또는 그 일부분들의 등가물을 배제하고자 하는 것이 아니며, 청구된 발명의 범주 안에서 다양한 변형이 가능함은 물론이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 이미지 센서는 드레인에서 저농도 영역의 폭이 소스 영역에서의 저농도 영역의 폭보다 큰 적어도 하나 이상의 트랜지스터를 구비하여 암전류를 감소시켜 이미지 센서의 성능이 향상된다.

Claims (26)

  1. 광감지 소자; 그리고,
    상기 광감지 소자에 연결되고 각각이 게이트 및 그 양측에 저농도 영역과 고농도 영역으로 이루어진 불순물 영역들을 갖는 복수 개의 트랜지스터들을 포함하며,
    상기 복수의 트랜지스터들 중 적어도 하나 이상의 트랜지스터는 그 게이트 양측에 서로 폭이 다른 저농도 영역들을 구비하는 것을 특징으로 하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 저농도 영역들 중에서 상대적으로 높은 전압이 인가되는 저농도 영역의 폭이 큰 것을 특징으로 하는 이미지 센서.
  3. 제1 항 또는 제2 항에 있어서,
    상기 폭이 다른 저농도 영역들 사이에 소스 팔로워 게이트 또는 리셋 게이트가 위치하는 것을 특징으로 하는 이미지 센서
  4. 제1 항 또는 제2 항에 있어서,
    상기 복수 개의 트랜지스터들은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소 스 팔로워 트랜지스터 및 셀렉트 트랜지스터를 포함하며,
    상기 리셋 트랜지스터 및 소스 팔로워 트랜지스터 중 적어도 하나 이상이 폭이 서로 다른 저농도 영역들을 구비하는 이미지 센서.
  5. 제1 항 또는 제 2항에 있어서,
    상기 복수 개의 트랜지스터들 각각은 게이트 측벽에 스페이서를 더 포함하는 것을 특징으로 하는 이미지 센서.
  6. 제5 항에 있어서,
    상기 서로 다른 폭의 저농도 영역들을 갖는 트랜지스터의 고농도 영역들 중에서 폭이 좁은 저농도 영역에 결합한 고농도 영역은 그 게이트 측벽의 스페이서에 자기정렬되고, 폭이 넓은 저농도 영역에 결합한 고농도 영역은 그 게이트 측벽의 스페이서에서 이격되어 형성된 것을 특징으로 하는 이미지 센서.
  7. 제6 항에 있어서,
    상기 저농도 영역들 각각은 상기 게이트에 자기정렬(Self-align)되어 형성된 것을 특징으로 하는 이미지 센서.
  8. 반도체 기판에 형성된 포토다이오드;
    상기 포토다이오드 일측에 소정의 간격을 두고 형성된 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 셀렉트 트랜지스터; 및,
    상기 트랜지스터들은 저농도 영역과 고농도 영역으로 이루어진 소스 영역과 드레인 영역을 포함하고, 적어도 하나 이상의 상기 트랜지스터는 상기 드레인 영역에서 상기 저농도 영역의 폭이 상기 소스 영역에서 상기 저농도 영역의 폭보다 큰 것을 특징으로 하는 이미지 센서.
  9. 제8 항에 있어서,
    상기 적어도 하나 이상의 상기 트랜지스터는 상기 소스 팔로워 트랜지스터 또는 상기 리셋 트랜지스터인 것을 특징으로 하는 이미지 센서.
  10. 제8 항에 있어서,
    상기 적어도 하나 이상의 상기 트랜지스터는 상기 소스 팔로워 트랜지스터 및 상기 리셋 트랜지스터를 포함하는 것을 특징으로 하는 이미지 센서.
  11. 제8 항에 있어서,
    상기 트랜지스터들은 상기 소스 영역과 상기 드레인 영역 사이의 기판 표면에 형성된 게이트 산화막;
    상기 게이트 산화막 위에 형성된 게이트 패턴; 그리고
    상기 게이트 패턴 양 측벽에 형성된 스페이서를 포함하는 것을 특징으로 하는 이미지 센서.
  12. 제11 항에 있어서,
    상기 적어도 하나 이상의 상기 트랜지스터에서는 상기 소스 영역에서 상기 고농도 영역은 상기 스페이서에 자기정렬(Self-align)되어 형성되고, 상기 드레인 영역에서 상기 고농도 영역은 상기 스페이서로 부터 이격되어 형성된 것을 특징으로 하는 이미지 센서.
  13. 제12 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역에서 각각의 상기 저농도 영역은 상기 게이트 패턴에 자기정렬(Self-align)되어 형성된 것을 특징으로 하는 이미지 센서.
  14. 반도체 기판의 제1 액티브 패턴에 광감지 소자를 형성하고; 그리고,
    상기 반도체기판의 제2 액티브 패턴에 각각이 게이트 및 상기 게이트 양측에 형성되며 저농도 영역 및 고농도 영역으로 이루어진 불순물 영역을 포함하는 복수 개의 트랜지스터들을 형성하는 것을 포함하되,
    상기 복수 개의 트랜지스터들 중 적어도 하나는 그 게이트 양측에 서로 다른 폭의 저농도 영역을 갖도록 형성되는 것을 특징으로 하는 이미지 센서 형성 방법.
  15. 제14항에 있어서,
    상기 복수 개의 트랜지스터들을 형성하는 것은:
    상기 제2 액티브 패턴에 서로 이격된 복수 개의 게이트들을 형성하고;
    상기 게이트들 이온주입 마스크로 사용하는 이온주입 공정을 진행하여 상기 게이트들에 자기정렬된 저농도 영역을 형성하고;
    상기 게이트 패턴들 각각의 양측벽들에 각각 스페이서를 형성하고;
    상기 복수 개의 게이트들 중 적어도 하나의 게이트 일측벽의 스페이서와 그 외측의 저농도 영역을 덮는 이온주입 마스크를 형성하고; 그리고
    상기 이온주입 공정을 진행하는 것을 포함하는 이미지 센서 형성 방법.
  16. 제14항 또는 제15항에 있어서,
    상기 복수 개의 트랜지스터들은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 셀렉트 트랜지스터를 포함하며,
    상기 리셋 트랜지스터 및 소스 팔로워 트랜지스터들 중 적어도 하나가 서로 다른 폭의 저농도 영역들을 가지도록 상기 복수 개의 트랜지스터들을 형성하는 것을 특징으로 하는 이미지 센서 형성 방법.
  17. 반도체 기판 표면에 게이트 패턴들을 형성하고;
    상기 게이트 패턴 일 측면의 상기 반도체 기판에 포토다이오드를 형성하고;
    상기 게이트 패턴들 사이의 상기 반도체 기판에 저농도 영역들을 형성하고;
    상기 게이트 패턴들 양 측면에 스페이서들을 형성하고; 그리고
    적어도 하나의 고농도 영역은 상기 스페이서와 이격되어 형성하고, 나머지 고농도 영역들은 상기 스페이서들에 자기정렬(Self-align) 되도록 고농도 영역을 형성하는 것을 포함하는 이미지 센서의 제조방법.
  18. 제17 항에 있어서,
    상기 게이트 패턴들은 트랜스퍼 게이트, 리셋 게이트, 소스 팔로워 게이트 및 셀렉트 게이트를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  19. 제18 항에 있어서,
    상기 포토다이오드는 상기 게이트들을 덮는 제1 이온주입 마스크를 사용하는 이온주입 공정에 의해 형성되고;
    상기 저농도 영역들은 상기 포토다이오드를 덮고 상기 게이트들 및 그 사이의 기판을 노출시키는 제2 이온주입 마스크를 사용하는 이온주입 공정에 의해 형성되고;
    상기 고농도 영역들은 제3 이온주입 마스크를 사용하는 이온주입 공정에 의해 형성되는 것을 특징으로 하는 이미지 센서의 제조 방법.
  20. 제19 항에 있어서,
    상기 제2 이온 주입 마스크는 상기 포토다이오드에 인접한 상기 트랜스퍼 게이트 상부의 일부도 덮는 것을 특징으로 하는 이미지 센서의 제조방법.
  21. 제19 항에 있어서,
    상기 제3 이온 주입 마스크는 상기 포토다이오드 및 상기 소스 팔로워 게이트 일측의 상기 스페이서와 상기 스페이서로 부터 소정의 거리를 갖는 상기 반도체 기판 상에 형성되는 것을 특징으로 하는 이미지 센서의 제조방법.
  22. 제21 항에 있어서,
    상기 제3 이온 주입 마스크는 상기 소스 팔로워 게이트 상부의 일부에 더 형성되어 있는 것을 특징으로 하는 이미지 센서의 제조방법.
  23. 제21 항에 있어서,
    상기 제3 이온 주입 마스크는 상기 리셋 게이트 일측의 상기 스페이서와 상기 스페이서로 부터 소정의 거리를 갖는 상기 반도체 기판 상에 더 형성되는 것을 특징으로 하는 이미지 센서의 제조방법.
  24. 제23 항에 있어서,
    상기 제3 이온 주입 마스크는 상기 리셋 게이트 상부의 일부에 더 형성되어 있는 것을 특징으로 하는 이미지 센서의 제조방법.
  25. 제17 항에 있어서,
    상기 스페이서 형성 시, 상기 포토다이오드 상부에 블로킹 층을 동시에 형 성하는 것을 특징으로 하는 이미지 센서의 제조방법.
  26. 제25 항에 있어서,
    상기 스페이서 및 상기 블로킹 층은 실리콘 질화막인 것을 특징으로 하는 이미지 센서의 제조방법.
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