KR100975443B1 - 씨모스 이미지 센서의 단위화소 및 단위화소 어레이 - Google Patents

씨모스 이미지 센서의 단위화소 및 단위화소 어레이 Download PDF

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Abstract

본 발명은 전원전압 콘택(VDD CT)이 이웃한 단위화소의 포토다이오드(PD)와 인접하여 발생되는 접합누설을 억제하는데 적합한 씨모스 이미지센서의 단위화소 및 단위화소 어레이를 제공하기 위한 것으로, 씨모스 이미지 센서의 단위화소는 포토다이오드, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터로 구성된 씨모스 이미지센서의 단위화소에 있어서, 상기 드라이브트랜지스터와 상기 셀렉트트랜지스터를 내포하는 제1웰, 및 전원전압콘택을 통해 전원전압을 공급받는 상기 드라이브트랜지스터와 상기 리셋트랜지스터의 공통 접합영역을 내포하는 제2웰을 포함하여, 전원전압콘택이 형성되는 공통접합영역을 또하나의 웰을 통해 격리시키므로써 접합누설을 방지할 수 있다.
이미지 센서, 접합누설, 전원전압콘택, 물리적 거리, 웰

Description

씨모스 이미지 센서의 단위화소 및 단위화소 어레이{UNIT PIXEL FOR CMOS IMAGE SENSOR AND UNIT PIXEL ARRAY}
도 1은 종래기술에 따른 씨모스 이미지센서의 단위화소의 평면도,
도 2는 도 1의 A-A'선에 따른 단면도,
도 3은 종래 기술에 따른 접합누설을 나타낸 도면,
도 4는 본 발명의 제1실시예에 따른 씨모스 이미지센서의 단위화소를 도시한 평면도,
도 5는 본 발명의 제2실시예에 따른 씨모스 이미지센서의 단위화소를 도시한 평면도,
도 6은 본 발명의 제3실시예에 따른 씨모스 이미지센서의 단위화소를 도시한 평면도,
도 7은 본 발명의 제4실시예에 따른 씨모스 이미지센서의 단위화소 어레이를 도시한 평면도,
도 8은 본 발명의 제5실시예에 따른 씨모스 이미지센서의 단위화소 어레이를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 포토다이오드 32 : 트랜스퍼게이트
33 : 플로팅디퓨젼영역 34 : 리셋게이트
35 : 드라이브게이트 36 : 셀렉트게이트
37 : 전원전압 콘택
pw, pw1, pw2 : p형 웰
본 발명은 이미지센서에 관한 것으로, 특히 CMOS 이미지센서(CIS; CMOS Image Sensor)에 관한 것이다.
일반적인 씨모스 이미지센서의 단위화소(Unit Pixel)는 하나의 포토다이오드(Photodiode; PD)와 네 개의 NMOSFET로 구성된다.
네 개의 NMOSFET는 포토다이오드(PD)에서 집속된 광전하(Photo-generated charge)를 플로팅디퓨젼영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼트랜지스터(Transfer transistor; Tx), 원하는 값으로 노드의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅디퓨젼영역(FD)을 리셋(Reset)시키기 위한 리셋트랜지스터(Reset transistor; Rx), 소오스팔로워-버퍼증폭기(Source Follower Buffer Amplif ier) 역할을 하는 드라이브트랜지스터(Drive transistor; Dx), 스위칭으로 어드레싱(Addressing)을 할 수 있도록 하는 셀렉트트랜지스터(Select transistor; Sx)로 구성된다.
도 1은 종래기술에 따른 씨모스 이미지센서의 단위화소의 평면도이다.
도 1을 참조하면, 트랜스퍼트랜지스터(Tx)의 게이트전극[이하, '트랜스퍼게이트(TG)'라고 약칭함]이 그 일측이 포토다이오드(PD)가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼게이트(TG)의 타측 아래 활성영역에는 플로팅디퓨전영역(FD)이 형성된다. 여기서, 포토다이오드(PD)는 상대적으로 넓은 면적을 갖고 포토다이오드(PD)로부터 플로팅디퓨젼영역(FD)으로는 병목 효과(bottle neck effect)를 주면서 그 면적이 좁아진다.
그리고, 플로팅디퓨전 영역(FD)을 중심으로 반시계 방향으로 리셋트랜지스터(Rx)의 게이트전극[이하, '리셋게이트(RG)'라고 약칭함], 드라이브트랜지스터(Dx)의 게이트전극[이하, '드라이브게이트(DG)'라고 약칭함], 셀렉트트랜지스터(Sx)의 게이트전극[이하, '셀렉트게이트(SG)'라고 약칭함]이 소정 간격을 두고 활성영역 상부를 가로지르면서 배열되고 있다.
그리고, 리셋게이트(RG)와 드라이브게이트(DG) 사이의 활성영역에 전원전압단 콘택(VDD CT)이 연결되고, 셀렉트게이트(SG)의 일측 활성영역에 출력단 콘택(output CT)이 연결된다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 2에 도시된 바와 같이, 고농도의 p형 불순물이 도핑된 p형 기판(11) 상에 저농도 p형 불순물이 도핑된 p형 에피층(12)이 성장되어 있고, p형 에피층(12)의 소정 부분에 필드산화막(13)이 형성되며, 필드산화막(13)에 의해 활성영역으로 정의된 p형 에피층(12)의 일부분에 후속 열공정에 의한 측면확산을 통해 드라이브트랜지스터(Dx)와 셀렉트트랜지스터(Sx)를 내포하는 p형 웰(14)이 형성된다. 그리고, p형 웰(14)을 제외한 나머지 p형 에피층(12)의 선택된 영역 상에 트랜스퍼게이트(TG)와 리셋게이트(RG)가 소정 거리를 두고 이격되어 형성되고, p형 웰(14) 상에는 드라이브게이트(DG)와 셀렉트게이트(SG)가 형성된다. 여기서, 각 게이트는 양측벽에 스페이서가 형성되어 있고, 각 게이트 아래에는 미도시된 게이트절연막이 구비된다. 그리고, 네 개의 게이트 중에서 트랜스퍼게이트(TG)의 일측 p형 에피층(12)내에 포토다이오드를 이루는 깊은 n- 영역(Deep n-, 15)과 얕은 p 0 영역(18)의 pn 접합이 형성되고, 트랜스퍼게이트(TG)의 타측과 리셋게이트(RG) 사이의 p형 에피층(12)내에 플로팅디퓨젼영역(FD, 19)이 형성된다. 그리고, 드라이브게이트(DG)와 셀렉트게이트(SG)의 양측 아래 p형 웰(14)에 각각 드라이브트랜지스터의 소스/드레인과 셀렉트트랜지스터의 소스/드레인 역할을 하는 LDD(16) 구조의 N+ 확산층(21)이 형성되어 있다. 여기서, 셀렉트게이트(SG)와 필드산화막(13) 사이의 N+ 확산층(21)은 출력단 콘택(VDD CT)이 연결될 부분으로, 이 N+ 확산층(21)은 출력단 역할을 한다. 그리고, 리셋게이트(RG)와 드라이브게이트(DG) 사이에도 N+ 확산층(20)이 형성되는데, 이 N+ 확산층(20)은 전원전압단 콘택(VDD CT)이 연결될 부분이다.
전술한 바와 같은 종래 기술에서, 전원전압단 콘택(VDD CT)이 연결되는 단위화소내에는 p형 웰(12) 형성을 위한 이온주입 공정이 없다. 따라서, 전원전압단 콘택이 연결되는 접합의 구조는 p형 에피층(12)과 N+ 확산층(20)이다.
그러나, 종래 기술은 전원전압이 공급되는 접합의 구조가 p형 에피층(12)과 N+ 확산층(20)의 두 층으로만 이루어져 전원전압(VDD)과 같은 고전압이 인가되었을 경우, N+ 확산층(20)의 공핍영역의 폭이 커지게 되고, 이로써 이웃한 단위화소로 전자가 유입되는 접합누설이 유발되는 문제가 있다. 즉, p형 웰(14)이 전원전압이 공급되는 N+ 확산층(20)에는 형성되어 있지 않으므로 접합누설을 유발하는 전자들의 이웃한 단위화소로의 유입을 차단하지 못한다.
도 3은 종래 기술에 따른 접합누설을 나타낸 도면이다.
도 3에 도시된 바와 같이, 전원전압단 콘택(VDD CT)이 이웃한 단위화소의 포토다이오드(PD)와 인접하여 고전압이 인가되었을 때 전원전압단 콘택(VDD CT)으로부터 방출되는 전자들(e)이 포토다이오드(PD)로 유입되어 접합누설이 발생한다. 즉, 전원전압이 공급되는 영역이 p형 웰(pw)내에 형성되어 있지 않으므로, 이웃한 단위화소로 방출되는 전자들을 차단하지 못하게 된다. 이러한 접합누설은 다크배드픽셀(dark bad pixel)을 초래한다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 전원전압 콘택(VDD CT)이 이웃한 단위화소의 포토다이오드(PD)와 인접하여 발생되는 접합누설을 억제하는데 적합한 씨모스 이미지센서의 단위화소 및 단위화소 어레이를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 씨모스 이미지 센서의 단위화소는 포토다이오드, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터로 구성된 씨모스 이미지센서의 단위화소에 있어서, 상기 드라이브트랜지스터와 상기 셀렉트트랜지스터를 내포하는 제1웰, 및 전원전압콘택을 통해 전원전압을 공급받는 상기 드라이브트랜지스터와 상기 리셋트랜지스터의 공통 접합영역을 내포하는 제2웰을 포함하는 것을 특징으로 하며, 상기 제1웰과 상기 제2웰은 일정 간격을 두고 이격되거나, 또는 서로 연결되어 채널 형태를 이루는 것을 특징으로 한다.
그리고, 본 발명의 씨모스 이미지센서의 단위화소어레이는 포토다이오드로부터 전송되는 전하의 이동방향으로 차례로 배열되는 트랜스퍼트랜지스터, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터를 구비하는 이미지센서의 단위화소 어레이에 있어서, 상기 리셋트랜지스터가 형성되는 제1영역, 상기 제1영역으로부터 일방향으로 돌출된 제2영역과 상기 제1영역으로부터 타방향으로 꺽여 상기 드라이브트랜지스터가 형성되는 제2영역을 갖는 활성영역, 및 상기 제1영역과 상기 제2영역간 공통 접합영역에 콘택되며, 이웃하는 단위화소의 상기 포토다이오드와의 물리적 거리를 확보하기 위해 상기 리셋트랜지스터의 게이트쪽으로 이동시킨 전원전압콘택을 포함하는 것을 특징으로 하며, 상기 전원전압콘택과 상기 이웃하는 단위화소의 포토다이오드간 물리적 거리를 확보하기 위해 상기 제2영역을 잘라내고, 상기 전원전압콘택을 상기 리셋트랜지스터의 게이트쪽으로 이동시킨 것을 특징으로 하고, 상기 전원전압콘택과 상기 이웃하는 단위화소의 포토다이오드간 물리적 거리를 확보하기 위해 상기 제2영역을 잘라냄과 동시에 상기 전원전압콘택과 이웃하는 단위화소의 포토다이오드의 모서리 부분을 잘라내고, 상기 전원전압콘택을 상기 리셋트랜지스터의 게이트쪽으로 이동시킨 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 제1실시예에 따른 씨모스 이미지센서의 단위화소를 도시한 평면도이다.
도 4에 도시된 바와 같이, 트랜스퍼게이트(32)가 그 일측이 포토다이오드(31)가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼게이트(32)의 타측 아래 활성영역에는 플로팅디퓨전영역(33)이 형성된다. 여기서, 포토다이오드(31)는 상대적으로 넓은 면적을 갖고 포토다이오드(31)로부터 플로팅디퓨젼영역(33)으로는 병목 효과를 주면서 그 면적이 좁아진다.
그리고, 플로팅디퓨전영역(33)을 중심으로 반시계 방향으로 리셋게이트(34), 드라이브게이트(35), 셀렉트게이트(36)가 소정 간격을 두고 활성영역 상부를 가로 지르면서 배열되고 있다.
그리고, 리셋게이트(34)와 드라이브게이트(35) 사이의 활성영역의 돌출부에 전원전압단 콘택(37)이 연결되고, 셀렉트게이트(36) 일측의 활성영역 끝단에 출력단 콘택(38)이 연결된다.
도 4에서는 드라이브게이트(35)와 셀렉트게이트(36)를 내포하는 p형 웰(pw1; 이하 '제1p형 웰'이라고 약칭함)만 형성되었던 도 1과 다르게, 전원전압콘택(37)이 연결될 활성영역의 돌출부를 내포하는 p형 웰(pw2, 이하 '제2p형 웰'이라고 약칭함)을 추가로 형성한다. 이하, 두 개의 p형 웰(pw1, pw2)이 형성된 구조를 '이중 미니 p형 웰'구조라고 한다.
이와 같이, 전원전압콘택을 내포하도록 추가로 제2p형 웰(pw2)을 형성하면, 전원전압콘택(37)으로부터 이웃한 단위화소로의 전자들의 유입을 차단할 수 있다. 즉, 전원전압콘택(37) 주변에 제2p형 웰(pw2)이 위치하여 전원전압 콘택(37)이 연결될 접합의 취약한 구조를 보강해준다.
도 5는 본 발명의 제2실시예에 따른 씨모스 이미지센서의 단위화소를 도시한 평면도이다.
도 5에 도시된 바와 같이, 트랜스퍼게이트(32)가 그 일측이 포토다이오드(31)가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼게이트(32)의 타측 아래 활성영역에는 플로팅디퓨전영역(33)이 형성된다. 여기서, 포토다이오드(31)는 상대적으로 넓은 면적을 갖고 포토다이오드(31)로부터 플로팅디퓨젼영역(33)으로는 병목 효과를 주면서 그 면적이 좁아진다.
그리고, 플로팅디퓨전영역(33)을 중심으로 반시계 방향으로 리셋게이트(34), 드라이브게이트(35), 셀렉트게이트(36)가 소정 간격을 두고 활성영역 상부를 가로지르면서 배열되고 있다.
그리고, 리셋게이트(34)와 드라이브게이트(35) 사이의 활성영역의 돌출부에 전원전압 콘택(37)이 연결되고, 셀렉트게이트(36)의 일측 활성영역 끝단에 출력단 콘택(38)이 연결된다.
도 5에서는 p형 웰이 드라이브게이트와 셀렉트게이트만을 내포하던 도 1과 다르게, 채널형 p형 웰(Channel-PW; C-PW)이 전원전압콘택(37)까지 내포하도록 하는 형태로 형성된다. 즉, 도 4의 두 개의 p형 웰이 서로 연결되어 일체형을 이루므로써 트랜지스터의 채널 형태(Channel type)를 갖는다.
이와 같이, 드라이브게이트 및 셀렉트게이트, 즉 드라이브트랜지스터와 셀렉트트랜지스터를 내포하도록 하는 채널형 p형 웰(c-pw)을 전원전압콘택(37)까지 확장시키므로써 고전압 인가시에 전원전압콘택(37)으로부터 이웃한 단위화소로의 전자들의 유입을 차단할 수 있다. 즉, 전원전압콘택(37) 주변에 채널형 p형 웰(c-pw)이 위치하여 전원전압 콘택(37)이 연결될 접합의 취약한 구조를 보강해준다.
도 6은 본 발명의 제3실시예에 따른 씨모스 이미지센서의 단위화소를 도시한 평면도이다.
도 6에 도시된 바와 같이, 트랜스퍼게이트(32)가 그 일측이 포토다이오드(31)가 형성될 활성영역에 소정폭 오버랩되면서 형성되고, 트랜스퍼게이트(32)의 타측 아래 활성영역에는 플로팅디퓨전영역(33)이 형성된다. 여기서, 포 토다이오드(31)는 상대적으로 넓은 면적을 갖고 포토다이오드(31)로부터 플로팅디퓨젼영역(33)으로는 병목 효과를 주면서 그 면적이 좁아진다.
그리고, 플로팅디퓨전영역(33)을 중심으로 반시계 방향으로 리셋게이트(34), 드라이브게이트(35), 셀렉트게이트(36)가 소정 간격을 두고 활성영역 상부를 가로지르면서 배열되고 있다.
그리고, 리셋게이트(34)와 드라이브게이트(35) 사이의 활성영역의 돌출부에 전원전압 콘택(37)이 연결되고, 셀렉트게이트(36)의 일측 활성영역 끝단에 출력단 콘택(38)이 연결된다.
도 6에서는 도 1과 동일하게 드라이브게이트와 셀렉트게이트를 내포하는 p형 웰(pw)만 형성되고, 전원전압 콘택(37)을 이웃한 단위화소로부터 멀리 이동시킨다. 즉, 전원전압 콘택(37)을 리셋게이트(34) 방향으로 이동시켜 전원전압 콘택(37)과 이웃한 단위화소 모서리간의 물리적 거리를 확보한다.
이와 같이, 전원전압 콘택(37)을 이동시키므로써 전원전압 콘택(37)으로부터 이웃한 단위화소내 포토다이오드영역(31)으로의 전자들의 유입을 감소시키고, 이로써 접합누설에 의한 영향을 감소시킨다.
제3실시예는, 제2실시예와 같이 추가로 p형 웰을 형성하지 않으면서도 전원전압 콘택(37)으로부터 이웃한 단위화소로의 전자들의 유입을 차단할 수 있다. 즉,전원전압 콘택(37)의 위치를 리셋게이트(34) 방향으로 이동시켜 전원전압 콘택(37)에 고전압이 인가되더라도 이웃한 단위화소로의 전자들의 유입을 차단할 수 있다.
도 7은 본 발명의 제4실시예에 따른 단위화소의 평면도이다.
도 7에 도시된 바와 같이, 제4실시예에 따른 단위화소는, 전원전압 콘택(37)이 형성되는 활성영역의 돌출부(31a)를 잘라내어 그 크기를 줄이고 이와 동시에 전원전압 콘택(37)을 리셋게이트(34) 방향으로 이동시키고 있다. 그리고, p형 웰(pw)은 도 1과 같이 드라이브게이트와 셀렉트게이트를 내포하는 형태로 형성된다.
이와 같이, 전원전압 콘택이 형성되는 활성영역의 돌출부(31a)을 잘라내므로써 이웃한 단위화소의 포토다이오드와의 물리적 거리(r)가 충분히 확보되어 고전압이 전원전압 콘택에 인가되더라도 전자들이 이웃한 단위화소의 포토다이오드에 영향을 미치지 못한다.
도 8은 본 발명의 제5실시예에 따른 단위화소의 평면도이다.
도 8에 도시된 바와 같이, 제5실시예에 따른 단위화소는, 전원전압 콘택(37)이 형성되는 활성영역의 돌출부(31a)를 잘라내어 그 크기를 줄이고, 동시에 전원전압 콘택(37)과 이웃하는 단위화소의 포토다이오드의 모서리(31b)를 잘라내고 있다. 아울러, 전원전압 콘택(37)이 형성될 돌출부(31a)를 잘라내고 있기 때문에 전원전압 콘택(37)또한 리셋게이트(34) 방향으로 이동되고 있다. 여기서, p형 웰(pw)은 도 1과 같이 드라이브게이트와 셀렉트게이트를 내포하는 형태로 형성된다.
위와 같이, 이웃한 단위화소간 포토다이오드(31)와 전원전압 콘택(37) 사이의 물리적 거리(r)를 멀리하므로써 고전압이 전원전압 콘택(37)에 인가되더라도 넓어진 공핍영역에서 발생된 전자들이 포토다이오드에 영향을 미치지 못한다.
제5실시예에서는 포토다이오드의 일측 모서리(31b)와 전원전압 콘택이 형성될 활성영역의 돌출부(31a)를 모두 잘라내었으나, 포토다이오드의 모서리만을 잘라 낸 구조를 채택할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 전원전압 콘택이 연결되는 접합의 격리 특성을 강화시키므로써 전원전압 콘택에 의한 접합누설을 억제할 수 있는 효과가 있다.
그리고, p형 웰의 면적을 전원전압 콘택과 드라이브트랜지스터 및 셀렉트트랜지스터의 전영역에 걸쳐 증가시키므로써 p형 웰을 형성하기 위한 감광막 두께를 보다 두껍게 가져감과 동시에 p형 웰의 정의가 용이한 효과가 있다. 즉, 포토마스크 공정의 마진을 확보할 수 있다.
그리고, 이웃한 단위화소간 접합누설이 감소하므로 누화(crosstalk) 방지 및 우수한 이미지품질을 구현할 수 있는 효과가 있다.

Claims (7)

  1. 포토다이오드, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터를 포함하는 씨모스 이미지센서의 단위화소로서,
    제1웰 및 제2웰을 포함하며,
    상기 제1웰에는 상기 드라이브트랜지스터와 상기 셀렉트트랜지스터가 형성되고, 상기 제2웰에는 전원전압(VDD) 콘택에 전기적으로 접속되는 확산 영역이 상기 드라이브트랜지스터와 상기 리셋트랜지스터 사이에 형성되는, 씨모스 이미지센서의 단위화소.
  2. 제1항에 있어서,
    상기 제1웰과 상기 제2웰은 서로 이격되는, 씨모스 이미지센서의 단위화소.
  3. 제1항에 있어서,
    상기 제1웰과 상기 제2웰은 서로 연결되어 채널 형태를 이루는, 씨모스 이미지센서의 단위화소.
  4. 제1항에 있어서,
    상기 제1웰과 상기 제2웰은 p형 도전형인, 씨모스 이미지센서의 단위화소.
  5. 포토다이오드로부터 전송되는 전하의 이동방향으로 차례로 배열되는 트랜스퍼트랜지스터, 리셋트랜지스터, 드라이브트랜지스터 및 셀렉트트랜지스터를 구비하는 이미지센서의 단위화소 어레이에 있어서,
    상기 리셋트랜지스터가 형성되는 제1영역, 상기 제1영역으로부터 일방향으로 돌출된 제2영역과 상기 제1영역으로부터 타방향으로 꺽여 상기 드라이브트랜지스터가 형성되는 제2영역을 갖는 활성영역; 및
    상기 제1영역과 상기 제2영역간 공통 접합영역에 콘택되며, 이웃하는 단위화소의 상기 포토다이오드와의 물리적 거리를 확보하기 위해 상기 리셋트랜지스터의 게이트쪽으로 이동시킨 전원전압콘택
    을 포함하는 이미지센서의 단위화소 어레이.
  6. 제5항에 있어서,
    상기 전원전압콘택과 상기 이웃하는 단위화소의 포토다이오드간 물리적 거리를 확보하기 위해 상기 제2영역을 잘라내고, 상기 전원전압콘택을 상기 리셋트랜지스터의 게이트쪽으로 이동시키는, 이미지센서의 단위화소 어레이.
  7. 제5항에 있어서,
    상기 전원전압콘택과 상기 이웃하는 단위화소의 포토다이오드간 물리적 거리를 확보하기 위해 상기 제2영역을 잘라냄과 동시에 상기 전원전압콘택과 이웃하는 단위화소의 포토다이오드의 모서리 부분을 잘라내고, 상기 전원전압콘택을 상기 리셋트랜지스터의 게이트쪽으로 이동시키는, 이미지센서의 단위화소 어레이.
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