JP2002329855A - Cmosイメージセンサ - Google Patents

Cmosイメージセンサ

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JP2002329855A
JP2002329855A JP2001134953A JP2001134953A JP2002329855A JP 2002329855 A JP2002329855 A JP 2002329855A JP 2001134953 A JP2001134953 A JP 2001134953A JP 2001134953 A JP2001134953 A JP 2001134953A JP 2002329855 A JP2002329855 A JP 2002329855A
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JP
Japan
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pixel
transistor
image sensor
well
diffusion layer
Prior art date
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Pending
Application number
JP2001134953A
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English (en)
Inventor
Masanori Funaki
正紀 舟木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Victor Company of Japan Ltd
Original Assignee
Victor Company of Japan Ltd
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Publication date
Application filed by Victor Company of Japan Ltd filed Critical Victor Company of Japan Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【課題】 開口率を高めたCMOSイメージセンサを提
供する。 【解決手段】 第1電位Vddが供給されている第1導
電型の半導体基板20表面に、逆バイアスになるように
第2電位が供給されている第2導電型の第1ウェル23
が形成されており、前記第1ウェル23内にフォトダイ
オード7と、前記フォトダイオード7で発生した電荷に
よる電位の変化を増幅する増幅用トランジスタ8とを備
える画素30が、ライン状あるいはアレイ状に複数個配
列してあるようなCMOSイメージセンサにおいて、前
記画素30内に設けた第1導電型の高濃度拡散層8Dに
接し、かつ前記基板20に達するように第1導電型の第
2ウェル27が形成されており、前記第2ウェル27を
通して、前記基板20に設定されている前記第1電位V
ddを前記高濃度拡散層8Dに供給する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はCMOSイメージセ
ンサに係わり、特に画素の開口率を高めるのに好適な素
子構造を有するCMOSイメージセンサに関するもので
ある。
【0002】
【従来の技術】固体の光電変換素子すなわち半導体の光
イメージセンサとしては、大きく分けてCCD方式とC
MOSセンサ方式の2種類のイメージセンサがある。両
イメージセンサの違いは、入射光を電荷に変換するフォ
トダイオードの電荷に関する情報をフォトダイオードが
含まれる画素から外部ヘ伝達する方式の違いにある。
【0003】CCD方式イメージセンサ(以下、単にC
CDともいう)は、発生した電荷を直接CCDにより転
送するのに対し、CMOSセンサ方式イメージセンサ
(以下、単にCMOSセンサまたはCMOSイメージセ
ンサともいう)は、発生した電荷によって規定される電
位の情報を、画素内の増幅用トランジスタを通して画素
外部に伝送する。
【0004】また、CCDは、電源電圧が通常のCMO
S−LSIより高い、2層ポリシリコン配線を用いるな
どといった理由により、通常のCMOS−LSIとは半
導体素子構造が異なるので、CCD専用の半導体集積回
路の製造工程(プロセス)によって製造されるのに対
し、CMOSセンサは、光電変換部及び駆動部は、通常
のCMOS−LSIプロセスとほとんど同じ工程によっ
て製造することができるので、CMOS−LSI用の製
造ラインをそのまま使えること、同一基板上に光電変換
部と駆動部を混在して作製することができるので、小型
化されたイメージセンサを低コストで製造できるという
メリットがある。
【0005】また、CMOSセンサにはCCDに比べて
固定パターン雑音が大きいという問題があることが知ら
れている。固定パターン雑音は主に増幅用トランジスタ
のしきい値電圧のバラツキによるものであり、ノイズキ
ャンセラが必要である。また、CCDは電荷転送を行う
のに、複数の電源を必要とするが、CMOSセンサは単
一電源でよく、しかも低電圧でよいので低消費電力であ
る。また、CCDは現在広く実用に供されているが、C
MOSセンサは以上の特徴により実用化のために、種々
特性の向上が図られている。
【0006】以下、添付図面を参照して、第1従来例の
CMOSイメージセンサを具体的に説明する。図1は第
1従来例のCMOSイメージセンサの基本構成を示すブ
ロック図である。図2は第1従来例のCMOSイメージ
センサにおける画素の構成を示すブロック図である。図
3は第1従来例のCMOSイメージセンサにおける画素
の素子構造を示す構成図であり、図3の(a)は概略断
面図を、図3の(b)は概略上面図をそれぞれ示す。な
お、図3の(a)は、図3の(b)に示すA−A’断面
を示す。
【0007】図1には、表示の簡便さのために2行2列
分の画素構成を有するCMOSイメージセンサ1が表示
されている。従って、実際には、例えばエリアセンサに
おいては、縦横にそれぞれ所定数の画素が配列されてお
り(すなわち、画素の所定数の行と列が形成されてい
る)、また、例えばラインセンサにおいては、所定数の
画素が1行、あるいは1列だけ配列されている。
【0008】図2に示すように、各画素10は、フォト
ダイオード7、増幅用トランジスタ8、行選択トランジ
スタ9及びリセット用トランジスタ6より構成されてい
る。フォトダイオード7のP型領域7Pは接地されてお
り、フォトダイオード7のN型領域7Nは、リセット用
トランジスタ6のソース6S及び増幅用トランジスタ8
のゲート電極8G(以下、単に、ゲートともいう)に接
続されている。リセット用トランジスタ6のドレイン6
Dは、行選択トランジスタ8のドレイン8D及び基準電
圧供給線18を通して、図示しない基準電圧電源に接続
されており、所定の電圧Vddが供給されている。リセ
ット用トランジスタ6のゲート6Gは端子cを介してリ
セット信号出力線16に接続されている。
【0009】行選択トランジスタ9のドレイン9Dは増
幅用トランジスタ8のソース8Sに、行選択トランジス
タ9のソース9Sは端子gを介して列信号出力線15
に、及び行選択トランジスタ9のゲート9Gは端子eを
介して行選択信号出力線17に、それぞれ接続されてい
る。なお、各図中において、G,D,Sは、トランジス
タのゲート、ドレイン、ソースをそれぞれ表示するもの
である。なお、ここでトランジスタはMOSFETより
構成される。
【0010】各画素10を駆動し、各画素10(の素
子)からの出力信号を取り出し、図示しない信号処理回
路に出力するために、垂直シフトレジスタ5、負荷トラ
ンジスタ2、ノイズキャンセラ11、信号読み出し用ト
ランジスタ14及び水平シフトレジスタ13が配置され
ている。垂直シフトレジスタ5には、所定行数の行選択
信号出力線17及びリセット信号出力線16が接続され
ている。
【0011】各画素列毎に負荷トランジスタ2が配置さ
れている。図示しない基準電圧電源に接続され、所定の
基準電圧が供給されている基準電圧供給線3に、負荷ト
ランジスタ2のソースSが接続されている。負荷トラン
ジスタ2のゲートGは、負荷トランジスタ駆動線4に接
続されている。負荷トランジスタ2のドレインDは列信
号出力線15に接続されている。列信号出力線15は、
各画素列毎に配置されている。列信号出力線15は、各
画素10の行選択トランジスタ9のソース9Sに接続さ
れており、ノイズキャンセラ11に接続されている。
【0012】信号読出し用トランジスタ14のドレイン
D(またはソースS)はノイズキャンセラ11に、ソー
スS(またはドレインD)は信号出力線12に、ゲート
Gは水平シフトレジスタ13に、それぞれ接続されてス
イッチを構成している。
【0013】次に、画素10の基本動作について説明す
る。まず、垂直シフトレジスタ5より、ある画素行のリ
セット信号出力線16を通してリセット用トランジスタ
6のゲート6Gに、Highの電圧Vddが印加され、
これによりリセット用トランジスタ6がオンする。
【0014】ここで、リセット用トランジスタ6のしき
い値電圧をVthrstとすると、リセット用トランジ
スタ6のドレイン6Dとゲート6Gには基準電圧Vdd
が印加されているので、フォトダイオード7のN型領域
7Nと増幅用トランジスタ8のゲート8Gの電位が、V
p(=ゲート電位Vg−Vthrstであり、Vg=V
ddのときである)となる。
【0015】次に、リセット信号出力線16に印加され
た電圧がローレベルに切り替わり、リセット用トランジ
スタ6がオフになる。この状態で、光がフォトダイオー
ド7に入射すると、フォトダイオード7には、光電効果
により光の量に比例した電子・ホール対が発生する。ホ
ールはグランド(GND)の方へ逃げていき、電子がフ
ォトダイオード7のN型領域7Nへ行って、この電圧
(すなわち増幅用トランジスタ8のゲート8Gの電圧で
もある)が光量に対応してVsigだけ下がり、(Vp
−Vsig)になる。
【0016】その後、垂直シフトレジスタ5から行選択
信号出力線17を通して所定の電圧が、行選択トランジ
スタ9のゲート9Gに印加されて、行選択用トランジス
タ9がオンし、この結果、増幅用トランジスタ8のソー
スフォロア回路が作動し、増幅用トランジスタ8のしき
い値電圧をVthampとすると、端子gを介して列信
号出力線15に、(Vp−Vsig−Vthamp)の
電圧が出力され、ノイズキャンセラ11に記憶される。
【0017】次に、再び、リセット信号出力線16のリ
セット信号により、リセット用トランジスタ6をオンに
すると、増幅用トランジスタ8のゲート8Gが電位Vp
(=Vdd−Vthrst)になり、端子gを介して列
信号出力線15に(Vp−Vthamp)の電圧が出力
され、ノイズキャンセラ11は、記憶していた(Vp−
Vsig−Vthamp)値から(Vp−Vtham
p)値を引いて、Vsigを記憶する。次に行選択トラ
ンジスタ9をオフにする。
【0018】水平シフトレジスタ13により、信号読出
し用トランジスタ14がオンにされ、Vsigは信号出
力線12に出力される。以上の動作を、順次、垂直シフ
トレジスタ5により上の行から下の行に向かい、水平シ
フトレジスタ13により右の列から左の列に向かい、全
画素に亘って行うことにより、光情報が映像信号に変換
されて取出される。
【0019】次に、画素10の素子構造を説明する。図
3に示すように、N−基板(N型ウェハ)20には、P
ウェル23とこれを取り囲むNウェル21が形成されて
いる。Pウェル23には、所定の画素が形成されてお
り、各画素10においては、図示左より、それぞれN+
拡散領域であるフォトダイオード7のN+拡散層7N
(リセット用トランジスタ6のソース6Sを兼ねる)、
リセット用トランジスタ6のドレイン6D(増幅用トラ
ンジスタ8のドレイン8Dを兼ねる)、増幅用トランジ
スタ8のソース8S(行選択トランジスタ9のドレイン
9Dを兼ねる)、及び行選択トランジスタ9のソース9
Sが所定の間隔で形成されている。
【0020】フォトダイオード7のP型領域7PはPウ
ェル23であり、Pウェル23中に形成されているP+
拡散層24に接続されるGND配線により、接地電位が
供給される。Pウェル23上には、絶縁層を介して、リ
セット用トランジスタ6のゲート電極6G、増幅用トラ
ンジスタ8のゲート電極8G、行選択トランジスタ9の
ゲート電極9Gが所定の間隔・配置で形成されている。
【0021】各画素10のゲート電極6Gは、リセット
信号出力線配線16Hを通して、リセット信号出力線1
6に接続され、ゲート電極8Gは配線28によりN+領
域7Nに接続され、ゲート電極9Gは、行選択信号出力
線配線17Hを通じて行選択信号線17に接続されてい
る。
【0022】Nウェル21中には、基準電圧供給線18
に接続するN+拡散層22が形成されており、ドレイン
6D(ドレイン8Dと兼ねる)は基準電圧供給線配線1
8Hを通して、基準電圧供給線18に接続している。ソ
ース9Sは、列信号出力線配線15Hを通じて列信号出
力線15に接続している。なお、図3の(b)には、煩
雑さを避けるため、上記に各配線15H,16H,17
H、18Hなどは表示していない。
【0023】次に、画素内に転送トランジスタを有する
第2従来例のCMOSイメージセンサについて説明す
る。転送トランジスタを設けることにより、CMOSイ
メージセンサはフローティングディフュージョンを設け
ることができ、フローティングディフュージョンはフォ
トダイオードよりも容量が小さいため、少ない電荷で大
きな電位変化を起こし、高感度となる。図4は第2従来
例のCMOSイメージセンサの基本構成を示すブロック
図である。図5は第2従来例のCMOSイメージセンサ
における画素の基本構成を示すブロック図である。図6
は第2従来例のCMOSイメージセンサにおける画素の
素子構造を示す構成図であり、図6の(a)は概略断面
図を、図6の(b)は概略上面図をそれぞれ示す。な
お、図6の(a)は、図6の(b)に示すA−A’断面
を示す。
【0024】図4に示すように、第2従来例のCMOS
イメージセンサ1Aは、第1従来例のCMOSイメージ
センサ1において、垂直シフトレジスタ5に代えて垂直
シフトレジスタ5Aとし、画素10に代えて画素10A
とし、画素10に接続されるリセット信号出力線16及
び行選択信号出力線17に代えて、画素10Aに接続さ
れるリセット信号出力線16A,転送信号出力線19及
び行選択信号出力線17Aとした以外は、第1従来例の
CMOSイメージセンサ1と同様に構成されている。
【0025】図5に示すように、各画素10Aは、フォ
トダイオード7A、転送トランジスタ25、増幅用トラ
ンジスタ8A、行選択トランジスタ9A及びリセット用
トランジスタ6Aより構成されている。
【0026】フォトダイオード7AのP型領域7APは
接地されており、フォトダイオード7AのN型領域7A
Nは、転送トランジスタ25のソース25Sに接続され
ている。転送トランジスタ25のゲート25Gは端子f
Aを介して転送信号出力線19に接続されており、転送
トランジスタ25のドレイン25Dはリセット用トラン
ジスタ6Aのソース6AS、増幅用トランジスタ8Aの
ゲート8AG及び行選択トランジスタ9Aののドレイン
9ADに端子bAを介して接続されている。リセット用
トランジスタ6Aのドレイン6ADは、端子dAを介し
て増幅用トランジスタ8Aのドレイン8AD及び図示し
ない基準電圧電源に基準電圧供給線18を通して接続さ
れており、所定の電圧Vddが供給されている。リセッ
ト用トランジスタ6Aのゲート6AGは端子cAを介し
てリセット信号出力線16Aに接続されている。bAの
端子の全容量がフォローティングディフュージョンとな
る。
【0027】増幅用トランジスタ8Aのソース8ASは
端子gAを介して列信号出力線15Aに接続されてい
る。行選択トランジスタ9Aのゲート9AGは、端子e
Aを介して行選択信号出力線17Aに接続され、行選択
トランジスタ9Aのソース9ASは接地されている。
【0028】各画素10Aを駆動し、各画素10A(の
素子)からの出力信号を取り出し、図示しない信号処理
回路に出力するために、垂直シフトレジスタ5A、負荷
トランジスタ2、ノイズキャンセラ11、信号読み出し
用トランジスタ14及び水平シフトレジスタ13が配置
されている。垂直シフトレジスタ5Aには、所定行数の
行選択出力線17A、リセット信号出力線16A及び転
送信号出力線19Aが接続されている。
【0029】各画素列毎に負荷トランジスタ2が配置さ
れている。ここで、図示しない基準電圧電源に接続さ
れ、所定の基準電圧が供給されている基準電圧供給線3
に、負荷トランジスタ2のドレインDが接続されてい
る。負荷トランジスタ2のゲートGは、負荷トランジス
タ駆動線4に接続されている。負荷トランジスタ2のソ
ースSは列信号出力線15Aに接続されている。列信号
出力線15Aは、各画素列毎に配置されており、各画素
10Aの増幅用トランジスタ8Aのソース8AS及びノ
イズキャンセラ11に接続されている。
【0030】信号読出し用トランジスタ14のソースS
またはドレインDはノイズキャンセラ11に、ドレイン
DまたはソースSは信号出力線12に、ゲートGは水平
シフトレジスタ13に、それぞれ接続されてスイッチを
構成している。
【0031】次に、画素10Aの動作を説明する。初期
状態として,端子fA,端子cAはLow(以下,単に
Lともいう)に、端子eAはHigh(以下,単にHと
もいう)の電圧レベルになっているものとする。この状
態では、端子bAはグランド電位に固定されて増幅用ト
ランジスタ8Aはオフで、端子gAへの出力はない。
【0032】この画素10Aの読出し動作がはじまる
と、まず,端子eAがLになる。すると行選択トランジ
スタ9Aがオフになり、端子bAが電気的に浮いた状態
になる。次に、垂直シフトレジスタ5Aより、リセット
信号出力線16Aを通してリセット用トランジスタ6A
のゲート6AGに、Highの電圧Vdd(以下、単に
Hともいう)であるリセット信号が印加され、リセット
用トランジスタ6Aがオンする。ここでリセット用トラ
ンジスタ6Aのしきい値電圧をVthrstとすると、
増幅用トランジスタ8Aのゲート電位(すなわち端子b
Aの電位)は、Vp(=(ゲート電位Vg−Vthrs
t)であり、Vg=Vddのときである)にリセットさ
れる。
【0033】増幅用トランジスタ8Aのゲート電位をリ
セット後、リセット信号出力線16AをLow(以下,
単にLともいう)にし、リセット用トランジスタ6Aを
オフにする。これにより、増幅用トランジスタ8Aのソ
ースフォロア回路が作動するから、増幅用トランジスタ
8Aのしきい値電圧をVthampとすると、端子gA
を介して列信号出力線15Aに(Vp−Vthamp)
の値が出力され、ノイズキャンセラ11はこの値を記憶
する。
【0034】次に、垂直シフトレジスタ5Aより転送信
号出力線19を通して転送トランジスタ25のゲート2
5GにHが印加され、転送トランジスタ25がオンす
る。光の照射されているフォトダイオード7Aには、光
電効果によって発生した電子が電荷としてN型領域7A
Nに蓄積されているが、この電荷が増幅用トランジスタ
8Aのゲート電極8AG(すなわち端子bAに接続す
る)に転送されて、増幅用トランジスタ8Aのゲートの
電位が、電荷に相当ずる電圧Vsigだけ下がる。すな
わち、(Vp−Vsig)となる。 電荷が転送され
て、フォトダイオード7Aには電荷が無くなり、リセッ
トされる。
【0035】一方、増幅用トランジスタ8Aのソースフ
ォロア回路が作動しているから、増幅用トランジスタ8
Aから端子gAを介して列信号出力線15Aに、(Vp
−Vsig−Vthamp)の値が出力され、ノイズキ
ャンセラ11はこの値と、最初に記憶した値(Vp−V
thamp)との差を取り、信号成分Vsigを取りだ
し、画素10Aの出力として出力する。
【0036】次に、垂直シフトレジスタ5Aより、行選
択信号出力線17Aを通して、行選択トランジスタ9A
のゲート9AGにHが印加され、行選択トランジスタ9
Aがオンする。行選択トランジスタ9Aのソース9AS
は接地されているので、増幅用トランジスタ8Aのゲー
ト8AGは接地電位となり、増幅用トランジスタ8Aは
オフとなる。この状態が初期状態となる。
【0037】この状態で、上述した、画素の一連の動作
を順次他の画素についても、垂直シフトレジスタ5Aに
より上の行から下の行に亘って、水平シフトレジスタ1
3により右列から左列に亘って行い、信号出力線12よ
り画素の出力信号を取りだす。これが一巡すると、再び
読出し操作を繰り返す。
【0038】次に、画素10Aの素子構造を説明する。
図6に示すように、N−基板(N型ウェハ)20には、
Pウェル23とこれを取り囲むNウェル21が形成され
ている。Pウェル23には、所定の画素10Aが形成さ
れており、各画素において、図示左より、それぞれフォ
トダイオード7AのN型拡散層7AN(転送トランジス
タ25のソース25Sを兼ねる)、転送トランジスタ2
5のドレイン25D,行選択トランジスタ9Aのソース
9AS,行選択トランジスタ9Aのドレイン9AD(リ
セット用トランジスタ6Aのソース6ASを兼ねる)、
リセット用トランジスタ6Aのドレイン6AD(増幅用
トランジスタ8Aのドレイン8ADを兼ねる)、及びリ
セット用トランジスタ8Aのソース8ASが所定間隔・
形状で形成されている。
【0039】フォトダイオード7のP型領域7APはP
ウェル23であり、Pウェル内に形成されているP+拡
散層24に接続されるGND線35により、接地電位が
供給される。GND線35はGND配線35Hを通して
行選択トランジスタ9Aのソース9ASに接続されてい
る。Pウェル23上には、絶縁層を介して、転送用トラ
ンジスタ25のゲート電極25G、行選択トランジスタ
9Aのゲート電極9AG、リセット用トランジスタ6A
のゲート電極6AG、増幅用トランジスタ8Aのゲート
電極8AGが所定間隔・配置で形成されている。
【0040】各画素10Aのゲート電極9AGは、行選
択信号出力線配線17AHを通じて行選択信号線17A
に接続され、ゲート電極6AGは、リセット信号出力線
配線16AHを通して、リセット信号出力線16Aに接
続され、ゲート電極8AGは配線29によりドレイン2
5Dに接続されている。Nウェル21中には、基準電圧
供給線18に接続するN+拡散層22が形成されてお
り、ドレイン6AD(ドレイン8ADと兼ねる)は基準
電圧供給線配線18AHを通して、基準電圧供給線18
に接続している。ソース8ASは、列信号出力線配線1
5AHを通じて列信号出力線15Aに接続している。な
お、図6の(b)には、煩雑さを避けるため、上記の各
配線15AH,16AH,17AH、18AH、19A
H、35H,29などは表示していない。
【0041】
【発明が解決しようとする課題】ところで、画素の面積
において、フォトダイオードの占める割合を開口率とい
い、CMOSイメージセンサにおいては、開口率が大き
いほど、光感度などの特性が良好なものとなる。
【0042】ところが、上述したように第1従来例のC
MOSイメージセンサ1の画素10上には、リセット信
号出力線配線16H、行選択信号出力線配線17H、基
準電圧供給線配線18H、列信号出力線配線15H、配
線28が配線されており、これらは、相当な面積を占め
るため、開口率を高めることが困難であり、解決を求め
られている課題であった。
【0043】また、上述したように第2従来例のCMO
Sイメージセンサ1Aの画素10A上には、リセット信
号出力線配線16AH、行選択信号出力線配線17A
H、基準電圧供給線配線18AH、転送信号出力線配線
19AH、列信号出力線配線15AH、GND配線3
5、配線29が配線されており、これらは、相当な面積
を占めるため、開口率を向上させることが困難であり、
解決を求められている課題であった。
【0044】そこで本発明は、上記課題を解決し、CM
OSイメージセンサにおいて、画素上に配線される配線
数を減少させることを可能にし、開口率を高めたCMO
Sイメージセンサを提供することを目的とするものであ
る。
【0045】
【課題を解決するための手段】上記目的を達成するため
の手段として、第1の発明は、第1電位が供給されてい
る第1導電型の半導体基板表面に、逆バイアスになるよ
うに第2電位が供給されている第2導電型の第1ウェル
が形成されており、前記第1ウェル内にフォトダイオー
ドと、前記フォトダイオードで発生した電荷による電位
の変化を増幅する増幅用トランジスタとを備える画素
が、ライン状あるいはアレイ状に複数個配列してあるよ
うなCMOSイメージセンサにおいて、前記画素内に設
けた第1導電型の高濃度拡散層に接し、かつ前記基板に
達するように第1導電型の第2ウェルが形成されてお
り、前記第2ウェルを通して、前記基板に設定されてい
る前記第1電位を前記高濃度拡散層に供給することを特
徴とするCMOSイメージセンサである。
【0046】また,第2の発明は、第1電位が供給され
ている第1導電型の半導体基板表面に、逆バイアスにな
るように第2電位が供給されている第2導電型の第1ウ
ェルが形成されており、前記第1ウェル内にフォトダイ
オードと、前記フォトダイオードで発生した電荷による
電位の変化を増幅する増幅用トランジスタとを備える画
素が、ライン状あるいはアレイ状に複数個配列してある
ようなCMOSイメージセンサにおいて、前記画素内に
設けた第1導電型の第1高濃度拡散層の近傍、または接
するように第2導電型の第2高濃度拡散層を設け、前記
第1高濃度拡散層と前記第2高濃度拡散層をメタル配
線、または逆バイアスのブレークダウンにより、前記第
1ウェルに供給されている前記第2電位を前記第1高濃
度拡散層に供給することを特徴としたCMOSイメージ
センサである。
【0047】
【発明の実施の形態】以下、本発明の実施の形態につ
き、好ましい実施例により、図面を参照して説明する。
なお、簡便のため、参照符号については、従来例におけ
るものと同一の構成には、同一の参照符号を付し、その
説明を省略する。
【0048】<第1実施例>図7は、本発明のCMOS
イメージセンサの第1実施例における画素の素子構造を
示す構成図であり、図7の(a)は概略断面図を、図7
の(b)は概略上面図をそれぞれ示す。なお、図7の
(a)は、図7の(b)におけるA−A’断面を示す。
【0049】第1実施例のCMOSイメージセンサ10
0は、上述の第1従来例のCMOSイメージセンサ1に
おいて、画素10に代えて、画素30とした以外は第1
従来例のCMOSイメージセンサ1と同様に構成されて
いる。
【0050】第1実施例における画素30は、第1従来
例における画素10において、その素子構造を代えて、
基準電圧供給線配線18Hを不要とし、新たにリセット
用トランジスタ6のN+拡散層であるドレイン6D(増
幅用トランジスタ8のドレイン8Dを兼ねる)直下のP
ウェル23に、ドレイン6Dに接続し、N−基板20に
達するNウェル27を形成した以外は、第1従来例の画
素10と同一の構成及び素子構造を有し、同一の動作を
するものである。したがって、画素30の基本動作、基
本構成については、その説明を省略し、以下、その基本
構造について、説明する。
【0051】図7に示すように、N−基板(N型ウェ
ハ)20上の画素30を形成する領域(CMOSイメー
ジセンサ100用の周辺回路部ではない)に、Pウェル
23とこれを取り囲むNウェル21が形成されている。
Pウェル23には、所定の画素30、及びGNDに接続
するP+拡散層24とが形成されており、各画素30に
おいては、図示左より、それぞれN+拡散領域であるフ
ォトダイオード7のN+拡散層7N(リセット用トラン
ジスタ6のソース6Sを兼ねる)、リセット用トランジ
スタ6のドレイン6D(増幅用トランジスタ8のドレイ
ン8Dを兼ねる)、増幅用トランジスタ8のソース8S
(行選択トランジスタ9のドレイン9Dを兼ねる)、及
び行選択トランジスタ9のソース9Sが所定の形状、不
純物濃度、間隔及び、配置で形成されている。
【0052】フォトダイオード7のP型領域7PはPウ
ェル23であり、Pウェル23中に形成されているP+
拡散層24に接続されるGND配線41により、GND
より接地電位が供給される。Pウェル23上には、図示
しない絶縁層を介して、リセット用トランジスタ6のゲ
ート電極6G、増幅用トランジスタ8のゲート電極8
G、行選択トランジスタ9のゲート電極9Gが所定の形
状、間隔及び配置で形成されている。
【0053】各画素30において、リセット用トランジ
スタ6のゲート電極6Gは、リセット信号出力線配線1
6Hを通して、リセット信号出力線16に接続され、増
幅用トランジスタ8のゲート電極8Gは配線28により
フォトダイオード7のN+領域7Nに接続されている。
行選択トランジスタ9のゲート電極9Gは、行選択信号
出力線配線17Hを通じて行選択信号線17に接続され
ている。
【0054】Nウェル21中には、基準電圧供給線18
に接続するN+拡散層22が形成されている。リセット
用トランジスタ6のドレイン6D(増幅用トランジスタ
8のドレイン8Dと兼ねる)の直下に、これに接続し
て、N−基板20に達するNウェル27が、Pウェル2
3中に形成されており、リセットトランジスタ6のドレ
イン6Dには、基準電圧供給線18、N+拡散層、Nウ
ェル21、N−基板20及びNウェル27を経由して、
図示しない基準電圧源より、基準電圧Vddが供給され
る。
【0055】行選択トランジスタ9のソース9Sは、列
信号出力線配線15Hを通じて列信号出力線15に接続
している。なお、図3の(b)には、煩雑さを避けるた
め、上記に各配線15H,16H,17H、18Hなど
は表示していない。
【0056】第1従来例における画素10の素子構造に
おいては、図3に示すように、リセット用トランジスタ
6のドレイン6Dには、基準電圧供給線18に接続する
メタル配線である基準電圧供給線配線18Hが配線接続
されているが、第1実施例における画素30において
は、これを不要としている。したがって、第1実施例に
おいては、配線の占める面積を減少することができ、画
素の開口率を向上することができる。
【0057】<第2実施例>図8は本発明のCMOSイ
メージセンサの第2実施例における画素の素子構造を示
す概略断面構成図である。第2実施例のCMOSイメー
ジセンサ100aは、第1実施例のCMOSイメージセ
ンサ100において、画素30に代えて、画素30aと
したものである。
【0058】画素30aは、画素30がN−基板20上
にPウェル23、Nウェル21及びNウェル27を形成
したのに代えて、不純物濃度が高いN型基板上に、基板
20と同等の不純物濃度が低いN型エピタキシャル層3
2を形成し、その表面にウェルを含む素子を形成したも
ので、それ以外は画素30と、同様に構成したものであ
る。
【0059】N−基板20の不純物濃度は,通常5×1
15cm-3以下である。これに対し、この第2実施例で
は基板31の濃度を例えば5×1018cm-3以上の濃度
とする。その上にエピタキシャル層32を5×1015
-3の通常の濃度で積み、エピタキシャル層32の表面
に素子を作り込んだものである。基板31の不純物濃度
を高くすることにより、抵抗を減らし、N+拡散層22
とリセット用トランジスタ6のドレイン6D間での基準
電圧Vddの低下を避けることができる。これにより、
第2実施例のCMOSイメージセンサにおいては、第1
実施例と同様、配線の占める面積を減少することがで
き、画素の開口率を向上することができると共に、リセ
ット用トランジスタ6のドレイン6Dに供給される基準
電圧Vddの低下を防止できる。
【0060】<実施例3>図9は本発明のCMOSイメ
ージセンサの第3実施例における画素の素子構造を示す
概略断面構成図である。第3実施例のCMOSイメージ
センサ100bは、第1実施例のCMOSイメージセン
サ100において、画素30に代えて、画素30bとし
たものである。
【0061】画素30bは、画素30がN−基板20上
にPウェル23、Nウェル21及びNウェル27を形成
したのに代えて、N−基板20上に不純物濃度の高いN
型エピタキシャル層33、不純物濃度の低いN型エピタ
キシャル層36を形成し、N型エピタキシャル層36の
上部36aに、Pウェル23、Nウェル21及びNウェ
ル27を形成した以外は、画素30と同様に形成したも
のである。N型エピタキシャル層33は、例えば厚さ3
μm,不純物濃度1×1017cm -3程度とし、N型エピ
タキシャル層36は、例えば厚さ4μm、不純物濃度5
×1015cm-3程度とし、下部36bの厚さを1μm、
上部36aの厚さを3μmとしてある。
【0062】このような,2層エピタキシャル構造とす
ることで、N+拡散層22とリセット用トランジスタ6
のドレイン6D間でのVddの低下を避けることができ
る。これにより、第3実施例のCMOSイメージセンサ
100bにおいては、第1実施例と同様、配線の占める
面積を減少することができ、画素の開口率を向上するこ
とができると共に、リセット用トランジスタ6のドレイ
ン6Dに供給される基準電圧Vddの低下を防止でき
る。
【0063】<実施例4>図10は本発明のCMOSイ
メージセンサの第4実施例における画素の素子構造を示
す概略断面構成図である。第4実施例のCMOSイメー
ジセンサ100cは、第3実施例のCMOSイメージセ
ンサ100bにおいて、画素30bに代えて、画素30
cとした以外は、CMOSイメージセンサ100bと同
様に構成したものである。
【0064】画素30cは、画素30bにおいて、不純
物濃度の高いN型エピタキシャル層33に代えて、不純
物濃度の高いN型拡散層34とした以外は、画素30b
と同様に構成したものである。N型エピタキシャル層3
3の不純物濃度を上げる(例えば、1×1020cm-3
度)時が困難な場合に、イオン注入や熱拡散により、N
−基板20上に不純物濃度が濃い部分を作り、第3実施
例と同等の効果を上げることができる。
【0065】<第5実施例>図11は本発明のCMOS
イメージセンサの第5実施例における画素の素子構造を
示す構成図であリ、図11の(a)は概略断面図を、図
11の(b)は概略上面図をそれぞれ示す。なお、図1
1の(a)は、図11の(b)に示すA−A’断面を示
す。
【0066】第5実施例のCMOSイメージセンサ11
0は、上述の第2従来例のCMOSイメージセンサ1A
において、画素10Aに代えて、画素40とした以外は
第2従来例のCMOSイメージセンサ1Aと同様に構成
されている。
【0067】第5実施例における画素40は、第1従来
例における画素10Aにおいて、その素子構造を代え
て、基準電圧供給線配線18AH及びGND配線35H
を不要とし、新たにリセット用トランジスタ6AのN+
拡散層であるドレイン6AD(増幅用トランジスタ8A
のドレイン8ADを兼ねる)直下のPウェル23に、ド
レイン6Dに接続し、N−基板20に達するNウェル4
4を形成し、Pウェル23において行選択トランジスタ
9のソース9ASの近傍にP+拡散層42を形成し、ソ
ース9ASとP+拡散層42を接続する配線43を形成
した以外は、画素10Aと同一の構成及び素子構造を有
し、同一の動作をするものである。
【0068】したがって、画素40の基本動作、基本構
成については、その説明を省略する。また、基準電圧供
給線配線18AHに代えて、N+拡散層22とドレイン
6ADを接続する点については、第1実施例に説明した
と同様であるので、その説明も省略する。
【0069】GND配線41と行選択トランジスタ9A
のソース9ASとを接続し、ソース9ASに0Vを供給
するには、ソース9ASに隣接して高濃度のP+拡散層
42を形成し、図示しないコンタクトとアルミなどのメ
タル配線43により、高濃度N型領域であるソース9A
SとP+拡散層42を接続する。これにより、ソース9
ASを、Pウェル23、P+拡散層24及びGND外線
41を介してGNDに接続できるので(図11の(b)
参照)、GND電位に保持でき,第2従来例のように基
準電圧供給線配線18AHを設けるよりも小さい面積で
良い。
【0070】第2従来例における画素10Aの素子構造
においては、図6に示すように、リセット用トランジス
タ6Aのドレイン6ADには、基準電圧供給線18に接
続するメタル配線である基準電圧供給線配線18AHが
配線接続されており、行選択トランジスタ9Aのソース
9ASには、GNDに接続するメタル配線であるGND
配線35Hが配線接続されているが、第5実施例におけ
る画素40においては、これらを不要としている。した
がって、第5実施例においては、配線の占める面積を減
少することができ、画素の開口率を向上することができ
る。
【0071】<実施例6>図12は本発明のCMOSイ
メージセンサの第6実施例における画素の素子構造を示
す構成図であり、図12の(a)は概略断面図を、図1
2の(b)は概略上面図をそれぞれ示す。なお、図12
の(a)は、図12の(b)におけるA−A’断面を示
す。
【0072】第6実施例のCMOSイメージセンサ11
0aは、第5実施例のCMOSイメージセンサ110に
おいて、画素40に代えて、画素40aとした以外は、
CMOSイメージセンサ100bと同様に構成したもの
である。画素40aは、画素40において、配線43を
除去した以外は、画素40と同様に構成したものであ
る。
【0073】メタル配線43はないが、高濃度のP+拡
散層42と高濃度N+拡散層である行選択トランジスタ
9Aのソース9ASとは接しているので、このPN接合
の逆バイアス耐圧はほぼ0Vとなる。
【0074】図13は本発明によるCMOSイメージセ
ンサの画素におけるP+拡散層/N+拡散層の電流−電
圧特性を示すグラフ図である。図13に示すように、高
濃度のP+拡散層と高濃度のN+拡散層を接合すると逆
バイアス耐圧が略0Vとなる。
【0075】第6実施例のCMOSイメージセンサにお
いては、行選択トランジスタ9Aががオンになると、逆
バイアス耐圧の低い、P型N型高濃度接合部を通して、
Pウェル23に電流が流れ、増幅用トランジスタ8Aの
ゲート電極8AGの電位は所定時間内に50mV以下に
なり,配線43がなくとも良好に動作する。第6実施例
においては、第5実施例における配線43を取り除いた
の、一層画素における配線の占める面積を減少すること
ができ、画素の開口率を向上することができる。なお、
実施例5,6を組合わせて、P+拡散層42とN+拡散
層9ASを接するように配置し、かつメタル配線でつな
げば、より確実に両者を同電位にできる。以上本発明に
ついて、NMOSトランジスタを例に説明したが、PM
OSトランジスタにたいしても同様に適用できるもので
ある。
【0076】
【発明の効果】以上説明したように、本発明のCMOS
イメージセンサは、請求項1記載によれば、画素内に設
けた第1導電型の高濃度拡散層に接し、かつ基板に達す
るように第1導電型の第2ウェルが形成されており、第
2ウェルを通して、前記基板に設定されている第1電位
を前記高濃度拡散層に供給することとしたことにより、
画素上に配線される配線数を減少させることを可能に
し、開口率を高めたCMOSイメージセンサを提供する
ことができるという効果がある。
【0077】また、本発明のCMOSイメージセンサ
は、請求項2記載によれば、画素内に設けた第1導電型
の第1高濃度拡散層の近傍、または接するように第2導
電型の第2高濃度拡散層を設け、前記第1高濃度拡散層
と前記第2高濃度拡散層をメタル配線、または逆バイア
スのブレークダウンにより、第1ウェルに供給されてい
る第2電位を前記第1高濃度拡散層に供給することとし
たことにより、画素上に配線される配線数を減少させる
ことを可能にし、開口率を高めたCMOSイメージセン
サを提供することができるという効果がある。
【図面の簡単な説明】
【図1】第1従来例のCMOSイメージセンサの基本構
成を示すブロック図である。
【図2】第1従来例のCMOSイメージセンサにおける
画素の基本構成を示すブロック図である。
【図3】第1従来例のCMOSイメージセンサにおける
画素の素子構造を示す構成図であり、図3の(a)は概
略断面図を、図3の(b)は概略上面図をそれぞれ示
す。
【図4】第2従来例のCMOSイメージセンサの基本構
成を示すブロック図である。
【図5】第2従来例のCMOSイメージセンサにおける
画素の基本構成を示すブロック図である。
【図6】第2従来例のCMOSイメージセンサにおける
画素の素子構造を示す構成図であり、図6の(a)は概
略断面図を、図6の(b)は概略上面図をそれぞれ示
す。
【図7】本発明のCMOSイメージセンサの第1実施例
における画素の素子構造を示す構成図であり、図7の
(a)は概略断面図を、図7の(b)は概略上面図をそ
れぞれ示す。
【図8】本発明のCMOSイメージセンサの第2実施例
における画素の素子構造を示す概略断面構成図である。
【図9】本発明のCMOSイメージセンサの第3実施例
における画素の素子構造を示す概略断面構成図である。
【図10】本発明のCMOSイメージセンサの第4実施
例における画素の素子構造を示す概略断面構成図であ
る。
【図11】本発明のCMOSイメージセンサの第5実施
例における画素の素子構造を示す構成図であリ、図11
の(a)は概略断面図を、図11の(b)は概略上面図
をそれぞれ示す。
【図12】本発明のCMOSイメージセンサの第6実施
例における画素の素子構造を示す構成図であり、図12
の(a)は概略断面図を、図12の(b)は概略上面図
をそれぞれ示す。
【図13】本発明によるCMOSイメージセンサの画素
におけるP+拡散層/N+拡散層の電流−電圧特性を示
すグラフ図である。
【符号の説明】
1,1A…CMOSイメージセンサ、2…負荷トランジ
スタ、3…基準電圧供給線、4…負荷トランジスタ駆動
線、5,5A…垂直シフトレジスタ、6,6A…リセッ
ト用トランジスタ、6D,6AD…N+拡散層(ドレイ
ン)、6G,6AG…ゲート電極、6S,6AS…N+
拡散層(ソース)、7,7A…フォトダイオード、7
N,7A…N+拡散層,8,8A…増幅用トランジス
タ、8D、8AD+拡散層(ドレイン)、8G,8AG
…ゲート電極、8S,8AS…N+拡散層(ソース)、
9,9A…行選択トランジスタ、9D、9AD+拡散層
(ドレイン)、9G,9AG…ゲート電極、9S,9A
S…N+拡散層(ソース)、10,10A…画素、11
…ノイズキャンセラ、12…信号出力線、13…水平シ
フトレジスタ、14…信号読み出し用トランジスタ、1
5,15A…列信号出力線、16,16A…リセット信
号出力線、16H,16AH…リセット信号出力線配
線、17,17A…行選択信号出力線、17H,17A
H…行選択信号出力線配線、18…基準電圧(Vdd)
供給線、18H…基準電圧(Vdd)供給線配線、19
…転送信号出力線、20…N−基板(N型ウェハ)、2
1…Nウェル、22…N+拡散層、23…Pウェル、2
4…P+拡散層、25…転送トランジスタ、26…GN
D線、27…Nウェル、28…配線、29…配線、3
0,30a、30b,30c…画素、31…(不純物濃
度の高い)N型ウェハ、32…N型エピタキシャル層、
32a…上部(N型エピタキシャル層)、32b…下部
(N型エピタキシャル層)、33…(不純物濃度の高
い)N型エピタキシャル層、34…(不純物濃度の高
い)N型拡散層、35…GND線、35H…GND配
線、36…N型エピタキシャル層、36a…上部(N型
エピタキシャル層)、36b…下部(N型エピタキシャ
ル層)、40,40a…画素、41…GND配線、42
…P+拡散層、43…配線、44…Nウェル、100,
100a,100b,100c…CMOSイメージセン
サ、110,110a…CMOSイメージセンサ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】第1電位が供給されている第1導電型の半
    導体基板表面に、逆バイアスになるように第2電位が供
    給されている第2導電型の第1ウェルが形成されてお
    り、前記第1ウェル内にフォトダイオードと、前記フォ
    トダイオードで発生した電荷による電位の変化を増幅す
    る増幅用トランジスタとを備える画素が、ライン状ある
    いはアレイ状に複数個配列してあるようなCMOSイメ
    ージセンサにおいて、 前記画素内に設けた第1導電型の高濃度拡散層に接し、
    かつ前記基板に達するように第1導電型の第2ウェルが
    形成されており、前記第2ウェルを通して、前記基板に
    設定されている前記第1電位を前記高濃度拡散層に供給
    することを特徴とするCMOSイメージセンサ。
  2. 【請求項2】第1電位が供給されている第1導電型の半
    導体基板表面に、逆バイアスになるように第2電位が供
    給されている第2導電型の第1ウェルが形成されてお
    り、前記第1ウェル内にフォトダイオードと、前記フォ
    トダイオードで発生した電荷による電位の変化を増幅す
    る増幅用トランジスタとを備える画素が、ライン状ある
    いはアレイ状に複数個配列してあるようなCMOSイメ
    ージセンサにおいて、 前記画素内に設けた第1導電型の第1高濃度拡散層の近
    傍、または接するように第2導電型の第2高濃度拡散層
    を設け、前記第1高濃度拡散層と前記第2高濃度拡散層
    をメタル配線、または逆バイアスのブレークダウンによ
    り、前記第1ウェルに供給されている前記第2電位を前
    記第1高濃度拡散層に供給することを特徴としたCMO
    Sイメージセンサ。
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