KR20040064237A - 이중 게이트 ｐｍｏｓ를 구비한 ｃｍｏｓ 화소 - Google Patents

이중 게이트 ｐｍｏｓ를 구비한 ｃｍｏｓ 화소 Download PDF

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KR20040064237A
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Abstract

이중 게이트 PMOS를 구비한 CMOS 화소는 N-웰내에 두 개의 P+영역들을 형성함으로써 형성된다. 두 개의 P+영역들은 PMOS 트랜지스터의 소스 및 드레인을 형성한다. N-웰내에 형성된 PMOS 트랜지스터들은 PMOS 트랜지스터들의 소스 및 드레인 전위들이 그들이 N-웰에 대하여 역바이어스된 상태가 되도록 N-웰 전위 보다 낮은 전위로 설정되는 한, 광-생성 캐리어들의 수집에 영향을 미치지 않는다. 소스 및 드레인 영역들을 형성하기 위해 사용된 P+영역들 중 하나는 광-생성 캐리어들을 축적하는 다음 사이클을 위한 준비시 판독된 이후 화소를 리셋하기 위해 사용될 수 있다. N-웰은 N-웰(12)의 전위가 PMOS 트랜지스터의 채널의 도전성에 영향을 미치기 때문에, 이중 게이트 PMOS 트랜지스터를 위한 제2 게이트를 형성한다. 두 개의 NMOS 트랜지스터들의 추가는 NMOS 중 하나의 게이트에 독출 신호가 저장될 수 있게 하여 스냅샷 이미저(snapshot imager)를 가능하게 한다. 회로는 N-웰내의 공통 드레인을 공유하는 두 개의 PMOS 트랜지스터들을 형성하는 것으로 확장될 수 있다.

Description

이중 게이트 ＰＭＯＳ를 구비한 ＣＭＯＳ 화소{CMOS Pixel with dual gate PMOS}
본 발명은 P-에피텍셜 실리콘층내에 형성된 N-웰을 포함하며, 이 N-웰내에 이중 게이트 PMOS 트랜지스터들이 형성되어 있는 CMOS 화소에 관한 것이다.
Keyser에게 허여된 US 특허 제 6,147,362 호는 액티브 매트릭스 전자 디스플레이를 위한 고성능 화소를 기술한다. 이 화소는 콤팩트 메사-격리형(mesa-isolated) PMOS 억세스 트랜지스터를 신규한 면적 효율적 고전압 장치와 조합한다.
Guidash에게 허여된 US 특허 제 6,127,697 호는 서브미크론 CMOS 프로세스를 암시하는 PMOS 및 NMOS 임플란트를 포함하는 표면을 구비한 제1 도전형의 기판, 이 표면상의 제1 도전형에 반대되는 제2 도전형의 임플란트로부터 제1 깊이에 형성된 검광기 및 검광기에 인접한 표면상의 게이트를 포함하는 액티브 화소 센서를 기술한다. 이 검광기는 서브미크론 CMOS 프로세스에 사용되는 임플란트 보다 깊게, 그리고, 보다 가볍게 도핑된 제2 도전형의 임플란트로 형성된다.
Merrill 등에게 허여된 US 특허 제 5,923,369 호는 차등 증폭기가 각 셀의출력을 증폭시키는 액티브 화소 센서 셀 어레이를 기술한다. 차등 증폭기의 출력은 그 입력 중 하나로 재공급된다. 차등 증폭기의 사용은 어레이 판독에 의해 생성된 이미지 데이터내의 고정 패턴 노이즈를 감소시킨다.
Merrill 등에게 허여된 US 특허 5,917,547 호는 2단 증폭기가 각 셀의 출력을 증폭시키는 액티브 화소 센서를 기술한다. 2단 증폭기 디자인은 어레이 판독에 의해 생성된 이미지 데이터내의 고정 패턴 노이즈를 감소시킨다.
액티브 화소 센서(APS)들은 그들이 표준 CMOS(상보성 금속 산화물 반도체) 처리를 사용하여 제조될 수 있기 때문에, 그리고, CCD(전하 결합 디바이스) 이미저들 보다 낮은 전력 소모를 가지기 때문에, 디지털 이미징 시스템에 특히 유가치하다. CMOS 처리 파라미터들이 축소될 때, 최소 크기 트랜지스터들의 아날로그 성능은 열화된다. 그 아래에서 광-생성 캐리어들이 생성될 수 있는 영역에 충격을 주지 않고, 아날로그 성능을 향상시키기에 충분히 큰 크기로 제조될 수 있은 화소를 형성하는 반도체 웰내의 트랜지스터들을 갖게 되는 것이 바람직하다. 이는 화소를 형성하기 위한 드레인들로서 작용하는 VDD바이어스를 가지는 N+영역들을 사용하는 문제점이다.
본 발명의 원론적 목적은 N-웰내에 형성된 이중 게이트 PMOS(P 채널 금속 산화물 반도체) 트랜지스터를 가지는 N-웰내에 형성된 CMOS 화소 회로를 제공하는것이며, 여기서, PMOS 트랜지스터를 형성하기 위해 사용되는 소정의 P+영역들이 화소를 리셋하기 위해 사용될 수 있다.
본 발명의 다른 원론적 목적은 화소를 판독하기 위해 사용되는 두 개의 NMOS(N 채널 금속 산화물 반도체) 트랜지스터들을 구비한 N-웰내에 형성된 이중 게이트 PMOS 트랜지스터를 구비한 N-웰내에 형성된 CMOS를 제공하는 것이다.
본 발명의 다른 목적은 화소를 판독하기 위해 사용된 네 개의 NMOS 트랜지스터들을 구비하는 N-웰내에 형성된 두 개의 이중 게이트 PMOS 트랜지스터들을 구비한 N-웰 내에 형성된 CMOS 화소 회로를 제공하는 것이다.
이들 목적들은 P-에피텍셜 실리콘층내에 N-웰을 형성함으로써 달성된다. P+영역들은 그후 PMOS(P 채널 금속 산화물 반도체) 트랜지스터의 소스 및 드레인을 형성하도록 N-웰내에 형성된다. N-웰내에 형성된 PMOS 트랜지스터들은 PMOS 트랜지스터들의 소스 및 드레인 전위들이 N-웰에 대하여 그들이 역바이어스 되도록 N-웰 전위 보다 낮은 전위로 설정되는 한, 신호 생성 캐리어들의 수집에 영향을 주지 않는다. 일반적으로, 신호 생성 캐리어들은 광-생성 캐리어들이지만, 이는 필수적인 것은 아니다. 소스 및 드레인 영역들을 형성하기 위해 사용되는 소정의 P+영역들은 광-생성 캐리어들의 축적의 다음 사이클을 위한 준비시 판독 이후 화소 리셋을 위해 사용될 수 있다. N-웰은 N-웰(12)의 전위가 PMOS 트랜지스터의 채널의 도전성에 영향을 주기 때문에, 이중 게이트 PMOS 트랜지스터를 위한 제2 게이트를 형성한다.
PMOS 트랜지스터의 드레인은 접지 전위에 접속될 수 있으며, 그에 의해, 각 화소를 동작시키기 위해 하나 작은 도전선을 필요로 하게될 수 있다.
도 1은 P-에피텍셜 실리콘층에 형성된 다수의 N-웰들의 상면도.
도 2a는 PMOS 트랜지스터가 내부에 형성되어 있는 N-웰 화소의 단면도 및 화소를 판독하기 위해 사용되는 NMOS 트랜지스터의 개략도.
도 2b는 도 2a의 회로의 개략도.
도 3a는 PMOS 트랜지스터 및 N+영역이 내부에 형성되어 있는 N-웰 화소의 단면도 및 화소 판독을 위해 사용되는 두 개의 NMOS 트랜지스터 회로의 개략도.
도 3b는 도 3a의 회로의 개략도.
도 4a는 두 개의 PMOS 트랜지스터가 내부에 형성되어 있는 N-웰 화소의 단면도 및 화소 판독을 위해 사용되는 네 개의 NMOS 트랜지스터의 개략도.
도 4b는 도 4a의 회로의 개략도.
*도면의 주요 부분에 대한 부호의 설명*
10 : P-형 실리콘 기판 12 : N-웰
14 : 제1 P-형 실리콘 기판 16 : 제2 P-형 실리콘 기판
18 : 게이트 산화물 19 : PMOS 트랜지스터
22 : NMOS 트랜지스터 24 : 출력 노드
30 : 리셋 노드 48 : 제2 게이트 산화물
이제, 본 발명의 양호한 실시예의 설명을 위한 도면 중 도 1 내지 도4b를 참조한다. 도 1은 P-형 실리콘 기판(10)내에 N-형 실리콘으로 형성된 다수의 N-웰(12)의 상면도를 도시한다. 일반적으로, P-형 실리콘 기판(10)은 P-형 에피텍셜 실리콘층이지만, 이는 필수적인 것은 아니다. 도 1은 예로서, 네 개의 N-웰들(12)을 도시하지만, 어레이내에 배열되는 실제 수는 보다 크거나 보다 작을 수 있으며, 보다 작은 것이 일반적이다. 각 N-웰(12)은 주변 P-실리콘 재료를 가지는 PN 접합 다이오드를 형성한다. N-웰들(12)은 N-웰들(12)의 전위가 P-실리콘 재료(10) 보다 높도록 바이어스되고, PN 접합부는 역으로 바이어스된다. 이 역바이어스 PN 접합부는 독출 주기 동안 판독 대상 외부 신호에 의해 생성된 캐리어들을 축적할 수 있는 화소를 형성한다. 일반적으로, 외부 신호는 광 방사선이며, 캐리어들은 광-생성 캐리어들이지만, 이는 필수적인 것은 아니다.
도 2a는 N-웰(12) 중 하나와 주변 P-실리콘 재료(10)의 단면도를 도시한다. 도 2a에 도시된 바와 같이, 제1 P+형 실리콘 영역(14) 및 제2 P+형 실리콘 영역(16)이 N-웰(12)내에 형성된다. 제1 P+형 실리콘 영역(14)은 소스를 형성하고, 제2 P+형 실리콘 영역(14)은 PMOS(P 채널 금속 산화물 반도체) 트랜지스터(19)의 드레인을 형성한다. 게이트 산화물(18)은 PMOS 트랜지스터(19)의 채널(28) 위에 형성된다. 게이트 전극(20)는 게이트 산화물(18) 상에 형성도니다. N-웰(12)은 화소가 리셋될 때, 회로내의 최고 전위로 바이어스된다. 이는 N-웰(12) 영역이 N-웰(12) 및 P-기판 접합부의 확산 길이내의 모든 광-생성 전자를 수집할 수 있게 한다. 본 예에서, 회로내의 최고 전위는 VDD전위이며, 약 4.5와 5.5V 사이, 일반적으로는 5.0V이다. 도 2에 도시된 바와 같이, P-기판은 접지 전위로 유지되는 P-기판내로의 P+접점(21)에 의해 접지 전위로 유지된다. 제1 P+영역(14) 또는 제2 P+영역(16) 중 어느 하나는 화소가 리셋되는 동안 선택된 P+영역의 전위를 VDD로 상승시킴으로써 화소를 리셋하고, 그후, 화소가 광-생성 전자를 축적하는 동안 선택된 P+영역을 접지 전위로 복귀시키기 위해 사용될 수 있다.
도 2a 및 도 2b는 화소당 하나의 NMOS(N 채널 금속 산화물 반도체) 트랜지스터(22)를 사용하는 화소 판독 및 리셋용 회로를 도시한다. 도 2a 및 도 2b의 유사 회로 소자는 유사 참조 번호를 사용하여 표시한다. 도 2a에 도시된 바와 같이, NMOS 트랜지스터(22)의 드레인은 출력 노드(24)에 접속되고, NMOS 트랜지스터(22)의 소스는 PMOS 트랜지스터(19)의 소스(14)에 접속된다. PMOS 트랜지스터(19)의 드레인(16)은 리셋 노드(30)에 접속된다. NMOS 트랜지스터(22)의 게이트는 선택 노드(26)에 접속된다. 화소 리셋 동안, NMOS 트랜지스터(22)는 오프(off) 상태로 되고, 리셋 노드(30)는 화소를 리셋시키기 위해 접지 전위로부터 VDD의 전위로 상승된다. 이는 화소의 전위를 VDD-VPB로 설정하고, 여기서, VPB는 PMOS 트랜지스터의 드레인(16)과 N-웰 사이의 접합부를 가로지른 전위 강하이다. NMOS 트랜지스터는 선택 노드(26)에 인가된 전위에 의해 온(on) 및 오프 상태로 된다. 화소의 리셋이 완료된 이후에, 리셋 노드(30)는 접지 전위로 복귀되고, NMOS 트랜지스터(22)는 화소가 광-생성 캐리어들을 축적하는 동안 오프 상태로 남아 있는다. PMOS 트랜지스터(19)의 소스(14)가 부유되어(floating) 있고, PMOS 트랜지스터(19)의 드레인(16)이 접지 전위로 존재하기 때문에, 전하 축적 주기 동안, N-웰(12)내의 PMOS는 화소에 의한 광-생성 캐리어들의 수집에 충격을 주지 않는다. 축적 주기가 완료된 이후, NMOS 트랜지스터는 온 상태로 되고, 화소에 의해 축적된 전하는 출력 노드(24)에서의 신호를 검출함으로써 판독될 수 있다.
대안적으로, PMOS 트랜지스터(19)의 드레인(16)은 리셋 노드(30)를 접지 전위로 유지함으로써, 영구적으로 접지 전위에 접속될 수 있다. 이는 별도의 리셋선이 화소에 버스될 필요성을 소거하는 장점을 갖는다. 이 구성에서, 리셋 동안 NMOS 트랜지스터(22)는 온 상태로 되고, 출력 노드(24)는 VDD로 설정된다. 이는 PMOS 트랜지스터(19)의 소스(14)를 매우 근접한 VDD전위로 가져가고, 그에 의해, 화소를 리셋한다. 화소가 리셋된 이후, 화소가 광-생성 캐리어들을 축적하는 동안 NMOS 트랜지스터는 오프 상태로 된다. 이전과 같이, PMOS 트랜지스터(19)의 소스(14)가 부유되어 있고, PMOS 트랜지스터(19)의 드레인(16)이 전하 축적 주기 동안 접지 전위에 있기 때문에, N-웰(12)내의 PMOS는 화소에 의한 광-생성 캐리어 수집에 충격을 주지 않는다. 축적 주기가 완료된 이후, 화소에 의해 축적된 전하가 판독된다. 화소를 판독하는 한가지 방법은 NMOS 트랜지스터를 온 상태로 하고 출력 노드(24)에서 화소에 의해 축적된 전하를 검출하는 것이다.
N-웰(12)과 부유하는 PMOS 소스(16)의 전위는 전하 축적 주기 동안 화소에 의해 축적된 신호-생성 캐리어들의 양에 기초하여 변화한다. 축적된 전하의 독출을 위해서, 바디 효과(body effect)가 사용되어 PMOS 트랜지스터(19)를 소스 팔로우어(follower)로서 사용하여 이중 게이트 PMOS 트랜지스터(19)를 형성할 수 있다. 이는 소스가 출력 노드(24)에 접속되고, 게이트가 선택 노드(26)에 접속되어 있는 NMOS 트랜지스터(22)를 도시하는 도 2b에 개략적으로 도시되어 있다. 리셋 노드(30)는 화소를 리셋하기 위해 사용되거나 접지에 접속된다. N-웰(12)은 N-웰(12)의 전위가 PMOS 트랜지스터(19)(도 2a 참조)의 채널(28)의 도전성에 영향을 주기 때문에, 이중 게이트 PMOS 트랜지스터(19)를 위한 제2 게이트를 형성한다. PMOS 트랜지스터(19)의 게이트(20)는 이 경우에 이득 제어로서 사용될 수 있다.
본 발명의 매립(embedded) 게이트 PMOS 트랜지스터(19)를 가지는 화소와 함께 사용될 수 있는 몇몇 독출 회로가 존재한다. 도 3a 및 도 3b는 이들 회로 중 하나의 예를 도시한다. 도 3a 및 도 3b에서 유사 회로 소자는 유사 참조 부호를 사용하여 표시한다. 도 3a에 도시된 바와 같이, 본 실시예에서는 이전 실시예에서처럼 제1 P+영역(14)이 소스를 형성하고, 제2 P+영역(16)이 N-웰(12)에 형성된 PMOS 트랜지스터(19)의 드레인을 형성한다. N-웰은 P-기판(10)내에 형성된다. 게이트 산화물(18)이 PMOS 트랜지스터(19)의 채널(28)위에 형성되고, 게이트 전극(20)이 게이트 산화물(28)상에 형성된다. PMOS 트랜지스터(19)의 드레인(16)은 리셋 노드(30)에 접속되고, P-기판(10)은 P-영역(10)내의 P+접점(21)에 의해 접지 전위로 유지된다. 이전 실시예에서와 같이, 제1 NMOS 트랜지스터(22)는 PMOS 트랜지스터(19)의 소스(14)에 접속되고, 제1 NMOS 트랜지스터(22)의 드레인은 출력 노드(24)에 접속된다. 도 3a에 도시된 바와 같이, N+영역(34)은 N-웰(12)내에 형성되고, 제2 NMOS 트랜지스터(32)의 소스에 접속된다. 제2 NMOS 트랜지스터(32)의 드레인은 제1 NMOS 트랜지스터의 게이트에 접속된다. 제2 NMOS 트랜지스터(32)의 게이트는 제1 NMOS 트랜지스터의 소스에 접속된다. 도 3b의 다이오드(31)는 도 3a의 N+영역(34) 및 N-웰 접합부(12)를 나타낸다. 다이오드(31)의 캐소드에서의 전위는 N-웰의 전위이고, 화소가 전하 축적 사이클을 완료한 이후 판독되는 신호이다.
리셋 동작 동안, PMOS 트랜지스터(19)의 게이트(20)는 접지 전위에서 유지되고, 리셋 노드(30)는 VDD전위에서 유지된다. 본 실시예에서, VDD는 회로내의 최고 전위이고, 약 4.5와 5.5V 사이, 일반적으로는 5.0V이다. 이는 PMOS 트랜지스터(19)를 온 상태로 하고, N-영역(12)을 VDD에 근사한 전위(VDD- 작은 빌트인(built in) 전위)로 설정하며, 제2 NMOS 트랜지스터(32)를 온 상태로 한다. 이 빌트 인 전위는 P+소스와 N-웰 접합부를 가로지른 전위 강하이다. 또한, 이는 제1 NMOS 트랜지스터(22)의 게이트에서의 전위가 제1 NMOS 트랜지스터(22)의 소스에서의 전위 보다 작기 때문에, 제1 NMOS 트랜지스터(22)를 오프 상태로 한다. 리셋 노드는 그후 접지 전위로 복귀되어 PMOS 트랜지스터(19)를 오프 상태로 한다. 제2 NMOS 트랜지스터(32)는 온 상태로 잔류하며, 그 이유는 순방향 바이어스가 임계 전압 보다 크게 남아있기 때문이다. 제1 NMOS 트랜지스터(22)의 게이트에서의 전위가 제1 NMOS 트랜지스터(22)의 소스에서의 전위 보다 작게 남아있기 때문에, 제1 NMOS 트랜지스터(22)는 오프 상태로 남아있는다. 제1 NMOS 트랜지스터(22)가 리셋 동작 동안 오프 상태이기 때문에, 출력 노드(24)의 전위는 문제시되지 않는다.
화소가 리셋된 이후, 광-생성 캐리어들은 PMOS 트랜지스터(19)의 N-웰(12) 및 부유하는 소스(14)의 전위를 감소시킬 것이다. 화소가 판독될 때, PMOS 트랜지스터(19)의 게이트(20)의 전위는 VDD로부터 접지 전위로 경사화(ramped)된다. 이 게이트(20)의 전위가 PMOS 트랜지스터(19)의 소스(14)에서의 전위에서 제2 NMOS 트랜지스터(32)의 임계 전압을 차감한 것 보다 낮아졌을 때, PMOS 트랜지스터(19)는 온 상태로 된다. 이는 PMOS 트랜지스터(19)의 소스(14)의 전위를 접지 전위로 하강시키고, 다이오드(31)를 역바이어스 시킨다(도 3b 참조). 이는 제2 NMOS 트랜지스터(32)가 오프 상태로 되게 하며, 신호 레벨(N-웰(12)의 전위)은 제1 NMOS 트랜지스터(22)의 게이트에 저장된다. 독출 사이클 동안, PMOS 트랜지스터(19)의 게이트(20)는 이득 조절 제어로서 사용될 수 있다.
PMOS 트랜지스터(19)의 게이트(20)의 전위의 경사화는 화소 신호 레벨(N-웰의 전위)을 검출하기 위해 사용될 수 있으며, 또한, 기본 A/D 변환기를 위한 타이머와 결부하여 사용될 수도 있다. 타이머는 PMOS 트랜지스터(19)의 게이트(20)에서의 전위가 VDD로부터 접지 전위를 향해 경사화되기 시작하는 시점에 시작된다. PMOS 트랜지스터가 온 상태로 되는 시간은 화소에 의해 검출된 신호의 디지털 표현이다. 이 시간은 추후 사용을 위해 저장될 수 있다. 포괄적 타이머가 각 행의 저부에 존재하는 상태의, 열들 및 행들의 어레이로 화소들이 배열되는 경우, 저장된, 선택된 열의 각 화소내의 PMOS 트랜지스터가 온 상태로 되는 시간들은 신호의 디지털 표현을 제공하며, 기본 A/D 변환기를 형성한다.
N-웰(12)의 전위가 제1 NMOS 트랜지스터(22)의 게이트에 저장되기 때문에, 화소 저장부를 가지는 스냅샷 이미저가 실현될 수 있다. 제1 NMOS 트랜지스터(22)의 게이트가 비파괴적 형태로 N-웰(12)의 전위를 저장하기 때문에, 화소들의 열들 및 행들의 어레이는 동일한 시간 기간 동안 통합하여, 어레이내의 각 화소의 제1 NMOS 트랜지스터(22)의 게이트에서의 개별 화소 신호들을 저장할 수 있다. 어레이내의 각 화소의 제1 NMOS 트랜지스터(22) 각각의 소스에 부착된 순차 열 어드레싱 회로에 접속된 게이트를 구비한 독출 트랜지스터 같은 수단을 사용하여, 래스터 스캔을 사용하여 단일 출력을 통해 각 열을 선택적으로 독출할 수 있다.
이 기본 회로 블록은 반복될 수 있으며, 화소 상관 이중 샘플링(CDS)시를 위해 사용될 수 있다. 이 실시예는 도 4a 및 도 4b에 도시되어 있다. 도 4a 및 도 4b에서 유사 회로 소자들은 유사 참조 번호들을 사용하여 나타낸다. 도 4a 및 4B는 단일 N-웰내의 두 개의 이중 게이트 PMOS 트랜지스터들을 도시한다. 도 4a에 도시된 바와 같이, 제1 P+형 실리콘 영역(40), 제2 P+형 실리콘 영역(42) 및 제 3 P+형 실리콘 영역(44)이 N-웰(12)내에 형성된다. 제1 P+형 실리콘 영역(40)은 제1 PMOS 트랜지스터(56)의 소스를 형성하고, 제 3 P+형 실리콘 영역(44)은 제2 PMOS 트랜지스터(60)의 소스를 형성한다. 제2 P+영역(42)은 제1 PMOS 트랜지스터(56) 및 제2PMOS 트랜지스터(60) 양자 모두의 드레인을 형성한다. 제1 게이트 산화물(46) 및 제1 게이트 전극(52)은 제1 PMOS 트랜지스터(56)의 채널 위에 형성된다. 제2 게이트 산화물(48) 및 제2 게이트 전극(50)은 제2 PMOS 트랜지스터(60)의 채널 위에 형성된다. 이전 실시예들에서와 같이, N-웰(12)은 화소가 리셋될 때 회로내의 최고 전위로 바이어스된다. 이는 N-웰(12) 영역이 N-웰(12) 및 P-기판 접합부의 확산 길이이내에 모든 광-생성 전자들을 수집할 수 있게 한다. 본 예에서, 회로내의 최고 전위는 VDD전위이다. 본 예에서, VDD는 4.5와 5.5V 사이이며, 일반적으로는 5.0V이다. 도 4a에 도시된 바와 같이, 기판은 접지 전위로 유지되는 P-기판으로의 P+접점(21)에 의해 접지 전위로 유지된다. 화소는 화소가 리셋되는 동안 제2 P+영역(42, 58)에 접속된 리셋 노드(58)의 전위를 VDD로 상승시키고, 그후, 화소가 신호-생성 전자들을 축적하는 동안 리셋 노드(58)를 접지 전위로 복귀시킴으로써 리셋된다.
제1(56) 및 제2(60) PMOS 트랜지스터들의 공통 드레인을 형성하는 제2 P+영역(42)은 리셋 노드(58)에 접속되며, P-기판(10)은 P-영역(10)의 P+접점(21)에 의해 접지 전위로 유지된다. 제1 NMOS 트랜지스터(70)의 소스는 제1 PMOS 트랜지스터(56)의 소스(40)에 접속되며, 제1 NMOS 트랜지스터(70)의 드레인은 제1 출력 노드(78)에 접속된다. 도 4a에 도시된 바와 같이, 제1 N+영역(82)은 N-웰(12)내에 형성되고, 제2 NMOS 트랜지스터(72)의 소스에 접속된다. 제2 NMOS 트랜지스터(72)의 드레인은 제1 NMOS 트랜지스터(70)의 게이트에 접속된다. 제2 NMOS 트랜지스터(72)의 게이트는 제1 NMOS 트랜지스터(70)의 소스에 접속된다. 제 3 NMOS 트랜지스터(74)의 소스는 제2 PMOS 트랜지스터(60)의 소스(44)에 접속되며, 제 3 NMOS 트랜지스터(74)의 드레인은 제2 출력 노드(80)에 접속된다. 도 4a에 도시된 바와 같이, 제2 N+영역(84)은 N-웰(12)내에 형성되고, 제 4 NMOS 트랜지스터(76)의 소스에 접속된다. 제 4 NMOS 트랜지스터(76)의 드레인은 제 3 NMOS 트랜지스터(74)의 게이트에 접속된다. 제 4 NMOS 트랜지스터(76)의 게이트는 제 3 NMOS 트랜지스터(74)의 소스에 접속된다.
도 4b는 도 4a 및 도 4b의 회로의 동작의 보다 쉬운 이해를 위한 도 4a에 도시된 회로의 개략도이다. 도 4b의 제1 다이오드(83)는 도 4a의 제1 N+영역(28)과 N-웰(12) 접합부를 나타낸다. 도 4b의 제2 다이오드(85)는 도 4a의 제2 N+영역(84)과 N-웰(12) 접합부를 나타낸다. 제1 다이오드(83) 및 제2 다이오드(83)의 캐소드들에서의 전위는 N-웰의 전위이며, 화소가 전하 축적 사이클을 완료한 이후 판독되는 신호이다.
리셋 동작 동안, 제1 PMOS 트랜지스터(56)의 제1 게이트(52) 및 제2 PMOS 트랜지스터(60)의 제2 게이트(50)의 전위들은 접지 전위로 설정되며, 리셋 노드(58)는 접지 전위로부터 VDD로 상승된다. 리셋이 완료된 이후, 제2 게이트(50)에서의 전위는 VDD로 상승되고, 리셋 노드(58)의 전위는 VDD로 남아 있으며, 제1 게이트(52)의 전위는 접지로 남아있는다. 이는 제 3 NMOS 트랜지스터(74)에서 N-웰(12)과 P-기판(10) 사이의 PN 접합부상에 기준 전압을 저장한다. 그후, 리셋 노드(58)의 전위는 접지 전위로 복귀되고, 제2 게이트(50)에서의 전위는 VDD로 유지되며, 전하 통합 사이클이 시작한다. 전하 통합 사이클 동안 N-웰과 P-기판 사이의 PN 접합부를 가로지른 전압은 감소하고, 제1 게이트(52)의 전위는 전하가 축적됨에 따라 증가한다. 전하 통합 사이클의 종점에서, 제2 게이트(50)의 전위는 접지 전위로 복귀되고, 리셋 노드(58)는 접지 전위로 남아있으며, 그로부터 신호 생성 전하가 결정되게 되는 N-웰(12)과 P-기판(10) 사이의 PN 접합부를 가로지른 전압이 제1 NMOS 트랜지스터(70)의 게이트에 저장된다.
본 발명에서, P-기판에 형성된 N-웰은 신호 생성 캐리어들을 축적하기 위한 접합부를 형성하기 위해 사용된다. 본 기술 분야의 숙련자들은 N-기판내의 P-웰을 사용하여 본 발명이 동등한 수준으로 양호하게 동작할 수 있다는 것을 쉽게 이해할 것이다. 이 경우에, P+영역들은 N+영역들로 대체되고, N+영역들은 P+영역들로 대체되며, P-영역들은 N-영역들로 대체되고, N-영역들은 P-영역들로 대체되며, P 영역들은 N 영역들로 대체되고, N 영역들은 P 영역들로 대체되고, PMOS 트랜지스터들은 NMOS 트랜지스터들로 대체되고, NMOS 트랜지스터들은 PMOS 트랜지스터들로 대체되며, 회로내의 최고 전압은 회로내의 최저 전압으로 대체된다.
본 발명을 그 양호한 실시예들을 참조로 특정하게 도시 및 설명하였지만, 본 발명의 개념 및 범주로부터 벗어나지 않고, 본 기술 분야의 숙련자들에 의해 형태 및 세부사항들에 다양한 변경들이 이루어질 수 있다는 것을 이해할 수 있을 것이다.

Claims (26)

  1. CMOS 회로에 있어서:
    P-실리콘 기판;
    상기 P-실리콘 기판내에 형성된 N-웰로서, 상기 N-웰과 상기 P-실리콘 기판 사이의 접합부가 신호-생성 캐리어들을 축적할 수 있는 화소를 형성하는, 상기 N-웰;
    상기 N-웰내에 형성된 제1 P+영역 및 제2 P+영역;
    상기 N-웰내에 형성된 소스, 드레인, 채널 및 게이트를 갖는 PMOS 트랜지스터로서, 상기 제1 P+영역은 상기 소스를 형성하고, 상기 제2 P+영역은 상기 드레인을 형성하며, 상기 제1 P+영역과 상기 제2 P+영역 사이의 상기 N-웰의 부분은 상기 PMOS 트랜지스터의 상기 채널을 형성하는, 상기 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 상기 채널 위에 형성된 게이트 산화물; 및
    상기 PMOS 트랜지스터의 상기 채널 위의 상기 게이트 산화물상에 형성된 전극으로서, 상기 전극은 상기 PMOS 트랜지스터의 상기 게이트를 형성하는, 상기 전극을 포함하는 CMOS 회로.
  2. 제1항에 있어서, 상기 신호-생성 캐리어들은 광-생성 캐리어들인, CMOS 회로.
  3. 제1항에 있어서, 상기 제1 P+영역 및 상기 제2 P+영역은 상기 화소가 상기 신호-생성 캐리어들을 축적할 때, 상기 N-웰 전위 보다 낮은 전위로 유지되는, CMOS 회로.
  4. 제1항에 있어서, 상기 N-웰을 순방향 바이어스 전위 보다 작은 상기 회로내의 최고 전위가 되게 함으로써 상기 화소가 리셋되고,
    상기 순방향 바이어스 전위는 상기 접합부가 순방향 바이어스될 때, 상기 제1 P+영역과 상기 N-웰의 접합부를 가로지른 전위 강하(potential drop)인, CMOS 회로.
  5. 제1항에 있어서, 상기 제1 P+영역을 상기 회로내의 최고 전위가 되게 하고, 이어서, 상기 제1 P+영역을 접지 전위가 되게 함으로써 상기 화소가 리셋되는, CMOS 회로.
  6. 제1항에 있어서, 출력 노드에 접속된 드레인, 게이트 및 상기 PMOS 트랜지스터의 상기 소스에 접속된 소스를 갖는 NMOS 트랜지스터를 더 포함하는 CMOS 회로.
  7. 제6항에 있어서, 상기 PMOS 트랜지스터의 상기 드레인은 접지 전위에 접속되는, CMOS 회로.
  8. 제6항에 있어서, 상기 NMOS 트랜지스터는 상기 화소가 리셋될 때, 온 상태로 되는, CMOS 회로.
  9. 제6항에 있어서, 상기 NMOS 트랜지스터는 상기 화소가 상기 신호-생성 캐리어들을 축적할 때, 오프 상태로 되는, CMOS 회로.
  10. 제6항에 있어서, 상기 NMOS 회로는 상기 화소가 판독될 때, 온 상태로 되고, 축적된 신호-생성 캐리어들의 수에 대응하는 신호는 상기 출력 노드에 전달되는, CMOS 회로.
  11. 제6항에 있어서, 상기 출력 노드는 상기 화소가 리셋될 때, 상기 회로내의 최고 전위로 유지되는, CMOS 회로.
  12. CMOS 회로에 있어서:
    P-실리콘 기판;
    상기 P-실리콘 기판내에 형성된 N-웰로서, 상기 P-기판내의 상기 N-웰이 상기 P-실리콘 기판이 신호-생성 캐리어들을 축적할 수 있는 화소를 형성하는, 상기 N-웰;
    상기 N-웰내에 형성된 제1 P+영역 및 제2 P+영역;
    상기 N-웰내에 형성된 소스, 드레인, 채널 및 게이트를 갖는 PMOS 트랜지스터로서, 상기 제1 P+영역이 상기 소스를 형성하고, 상기 제2 P+영역이 상기 드레인을 형성하며, 상기 제1 P+영역과 상기 제2 P+영역 사이의 상기 N-웰의 부분이 상기 PMOS 트랜지스터의 상기 채널을 형성하는, 상기 PMOS 트랜지스터;
    상기 PMOS 트랜지스터의 상기 채널 위에 형성된 게이트 산화물;
    상기 PMOS 트랜지스터의 상기 채널 위의 상기 게이트 산화물상에 형성된 전극으로서, 상기 전극은 상기 PMOS 트랜지스터의 상기 게이트를 형성하는, 상기 전극;
    출력 노드에 접속된 드레인, 게이트 및 상기 PMOS 트랜지스터의 상기 소스에 접속된 소스를 갖는 제1 NMOS 트랜지스터;
    상기 N-웰내에 형성된 N+영역; 및
    상기 N-웰내에 형성된 상기 N+영역에 접속된 소스, 상기 제1 NMOS 트랜지스터의 상기 게이트에 접속된 드레인 및 상기 제1 NMOS 트랜지스터의 상기 소스에 접속된 게이트를 구비하는 제2 NMOS 트랜지스터를 포함하는 CMOS 회로.
  13. 제12항에 있어서, 상기 신호-생성 캐리어들은 광-생성 캐리어들인, CMOS 회로.
  14. 제12항에 있어서, 상기 제1 P+영역 및 상기 제2 P+영역은 상기 화소가 상기 신호-생성 캐리어들을 축적할 때, 상기 N-웰 보다 낮은 전위로 유지되는, CMOS 회로.
  15. 제12항에 있어서, 상기 제1 P+영역을 상기 회로내의 최고 전위가 되게 함으로써 상기 화소가 리셋되는, CMOS 회로.
  16. 제12항에 있어서, 상기 화소가 리셋될 때, 상기 PMOS 트랜지스터의 상기 게이트는 접지 전위로 유지되고, 상기 PMOS 트랜지스터의 상기 드레인은 상기 회로내의 최고 전위로 유지되고, 상기 PMOS 트랜지스터는 오프 상태로 되고, 상기 제1 NMOS 트랜지스터는 온 상태로 되며, 상기 NMOS 트랜지스터는 오프 상태로 되는,CMOS 회로.
  17. 제12항에 있어서, 상기 화소가 신호-생성 캐리어들을 축적할 때, 상기 PMOS 트랜지스터의 상기 드레인은 접지 전위로 유지되고, 상기 PMOS 트랜지스터는 오프 상태로 되고, 상기 제1 NMOS 트랜지스터는 온 상태로 되며, 상기 제2 NMOS 트랜지스터는 오프 상태로 되는, CMOS 회로.
  18. 제12항에 있어서, 상기 PMOS 트랜지스터의 상기 게이트의 전위는 상기 화소가 판독될 때, 상기 회로내의 최고 전위로부터 접지 전위로 경사화되는(ramped), CMOS 회로.
  19. 제12항에 있어서, 상기 화소가 판독된 이후에, 상기 화소내의 축적된 신호-생성 캐리어들의 수에 비례하는 신호는 상기 제1 NMOS 트랜지스터의 상기 게이트에 저장되는, CMOS 회로.
  20. CMOS 회로에 있어서:
    P-실리콘 기판;
    상기 P-실리콘 기판내에 형성된 N-웰로서, 상기 P-실리콘 기판내의 상기 N-웰은 신호-생성 캐리어들을 축적할 수 있는 화소를 형성하는 N-웰;
    상기 N-웰내에 형성된 제1 P+영역, 제2 P+영역, 및 제 3 P+영역;
    상기 N-웰내에 형성된 소스, 드레인, 채널 및 게이트를 갖는 제1 PMOS 트랜지스터로서, 상기 제1 P+영역은 상기 제1 PMOS 트랜지스터의 상기 소스를 형성하고, 상기 제2 P+영역은 상기 제1 PMOS 트랜지스터의 상기 드레인을 형성하며, 상기 제1 P+영역과 상기 제2 P+영역 사이의 상기 N-웰의 부분은 상기 제1 PMOS 트랜지스터의 상기 채널을 형성하는, 상기 제1 PMOS 트랜지스터;
    상기 N-웰내에 형성된 소스, 드레인 및 채널을 가지는 제2 PMOS 트랜지스터로서, 상기 제 3 P+영역은 상기 제2 PMOS 트랜지스터의 상기 소스를 형성하고, 상기 제2 P+영역은 상기 제2 PMOS 트랜지스터의 상기 드레인을 형성하며, 상기 제2 P+영역과 상기 제 3 P+영역 사이의 상기 N-웰의 부분은 상기 제2 PMOS 트랜지스터의 상기 채널을 형성하는, 상기 제2 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 게이트를 형성하는 상기 제1 PMOS 트랜지스터의 상기 채널 위의 게이트 산화물 위에 형성되는 제1 게이트 전극;
    상기 제2 PMOS 트랜지스터의 게이트를 형성하는 상기 제2 PMOS 트랜지스터의 상기 채널 위의 게이트 산화물 위에 형성되는 제2 게이트 전극;
    제1 출력 노드에 접속된 드레인, 게이트 및 상기 제1 PMOS 트랜지스터의 상기 소스에 접속된 소스를 갖는 제1 NMOS 트랜지스터;
    상기 N-웰내에 형성된 제1 N+영역;
    상기 N-웰내에 형성된 상기 제1 N+영역에 접속된 소스, 상기 제1 NMOS 트랜지스터의 상기 게이트에 접속된 드레인 및 상기 제1 NMOS 트랜지스터의 상기 소스에 접속된 게이트를 갖는 제2 NMOS 트랜지스터;
    제2 출력 노드에 접속된 드레인, 게이트 및 상기 제2 PMOS 트랜지스터의 상기 소스에 접속된 소스를 갖는 제 3 NMOS 트랜지스터;
    상기 N-웰내에 형성된 제2 N+영역; 및
    상기 N-웰내에 형성된 상기 제2 N+영역에 접속된 소스, 상기 제 3 NMOS 트랜지스터의 상기 게이트에 접속된 드레인 및 상기 제 3 NMOS 트랜지스터의 상기 소스에 접속된 게이트를 갖는 제 4 NMOS 트랜지스터를 포함하는 CMOS 회로.
  21. 제20항에 있어서, 상기 신호-생성 캐리어들은 광-생성 캐리어들인, CMOS 회로.
  22. 제20항에 있어서, 상기 화소가 신호-생성 캐리어들을 축적할 때, 상기 제1 P+영역, 상기 제2 P+및 상기 제 3 P+영역은 N-웰 전위 보다 낮은 전위로 유지되는, CMOS 회로.
  23. 제20항에 있어서, 상기 N-웰을 순방향 바이어스 전위 보다 작은 상기 회로내의 최고 전위가 되게 함으로써 상기 화소가 리셋되고,
    상기 순방향 바이어스 전위는 상기 접합부가 순방향 바이어스될 때, 상기 제1 P+영역과 상기 N-웰의 접합부를 가로지른 전위 강하인, CMOS 회로.
  24. 제20항에 있어서, 상기 화소가 리셋될 때, 상기 제2 P+영역의 전위가 접지 전위로부터 상기 회로내의 최고 전위로 상승되는 동안, 상기 제1 PMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 상기 게이트들은 접지 전위로 유지되는, CMOS 회로.
  25. 제20항에 있어서, 상기 제2 PMOS 트랜지스터의 상기 게이트 및 상기 제2 P+영역은 회로내의 최고 전위로 유지되고, 상기 제1 PMOS 트랜지스터의 상기 게이트는 제1 시간 간격 동안 접지 전위로 유지되며; 상기 화소가 신호-생성 캐리어들을 축적할 때, 상기 제2 P+영역은 접지 전위로 유지되고, 상기 제2 PMOS 트랜지스터의 상기 게이트는 회로내의 최고 전위로 유지되며, 상기 제1 PMOS 트랜지스터의 상기 게이트의 전위는 상기 제1 시간 간격에 이어지는 제2 시간 간격 동안 접지 전위로부터 상기 회로내의 최고 전위를 향해 경사화되는, CMOS 회로.
  26. 제20항에 있어서, 상기 화소가 판독될 때, 상기 제2 PMOS 트랜지스터의 상기 게이트와 상기 제2 P+영역은 접지 전위로 유지되고, 신호-생성 캐리어들의 수에 비례한 신호는 상기 제 3 NMOS 트랜지스터의 상기 게이트에 저장되는, CMOS 회로.
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