JPH08293591A - 光電変換素子及び光電変換装置 - Google Patents
光電変換素子及び光電変換装置Info
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- JPH08293591A JPH08293591A JP8033833A JP3383396A JPH08293591A JP H08293591 A JPH08293591 A JP H08293591A JP 8033833 A JP8033833 A JP 8033833A JP 3383396 A JP3383396 A JP 3383396A JP H08293591 A JPH08293591 A JP H08293591A
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Abstract
(57)【要約】
【課題】 増幅部を動作させることなくリセット動作を
行なうことができる光電変換素子及び高感度（高Ｓ／Ｎ
比）で消費電力の少ない光電変換装置を得ることを目的
とする。 【解決手段】 光電変換素子は、入射光に応じた電荷を
生成して蓄積するフォトダイオード１と、制御領域に受
け取った電荷に応じた信号を出力する接合型電界効果ト
ランジスタ（ＪＦＥＴ）２と、フォトダイオード１によ
って生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転
送するための転送ゲート３と、ＪＦＥＴ２の制御領域へ
転送された電荷を排出するためのリセットドレイン４
と、リセットドレイン４を制御するためのリセットゲー
ト５とを備えている。また、転送ゲート配線３ａ、リセ
ットゲート配線５ａ、及びソース配線１６ａも、図に示
すように形成されている。
行なうことができる光電変換素子及び高感度（高Ｓ／Ｎ
比）で消費電力の少ない光電変換装置を得ることを目的
とする。 【解決手段】 光電変換素子は、入射光に応じた電荷を
生成して蓄積するフォトダイオード１と、制御領域に受
け取った電荷に応じた信号を出力する接合型電界効果ト
ランジスタ（ＪＦＥＴ）２と、フォトダイオード１によ
って生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転
送するための転送ゲート３と、ＪＦＥＴ２の制御領域へ
転送された電荷を排出するためのリセットドレイン４
と、リセットドレイン４を制御するためのリセットゲー
ト５とを備えている。また、転送ゲート配線３ａ、リセ
ットゲート配線５ａ、及びソース配線１６ａも、図に示
すように形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、光電変換素子及び光電
変換装置、特に、増幅部を動作させることなくリセット
動作を行なうことができる光電変換素子及びリセット動
作が高速な光電変換装置に関するものである。
変換装置、特に、増幅部を動作させることなくリセット
動作を行なうことができる光電変換素子及びリセット動
作が高速な光電変換装置に関するものである。
【０００２】
【従来の技術】従来より光電変換装置（固体撮像装置等
を含む）の感度を高めるために提案されているトランジ
スタを利用した増幅型の光電変換素子には、ＭＯＳ型
（通常は、デプレッション型）、バイポーラ型、接合型
電界効果トランジスタ（ＪＦＥＴ型）などがある。そし
て、これらの光電変換素子では、光電変換素子の構成要
素の一部であるＭＯＳダイオード（ＭＯＳ型）やＰＮ接
合ダイオード（バイポーラ型、ＪＦＥＴ型）への入射光
を、入射光に応じた電荷に光電変換して蓄積し、蓄積し
た電荷に応じた信号を増幅（電流増幅あるいは電荷増
幅）して、出力している。
を含む）の感度を高めるために提案されているトランジ
スタを利用した増幅型の光電変換素子には、ＭＯＳ型
（通常は、デプレッション型）、バイポーラ型、接合型
電界効果トランジスタ（ＪＦＥＴ型）などがある。そし
て、これらの光電変換素子では、光電変換素子の構成要
素の一部であるＭＯＳダイオード（ＭＯＳ型）やＰＮ接
合ダイオード（バイポーラ型、ＪＦＥＴ型）への入射光
を、入射光に応じた電荷に光電変換して蓄積し、蓄積し
た電荷に応じた信号を増幅（電流増幅あるいは電荷増
幅）して、出力している。
【０００３】上記のような光電変換素子には、光電変換
動作、増幅動作、初期化動作等の全ての動作を１つのト
ランジスタによって行う光電変換素子（即ち、光電変換
素子を１つのトランジスタによって構成した光電変換素
子）があるが、この光電変換素子には、２つの大きな問
題点がある。なお、ここで、初期化動作とは、トランジ
スタの制御領域の電位をある基準値に設定する動作、又
は制御領域を完全に空乏化する動作をいう。また、トラ
ンジスタの制御領域とは、電流を制御する領域をいい、
例えばＪＦＥＴではゲート拡散領域、バイポーラトラン
ジスタではベース拡散領域をいう。
動作、増幅動作、初期化動作等の全ての動作を１つのト
ランジスタによって行う光電変換素子（即ち、光電変換
素子を１つのトランジスタによって構成した光電変換素
子）があるが、この光電変換素子には、２つの大きな問
題点がある。なお、ここで、初期化動作とは、トランジ
スタの制御領域の電位をある基準値に設定する動作、又
は制御領域を完全に空乏化する動作をいう。また、トラ
ンジスタの制御領域とは、電流を制御する領域をいい、
例えばＪＦＥＴではゲート拡散領域、バイポーラトラン
ジスタではベース拡散領域をいう。
【０００４】先ず、第１の問題点としては、光電変換部
のノイズが大きくなってしまう点である。例えば、ＭＯ
Ｓ型の場合、通常ポリシリコンをゲート電極としたＭＯ
Ｓダイオードで光電変換を行うが、その際に、シリコン
表面側が空乏化するため、その表面で発生する大きな暗
電流の影響をまともに受けてしまい、ノイズが大きくな
ってしまうのである。また、ポリシリコンは光の透過率
が低いため、光の利用効率（量子効率）が悪いという問
題点もあった。
のノイズが大きくなってしまう点である。例えば、ＭＯ
Ｓ型の場合、通常ポリシリコンをゲート電極としたＭＯ
Ｓダイオードで光電変換を行うが、その際に、シリコン
表面側が空乏化するため、その表面で発生する大きな暗
電流の影響をまともに受けてしまい、ノイズが大きくな
ってしまうのである。また、ポリシリコンは光の透過率
が低いため、光の利用効率（量子効率）が悪いという問
題点もあった。
【０００５】ＰＮ接合ダイオードで光電変換を行うバイ
ポーラ型や、ＪＦＥＴ型の場合でも、上記トランジスタ
の構成要素の一部を利用するという制約から、ＣＣＤ型
撮像素子等で好適に使われている埋め込みフォトダイオ
ードのような理想的なダイオード構造が実現できない
（即ち、バイポーラ型、ＪＦＥＴ型の場合には、ＰＮ接
合部から発生する空乏層が表面に達してしまう）ため、
暗電流の影響を受けてしまい、ノイズが大きくなってし
まうのである。
ポーラ型や、ＪＦＥＴ型の場合でも、上記トランジスタ
の構成要素の一部を利用するという制約から、ＣＣＤ型
撮像素子等で好適に使われている埋め込みフォトダイオ
ードのような理想的なダイオード構造が実現できない
（即ち、バイポーラ型、ＪＦＥＴ型の場合には、ＰＮ接
合部から発生する空乏層が表面に達してしまう）ため、
暗電流の影響を受けてしまい、ノイズが大きくなってし
まうのである。
【０００６】また、通常これらのＰＮ接合ダイオード
は、容量結合による過渡的でかなり深い順方向バイアス
駆動によって、生成して蓄積した電荷を再結合させてリ
セット動作を行うが、このようなリセット方法では、リ
セットノイズや残像が発生してしまうという問題点が生
じる。
は、容量結合による過渡的でかなり深い順方向バイアス
駆動によって、生成して蓄積した電荷を再結合させてリ
セット動作を行うが、このようなリセット方法では、リ
セットノイズや残像が発生してしまうという問題点が生
じる。
【０００７】さらに、生成して蓄積した電荷をリセット
する時、およびブルーミング（にじみ）抑圧動作をする
時にもトランジスタが動作（オン）するため、光電変換
素子を構成するトランジスタ自身に大電流が流れ、これ
により過渡的にトランジスタのバイアス点（動作点）が
大きく変動して増幅率が変わるという問題点があった。
そして、このような光電変換素子を多数並べて、例えば
光電変換装置を構成した場合には、光電変換素子毎の出
力にばらつきが生じ、装置の性能（例えば、Ｓ／Ｎ比）
が低下したり、多数個配列しているため消費電力が大き
くなってしまうという問題点もあった。
する時、およびブルーミング（にじみ）抑圧動作をする
時にもトランジスタが動作（オン）するため、光電変換
素子を構成するトランジスタ自身に大電流が流れ、これ
により過渡的にトランジスタのバイアス点（動作点）が
大きく変動して増幅率が変わるという問題点があった。
そして、このような光電変換素子を多数並べて、例えば
光電変換装置を構成した場合には、光電変換素子毎の出
力にばらつきが生じ、装置の性能（例えば、Ｓ／Ｎ比）
が低下したり、多数個配列しているため消費電力が大き
くなってしまうという問題点もあった。
【０００８】次に、第２の問題点としては、感度をあま
り高くすることができない点である。そもそも、上記各
種（ＭＯＳ型、バイポーラ型、ＪＦＥＴ型）のトランジ
スタ（光電変換素子）は、光電変換によって生成された
電荷をフローティング状態の制御領域に蓄積することに
よって生ずる電位変化を利用して、電流増幅又は電荷増
幅を行っている。つまり、デプレッション型のＭＯＳ型
トランジスタであればゲート電極下のシリコンの表面電
位の変化、バイポーラ型ではベース領域、ＪＦＥＴ型で
はゲート領域の電位変化を利用して増幅した出力を得て
いる。
り高くすることができない点である。そもそも、上記各
種（ＭＯＳ型、バイポーラ型、ＪＦＥＴ型）のトランジ
スタ（光電変換素子）は、光電変換によって生成された
電荷をフローティング状態の制御領域に蓄積することに
よって生ずる電位変化を利用して、電流増幅又は電荷増
幅を行っている。つまり、デプレッション型のＭＯＳ型
トランジスタであればゲート電極下のシリコンの表面電
位の変化、バイポーラ型ではベース領域、ＪＦＥＴ型で
はゲート領域の電位変化を利用して増幅した出力を得て
いる。
【０００９】従って、高い感度を得るためには、この電
位変化量（蓄積電荷量／容量）を大きくすることが必要
であり、そのためには制御領域の容量はできるだけ小さ
い方が良い。しかしながら、入射光の利用効率を高め、
電荷量を増加させるためには、光電変換部の面積（受光
開口率）を大きくしなければならない。しかし、全ての
動作（光電変換動作、増幅動作、初期化動作等）を１つ
のトランジスタで行う光電変換素子においては、制御領
域が光電変換部そのものであるため、開口率を大きくす
れば容量も大きくなってしまい、結果的に感度をあまり
高くすることができなかった。
位変化量（蓄積電荷量／容量）を大きくすることが必要
であり、そのためには制御領域の容量はできるだけ小さ
い方が良い。しかしながら、入射光の利用効率を高め、
電荷量を増加させるためには、光電変換部の面積（受光
開口率）を大きくしなければならない。しかし、全ての
動作（光電変換動作、増幅動作、初期化動作等）を１つ
のトランジスタで行う光電変換素子においては、制御領
域が光電変換部そのものであるため、開口率を大きくす
れば容量も大きくなってしまい、結果的に感度をあまり
高くすることができなかった。
【００１０】また、他方において、光電変換部と増幅ト
ランジスタとを分離し、光電変換部で生成・蓄積された
電荷を転送制御部の転送ゲートを介してトランジスタの
制御領域に転送し、電流増幅あるいは電荷増幅をするこ
とにより出力を得る光電変換素子が提唱されている。例
えば、特開平５−２３５３１７号公報（米国特許出願第
２６１，１３５号に対応）、特開平５−２７５６７０号
公報には、それぞれ、デプレッション型ＭＯＳトランジ
スタやＪＦＥＴを増幅部として、これにフォトダイオー
ドと転送制御部（転送ゲート）を組み合わせた光電変換
素子が開示されている。
ランジスタとを分離し、光電変換部で生成・蓄積された
電荷を転送制御部の転送ゲートを介してトランジスタの
制御領域に転送し、電流増幅あるいは電荷増幅をするこ
とにより出力を得る光電変換素子が提唱されている。例
えば、特開平５−２３５３１７号公報（米国特許出願第
２６１，１３５号に対応）、特開平５−２７５６７０号
公報には、それぞれ、デプレッション型ＭＯＳトランジ
スタやＪＦＥＴを増幅部として、これにフォトダイオー
ドと転送制御部（転送ゲート）を組み合わせた光電変換
素子が開示されている。
【００１１】このように光電変換部と増幅トランジスタ
とを分離し転送ゲートを備えた光電変換素子において
は、光電変換部に埋め込みフォトダイオードを使用する
ことによって、量子効率が高く、残像、暗電流、リセッ
トノイズなどが発生しない光電変換素子を実現すること
ができる。
とを分離し転送ゲートを備えた光電変換素子において
は、光電変換部に埋め込みフォトダイオードを使用する
ことによって、量子効率が高く、残像、暗電流、リセッ
トノイズなどが発生しない光電変換素子を実現すること
ができる。
【００１２】また、光電変換部に縦型オーバーフロー構
造の埋め込みフォトダイオードを使用した場合は、フォ
トダイオードがブルーミング抑圧機能を有するため、増
幅トランジスタによるブルーミング抑圧動作が不要とな
り、例えば光電変換装置を構成しても、消費電力の増加
やバイアス点（動作点）の変動に伴う光電変換素子毎の
出力にばらつきが生じるという問題点が解決される。
造の埋め込みフォトダイオードを使用した場合は、フォ
トダイオードがブルーミング抑圧機能を有するため、増
幅トランジスタによるブルーミング抑圧動作が不要とな
り、例えば光電変換装置を構成しても、消費電力の増加
やバイアス点（動作点）の変動に伴う光電変換素子毎の
出力にばらつきが生じるという問題点が解決される。
【００１３】さらに、光電変換部と増幅トランジスタと
が分離しているため、増幅機能のみを考慮して、トラン
ジスタの構造及びサイズの最適化が可能となる。従っ
て、制御領域の容量を小さくして、高い感度を確保する
ことができる。加えて、トランジスタ自身から生ずる暗
電流、残像、リセットノイズ等の新たな問題について
は、これらの光電変換素子をマトリクス状に並べた光電
変換装置の構成や駆動方法でかなり効果的に除去するこ
とができる。
が分離しているため、増幅機能のみを考慮して、トラン
ジスタの構造及びサイズの最適化が可能となる。従っ
て、制御領域の容量を小さくして、高い感度を確保する
ことができる。加えて、トランジスタ自身から生ずる暗
電流、残像、リセットノイズ等の新たな問題について
は、これらの光電変換素子をマトリクス状に並べた光電
変換装置の構成や駆動方法でかなり効果的に除去するこ
とができる。
【００１４】このように、光電変換部と増幅トランジス
タとを分離し転送ゲートを備えた光電変換素子において
は、トランジスタによって全ての動作（光電変換動作、
増幅動作、初期化動作等）を行う光電変換素子に比べ
て、かなり低ノイズ化、高感度化することが可能になっ
ている。
タとを分離し転送ゲートを備えた光電変換素子において
は、トランジスタによって全ての動作（光電変換動作、
増幅動作、初期化動作等）を行う光電変換素子に比べ
て、かなり低ノイズ化、高感度化することが可能になっ
ている。
【００１５】
【発明が解決しようとする課題】しかしながら、上記従
来の光電変換素子（光電変換部と増幅トランジスタとを
分離し転送ゲートを備えた光電変換素子）においては、
１つのトランジスタによって全ての動作を行うもう一方
の従来の光電変換素子とリセット動作については何ら変
わっていないという問題点があった。
来の光電変換素子（光電変換部と増幅トランジスタとを
分離し転送ゲートを備えた光電変換素子）においては、
１つのトランジスタによって全ての動作を行うもう一方
の従来の光電変換素子とリセット動作については何ら変
わっていないという問題点があった。
【００１６】即ち、トランジスタの制御領域を初期化を
するためにリセット動作を行った場合、従来の光電変換
素子（光電変換部と増幅トランジスタとを分離し転送ゲ
ートを備えた光電変換素子）では、やはり、増幅トラン
ジスタ自身も同時に動作（オン）してしまうという問題
点があった。
するためにリセット動作を行った場合、従来の光電変換
素子（光電変換部と増幅トランジスタとを分離し転送ゲ
ートを備えた光電変換素子）では、やはり、増幅トラン
ジスタ自身も同時に動作（オン）してしまうという問題
点があった。
【００１７】この結果、増幅トランジスタに大電流が流
れ、これにより過渡的に増幅トランジスタのバイアス点
（動作点）が大きく変動して増幅率が変わり、この光電
変換素子を多数並べて、例えば光電変換装置を構成した
場合には、光電変換素子毎の出力にばらつきが生じ、装
置の性能（例えば、Ｓ／Ｎ比）が低下したり、多数個配
列しているため消費電力が大きくなってしまうという問
題点があった。
れ、これにより過渡的に増幅トランジスタのバイアス点
（動作点）が大きく変動して増幅率が変わり、この光電
変換素子を多数並べて、例えば光電変換装置を構成した
場合には、光電変換素子毎の出力にばらつきが生じ、装
置の性能（例えば、Ｓ／Ｎ比）が低下したり、多数個配
列しているため消費電力が大きくなってしまうという問
題点があった。
【００１８】本発明は、上記課題を鑑みて成されたもの
であり、増幅部を動作させることなく、リセット動作を
行うことができる光電変換素子を得ることを目的とす
る。また、本発明の別の目的は、固定パターンノイズの
発生を抑制することができる光電変換素子を得ることで
ある。
であり、増幅部を動作させることなく、リセット動作を
行うことができる光電変換素子を得ることを目的とす
る。また、本発明の別の目的は、固定パターンノイズの
発生を抑制することができる光電変換素子を得ることで
ある。
【００１９】さらに、本発明の別の目的は、開口率や集
積度を向上させることができる光電変換素子を得ること
である。また、本発明の別の目的は、斜め入射光による
ブルーミング等のにじみの現象を抑制することができる
光電変換素子を得ることである。
積度を向上させることができる光電変換素子を得ること
である。また、本発明の別の目的は、斜め入射光による
ブルーミング等のにじみの現象を抑制することができる
光電変換素子を得ることである。
【００２０】また、本発明の別の目的は、暗電流や残
像、リセットノイズを抑制した理想的な特性を得ること
ができる光電変換素子を得ることである。また、本発明
の別の目的は、感度を高くすることができる光電変換素
子を得ることである。
像、リセットノイズを抑制した理想的な特性を得ること
ができる光電変換素子を得ることである。また、本発明
の別の目的は、感度を高くすることができる光電変換素
子を得ることである。
【００２１】本発明は、上記課題を鑑みてなされたもの
であり、装置の性能（例えば、Ｓ／Ｎ比）が低下した
り、消費電力が増大したりすることを抑制することがで
きる光電変換装置を得ることを目的とする。また、本発
明の別の目的は、リセット動作が高速な光電変換装置を
得ることである。さらに、本発明の別の目的は、電荷成
分のみに応じた信号出力を得ることができる光電変換装
置を得ることである。
であり、装置の性能（例えば、Ｓ／Ｎ比）が低下した
り、消費電力が増大したりすることを抑制することがで
きる光電変換装置を得ることを目的とする。また、本発
明の別の目的は、リセット動作が高速な光電変換装置を
得ることである。さらに、本発明の別の目的は、電荷成
分のみに応じた信号出力を得ることができる光電変換装
置を得ることである。
【００２２】
【課題を解決するための手段】本発明のうち請求項１記
載の発明は、入射光に応じた電荷を生成して蓄積する光
電変換部と、制御領域を有しこの制御領域で受け取った
上記光電変換部からの電荷に応じた信号出力を生じる増
幅部と、上記光電変換部で生成、蓄積された電荷を上記
増幅部の制御領域に転送する転送制御部と、上記増幅部
の制御領域に転送された電荷を排出するリセット用電荷
排出手段と、このリセット用電荷排出手段を制御するた
めのリセット用制御手段とを備えたことを特徴とする光
電変換素子である。
載の発明は、入射光に応じた電荷を生成して蓄積する光
電変換部と、制御領域を有しこの制御領域で受け取った
上記光電変換部からの電荷に応じた信号出力を生じる増
幅部と、上記光電変換部で生成、蓄積された電荷を上記
増幅部の制御領域に転送する転送制御部と、上記増幅部
の制御領域に転送された電荷を排出するリセット用電荷
排出手段と、このリセット用電荷排出手段を制御するた
めのリセット用制御手段とを備えたことを特徴とする光
電変換素子である。
【００２３】ここで、光電変換部は、入射光に応じた電
荷を生成して蓄積する。増幅部は、制御領域で受け取っ
た上記電荷に応じて信号出力を生じる。転送制御部は、
上記光電変換部で生成・蓄積された電荷を上記増幅部の
制御領域へ転送する。リセット用電荷排出手段は、上記
増幅部の制御領域へ転送された電荷を排出する。リセッ
ト用制御手段は、上記リセット用電荷排出手段を制御す
る。
荷を生成して蓄積する。増幅部は、制御領域で受け取っ
た上記電荷に応じて信号出力を生じる。転送制御部は、
上記光電変換部で生成・蓄積された電荷を上記増幅部の
制御領域へ転送する。リセット用電荷排出手段は、上記
増幅部の制御領域へ転送された電荷を排出する。リセッ
ト用制御手段は、上記リセット用電荷排出手段を制御す
る。
【００２４】つまり、従来の光電変換素子では、増幅部
の制御領域を初期化（制御領域に残留する電荷（信号電
荷）を除去）するためにリセット動作を行った場合、増
幅部自身も動作（オン）していたため、例えば、増幅部
自身に大電流が流れ、これにより過渡的に増幅部のバイ
アス点（動作点）が大きく変動して増幅率が変わるとい
う問題点が発生していた。
の制御領域を初期化（制御領域に残留する電荷（信号電
荷）を除去）するためにリセット動作を行った場合、増
幅部自身も動作（オン）していたため、例えば、増幅部
自身に大電流が流れ、これにより過渡的に増幅部のバイ
アス点（動作点）が大きく変動して増幅率が変わるとい
う問題点が発生していた。
【００２５】そこで、本発明においては、増幅部の制御
領域を初期化するためのリセット用電荷排出手段とリセ
ット用制御手段とを増幅部とは別個独立に設けることに
より、リセット動作時において増幅部が動作しないよう
になる。従って、従来の光電変換素子のように、リセッ
ト動作によって、増幅部自身に大電流が流れ、これに伴
って過渡的に増幅部のバイアス点（動作点）が大きく変
動して増幅率が変わるという問題点が解消される。
領域を初期化するためのリセット用電荷排出手段とリセ
ット用制御手段とを増幅部とは別個独立に設けることに
より、リセット動作時において増幅部が動作しないよう
になる。従って、従来の光電変換素子のように、リセッ
ト動作によって、増幅部自身に大電流が流れ、これに伴
って過渡的に増幅部のバイアス点（動作点）が大きく変
動して増幅率が変わるという問題点が解消される。
【００２６】なお、一般的に、上記増幅部には、増幅部
の制御領域を容量結合によって制御するための制御手段
が備えられる場合が多い。しかし、この制御手段を備え
ない場合には、この制御手段への配線が不要となり、製
造が容易になるとともに、制御手段を備えない分だけ、
増幅部の制御領域の容量を小さくすることができ、感度
を高くすることが可能となる。
の制御領域を容量結合によって制御するための制御手段
が備えられる場合が多い。しかし、この制御手段を備え
ない場合には、この制御手段への配線が不要となり、製
造が容易になるとともに、制御手段を備えない分だけ、
増幅部の制御領域の容量を小さくすることができ、感度
を高くすることが可能となる。
【００２７】請求項２記載の発明は、請求項１記載の光
電変換素子に、増幅部の制御領域を容量結合によって制
御する制御手段をさらに備えたものである。即ち、光電
変換素子の増幅部には、該増幅部の制御領域を容量結合
によって制御するための制御手段が備えられる場合が多
い。従って、上記制御手段を備えた光電変換素子でも、
増幅部の制御領域を初期化するためのリセット用電荷排
出手段とリセット用制御手段とを増幅部とは別個独立に
設けることにより、リセット動作時において増幅部が動
作しないようになる。従って、従来の光電変換素子のよ
うに、リセット動作によって、増幅部自身に大電流が流
れ、これにより過渡的に増幅部のバイアス点（動作点）
が大きく変動して増幅率が変わるという問題点が解消さ
れる。
電変換素子に、増幅部の制御領域を容量結合によって制
御する制御手段をさらに備えたものである。即ち、光電
変換素子の増幅部には、該増幅部の制御領域を容量結合
によって制御するための制御手段が備えられる場合が多
い。従って、上記制御手段を備えた光電変換素子でも、
増幅部の制御領域を初期化するためのリセット用電荷排
出手段とリセット用制御手段とを増幅部とは別個独立に
設けることにより、リセット動作時において増幅部が動
作しないようになる。従って、従来の光電変換素子のよ
うに、リセット動作によって、増幅部自身に大電流が流
れ、これにより過渡的に増幅部のバイアス点（動作点）
が大きく変動して増幅率が変わるという問題点が解消さ
れる。
【００２８】請求項３記載の発明は、請求項１記載の光
電変換素子における増幅部を、電界効果トランジスタ
（ＦＥＴ）によって構成するものである。即ち、上記増
幅部は、信号（電荷）破壊に基づく固定パターンノイズ
の発生を抑制するものによって構成することが好まし
い。このためには、上記光電変換部によって生成・蓄積
された電荷（信号電荷）を非破壊で増幅する電界効果ト
ランジスタ（ＦＥＴ）によって構成することが好まし
い。
電変換素子における増幅部を、電界効果トランジスタ
（ＦＥＴ）によって構成するものである。即ち、上記増
幅部は、信号（電荷）破壊に基づく固定パターンノイズ
の発生を抑制するものによって構成することが好まし
い。このためには、上記光電変換部によって生成・蓄積
された電荷（信号電荷）を非破壊で増幅する電界効果ト
ランジスタ（ＦＥＴ）によって構成することが好まし
い。
【００２９】請求項４記載の発明は、請求項１記載の光
電変換素子における光電変換部、増幅部、転送制御部、
リセット用電荷排出手段、リセット用制御手段の各相互
領域間に、予め定められた導電型の素子分離領域を形成
したものである。つまり、上記光電変換部、増幅部、転
送制御部、リセット用電荷排出手段、リセット用制御手
段の各相互領域の間隙は、一般的に、開口率や集積度の
観点からできるだけ小さくすることが望まれているが、
光電変換素子の製造工程においては、ドーパント（不純
物）の所謂サイド拡散の影響を受けるため、各相互領域
の間隙を小さくすることが困難である。
電変換素子における光電変換部、増幅部、転送制御部、
リセット用電荷排出手段、リセット用制御手段の各相互
領域間に、予め定められた導電型の素子分離領域を形成
したものである。つまり、上記光電変換部、増幅部、転
送制御部、リセット用電荷排出手段、リセット用制御手
段の各相互領域の間隙は、一般的に、開口率や集積度の
観点からできるだけ小さくすることが望まれているが、
光電変換素子の製造工程においては、ドーパント（不純
物）の所謂サイド拡散の影響を受けるため、各相互領域
の間隙を小さくすることが困難である。
【００３０】従って、上記光電変換部、増幅部、転送制
御部、リセット用電荷排出手段、リセット用制御手段の
各相互領域間に、予め定められた導電型の素子分離領域
を形成し、上記各相互領域の間隙をできるだけ小さくす
ることにより、開口率や集積度を向上させることが可能
になる。
御部、リセット用電荷排出手段、リセット用制御手段の
各相互領域間に、予め定められた導電型の素子分離領域
を形成し、上記各相互領域の間隙をできるだけ小さくす
ることにより、開口率や集積度を向上させることが可能
になる。
【００３１】請求項５記載の発明は、請求項１記載の光
電変換素子におけるリセット用電荷排出手段に接続され
る金属配線を、上記増幅部、転送制御部、リセット用電
荷排出手段、リセット用制御手段への入射光を遮断する
遮光膜によって形成したものである。つまり、金属配線
が遮光膜を兼用する。従って、入射光を遮断するための
遮光膜を形成する必要がなくなり、光電変換素子全体の
厚みを薄くすることが可能になって集積度を向上させる
ことが可能になるとともに、上記光電変換部近傍に上記
金属配線兼遮光膜を配設することが可能になり、斜め入
射光によるブルーミング等のにじみの現象を抑制するこ
とが可能になる。
電変換素子におけるリセット用電荷排出手段に接続され
る金属配線を、上記増幅部、転送制御部、リセット用電
荷排出手段、リセット用制御手段への入射光を遮断する
遮光膜によって形成したものである。つまり、金属配線
が遮光膜を兼用する。従って、入射光を遮断するための
遮光膜を形成する必要がなくなり、光電変換素子全体の
厚みを薄くすることが可能になって集積度を向上させる
ことが可能になるとともに、上記光電変換部近傍に上記
金属配線兼遮光膜を配設することが可能になり、斜め入
射光によるブルーミング等のにじみの現象を抑制するこ
とが可能になる。
【００３２】請求項６記載の発明は、請求項１の光電変
換素子における光電変換部を、縦形オーバーフロー構造
のＰＮ接合フォトダイオードによって構成したものであ
る。即ち、増幅部とは別個独立のリセット用電荷排出手
段とリセット用制御手段とを設けた光電変換素子におい
ても、光電変換部を縦形オーバーフロー構造のＰＮ接合
フォトダイオードによって構成することが可能であり、
光電変換部を縦形オーバーフロー構造のＰＮ接合フォト
ダイオードで構成することによって、ブルーミングやス
ミア等のにじみ現象を抑制することが可能になる。
換素子における光電変換部を、縦形オーバーフロー構造
のＰＮ接合フォトダイオードによって構成したものであ
る。即ち、増幅部とは別個独立のリセット用電荷排出手
段とリセット用制御手段とを設けた光電変換素子におい
ても、光電変換部を縦形オーバーフロー構造のＰＮ接合
フォトダイオードによって構成することが可能であり、
光電変換部を縦形オーバーフロー構造のＰＮ接合フォト
ダイオードで構成することによって、ブルーミングやス
ミア等のにじみ現象を抑制することが可能になる。
【００３３】請求項７記載の発明は、請求項１記載の光
電変換素子における光電変換部を、縦形オーバーフロー
構造の埋め込みフォトダイオードによって構成したもの
である。即ち、増幅部とは別個独立のリセット用電荷排
出手段とリセット用制御手段とを設けた光電変換素子に
おいても、光電変換部を縦形オーバーフロー構造の埋め
込みフォトダイオードによって構成することが可能であ
り、光電変換部を縦形オーバーフロー構造の埋め込みフ
ォトダイオードによって構成することによって、ブルー
ミングやスミア等のにじみ現象のほか、暗電流や残像、
リセットノイズを抑制した理想的な特性を得ることが可
能になる。
電変換素子における光電変換部を、縦形オーバーフロー
構造の埋め込みフォトダイオードによって構成したもの
である。即ち、増幅部とは別個独立のリセット用電荷排
出手段とリセット用制御手段とを設けた光電変換素子に
おいても、光電変換部を縦形オーバーフロー構造の埋め
込みフォトダイオードによって構成することが可能であ
り、光電変換部を縦形オーバーフロー構造の埋め込みフ
ォトダイオードによって構成することによって、ブルー
ミングやスミア等のにじみ現象のほか、暗電流や残像、
リセットノイズを抑制した理想的な特性を得ることが可
能になる。
【００３４】請求項８記載の発明は、請求項１記載の光
電変換素子における増幅部を、接合型電界効果トランジ
スタ（ＪＦＥＴ）によって構成し、上記接合型電界効果
トランジスタのチャネル形成部を、半導体表面から半導
体基板内部に向かって順に、第１導電型ゲート領域、第
２導電型チャネル領域、第１導電型半導体基板によって
形成したものである。
電変換素子における増幅部を、接合型電界効果トランジ
スタ（ＪＦＥＴ）によって構成し、上記接合型電界効果
トランジスタのチャネル形成部を、半導体表面から半導
体基板内部に向かって順に、第１導電型ゲート領域、第
２導電型チャネル領域、第１導電型半導体基板によって
形成したものである。
【００３５】即ち、光電変換素子の増幅部としては、接
合型電界効果トランジスタ（ＪＦＥＴ）によって構成し
てもよく、この接合型電界効果トランジスタ（ＪＦＥ
Ｔ）のチャネル形成部を半導体表面から半導体基板内部
に向かって順に、第１導電型ゲート領域、第２導電型チ
ャネル領域、第１導電型半導体基板としてもよい。従っ
て、電荷（信号電荷）を増幅時には、第１導電型ゲート
領域及び第２導電型チャネル領域を介して上記電荷（信
号電荷）が増幅される。
合型電界効果トランジスタ（ＪＦＥＴ）によって構成し
てもよく、この接合型電界効果トランジスタ（ＪＦＥ
Ｔ）のチャネル形成部を半導体表面から半導体基板内部
に向かって順に、第１導電型ゲート領域、第２導電型チ
ャネル領域、第１導電型半導体基板としてもよい。従っ
て、電荷（信号電荷）を増幅時には、第１導電型ゲート
領域及び第２導電型チャネル領域を介して上記電荷（信
号電荷）が増幅される。
【００３６】請求項９記載の発明は、請求項１記載の光
電変換素子における増幅部を、接合型電界効果トランジ
スタ（ＪＦＥＴ）によって構成し、上記接合型電界効果
トランジスタ（ＪＦＥＴ）のチャネル形成部は、半導体
表面から半導体基板内部に向かって順に、浅い第１導電
型ゲート領域、浅い第２導電型チャネル領域、第１導電
型ゲート領域、第２導電型ウェル領域、第１導電型半導
体基板によって形成したものである。
電変換素子における増幅部を、接合型電界効果トランジ
スタ（ＪＦＥＴ）によって構成し、上記接合型電界効果
トランジスタ（ＪＦＥＴ）のチャネル形成部は、半導体
表面から半導体基板内部に向かって順に、浅い第１導電
型ゲート領域、浅い第２導電型チャネル領域、第１導電
型ゲート領域、第２導電型ウェル領域、第１導電型半導
体基板によって形成したものである。
【００３７】即ち、光電変換素子の増幅部としては、接
合型電界効果トランジスタ（ＪＦＥＴ）によって構成し
てもよく、この接合型電界効果トランジスタ（ＪＦＥ
Ｔ）のチャネル形成部を半導体表面から半導体基板内部
に向かって順に、浅い第１導電型ゲート領域、浅い第２
導電型チャネル領域、第１導電型ゲート領域、第２導電
型ウェル領域、第１導電型半導体基板によって形成され
ている。
合型電界効果トランジスタ（ＪＦＥＴ）によって構成し
てもよく、この接合型電界効果トランジスタ（ＪＦＥ
Ｔ）のチャネル形成部を半導体表面から半導体基板内部
に向かって順に、浅い第１導電型ゲート領域、浅い第２
導電型チャネル領域、第１導電型ゲート領域、第２導電
型ウェル領域、第１導電型半導体基板によって形成され
ている。
【００３８】つまり、浅い第１導電型ゲート領域と浅い
第２導電型チャネル領域によってチャネル形成部分がシ
ャロー化（浅接合化）して、この接合型電界効果トラン
ジスタ全体を縮小化するとともに、第１導電型ゲート領
域と第１導電型半導体基板との間隙に第２導電型ウェル
領域を介在させることによって、上記第１導電型ゲート
領域と第１導電型半導体基板とが電気的に分離される。
第２導電型チャネル領域によってチャネル形成部分がシ
ャロー化（浅接合化）して、この接合型電界効果トラン
ジスタ全体を縮小化するとともに、第１導電型ゲート領
域と第１導電型半導体基板との間隙に第２導電型ウェル
領域を介在させることによって、上記第１導電型ゲート
領域と第１導電型半導体基板とが電気的に分離される。
【００３９】従って、シャロー化により相互コンダクタ
ンスが向上し、また縮小化した分だけ集積度や開口率が
向上するとともに、感度を高くすることが可能になる。
また、接合型電界効果トランジスタ（ＪＦＥＴ）のゲー
ト（制御領域）と半導体基板とを電気的に分離すること
により基板電圧の影響（基板バイアス効果）を抑えて、
電流増幅動作時の増幅率や、ソースフォロワ動作時の電
荷増幅率を向上することが可能になる。
ンスが向上し、また縮小化した分だけ集積度や開口率が
向上するとともに、感度を高くすることが可能になる。
また、接合型電界効果トランジスタ（ＪＦＥＴ）のゲー
ト（制御領域）と半導体基板とを電気的に分離すること
により基板電圧の影響（基板バイアス効果）を抑えて、
電流増幅動作時の増幅率や、ソースフォロワ動作時の電
荷増幅率を向上することが可能になる。
【００４０】請求項１０記載の発明は、請求項１記載の
光電変換素子における増幅部を、接合型電界効果トラン
ジスタ（ＪＦＥＴ）によって構成し、上記接合型電界効
果トランジスタ（ＪＦＥＴ）のチャネル形成部は、半導
体表面から半導体基板内部に向かって順に、浅い第１導
電型ゲート領域、浅い第２導電型チャネル領域、第１導
電型ゲート領域、第２導電型ウェル領域、第１導電型半
導体基板によって形成され、上記浅い第１導電型ゲート
領域と上記第１導電型ゲート領域とは、チャネル形成部
以外の部分で電気的に導通されている。
光電変換素子における増幅部を、接合型電界効果トラン
ジスタ（ＪＦＥＴ）によって構成し、上記接合型電界効
果トランジスタ（ＪＦＥＴ）のチャネル形成部は、半導
体表面から半導体基板内部に向かって順に、浅い第１導
電型ゲート領域、浅い第２導電型チャネル領域、第１導
電型ゲート領域、第２導電型ウェル領域、第１導電型半
導体基板によって形成され、上記浅い第１導電型ゲート
領域と上記第１導電型ゲート領域とは、チャネル形成部
以外の部分で電気的に導通されている。
【００４１】即ち、光電変換素子の増幅部としては、接
合型電界効果トランジスタ（ＪＦＥＴ）によって構成し
てもよく、この接合型電界効果トランジスタ（ＪＦＥ
Ｔ）のチャネル形成部を半導体表面から半導体基板内部
に向かって順に、浅い第１導電型ゲート領域、浅い第２
導電型チャネル領域、第１導電型ゲート領域、第２導電
型ウェル領域、第１導電型半導体基板によって形成さ
れ、上記浅い第１導電型ゲート領域と上記第１導電型ゲ
ート領域とは、チャネル形成部以外の部分で電気的に導
通されている。
合型電界効果トランジスタ（ＪＦＥＴ）によって構成し
てもよく、この接合型電界効果トランジスタ（ＪＦＥ
Ｔ）のチャネル形成部を半導体表面から半導体基板内部
に向かって順に、浅い第１導電型ゲート領域、浅い第２
導電型チャネル領域、第１導電型ゲート領域、第２導電
型ウェル領域、第１導電型半導体基板によって形成さ
れ、上記浅い第１導電型ゲート領域と上記第１導電型ゲ
ート領域とは、チャネル形成部以外の部分で電気的に導
通されている。
【００４２】従って、シャロー化により相互コンダクタ
ンスが向上し、また縮小化した分だけ集積度や開口率が
向上するとともに、感度を高くすることが可能になる。
また、上記浅い第１導電型ゲート領域と第１導電型ゲー
ト領域とを導通し、接合型電界効果トランジスタ（ＪＦ
ＥＴ）のゲート（制御領域）と半導体基板とを電気的に
分離することにより基板電圧の影響（基板バイアス効
果）を大幅に抑えて、電流増幅動作時の増幅率や、ソー
スフォロワ動作時の電荷増幅率を向上することが可能と
なる。
ンスが向上し、また縮小化した分だけ集積度や開口率が
向上するとともに、感度を高くすることが可能になる。
また、上記浅い第１導電型ゲート領域と第１導電型ゲー
ト領域とを導通し、接合型電界効果トランジスタ（ＪＦ
ＥＴ）のゲート（制御領域）と半導体基板とを電気的に
分離することにより基板電圧の影響（基板バイアス効
果）を大幅に抑えて、電流増幅動作時の増幅率や、ソー
スフォロワ動作時の電荷増幅率を向上することが可能と
なる。
【００４３】請求項１１記載の発明は、請求項１記載の
光電変換素子における光電変換部を縦形オーバーフロー
構造の埋め込みフォトダイオードとし、増幅部を、接合
型電界効果トランジスタとし、上記接合型電界効果トラ
ンジスタのチャネル形成部は、半導体表面から半導体基
板内部に向かって順に、浅い第１導電型ゲート領域、浅
い第２導電型チャネル領域、第１導電型ゲート領域、第
２導電型ウェル領域、及び第１導電型半導体基板によっ
て形成され、上記浅い第１導電型ゲート領域と上記第１
導電型ゲート領域とは、チャネル形成部以外の部分で電
気的に導通されており、上記第１導電型ゲート領域の不
純物濃度と上記埋め込みフォトダイオードの電荷蓄積部
の不純物濃度とは異なることを特徴とする。これによっ
て、埋め込みフォトダイオードと接合型電界効果トラン
ジスタとを好適な条件で動作させることが可能となる。
光電変換素子における光電変換部を縦形オーバーフロー
構造の埋め込みフォトダイオードとし、増幅部を、接合
型電界効果トランジスタとし、上記接合型電界効果トラ
ンジスタのチャネル形成部は、半導体表面から半導体基
板内部に向かって順に、浅い第１導電型ゲート領域、浅
い第２導電型チャネル領域、第１導電型ゲート領域、第
２導電型ウェル領域、及び第１導電型半導体基板によっ
て形成され、上記浅い第１導電型ゲート領域と上記第１
導電型ゲート領域とは、チャネル形成部以外の部分で電
気的に導通されており、上記第１導電型ゲート領域の不
純物濃度と上記埋め込みフォトダイオードの電荷蓄積部
の不純物濃度とは異なることを特徴とする。これによっ
て、埋め込みフォトダイオードと接合型電界効果トラン
ジスタとを好適な条件で動作させることが可能となる。
【００４４】請求項１２記載の発明は、請求項１１記載
の光電変換素子における第１導電型ゲート領域の不純物
濃度を６×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲と
し、埋め込みフォトダイオードの電荷蓄積部の不純物濃
度は５×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲とす
る。これによって、埋め込みフォトダイオードと接合型
電界効果トランジスタとを最適な条件で動作させること
が可能となる。
の光電変換素子における第１導電型ゲート領域の不純物
濃度を６×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲と
し、埋め込みフォトダイオードの電荷蓄積部の不純物濃
度は５×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲とす
る。これによって、埋め込みフォトダイオードと接合型
電界効果トランジスタとを最適な条件で動作させること
が可能となる。
【００４５】請求項１３記載の発明は、請求項１記載の
光電変換素子における増幅部を、デプレッション型のＭ
ＯＳ型電界効果トランジスタによって構成したものであ
る。従って、信号（電荷）破壊に基づく固定パターンノ
イズの発生を抑制することが可能になる。また、ＭＯＳ
型電界効果トランジスタは制御領域のリセット動作時に
リセットノイズや残像が発生しないため、電子シャッタ
ー動作を可能とする光電変換素子を構成する場合に好適
である。
光電変換素子における増幅部を、デプレッション型のＭ
ＯＳ型電界効果トランジスタによって構成したものであ
る。従って、信号（電荷）破壊に基づく固定パターンノ
イズの発生を抑制することが可能になる。また、ＭＯＳ
型電界効果トランジスタは制御領域のリセット動作時に
リセットノイズや残像が発生しないため、電子シャッタ
ー動作を可能とする光電変換素子を構成する場合に好適
である。
【００４６】請求項１４記載の発明は、請求項１記載の
光電変換素子における増幅部を、バイポーラトランジス
タによって構成し、このバイポーラトランジスタは、埋
め込みコレクタ又は予め定められた導電型の高濃度基板
を用いたコレクタを形成することなく、光電変換素子の
周りを囲うようにシリコン表層部に形成された予め定め
られた導電型の高濃度領域をコレクタとしている。従っ
て、バイポーラトランジスタと縦形オーバーフロー構造
のフォトダイオードの組合せが可能となり、ブルーミン
グやスミア等の偽信号を抑制することが可能になる。
光電変換素子における増幅部を、バイポーラトランジス
タによって構成し、このバイポーラトランジスタは、埋
め込みコレクタ又は予め定められた導電型の高濃度基板
を用いたコレクタを形成することなく、光電変換素子の
周りを囲うようにシリコン表層部に形成された予め定め
られた導電型の高濃度領域をコレクタとしている。従っ
て、バイポーラトランジスタと縦形オーバーフロー構造
のフォトダイオードの組合せが可能となり、ブルーミン
グやスミア等の偽信号を抑制することが可能になる。
【００４７】請求項１５記載の発明は、入射光に応じた
電荷を生成して蓄積する光電変換部、制御領域を有しこ
の制御領域で受け取った上記光電変換部からの電荷に応
じた信号出力を生じる増幅部、上記光電変換部で生成、
蓄積された電荷を上記増幅部の制御領域に転送する転送
制御部、上記増幅部の制御領域に転送された電荷を排出
するリセット用電荷排出手段、及びこのリセット用電荷
排出手段を制御するためのリセット用制御手段を備えた
光電変換素子を二次元マトリクス状に配置してなること
を特徴とする光電変換装置である。
電荷を生成して蓄積する光電変換部、制御領域を有しこ
の制御領域で受け取った上記光電変換部からの電荷に応
じた信号出力を生じる増幅部、上記光電変換部で生成、
蓄積された電荷を上記増幅部の制御領域に転送する転送
制御部、上記増幅部の制御領域に転送された電荷を排出
するリセット用電荷排出手段、及びこのリセット用電荷
排出手段を制御するためのリセット用制御手段を備えた
光電変換素子を二次元マトリクス状に配置してなること
を特徴とする光電変換装置である。
【００４８】請求項１６記載の発明は、請求項１５記載
の光電変換装置において、少なくとも１つの方向、例え
ば水平読出し方向に配列された各光電変換素子のリセッ
ト用電荷排出手段同士が、互いに並列に配設されている
ことを特徴とする。つまり、水平読出し方向に配列され
た各光電変換素子のリセット用電荷排出手段同士を互い
に並列に配設することによって、光電変換素子の単位画
素内において、必ず増幅部とリセット部とが対応するこ
ととなり、極めて短時間で増幅部の制御領域をリセット
部の電位に初期化することが可能になる。即ち、リセッ
ト動作を高速にすることが可能となる。
の光電変換装置において、少なくとも１つの方向、例え
ば水平読出し方向に配列された各光電変換素子のリセッ
ト用電荷排出手段同士が、互いに並列に配設されている
ことを特徴とする。つまり、水平読出し方向に配列され
た各光電変換素子のリセット用電荷排出手段同士を互い
に並列に配設することによって、光電変換素子の単位画
素内において、必ず増幅部とリセット部とが対応するこ
ととなり、極めて短時間で増幅部の制御領域をリセット
部の電位に初期化することが可能になる。即ち、リセッ
ト動作を高速にすることが可能となる。
【００４９】請求項１７記載の発明は、請求項１５記載
の光電変換装置に、垂直走査回路と、パルス駆動源とを
さらに備え、全ての光電変換素子における転送制御部の
転送用制御手段とリセット用電荷排出手段とが、それぞ
れ水平読出し方向に共通接続されてパルス駆動のための
上記垂直走査回路に接続され、全ての光電変換素子のリ
セット用制御手段が、共通に上記パルス駆動源に接続さ
れていることを特徴とする。
の光電変換装置に、垂直走査回路と、パルス駆動源とを
さらに備え、全ての光電変換素子における転送制御部の
転送用制御手段とリセット用電荷排出手段とが、それぞ
れ水平読出し方向に共通接続されてパルス駆動のための
上記垂直走査回路に接続され、全ての光電変換素子のリ
セット用制御手段が、共通に上記パルス駆動源に接続さ
れていることを特徴とする。
【００５０】つまり、上記のように構成された光電変換
装置においては、先ず、垂直走査回路によってある特定
の水平ライン（選択行）のリセット用電荷排出手段にハ
イレベルの電圧が印加され、他の水平ライン（非選択
行）のリセット用電荷排出手段にはローレベルの電圧が
印加される。次いで、全てのリセット用制御手段にパル
ス駆動源より駆動パルスが印加される。
装置においては、先ず、垂直走査回路によってある特定
の水平ライン（選択行）のリセット用電荷排出手段にハ
イレベルの電圧が印加され、他の水平ライン（非選択
行）のリセット用電荷排出手段にはローレベルの電圧が
印加される。次いで、全てのリセット用制御手段にパル
ス駆動源より駆動パルスが印加される。
【００５１】この結果、選択行の光電変換素子に備えら
れた増幅部の制御領域がハイレベルの電圧に、非選択行
の光電変換素子に備えられた増幅部の制御領域はローレ
ベルの電圧に初期化される。このように、増幅部の制御
領域の初期化動作をリセット用電荷排出手段とリセット
用制御手段とによって行うことにより、従来の光電変換
装置のように、増幅部の制御領域を順方向バイアス駆動
して電荷（信号電荷）を再結合するリセット動作を行う
必要がない。
れた増幅部の制御領域がハイレベルの電圧に、非選択行
の光電変換素子に備えられた増幅部の制御領域はローレ
ベルの電圧に初期化される。このように、増幅部の制御
領域の初期化動作をリセット用電荷排出手段とリセット
用制御手段とによって行うことにより、従来の光電変換
装置のように、増幅部の制御領域を順方向バイアス駆動
して電荷（信号電荷）を再結合するリセット動作を行う
必要がない。
【００５２】従って、増幅部に大電流が流れ、光電変換
素子を多数個並べて光電変換装置を構成した場合、過渡
的に増幅部のバイアス点（動作点）が大きく変動して増
幅率が変わり、各光電変換素子毎の出力にばらつきが生
じ、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、消
費電力が大きくなってしまうという問題点を解消するこ
とが可能になる。
素子を多数個並べて光電変換装置を構成した場合、過渡
的に増幅部のバイアス点（動作点）が大きく変動して増
幅率が変わり、各光電変換素子毎の出力にばらつきが生
じ、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、消
費電力が大きくなってしまうという問題点を解消するこ
とが可能になる。
【００５３】なお、増幅部の制御領域が初期化された後
は、垂直走査回路から送出される駆動パルスが上記光電
変換素子に備えられた転送用制御手段に印加される。こ
の結果、上記光電変換素子に備えられた光電変換部で生
成・蓄積された電荷（信号電荷）が、上記光電変換部か
ら上記増幅部の制御領域へ転送され、該増幅部において
電荷（信号電荷）の増幅動作が行われる。
は、垂直走査回路から送出される駆動パルスが上記光電
変換素子に備えられた転送用制御手段に印加される。こ
の結果、上記光電変換素子に備えられた光電変換部で生
成・蓄積された電荷（信号電荷）が、上記光電変換部か
ら上記増幅部の制御領域へ転送され、該増幅部において
電荷（信号電荷）の増幅動作が行われる。
【００５４】請求項１８記載の発明は、請求項１５記載
の光電変換装置に、垂直走査回路と、パルス駆動源と、
電源とをさらに備え、全ての光電変換素子における転送
制御部の転送用制御手段と増幅部の制御領域を容量結合
によって制御する制御手段とが、それぞれ水平読出し方
向に共通接続されてパルス駆動のための上記垂直走査回
路に接続され、全ての光電変換素子におけるリセット用
制御手段とリセット用電荷排出手段とが、それぞれ共通
接続されて、上記リセット用制御手段が上記パルス駆動
源に、上記リセット用電荷排出手段が上記電源に接続さ
れていることを特徴とする。
の光電変換装置に、垂直走査回路と、パルス駆動源と、
電源とをさらに備え、全ての光電変換素子における転送
制御部の転送用制御手段と増幅部の制御領域を容量結合
によって制御する制御手段とが、それぞれ水平読出し方
向に共通接続されてパルス駆動のための上記垂直走査回
路に接続され、全ての光電変換素子におけるリセット用
制御手段とリセット用電荷排出手段とが、それぞれ共通
接続されて、上記リセット用制御手段が上記パルス駆動
源に、上記リセット用電荷排出手段が上記電源に接続さ
れていることを特徴とする。
【００５５】つまり、本発明の特徴を従来の最も一般的
な光電変換装置の構成に適用した場合には、上記の構成
となる。即ち、本発明の特徴は、増幅部を動作させるこ
となく、増幅部の制御領域を初期化するために、上記増
幅部に対して独立別個のリセット用電荷排出手段とリセ
ット用制御手段を設け、さらに、リセット動作の高速化
を図るため、水平読出し方向に配列された各光電変換素
子の上記リセット用電荷排出手段同士を互いに並列に配
設している点である。従って、上記のような構成にする
ことによって、従来の光電変換装置の構成をほとんど変
えることなく、光電変換装置を製造することが可能とな
る。従って、容易に製造することが可能となる。
な光電変換装置の構成に適用した場合には、上記の構成
となる。即ち、本発明の特徴は、増幅部を動作させるこ
となく、増幅部の制御領域を初期化するために、上記増
幅部に対して独立別個のリセット用電荷排出手段とリセ
ット用制御手段を設け、さらに、リセット動作の高速化
を図るため、水平読出し方向に配列された各光電変換素
子の上記リセット用電荷排出手段同士を互いに並列に配
設している点である。従って、上記のような構成にする
ことによって、従来の光電変換装置の構成をほとんど変
えることなく、光電変換装置を製造することが可能とな
る。従って、容易に製造することが可能となる。
【００５６】また、上記のように構成された光電変換装
置においては、リセット用電荷排出手段は、電源から固
定的に電圧が供給されるようになっており、供給された
電圧を増幅部の制御領域へ供給する。また、リセット用
制御手段は、パルス駆動源から送出される駆動パルスに
応じて動作（オン，オフ）する。ここで、上記リセット
用制御手段の動作（オン，オフ）は、リセット用電荷排
出手段から増幅部の制御領域へ供給される電圧を制御す
る。
置においては、リセット用電荷排出手段は、電源から固
定的に電圧が供給されるようになっており、供給された
電圧を増幅部の制御領域へ供給する。また、リセット用
制御手段は、パルス駆動源から送出される駆動パルスに
応じて動作（オン，オフ）する。ここで、上記リセット
用制御手段の動作（オン，オフ）は、リセット用電荷排
出手段から増幅部の制御領域へ供給される電圧を制御す
る。
【００５７】即ち、リセット用制御手段の動作（オン，
オフ）に応じて、リセット用電荷排出手段から増幅部の
制御領域に電圧が供給されるのである。そして、増幅部
の制御領域に供給された電圧によって、増幅部の制御領
域がリセット用電荷排出手段の電位と同電位にされ、増
幅部の制御領域が初期化される。
オフ）に応じて、リセット用電荷排出手段から増幅部の
制御領域に電圧が供給されるのである。そして、増幅部
の制御領域に供給された電圧によって、増幅部の制御領
域がリセット用電荷排出手段の電位と同電位にされ、増
幅部の制御領域が初期化される。
【００５８】従って、増幅部の初期化動作時に、増幅部
が動作（オン）しないため、増幅部に大電流が流れ、こ
れにより過渡的に増幅部のバイアス点（動作点）が大き
く変動して増幅率が変わり、各光電変換素子毎の出力に
ばらつきが生じ、装置の性能（例えば、Ｓ／Ｎ比）が低
下したり、光電変換素子を多数個配列しているため消費
電力が大きくなってしまうという問題点を解消すること
が可能になる。なお、本発明の構成は、容量結合による
制御手段を用いて、行の選択、非選択動作を可能とする
ものである。
が動作（オン）しないため、増幅部に大電流が流れ、こ
れにより過渡的に増幅部のバイアス点（動作点）が大き
く変動して増幅率が変わり、各光電変換素子毎の出力に
ばらつきが生じ、装置の性能（例えば、Ｓ／Ｎ比）が低
下したり、光電変換素子を多数個配列しているため消費
電力が大きくなってしまうという問題点を解消すること
が可能になる。なお、本発明の構成は、容量結合による
制御手段を用いて、行の選択、非選択動作を可能とする
ものである。
【００５９】請求項１９記載の発明は、請求項１５記載
の光電変換装置に、垂直走査回路と、パルス駆動源と、
電源とをさらに備え、全ての光電変換素子における増幅
部の制御領域を容量結合によって制御するための制御手
段とリセット用制御手段とが、それぞれ水平読出し方向
に共通接続されてパルス駆動のための上記垂直走査回路
に接続され、全ての光電変換素子における転送部の転送
用制御手段とリセット用電荷排出手段とがそれぞれ共通
接続されて、上記転送用制御手段が上記パルス駆動源
に、上記リセット用電荷排出手段が上記電源に接続され
ていることを特徴とする。
の光電変換装置に、垂直走査回路と、パルス駆動源と、
電源とをさらに備え、全ての光電変換素子における増幅
部の制御領域を容量結合によって制御するための制御手
段とリセット用制御手段とが、それぞれ水平読出し方向
に共通接続されてパルス駆動のための上記垂直走査回路
に接続され、全ての光電変換素子における転送部の転送
用制御手段とリセット用電荷排出手段とがそれぞれ共通
接続されて、上記転送用制御手段が上記パルス駆動源
に、上記リセット用電荷排出手段が上記電源に接続され
ていることを特徴とする。
【００６０】つまり、パルス駆動源から送出される駆動
パルスが上記転送部の転送用制御手段に印加されると、
光電変換部において生成・蓄積された電荷（信号電荷）
が増幅部の制御領域へ全画素同時に転送される。そし
て、垂直走査回路から送出される駆動パルスが上記増幅
部の制御領域を容量結合によって制御するための制御手
段に印加されると、上記増幅部は増幅動作を行い、該増
幅部から増幅された信号出力を生じる。
パルスが上記転送部の転送用制御手段に印加されると、
光電変換部において生成・蓄積された電荷（信号電荷）
が増幅部の制御領域へ全画素同時に転送される。そし
て、垂直走査回路から送出される駆動パルスが上記増幅
部の制御領域を容量結合によって制御するための制御手
段に印加されると、上記増幅部は増幅動作を行い、該増
幅部から増幅された信号出力を生じる。
【００６１】また、リセット用制御手段は、垂直走査回
路から送出される駆動パルスに応じて動作（オン，オ
フ）し、この動作に応じてリセット用電荷排出手段に接
続された電源からの電圧が上記増幅部の制御領域へ供給
され、リセット用電荷排出手段の電位と同電位にされ
て、増幅部の制御領域が初期化される。
路から送出される駆動パルスに応じて動作（オン，オ
フ）し、この動作に応じてリセット用電荷排出手段に接
続された電源からの電圧が上記増幅部の制御領域へ供給
され、リセット用電荷排出手段の電位と同電位にされ
て、増幅部の制御領域が初期化される。
【００６２】従って、増幅部が動作（オン）することな
く、増幅部の制御領域をリセットすることが可能とな
り、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、光
電変換素子を多数個配列しているため消費電力が大きく
なるということを抑制することが可能になる。なお、本
発明の構成は、画面内同時性の成り立つ電子シャッター
動作を可能とするものである。
く、増幅部の制御領域をリセットすることが可能とな
り、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、光
電変換素子を多数個配列しているため消費電力が大きく
なるということを抑制することが可能になる。なお、本
発明の構成は、画面内同時性の成り立つ電子シャッター
動作を可能とするものである。
【００６３】請求項２０記載の発明は、請求項１５記載
の光電変換装置に、各光電変換素子を水平読出し方向に
共通駆動する垂直走査回路と、垂直走査に応じて上記増
幅部の制御領域が初期化された直後の１水平ライン分の
信号出力を記憶する第１の記憶手段と、垂直走査に応じ
て上記増幅部の制御領域へ上記電荷を転送した直後の１
水平ライン分の信号出力を記憶する第２の記憶手段とを
さらに備えたものである。
の光電変換装置に、各光電変換素子を水平読出し方向に
共通駆動する垂直走査回路と、垂直走査に応じて上記増
幅部の制御領域が初期化された直後の１水平ライン分の
信号出力を記憶する第１の記憶手段と、垂直走査に応じ
て上記増幅部の制御領域へ上記電荷を転送した直後の１
水平ライン分の信号出力を記憶する第２の記憶手段とを
さらに備えたものである。
【００６４】つまり、上記増幅部の制御領域が初期化さ
れた直後の信号出力には、ノイズ成分が混入しており、
又、上記光電変換部によって生成・蓄積された電荷（信
号電荷）を増幅部の制御領域へ転送した直後の信号出力
には、電荷成分とノイズ成分とが混入している。従っ
て、上記増幅部の制御領域が初期化された直後の信号出
力と上記光電変換部によって生成・蓄積された電荷（信
号電荷）を増幅部の制御領域へ転送した直後の信号出力
とを分けて、それぞれの信号出力の差を取ることによ
り、電荷成分のみに応じた信号出力を得ることが可能に
なる。
れた直後の信号出力には、ノイズ成分が混入しており、
又、上記光電変換部によって生成・蓄積された電荷（信
号電荷）を増幅部の制御領域へ転送した直後の信号出力
には、電荷成分とノイズ成分とが混入している。従っ
て、上記増幅部の制御領域が初期化された直後の信号出
力と上記光電変換部によって生成・蓄積された電荷（信
号電荷）を増幅部の制御領域へ転送した直後の信号出力
とを分けて、それぞれの信号出力の差を取ることによ
り、電荷成分のみに応じた信号出力を得ることが可能に
なる。
【００６５】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。なお、各図中、同一符号は同
一又は相当部分を示し、重複する説明は省略する。
図面を参照して説明する。なお、各図中、同一符号は同
一又は相当部分を示し、重複する説明は省略する。
【００６６】［実施形態１］図１は、本発明の実施形態
１による光電変換素子を示す概略構成図であり、図１
（ａ）は光電変換素子を示す概略構成平面図、図１
（ｂ）は図１（ａ）のＸ１−Ｘ２線に沿った断面図、図
１（ｃ）は図１（ａ）のＹ１−Ｙ２線に沿った断面図で
ある。なお、図１（ａ）においては、アルミニウム膜２
０の図示を省略してあり、以下に示す図２（ａ）、図３
（ａ）、図７（ａ）、図１０（ａ）、図１３（ａ）及び
図１４（ａ）においても同様にアルミニウム膜２０の図
示を省略する。
１による光電変換素子を示す概略構成図であり、図１
（ａ）は光電変換素子を示す概略構成平面図、図１
（ｂ）は図１（ａ）のＸ１−Ｘ２線に沿った断面図、図
１（ｃ）は図１（ａ）のＹ１−Ｙ２線に沿った断面図で
ある。なお、図１（ａ）においては、アルミニウム膜２
０の図示を省略してあり、以下に示す図２（ａ）、図３
（ａ）、図７（ａ）、図１０（ａ）、図１３（ａ）及び
図１４（ａ）においても同様にアルミニウム膜２０の図
示を省略する。
【００６７】これらの図において、実施形態１による光
電変換素子は、入射光に応じた電荷を生成して蓄積する
フォトダイオード（光電変換部、ＰＤ）１と、制御領域
に受け取った電荷に応じた信号を出力する接合型電界効
果トランジスタ（（増幅部）：以下、ＪＦＥＴとする）
２と、フォトダイオード１によって生成・蓄積された電
荷をＪＦＥＴ２の制御領域へ転送するための転送ゲート
（転送制御部の転送用制御手段、ＴＧ）３と、ＪＦＥＴ
２の制御領域へ転送された電荷を排出するためのリセッ
トドレイン（リセット用電荷排出手段、ＲＤ）４と、リ
セットドレイン４を制御するためのリセットゲート（リ
セット用制御手段、ＲＧ）５とから主に構成されてい
る。その他、転送ゲート配線３ａ、リセットゲート配線
５ａ及びソース配線１６ａも、図に示すように形成され
ている。
電変換素子は、入射光に応じた電荷を生成して蓄積する
フォトダイオード（光電変換部、ＰＤ）１と、制御領域
に受け取った電荷に応じた信号を出力する接合型電界効
果トランジスタ（（増幅部）：以下、ＪＦＥＴとする）
２と、フォトダイオード１によって生成・蓄積された電
荷をＪＦＥＴ２の制御領域へ転送するための転送ゲート
（転送制御部の転送用制御手段、ＴＧ）３と、ＪＦＥＴ
２の制御領域へ転送された電荷を排出するためのリセッ
トドレイン（リセット用電荷排出手段、ＲＤ）４と、リ
セットドレイン４を制御するためのリセットゲート（リ
セット用制御手段、ＲＧ）５とから主に構成されてい
る。その他、転送ゲート配線３ａ、リセットゲート配線
５ａ及びソース配線１６ａも、図に示すように形成され
ている。
【００６８】即ち、Ｐ型シリコン基板１０上にチャネル
領域となるＮ型シリコン層１１をエピタキシャル成長に
よって形成し、このＮ型シリコン層１１中に、例えばボ
ロン（Ｂ+）やリン（Ｐ+）をイオン注入あるいは熱拡散
法等によってＰ型フォトダイオード領域１２やＰ型ゲー
ト領域１３及びリセットドレイン４等を形成する。さら
に、絶縁層（図示せず）を介してリソグラフィー手法等
によって転送ゲート３やリセットゲート５を形成してフ
ォトダイオード１やＪＦＥＴ２が形成される。なお、フ
ォトダイオード１のＮウェル領域１４（Ｎ−Ｗｅｌｌ）
は、ＰＮ接合で発生するキャリアのオーバーフローポテ
ンシャルを所定の値にコントロールするために形成した
ものである。
領域となるＮ型シリコン層１１をエピタキシャル成長に
よって形成し、このＮ型シリコン層１１中に、例えばボ
ロン（Ｂ+）やリン（Ｐ+）をイオン注入あるいは熱拡散
法等によってＰ型フォトダイオード領域１２やＰ型ゲー
ト領域１３及びリセットドレイン４等を形成する。さら
に、絶縁層（図示せず）を介してリソグラフィー手法等
によって転送ゲート３やリセットゲート５を形成してフ
ォトダイオード１やＪＦＥＴ２が形成される。なお、フ
ォトダイオード１のＮウェル領域１４（Ｎ−Ｗｅｌｌ）
は、ＰＮ接合で発生するキャリアのオーバーフローポテ
ンシャルを所定の値にコントロールするために形成した
ものである。
【００６９】転送ゲート３は、フォトダイオード１のＰ
型フォトダイオード領域１２とＪＦＥＴ２のＰ型ゲート
領域１３とともにＰチャネルＭＯＳトランジスタ（ＭＯ
ＳＦＥＴ；図１（ａ），（ｃ）参照）を構成している。
また、リセットゲート５も、リセットドレイン４のＰ型
リセットドレイン領域１５とＪＦＥＴ２のＰ型ゲート領
域１３とともにＰチャネルＭＯＳＦＥＴ（図１（ａ），
（ｂ）参照）を構成している。
型フォトダイオード領域１２とＪＦＥＴ２のＰ型ゲート
領域１３とともにＰチャネルＭＯＳトランジスタ（ＭＯ
ＳＦＥＴ；図１（ａ），（ｃ）参照）を構成している。
また、リセットゲート５も、リセットドレイン４のＰ型
リセットドレイン領域１５とＪＦＥＴ２のＰ型ゲート領
域１３とともにＰチャネルＭＯＳＦＥＴ（図１（ａ），
（ｂ）参照）を構成している。
【００７０】フォトダイオード１は、シリコン層表面か
らＰ型シリコン基板１０に向かって順に、Ｐ型フォトダ
イオード領域１２、Ｎ型シリコン層１１（Ｎウェル領域
１４を含む）、Ｐ型シリコン基板１０を含み、いわゆる
ＰＮＰ型の縦型オーバーフロー構造を形成している。従
って、発生するキャリア（この実施形態１では正孔）に
よるブルーミングやスミア等のにじみの現象を抑制する
ことができる。
らＰ型シリコン基板１０に向かって順に、Ｐ型フォトダ
イオード領域１２、Ｎ型シリコン層１１（Ｎウェル領域
１４を含む）、Ｐ型シリコン基板１０を含み、いわゆる
ＰＮＰ型の縦型オーバーフロー構造を形成している。従
って、発生するキャリア（この実施形態１では正孔）に
よるブルーミングやスミア等のにじみの現象を抑制する
ことができる。
【００７１】ＪＦＥＴ２は、Ｎ+型ソース領域１６、Ｎ+
型ドレイン領域１７、Ｐ型ゲート領域１３、及びＮ型チ
ャネル領域１８（Ｎチャネル）より構成されている。こ
れらは、シリコン層表面からＰ型シリコン基板１０に向
かって順に、Ｐ型ゲート領域１３、Ｎ型チャネル領域１
８、Ｐ型シリコン基板１０のＰＮＰ型構造となるように
構成されている。この結果、本来バックゲートの機能を
有するＮ型チャネル領域１８下部のＰ領域（この実施形
態１ではＰ型シリコン基板１０）は、一定の電源に接続
されることになる。なお、シリコン層表面からＰ型シリ
コン基板１０の表面までの厚さ（高さ）は、約６μｍで
ある。
型ドレイン領域１７、Ｐ型ゲート領域１３、及びＮ型チ
ャネル領域１８（Ｎチャネル）より構成されている。こ
れらは、シリコン層表面からＰ型シリコン基板１０に向
かって順に、Ｐ型ゲート領域１３、Ｎ型チャネル領域１
８、Ｐ型シリコン基板１０のＰＮＰ型構造となるように
構成されている。この結果、本来バックゲートの機能を
有するＮ型チャネル領域１８下部のＰ領域（この実施形
態１ではＰ型シリコン基板１０）は、一定の電源に接続
されることになる。なお、シリコン層表面からＰ型シリ
コン基板１０の表面までの厚さ（高さ）は、約６μｍで
ある。
【００７２】リセットゲート５とリセットドレイン４
は、リセットゲート５にパルス電圧を加えることによっ
て、ＪＦＥＴ２の制御領域（この実施形態１ではＰ型ゲ
ート領域１３）をリセットドレイン４の電位に初期化す
る。従って、従来の光電変換素子のように、初期化動作
時にＪＦＥＴ２が動作（オン）することがなくなるた
め、これらの素子を多数個配列して、例えば光電変換装
置を構成した場合でも、大電流が流れてトランジスタの
バイアス点（動作点）が大きく変動し、ＪＦＥＴ２の増
幅率が異なることによって生じていた光電変換素子毎の
出力のばらつきが生じることがなくなる。また、消費電
力も低下する。
は、リセットゲート５にパルス電圧を加えることによっ
て、ＪＦＥＴ２の制御領域（この実施形態１ではＰ型ゲ
ート領域１３）をリセットドレイン４の電位に初期化す
る。従って、従来の光電変換素子のように、初期化動作
時にＪＦＥＴ２が動作（オン）することがなくなるた
め、これらの素子を多数個配列して、例えば光電変換装
置を構成した場合でも、大電流が流れてトランジスタの
バイアス点（動作点）が大きく変動し、ＪＦＥＴ２の増
幅率が異なることによって生じていた光電変換素子毎の
出力のばらつきが生じることがなくなる。また、消費電
力も低下する。
【００７３】なお、図１（ａ）では図示していないが、
図１（ｂ），（ｃ）から判るように、リセットドレイン
４への配線（メタル配線、この実施形態１ではアルミニ
ウム（Ａｌ）膜２０）は、フォトダイオード１以外の部
分を遮光するための遮光膜も兼用する。このアルミニウ
ム膜２０は、他の金属の膜でも良く、金属膜をスパッタ
リング法によりデポジットさせることにより作製するこ
とができる。
図１（ｂ），（ｃ）から判るように、リセットドレイン
４への配線（メタル配線、この実施形態１ではアルミニ
ウム（Ａｌ）膜２０）は、フォトダイオード１以外の部
分を遮光するための遮光膜も兼用する。このアルミニウ
ム膜２０は、他の金属の膜でも良く、金属膜をスパッタ
リング法によりデポジットさせることにより作製するこ
とができる。
【００７４】従って、遮光専用の膜をさらに上部に設け
た素子に比べ、素子全体の厚み（高さ）を抑制すること
ができ、集積度やフォトダイオード１に対する開口率を
向上させることができるとともに、フォトダイオード１
近傍にこの金属配線（アルミニウム膜２０）を配設する
構造となるため、斜め入射光によるブルーミングやスミ
ア等のにじみの現象を抑制することができる。
た素子に比べ、素子全体の厚み（高さ）を抑制すること
ができ、集積度やフォトダイオード１に対する開口率を
向上させることができるとともに、フォトダイオード１
近傍にこの金属配線（アルミニウム膜２０）を配設する
構造となるため、斜め入射光によるブルーミングやスミ
ア等のにじみの現象を抑制することができる。
【００７５】［実施形態２］図２は、本発明の実施形態
２による光電変換素子を示す概略構成図であり、図２
（ａ）は光電変換素子を示す概略構成平面図、図２
（ｂ）は図２（ａ）のＸ１−Ｘ２線に沿った断面図、図
２（ｃ）は図２（ａ）のＹ１−Ｙ２線に沿った断面図で
ある。この実施形態２と実施形態１との相違は、光電変
換素子のフォトダイオードとＪＦＥＴ２の構造が異なっ
ている点である。
２による光電変換素子を示す概略構成図であり、図２
（ａ）は光電変換素子を示す概略構成平面図、図２
（ｂ）は図２（ａ）のＸ１−Ｘ２線に沿った断面図、図
２（ｃ）は図２（ａ）のＹ１−Ｙ２線に沿った断面図で
ある。この実施形態２と実施形態１との相違は、光電変
換素子のフォトダイオードとＪＦＥＴ２の構造が異なっ
ている点である。
【００７６】即ち、実施形態２における光電変換素子の
フォトダイオード１は、第１に、シリコン層表面からＰ
型シリコン基板１０に向かって、ＮＰＮＰ型の縦型オー
バーフロー構造の埋め込みフォトダイオード（ＮＰＮに
よって埋め込みフォトダイオードが構成され、ＰＮＰに
よってオーバーフロー構造が構成される）を形成してい
る点が、実施形態１における光電変換素子のフォトダイ
オード１と異なっている。
フォトダイオード１は、第１に、シリコン層表面からＰ
型シリコン基板１０に向かって、ＮＰＮＰ型の縦型オー
バーフロー構造の埋め込みフォトダイオード（ＮＰＮに
よって埋め込みフォトダイオードが構成され、ＰＮＰに
よってオーバーフロー構造が構成される）を形成してい
る点が、実施形態１における光電変換素子のフォトダイ
オード１と異なっている。
【００７７】従って、溢れ出るキャリアを吸収するオー
バーフロー構造によって、ブルーミング、スミア等のに
じみの現象を抑制することができるとともに、埋め込み
フォトダイオードによってＰＮ接合部に生じる空乏層が
表面に達しないため、暗電流が抑制される。また、電荷
が転送された後にフォトダイオードに電荷が残らない
（完全空乏化になる）ため、残像、リセットノイズを抑
えた理想的な特性を得ることができる。
バーフロー構造によって、ブルーミング、スミア等のに
じみの現象を抑制することができるとともに、埋め込み
フォトダイオードによってＰＮ接合部に生じる空乏層が
表面に達しないため、暗電流が抑制される。また、電荷
が転送された後にフォトダイオードに電荷が残らない
（完全空乏化になる）ため、残像、リセットノイズを抑
えた理想的な特性を得ることができる。
【００７８】さらに、実施形態１においてフォトダイオ
ード１の周囲のみに形成されていたＮウェル（Ｎ−Ｗｅ
ｌｌ）領域１４を、Ｐ型シリコン基板１０上の全面に渡
って形成している点も異なっている。一般的に、縦型オ
ーバーフロー構造のフォトダイオードは、内部量子効率
を高く保つため、ＰＮ接合をシリコン層表面からＰ型シ
リコン基板１０側に向かってできるだけ深く形成するこ
とが望ましい。
ード１の周囲のみに形成されていたＮウェル（Ｎ−Ｗｅ
ｌｌ）領域１４を、Ｐ型シリコン基板１０上の全面に渡
って形成している点も異なっている。一般的に、縦型オ
ーバーフロー構造のフォトダイオードは、内部量子効率
を高く保つため、ＰＮ接合をシリコン層表面からＰ型シ
リコン基板１０側に向かってできるだけ深く形成するこ
とが望ましい。
【００７９】従って、Ｎウェル領域１４はＰ型シリコン
基板１０側に向かってさらに深く形成することになる
が、この時、Ｎウェル領域１４は横方向（Ｐ型シリコン
基板１０に向かう方向と直交する方向）にも拡散（サイ
ド拡散）するため、このサイド拡散を考慮した設計が必
要となる。この実施形態２では、Ｐ型シリコン基板１０
上の全面に渡ってＮウェル領域１４を形成し、このＮウ
ェル領域１４中にＪＦＥＴ２を形成する構造としたこと
により、Ｎウェル領域１４のサイド拡散の影響を防止
し、集積度や開口率を向上することができる。
基板１０側に向かってさらに深く形成することになる
が、この時、Ｎウェル領域１４は横方向（Ｐ型シリコン
基板１０に向かう方向と直交する方向）にも拡散（サイ
ド拡散）するため、このサイド拡散を考慮した設計が必
要となる。この実施形態２では、Ｐ型シリコン基板１０
上の全面に渡ってＮウェル領域１４を形成し、このＮウ
ェル領域１４中にＪＦＥＴ２を形成する構造としたこと
により、Ｎウェル領域１４のサイド拡散の影響を防止
し、集積度や開口率を向上することができる。
【００８０】この実施形態２における光電変換素子のＪ
ＦＥＴ２は、先ず第１に、全体的（特にチャネル部分）
にシャロー化（浅接合化）した点が実施形態１における
ＪＦＥＴ２の構成と異なっている。増幅動作のみを行う
ＪＦＥＴ２をシャロー化することは、シャロー化した分
だけＪＦＥＴ２全体の大きさ（サイズ）が小さくなり、
光電変換素子全体の集積度やフォトダイオード１の開口
率を向上することができる。
ＦＥＴ２は、先ず第１に、全体的（特にチャネル部分）
にシャロー化（浅接合化）した点が実施形態１における
ＪＦＥＴ２の構成と異なっている。増幅動作のみを行う
ＪＦＥＴ２をシャロー化することは、シャロー化した分
だけＪＦＥＴ２全体の大きさ（サイズ）が小さくなり、
光電変換素子全体の集積度やフォトダイオード１の開口
率を向上することができる。
【００８１】加えて、増幅部としての特性、つまり相互
コンダクタンス（ｇm）の向上や、飽和特性の改善（飽
和領域のドレイン電圧依存性の低減）を図ることもでき
る。相互コンダクタンス（ｇｍ）の向上は、例えばＪＦ
ＥＴ２を電流増幅に使用する場合に重要であることは勿
論、ソースフォロワ動作させた場合（つまり、容量負荷
で電荷増幅させた場合）でも時定数の低減（スピードア
ップ）あるいは感度の向上を図ることができる。
コンダクタンス（ｇm）の向上や、飽和特性の改善（飽
和領域のドレイン電圧依存性の低減）を図ることもでき
る。相互コンダクタンス（ｇｍ）の向上は、例えばＪＦ
ＥＴ２を電流増幅に使用する場合に重要であることは勿
論、ソースフォロワ動作させた場合（つまり、容量負荷
で電荷増幅させた場合）でも時定数の低減（スピードア
ップ）あるいは感度の向上を図ることができる。
【００８２】実施形態２による光電変換素子のＪＦＥＴ
２は、第２に、チャネル（Ｎチャネル）の上下にＰ型ゲ
ート領域１３（図２（ｂ）参照、浅い第１導電型ゲート
領域１３ａ及び第１導電型ゲート領域１３ｂ）を形成
し、チャネルの形成されていない部分でこれらの浅い第
１導電型ゲート領域１３ａ及び第１導電型ゲート領域１
３ｂを電気的に導通させている。さらに、このＰ型ゲー
ト領域１３とＰ型シリコン基板１０をＮウェル領域１４
によって電気的に分離した点が実施形態１によるＪＦＥ
Ｔ２と異なっている。この結果、光電変換素子自身の特
性に与える基板電圧の影響（基板バイアス効果）を大幅
に低減することができる。
２は、第２に、チャネル（Ｎチャネル）の上下にＰ型ゲ
ート領域１３（図２（ｂ）参照、浅い第１導電型ゲート
領域１３ａ及び第１導電型ゲート領域１３ｂ）を形成
し、チャネルの形成されていない部分でこれらの浅い第
１導電型ゲート領域１３ａ及び第１導電型ゲート領域１
３ｂを電気的に導通させている。さらに、このＰ型ゲー
ト領域１３とＰ型シリコン基板１０をＮウェル領域１４
によって電気的に分離した点が実施形態１によるＪＦＥ
Ｔ２と異なっている。この結果、光電変換素子自身の特
性に与える基板電圧の影響（基板バイアス効果）を大幅
に低減することができる。
【００８３】さらに、先に述べたドレイン電圧依存性の
低減と基板バイアス効果の低減は、例えば光電変換装置
を構成して、ＪＦＥＴ２をソースフォロワ動作させた場
合、光電変換装置に配設された各画素の感度の向上及び
感度のばらつき（例えば、固定パターンノイズ）を抑制
することに大きな効果を奏する。このように、実施形態
２による光電変換素子のＪＦＥＴ２は、実施形態１によ
る光電変換素子に比べて集積度や開口率が向上するとと
もに、感度が高く、感度のばらつきを抑制することがで
きる。
低減と基板バイアス効果の低減は、例えば光電変換装置
を構成して、ＪＦＥＴ２をソースフォロワ動作させた場
合、光電変換装置に配設された各画素の感度の向上及び
感度のばらつき（例えば、固定パターンノイズ）を抑制
することに大きな効果を奏する。このように、実施形態
２による光電変換素子のＪＦＥＴ２は、実施形態１によ
る光電変換素子に比べて集積度や開口率が向上するとと
もに、感度が高く、感度のばらつきを抑制することがで
きる。
【００８４】［実施形態３］図３は、本発明の実施形態
３による光電変換素子を示す概略構成図であり、図３
（ａ）は光電変換素子を示す概略構成平面図、図３
（ｂ）は図３（ａ）のＸ１−Ｘ２線に沿った断面図、図
３（ｃ）は図３（ａ）のＹ１−Ｙ２線に沿った断面図で
ある。この実施形態３による光電変換素子は、フォトダ
イオード１、ＪＦＥＴ２、リセットドレイン４の各周囲
領域（転送ゲート３、リセットゲート５が形成される領
域を含む）に、予め定められた導電型（この実施形態３
ではＮ型）の素子分離領域２１を形成した点が上記両実
施形態と異なっている。
３による光電変換素子を示す概略構成図であり、図３
（ａ）は光電変換素子を示す概略構成平面図、図３
（ｂ）は図３（ａ）のＸ１−Ｘ２線に沿った断面図、図
３（ｃ）は図３（ａ）のＹ１−Ｙ２線に沿った断面図で
ある。この実施形態３による光電変換素子は、フォトダ
イオード１、ＪＦＥＴ２、リセットドレイン４の各周囲
領域（転送ゲート３、リセットゲート５が形成される領
域を含む）に、予め定められた導電型（この実施形態３
ではＮ型）の素子分離領域２１を形成した点が上記両実
施形態と異なっている。
【００８５】通常、フォトダイオード１、ＪＦＥＴ２、
リセットドレイン４の各Ｐ型領域は、それぞれＮウェル
領域１４中に形成されているため、このＮウェル領域１
４によってそれぞれ電気的に分離されている。一般的
に、Ｎウェル領域１４による分離は、集積度や開口率の
向上の観点から分離幅をできるだけ小さくすることが望
ましい。
リセットドレイン４の各Ｐ型領域は、それぞれＮウェル
領域１４中に形成されているため、このＮウェル領域１
４によってそれぞれ電気的に分離されている。一般的
に、Ｎウェル領域１４による分離は、集積度や開口率の
向上の観点から分離幅をできるだけ小さくすることが望
ましい。
【００８６】ところが、フォトダイオード１、ＪＦＥＴ
２、リセットドレイン４の各Ｐ型領域は、光電変換素子
の性能上あまり浅く（シリコン表面から基板側に向かっ
て浅く）形成することができない。特に、フォトダイオ
ード１については、量子効率の観点から、逆にシリコン
表面から基板側に向かって深く形成することが望まし
い。従って、横方向（基板に向かう方向と直交する方
向）への広がり（サイド拡散）も大きくなり、分離幅の
縮小が行いにくいのが実情である。
２、リセットドレイン４の各Ｐ型領域は、光電変換素子
の性能上あまり浅く（シリコン表面から基板側に向かっ
て浅く）形成することができない。特に、フォトダイオ
ード１については、量子効率の観点から、逆にシリコン
表面から基板側に向かって深く形成することが望まし
い。従って、横方向（基板に向かう方向と直交する方
向）への広がり（サイド拡散）も大きくなり、分離幅の
縮小が行いにくいのが実情である。
【００８７】そこで、この実施形態３においては、Ｎ型
の素子分離領域２１を形成することによって、上記各Ｐ
型領域のサイド拡散を抑え、分離幅の縮小化を図り、光
電変換素子全体の集積度やフォトダイオード１の開口率
を向上させるとともに、転送ゲート３及びリセットゲー
ト５のしきい値電圧制御を容易にすることができる。
の素子分離領域２１を形成することによって、上記各Ｐ
型領域のサイド拡散を抑え、分離幅の縮小化を図り、光
電変換素子全体の集積度やフォトダイオード１の開口率
を向上させるとともに、転送ゲート３及びリセットゲー
ト５のしきい値電圧制御を容易にすることができる。
【００８８】［実施形態４］図４は、本発明の実施形態
４による光電変換素子を示す要部概略断面図である。図
４は、図２（ｃ）又は図３（ｃ）の一部分を示している
ものであり、従って実施形態４は実施形態２又は３の図
でも説明可能である。この実施形態におけるフォトダイ
オードは、図４に示すように、縦型オーバーフロー構造
の埋め込みフォトダイオード（ＢＰＤ）１である。従っ
て、ここで用いられるＰ型拡散層１２は、次の条件を満
たす必要がある。なお、シリコン層表面には、ＳｉＯ2
膜１１ａが形成されている。 （１）過剰な光生成電荷が基板にオーバーフローするこ
と。 （２）信号読み出し時に光生成電荷がＪＦＥＴ２に完全
転送され、ＢＰＤ１のＰ型拡散が完全空乏化すること。
４による光電変換素子を示す要部概略断面図である。図
４は、図２（ｃ）又は図３（ｃ）の一部分を示している
ものであり、従って実施形態４は実施形態２又は３の図
でも説明可能である。この実施形態におけるフォトダイ
オードは、図４に示すように、縦型オーバーフロー構造
の埋め込みフォトダイオード（ＢＰＤ）１である。従っ
て、ここで用いられるＰ型拡散層１２は、次の条件を満
たす必要がある。なお、シリコン層表面には、ＳｉＯ2
膜１１ａが形成されている。 （１）過剰な光生成電荷が基板にオーバーフローするこ
と。 （２）信号読み出し時に光生成電荷がＪＦＥＴ２に完全
転送され、ＢＰＤ１のＰ型拡散が完全空乏化すること。
【００８９】一方、ＪＦＥＴ２に用いられているＰ型拡
散は、次の条件を満たす必要がある。 （１）ＢＰＤ１から転送されてきた電荷が基板にオーバ
ーフローしないこと。 （２）ＪＦＥＴ２のソースＮ+拡散とＮウェル領域１４
がパンチスルーしないこと。（３）ＪＦＥＴ２として動
作させるバイアス条件で空乏化しないこと。これらの条
件を同時に満たすためには、ＢＰＤ１とＪＦＥＴ２とに
おけるＰ型拡散領域の濃度を別々に異なる値となるよう
に設定した方が最適化し易い。
散は、次の条件を満たす必要がある。 （１）ＢＰＤ１から転送されてきた電荷が基板にオーバ
ーフローしないこと。 （２）ＪＦＥＴ２のソースＮ+拡散とＮウェル領域１４
がパンチスルーしないこと。（３）ＪＦＥＴ２として動
作させるバイアス条件で空乏化しないこと。これらの条
件を同時に満たすためには、ＢＰＤ１とＪＦＥＴ２とに
おけるＰ型拡散領域の濃度を別々に異なる値となるよう
に設定した方が最適化し易い。
【００９０】従って、本実施形態における光電変換素子
では、ＢＰＤ１のＰ型拡散領域である電荷蓄積部１２の
不純物濃度を５×１０15ｃｍ-3〜３×１０16ｃｍ-3の範
囲とし、かつ、ＪＦＥＴ２のＰ型拡散領域である第１導
電型ゲート領域１３ｂの不純物濃度を６×１０15ｃｍ-3
〜３×１０16ｃｍ-3の範囲とするとともに、これらの不
純物濃度を異なる値に設定する。ここで、これらの不純
物濃度は、ボロンやリン等のイオン注入における注入条
件例えば注入量や拡散時間を変更することにより調整す
ることができる。
では、ＢＰＤ１のＰ型拡散領域である電荷蓄積部１２の
不純物濃度を５×１０15ｃｍ-3〜３×１０16ｃｍ-3の範
囲とし、かつ、ＪＦＥＴ２のＰ型拡散領域である第１導
電型ゲート領域１３ｂの不純物濃度を６×１０15ｃｍ-3
〜３×１０16ｃｍ-3の範囲とするとともに、これらの不
純物濃度を異なる値に設定する。ここで、これらの不純
物濃度は、ボロンやリン等のイオン注入における注入条
件例えば注入量や拡散時間を変更することにより調整す
ることができる。
【００９１】［実施形態５］図５は、上記各実施形態１
〜４（図１〜図４）において示した光電変換素子を二次
元マトリクス状に配置した実施形態５による光電変換装
置の概略構成を示す模式回路図である。また、図６は、
図５に示す模式回路図の動作を説明するためのパルスタ
イミングチャートである。なお、以下に示す光電変換装
置では、図１において示した光電変換素子を用いた場合
を例にして説明するが、図２〜図４において示した光電
変換素子を用いても同様である。
〜４（図１〜図４）において示した光電変換素子を二次
元マトリクス状に配置した実施形態５による光電変換装
置の概略構成を示す模式回路図である。また、図６は、
図５に示す模式回路図の動作を説明するためのパルスタ
イミングチャートである。なお、以下に示す光電変換装
置では、図１において示した光電変換素子を用いた場合
を例にして説明するが、図２〜図４において示した光電
変換素子を用いても同様である。
【００９２】図５に示すように、各画素３１は、入射光
に応じて電荷を生成して蓄積するフォトダイオード１、
制御領域で受け取った電荷に応じた信号出力を生じるＪ
ＦＥＴ２、及びフォトダイオード１で生成・蓄積された
電荷をＪＦＥＴ２の制御領域へ転送するための転送ゲー
ト３を備えた転送制御素子（Ｐチャネル型ＭＯＳＦＥ
Ｔ）３１ａと、ＪＦＥＴ２の制御領域へ転送された電荷
を排出するためのリセット用電荷排出手段であるリセッ
トドレイン４、及びこのリセットドレイン４を制御する
ためのリセット用制御手段であるリセットゲート５を備
えたリセット素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ｂ
とから構成されている。
に応じて電荷を生成して蓄積するフォトダイオード１、
制御領域で受け取った電荷に応じた信号出力を生じるＪ
ＦＥＴ２、及びフォトダイオード１で生成・蓄積された
電荷をＪＦＥＴ２の制御領域へ転送するための転送ゲー
ト３を備えた転送制御素子（Ｐチャネル型ＭＯＳＦＥ
Ｔ）３１ａと、ＪＦＥＴ２の制御領域へ転送された電荷
を排出するためのリセット用電荷排出手段であるリセッ
トドレイン４、及びこのリセットドレイン４を制御する
ためのリセット用制御手段であるリセットゲート５を備
えたリセット素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ｂ
とから構成されている。
【００９３】各ＪＦＥＴ２のソースは、マトリクス配置
の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃに
共通に接続されている。また、各ＪＦＥＴ２のドレイン
及びフォトダイオード１のカソード側には、図示しない
配線又は拡散層によって全画素共通にドレイン電源３１
ｃが接続されている。さらに、各フォトダイオード１の
アノード側及びＪＦＥＴ２の制御領域は、それぞれ転送
制御素子３１ａのソース又はドレインに接続されてい
る。
の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃに
共通に接続されている。また、各ＪＦＥＴ２のドレイン
及びフォトダイオード１のカソード側には、図示しない
配線又は拡散層によって全画素共通にドレイン電源３１
ｃが接続されている。さらに、各フォトダイオード１の
アノード側及びＪＦＥＴ２の制御領域は、それぞれ転送
制御素子３１ａのソース又はドレインに接続されてい
る。
【００９４】転送制御素子３１ａの転送ゲート（転送ゲ
ート電極）３は、マトリクス配置の各行毎に垂直走査回
路３４によって走査されるクロックライン３３ａ，３３
ｂ，３３ｃに共通接続されている。垂直走査回路３４か
ら送出される駆動パルスφTG 1〜φTG3が印加されると、
転送制御素子３１ａが各行毎に順次動作するようになっ
ている。
ート電極）３は、マトリクス配置の各行毎に垂直走査回
路３４によって走査されるクロックライン３３ａ，３３
ｂ，３３ｃに共通接続されている。垂直走査回路３４か
ら送出される駆動パルスφTG 1〜φTG3が印加されると、
転送制御素子３１ａが各行毎に順次動作するようになっ
ている。
【００９５】リセット素子３１ｂは、各画素３１毎に設
けられており、リセットドレイン４は各行毎に互いに並
列に配設され、マトリクス配置の各行毎に垂直走査回路
３４によって走査されるクロックライン５０ａ，５０
ｂ，５０ｃに共通接続されている。また、リセットゲー
ト（リセットゲート電極）５は、行ライン３７ａを介し
て駆動パルス発生回路３７に全画素共通接続されてい
る。また、リセット素子３１ｂのソースは、転送制御素
子３１ａのドレインと共有になっている。そして、リセ
ットゲート（リセットゲート電極）５に駆動パルス発生
回路３７から送出される駆動パルスφRGが印加される
と、このリセット素子３１ｂが動作するようになってい
る。
けられており、リセットドレイン４は各行毎に互いに並
列に配設され、マトリクス配置の各行毎に垂直走査回路
３４によって走査されるクロックライン５０ａ，５０
ｂ，５０ｃに共通接続されている。また、リセットゲー
ト（リセットゲート電極）５は、行ライン３７ａを介し
て駆動パルス発生回路３７に全画素共通接続されてい
る。また、リセット素子３１ｂのソースは、転送制御素
子３１ａのドレインと共有になっている。そして、リセ
ットゲート（リセットゲート電極）５に駆動パルス発生
回路３７から送出される駆動パルスφRGが印加される
と、このリセット素子３１ｂが動作するようになってい
る。
【００９６】垂直ソースライン３２ａ，３２ｂ，３２ｃ
は、一方において、各列毎に光信号出力転送用ＭＯＳト
ランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳト
ランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄積用
コンデンサ（第２の記憶素子）ＣS1，ＣS2，ＣS3及び暗
出力蓄積用コンデンサ（第１の記憶素子）ＣD1，ＣD2，
ＣD3の一方の電極に接続されるとともに、水平読出し選
択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，
ＴHD2，ＴHD3を各々経て信号出力線３８及び暗出力線３
９に接続されている。なお、一般的に、これら信号出力
線３８及び暗出力線３９には、寄生容量ＣHS，ＣHDが存
在する。また、これら信号出力線３８及び暗出力線３９
の一方にはバッファアンプ３８ａ，３９ａが接続されて
いる。
は、一方において、各列毎に光信号出力転送用ＭＯＳト
ランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳト
ランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄積用
コンデンサ（第２の記憶素子）ＣS1，ＣS2，ＣS3及び暗
出力蓄積用コンデンサ（第１の記憶素子）ＣD1，ＣD2，
ＣD3の一方の電極に接続されるとともに、水平読出し選
択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，
ＴHD2，ＴHD3を各々経て信号出力線３８及び暗出力線３
９に接続されている。なお、一般的に、これら信号出力
線３８及び暗出力線３９には、寄生容量ＣHS，ＣHDが存
在する。また、これら信号出力線３８及び暗出力線３９
の一方にはバッファアンプ３８ａ，３９ａが接続されて
いる。
【００９７】また、信号出力線３８及び暗出力線３９
は、他方において、送出される映像信号をリセットする
ための水平読出しリセット用ＭＯＳトランジスタ
ＴRHS，ＴRHDのドレインが接続されており、またこの水
平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDの
ソースは、上記光信号出力蓄積用コンデンサＣS1，
ＣS2，ＣS3及び暗出力蓄積用コンデンサＣD1，ＣD2，Ｃ
D3の他方の電極と接続しつつ、接地（ＧＮＤ）されてい
る。そして、この水平読出しリセット用ＭＯＳトランジ
スタＴRHS，ＴRHDのゲート電極に、駆動パルス発生回路
４３から送出される駆動パルスφRHが印加されると、水
平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDが
動作するようになっている。
は、他方において、送出される映像信号をリセットする
ための水平読出しリセット用ＭＯＳトランジスタ
ＴRHS，ＴRHDのドレインが接続されており、またこの水
平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDの
ソースは、上記光信号出力蓄積用コンデンサＣS1，
ＣS2，ＣS3及び暗出力蓄積用コンデンサＣD1，ＣD2，Ｃ
D3の他方の電極と接続しつつ、接地（ＧＮＤ）されてい
る。そして、この水平読出しリセット用ＭＯＳトランジ
スタＴRHS，ＴRHDのゲート電極に、駆動パルス発生回路
４３から送出される駆動パルスφRHが印加されると、水
平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDが
動作するようになっている。
【００９８】上記水平読出し選択用ＭＯＳトランジスタ
ＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD 2，ＴHD3の各々のゲ
ート電極には、水平走査回路４０に接続された水平選択
信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続
され、水平走査回路４０から送出される駆動パルスφH1
〜φH3によって水平読出しが制御されるようになってい
る。
ＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD 2，ＴHD3の各々のゲ
ート電極には、水平走査回路４０に接続された水平選択
信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続
され、水平走査回路４０から送出される駆動パルスφH1
〜φH3によって水平読出しが制御されるようになってい
る。
【００９９】上記光信号出力転送用ＭＯＳトランジスタ
ＴS1，ＴS2，ＴS3の各ゲート電極は光信号用クロックラ
イン４１ａを介して、また上記暗出力転送用ＭＯＳトラ
ンジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用ク
ロックライン４２ａを介して、それぞれ駆動パルス発生
回路４１及び４２に接続され、駆動パルス発生回路４１
及び４２から送出されるそれぞれの駆動パルスφTSある
いはφTDが印加されると、これら光信号出力転送用ＭＯ
ＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯ
ＳトランジスタＴD1，ＴD2，ＴD3が各々予め定められた
順序で交互に動作するようになっている。
ＴS1，ＴS2，ＴS3の各ゲート電極は光信号用クロックラ
イン４１ａを介して、また上記暗出力転送用ＭＯＳトラ
ンジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用ク
ロックライン４２ａを介して、それぞれ駆動パルス発生
回路４１及び４２に接続され、駆動パルス発生回路４１
及び４２から送出されるそれぞれの駆動パルスφTSある
いはφTDが印加されると、これら光信号出力転送用ＭＯ
ＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯ
ＳトランジスタＴD1，ＴD2，ＴD3が各々予め定められた
順序で交互に動作するようになっている。
【０１００】上記垂直ソースライン３２ａ，３２ｂ，３
２ｃは、他方において、各列毎にリセット用トランジス
タＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ
読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続され
ている。また、各リセット用トランジスタＴRV1，
ＴRV2，ＴRV3のソースには電源電圧ＶRVが供給され、ソ
ースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４
ｃには電源電圧ＶCSが供給されている。
２ｃは、他方において、各列毎にリセット用トランジス
タＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ
読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続され
ている。また、各リセット用トランジスタＴRV1，
ＴRV2，ＴRV3のソースには電源電圧ＶRVが供給され、ソ
ースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４
ｃには電源電圧ＶCSが供給されている。
【０１０１】なお、リセット用トランジスタＴRV1，Ｔ
RV2，ＴRV3のゲート電極にはリセットパルスφRVが供給
され、このリセットパルスφRVがハイレベルになると、
リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導通し
て垂直ソースライン３２ａ，３２ｂ，３２ｃを接地状態
（ＶRV＝ＧＮＤの時）にすることができるようになって
いる。
RV2，ＴRV3のゲート電極にはリセットパルスφRVが供給
され、このリセットパルスφRVがハイレベルになると、
リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導通し
て垂直ソースライン３２ａ，３２ｂ，３２ｃを接地状態
（ＶRV＝ＧＮＤの時）にすることができるようになって
いる。
【０１０２】また、ソースフォロワ読み出し用定電流源
４４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定
数を制御すると同時に、各画素３１ごとのバイアス点の
変動等による時定数ばらつきを抑えて、ゲインを揃え、
固定パターンノイズ（以下、ＦＰＮとする）を抑えるよ
うになっている。
４４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定
数を制御すると同時に、各画素３１ごとのバイアス点の
変動等による時定数ばらつきを抑えて、ゲインを揃え、
固定パターンノイズ（以下、ＦＰＮとする）を抑えるよ
うになっている。
【０１０３】次に、図６に示すパルスタイミングチャー
トを参照しながら、本発明の実施形態５による光電変換
装置の動作について説明する。なお、図６において、ｔ
11〜ｔ15までの期間は、第１行目の画素３１の読み出し
動作を示しており、以下ｔ21〜ｔ25およびｔ31〜ｔ35の
期間は、それぞれ第２行目、第３行目に対応している。
また、ｔ11〜ｔ14のそれぞれは、ｔ11がＪＦＥＴ２の初
期化動作、ｔ12が初期化後の第１行目のＪＦＥＴ２のソ
ースフォロワ動作、ｔ13が第１行目のフォトダイオード
１からＪＦＥＴ２への信号電荷の転送動作、ｔ14が転送
後のＪＦＥＴ２のソースフォロワ動作に対応した期間
で、この４つの動作は水平ブランキング期間内に行われ
る。また、ｔ15は映像信号出力期間である。
トを参照しながら、本発明の実施形態５による光電変換
装置の動作について説明する。なお、図６において、ｔ
11〜ｔ15までの期間は、第１行目の画素３１の読み出し
動作を示しており、以下ｔ21〜ｔ25およびｔ31〜ｔ35の
期間は、それぞれ第２行目、第３行目に対応している。
また、ｔ11〜ｔ14のそれぞれは、ｔ11がＪＦＥＴ２の初
期化動作、ｔ12が初期化後の第１行目のＪＦＥＴ２のソ
ースフォロワ動作、ｔ13が第１行目のフォトダイオード
１からＪＦＥＴ２への信号電荷の転送動作、ｔ14が転送
後のＪＦＥＴ２のソースフォロワ動作に対応した期間
で、この４つの動作は水平ブランキング期間内に行われ
る。また、ｔ15は映像信号出力期間である。
【０１０４】先ず、図６に示すように、期間ｔ11の最初
で、駆動パルスφRD1 をハイレベル（駆動パルスφRD2
とφRD3 はローレベルのまま）にして、第１行目の画素
３１のリセットドレイン４に電圧駆動パルスを印加す
る。そして、既にローレベルで導通状態（オン）とされ
ている全ての画素３１のリセットゲート５を経由して、
ハイレベルの電圧が第１行目の画素３１のＪＦＥＴ２の
制御領域に、ローレベルの電圧が第２行目以後の画素３
１のＪＦＥＴ２の制御領域に伝わり、これらのＪＦＥＴ
２の制御領域が初期化（電荷が排出）されるとともに、
第１行目の各ＪＦＥＴ２は選択（オン）され、第２行目
以後の各ＪＦＥＴ２は非選択（オフ）とされる。
で、駆動パルスφRD1 をハイレベル（駆動パルスφRD2
とφRD3 はローレベルのまま）にして、第１行目の画素
３１のリセットドレイン４に電圧駆動パルスを印加す
る。そして、既にローレベルで導通状態（オン）とされ
ている全ての画素３１のリセットゲート５を経由して、
ハイレベルの電圧が第１行目の画素３１のＪＦＥＴ２の
制御領域に、ローレベルの電圧が第２行目以後の画素３
１のＪＦＥＴ２の制御領域に伝わり、これらのＪＦＥＴ
２の制御領域が初期化（電荷が排出）されるとともに、
第１行目の各ＪＦＥＴ２は選択（オン）され、第２行目
以後の各ＪＦＥＴ２は非選択（オフ）とされる。
【０１０５】即ち、リセットドレイン４に電圧駆動パル
ス（φRD1，φRD2，φRD3）が送出された行によって、
ＪＦＥＴ２の選択（オン）・非選択（オフ）がなされる
とともに、選択された行のＪＦＥＴ２の制御領域がハイ
レベルの電位に、非選択行のＪＦＥＴ２の制御領域がロ
ーレベルの電位に初期化される。
ス（φRD1，φRD2，φRD3）が送出された行によって、
ＪＦＥＴ２の選択（オン）・非選択（オフ）がなされる
とともに、選択された行のＪＦＥＴ２の制御領域がハイ
レベルの電位に、非選択行のＪＦＥＴ２の制御領域がロ
ーレベルの電位に初期化される。
【０１０６】そして、期間ｔ11の終わり（期間ｔ12の最
初）において、駆動パルスφRGをハイレベルにして、リ
セットゲート５を非導通状態（オフ）にすることによっ
て、各ＪＦＥＴ２の制御領域は、選択（オン）、非選択
（オフ）状態を保持したまま、フローティング状態とさ
れる。
初）において、駆動パルスφRGをハイレベルにして、リ
セットゲート５を非導通状態（オフ）にすることによっ
て、各ＪＦＥＴ２の制御領域は、選択（オン）、非選択
（オフ）状態を保持したまま、フローティング状態とさ
れる。
【０１０７】同時に（期間ｔ12の最初で）、駆動パルス
φRVをローレベルにして、リセット用トランジスタＴ
RV1〜ＴRV3を遮断状態（オフ）にして、この期間ｔ12中
において、第１行目の各ＪＦＥＴ２がソースフォロワ動
作を行う。なお、この期間ｔ12中において、駆動パルス
φTDはハイレベルで暗出力転送用ＭＯＳトランジスタＴ
D1，ＴD2，ＴD3は導通状態（オン）となっており、各Ｊ
ＦＥＴ２の制御領域の初期化直後の電位に対応した出力
（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，
ＣD2，ＣD3に蓄積される。
φRVをローレベルにして、リセット用トランジスタＴ
RV1〜ＴRV3を遮断状態（オフ）にして、この期間ｔ12中
において、第１行目の各ＪＦＥＴ２がソースフォロワ動
作を行う。なお、この期間ｔ12中において、駆動パルス
φTDはハイレベルで暗出力転送用ＭＯＳトランジスタＴ
D1，ＴD2，ＴD3は導通状態（オン）となっており、各Ｊ
ＦＥＴ２の制御領域の初期化直後の電位に対応した出力
（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，
ＣD2，ＣD3に蓄積される。
【０１０８】期間ｔ13においては、駆動パルスφTG1 を
ローレベルにして転送ゲート３を非導通状態（オフ）か
ら導通状態（オン）にするとともに、駆動パルスφTSを
ハイレベルに、駆動パルスφTDをローレベルにして、光
信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を
導通状態（オン）に、暗出力転送用ＭＯＳトランジスタ
ＴD1，ＴD2，ＴD3を非導通状態（オフ）にする。
ローレベルにして転送ゲート３を非導通状態（オフ）か
ら導通状態（オン）にするとともに、駆動パルスφTSを
ハイレベルに、駆動パルスφTDをローレベルにして、光
信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を
導通状態（オン）に、暗出力転送用ＭＯＳトランジスタ
ＴD1，ＴD2，ＴD3を非導通状態（オフ）にする。
【０１０９】この結果、第１行目のフォトダイオード１
で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送
される。なお、電荷を転送した後のＪＦＥＴ２の制御領
域の電位は、電荷量／ゲート容量の分だけ変化（この場
合は上昇）する。また、図６において、駆動パルスφ
TG1がローレベルのときに転送ゲート３が導通状態（オ
ン）になるのは、転送制御素子３１ａがＰチャネル型で
あるため、他の駆動パルスと極性が反対になるためので
ある。
で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送
される。なお、電荷を転送した後のＪＦＥＴ２の制御領
域の電位は、電荷量／ゲート容量の分だけ変化（この場
合は上昇）する。また、図６において、駆動パルスφ
TG1がローレベルのときに転送ゲート３が導通状態（オ
ン）になるのは、転送制御素子３１ａがＰチャネル型で
あるため、他の駆動パルスと極性が反対になるためので
ある。
【０１１０】期間ｔ14においては、期間ｔ12と同様に、
駆動パルスφTG1をハイレベルして第１行目の転送ゲー
ト３を非導通状態（オフ）にして、フォトダイオード１
において光電変換された電荷が蓄積される状態にすると
ともに、駆動パルスφRVをローレベルにしてリセット用
トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にして、
第１行目の各ＪＦＥＴ２がソースフォロワ動作をする。
駆動パルスφTG1をハイレベルして第１行目の転送ゲー
ト３を非導通状態（オフ）にして、フォトダイオード１
において光電変換された電荷が蓄積される状態にすると
ともに、駆動パルスφRVをローレベルにしてリセット用
トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にして、
第１行目の各ＪＦＥＴ２がソースフォロワ動作をする。
【０１１１】なお、この期間ｔ14中において、駆動パル
スφTSはハイレベルであるため、光信号出力転送用ＭＯ
ＳトランジスタＴS1，ＴS2，ＴS3が導通状態（オン）と
なっており、各ＪＦＥＴ２の制御領域へ電荷を転送した
後の電位に対応した出力（信号出力）電圧が、光信号出
力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
スφTSはハイレベルであるため、光信号出力転送用ＭＯ
ＳトランジスタＴS1，ＴS2，ＴS3が導通状態（オン）と
なっており、各ＪＦＥＴ２の制御領域へ電荷を転送した
後の電位に対応した出力（信号出力）電圧が、光信号出
力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【０１１２】期間ｔ15においては、駆動パルスφRD1，
φRG，φTSのそれぞれをローレベルに、駆動パルスφRV
をハイレベルにして、光信号出力蓄積用コンデンサＣS1
〜Ｃ S3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積さ
れた出力電圧（映像信号）を出力端子ＶOS，ＶODに出力
する状態にする。
φRG，φTSのそれぞれをローレベルに、駆動パルスφRV
をハイレベルにして、光信号出力蓄積用コンデンサＣS1
〜Ｃ S3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積さ
れた出力電圧（映像信号）を出力端子ＶOS，ＶODに出力
する状態にする。
【０１１３】そして、水平走査回路４０から駆動パルス
φH1〜φH3及び駆動パルス発生回路４３から駆動パルス
φRHを順次出力して、光信号出力蓄積用コンデンサＣS1
〜Ｃ S3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積さ
れた映像信号をそれぞれ信号出力線３８及び暗出力線３
９の水平読み出しラインに読み出し、出力端子ＶOS，Ｖ
ODから映像信号を出力しつつ、信号出力線３８及び暗出
力線３９の水平読み出しラインのリセットを行う。
φH1〜φH3及び駆動パルス発生回路４３から駆動パルス
φRHを順次出力して、光信号出力蓄積用コンデンサＣS1
〜Ｃ S3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積さ
れた映像信号をそれぞれ信号出力線３８及び暗出力線３
９の水平読み出しラインに読み出し、出力端子ＶOS，Ｖ
ODから映像信号を出力しつつ、信号出力線３８及び暗出
力線３９の水平読み出しラインのリセットを行う。
【０１１４】なお、出力端子ＶOS，ＶODから得られた映
像信号は、図示しない外部演算回路によって演算処理さ
れる。これは、出力端子ＶOSから得られる映像信号には
電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、出力端
子ＶODから得られる映像信号には暗成分（Ｄ）のみが含
まれているため、出力端子ＶOS，ＶODから得られた映像
信号を演算処理（減算処理（ＶOS−ＶOD））することに
より、電荷成分（Ｓ）に応じた映像信号のみを抽出する
ためである。
像信号は、図示しない外部演算回路によって演算処理さ
れる。これは、出力端子ＶOSから得られる映像信号には
電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、出力端
子ＶODから得られる映像信号には暗成分（Ｄ）のみが含
まれているため、出力端子ＶOS，ＶODから得られた映像
信号を演算処理（減算処理（ＶOS−ＶOD））することに
より、電荷成分（Ｓ）に応じた映像信号のみを抽出する
ためである。
【０１１５】以上に示した期間ｔ11〜ｔ15に対する第１
行目の読み出し動作は、期間ｔ21〜ｔ25および期間ｔ31
〜ｔ35において、それぞれ第２行目、第３行目に対して
繰り返して、同様に行われる。なお、この第１の実施形
態における光電変換装置では、リセット素子３１ｂが、
各画素３１毎に設けられ、リセットドレイン４が各行毎
に互いに並列に配設されているため、リセット動作が極
めて高速となり、期間ｔ11〜ｔ15，ｔ21〜ｔ25、ｔ31〜
ｔ35の全体的な時間は、従来の光電変換装置に比べて短
くすることができる。
行目の読み出し動作は、期間ｔ21〜ｔ25および期間ｔ31
〜ｔ35において、それぞれ第２行目、第３行目に対して
繰り返して、同様に行われる。なお、この第１の実施形
態における光電変換装置では、リセット素子３１ｂが、
各画素３１毎に設けられ、リセットドレイン４が各行毎
に互いに並列に配設されているため、リセット動作が極
めて高速となり、期間ｔ11〜ｔ15，ｔ21〜ｔ25、ｔ31〜
ｔ35の全体的な時間は、従来の光電変換装置に比べて短
くすることができる。
【０１１６】［実施形態６］図７は、本発明の実施形態
６による光電変換素子を示す概略構成図であり、図７
（ａ）は光電変換素子を示す概略構成平面図、図７
（ｂ）は図７（ａ）のＸ１−Ｘ２線に沿った断面図、図
７（ｃ）は図７（ａ）のＹ１−Ｙ２線に沿った断面図で
ある。図７に示す光電変換素子と図１〜図４において示
した光電変換素子との最も異なる点は、ＪＦＥＴ２（増
幅部）に容量結合によってＪＦＥＴ２の制御領域を制御
するためのゲート電極５０が形成されている点であり、
他の構成については図１において示した光電変換素子と
同一である。なお、図７に示すように、ゲート配線５１
が形成されている。
６による光電変換素子を示す概略構成図であり、図７
（ａ）は光電変換素子を示す概略構成平面図、図７
（ｂ）は図７（ａ）のＸ１−Ｘ２線に沿った断面図、図
７（ｃ）は図７（ａ）のＹ１−Ｙ２線に沿った断面図で
ある。図７に示す光電変換素子と図１〜図４において示
した光電変換素子との最も異なる点は、ＪＦＥＴ２（増
幅部）に容量結合によってＪＦＥＴ２の制御領域を制御
するためのゲート電極５０が形成されている点であり、
他の構成については図１において示した光電変換素子と
同一である。なお、図７に示すように、ゲート配線５１
が形成されている。
【０１１７】通常、ＪＦＥＴ２には、制御領域を容量結
合によって制御するためのゲート電極５０が形成されて
いる。しかしながら、図１〜図４において示した光電変
換素子では、ゲート電極５０が形成されていない。この
ことによる相違点は、以下に示すゲート電極５０を形成
した場合の光電変換素子（図７）を二次元マトリクス状
に配列した光電変換装置の説明とともに説明する。
合によって制御するためのゲート電極５０が形成されて
いる。しかしながら、図１〜図４において示した光電変
換素子では、ゲート電極５０が形成されていない。この
ことによる相違点は、以下に示すゲート電極５０を形成
した場合の光電変換素子（図７）を二次元マトリクス状
に配列した光電変換装置の説明とともに説明する。
【０１１８】なお、図７に示す光電変換素子は、ゲート
電極５０が形成されている点を除けば図１において示し
た光電変換素子と同一である。従って、図７に示す光電
変換素子のフォトダイオード１やＪＦＥＴ２の構造を図
２において示した光電変換素子のフォトダイオード１や
ＪＦＥＴ２の構造と同一にすると、ゲート電極５０が形
成されている点を除き、図２において示した光電変換素
子と同一になり、又図７に示す光電変換素子のフォトダ
イオード１、ＪＦＥＴ２、リセットドレイン４の各相互
領域間に、予め定められた導電型の素子分離領域２１を
形成すると、ゲート電極５０が形成されている点を除
き、図３において示した光電変換素子と同一になる。こ
のため、同一部分についての説明は省略する。
電極５０が形成されている点を除けば図１において示し
た光電変換素子と同一である。従って、図７に示す光電
変換素子のフォトダイオード１やＪＦＥＴ２の構造を図
２において示した光電変換素子のフォトダイオード１や
ＪＦＥＴ２の構造と同一にすると、ゲート電極５０が形
成されている点を除き、図２において示した光電変換素
子と同一になり、又図７に示す光電変換素子のフォトダ
イオード１、ＪＦＥＴ２、リセットドレイン４の各相互
領域間に、予め定められた導電型の素子分離領域２１を
形成すると、ゲート電極５０が形成されている点を除
き、図３において示した光電変換素子と同一になる。こ
のため、同一部分についての説明は省略する。
【０１１９】［実施形態７］図８は、図７において示し
た光電変換素子を二次元マトリクス状に配置した本発明
の実施形態７による光電変換装置の概略構成を示す模式
回路図である。図５（実施形態５）と図８とを比較する
と、図８に示す光電変換装置では、画素（光電変換素
子）３１を構成するＪＦＥＴ２のゲート電極５０が、各
行毎に共通に垂直走査回路３４に接続されている。そし
て、このゲート電極５０がパルス駆動される。
た光電変換素子を二次元マトリクス状に配置した本発明
の実施形態７による光電変換装置の概略構成を示す模式
回路図である。図５（実施形態５）と図８とを比較する
と、図８に示す光電変換装置では、画素（光電変換素
子）３１を構成するＪＦＥＴ２のゲート電極５０が、各
行毎に共通に垂直走査回路３４に接続されている。そし
て、このゲート電極５０がパルス駆動される。
【０１２０】つまり、図５において説明した光電変換装
置では、ＪＦＥＴ２にゲート電極５０が形成されていな
かったため、リセットドレイン４が上記ゲート電極５０
の代わりにパルス駆動されていた。しかし、図５におい
て説明した光電変換装置では、ＪＦＥＴ２にゲート電極
５０が形成されていないため、ゲート電極５０への配線
が不要となる。従って、ゲート電極５０を形成しない分
だけ、ＪＦＥＴ２の制御領域の容量を小さくすることが
でき、感度を高くすることができるという利点を有して
いる。一方、図８に示す光電変換装置では、ＪＦＥＴ２
にゲート電極５０が形成されているため、リセットドレ
イン４をパルス駆動する必要がないという利点を有して
いる。
置では、ＪＦＥＴ２にゲート電極５０が形成されていな
かったため、リセットドレイン４が上記ゲート電極５０
の代わりにパルス駆動されていた。しかし、図５におい
て説明した光電変換装置では、ＪＦＥＴ２にゲート電極
５０が形成されていないため、ゲート電極５０への配線
が不要となる。従って、ゲート電極５０を形成しない分
だけ、ＪＦＥＴ２の制御領域の容量を小さくすることが
でき、感度を高くすることができるという利点を有して
いる。一方、図８に示す光電変換装置では、ＪＦＥＴ２
にゲート電極５０が形成されているため、リセットドレ
イン４をパルス駆動する必要がないという利点を有して
いる。
【０１２１】図８に示す光電変換装置において、各画素
３１は、入射光に応じた電荷を生成して蓄積するフォト
ダイオード１、制御領域を容量結合によって制御するた
めのゲート電極５０、制御領域に受け取った電荷に応じ
た信号出力を生じるＪＦＥＴ２、及びフォトダイオード
１で生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転
送するための転送ゲート３を備えた転送制御素子（Ｐチ
ャネル型ＭＯＳＦＥＴ）３１ａと、ＪＦＥＴ２の制御領
域へ転送された電荷を排出するためのリセットドレイン
４、及びこのリセットドレイン４を制御するためのリセ
ットゲート５を備えたリセット素子（Ｐチャネル型ＭＯ
ＳＦＥＴ）３１ｂとから構成されている。
３１は、入射光に応じた電荷を生成して蓄積するフォト
ダイオード１、制御領域を容量結合によって制御するた
めのゲート電極５０、制御領域に受け取った電荷に応じ
た信号出力を生じるＪＦＥＴ２、及びフォトダイオード
１で生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転
送するための転送ゲート３を備えた転送制御素子（Ｐチ
ャネル型ＭＯＳＦＥＴ）３１ａと、ＪＦＥＴ２の制御領
域へ転送された電荷を排出するためのリセットドレイン
４、及びこのリセットドレイン４を制御するためのリセ
ットゲート５を備えたリセット素子（Ｐチャネル型ＭＯ
ＳＦＥＴ）３１ｂとから構成されている。
【０１２２】各ＪＦＥＴ２のソースは、マトリクス配置
の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃに
共通に接続されている。また、各ＪＦＥＴ２のドレイン
及びフォトダイオード１のカソード側には、図示しない
配線又は拡散層によって全画素共通にドレイン電源３１
ｃが接続されている。さらに、各フォトダイオード１の
アノード側及びＪＦＥＴ２の制御領域は、それぞれ転送
制御素子３１ａのソース又はドレインに接続されてい
る。
の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃに
共通に接続されている。また、各ＪＦＥＴ２のドレイン
及びフォトダイオード１のカソード側には、図示しない
配線又は拡散層によって全画素共通にドレイン電源３１
ｃが接続されている。さらに、各フォトダイオード１の
アノード側及びＪＦＥＴ２の制御領域は、それぞれ転送
制御素子３１ａのソース又はドレインに接続されてい
る。
【０１２３】転送制御素子３１ａの転送ゲート（転送ゲ
ート電極）３は、マトリクス配置の各行毎に垂直走査回
路３４によって走査されるクロックライン３３ａ，３３
ｂ，３３ｃに共通接続され、上記垂直走査回路３４から
送出される駆動パルスφTG1〜φTG3が印加されると、転
送制御素子３１ａが各行毎に順次動作するようになって
いる。
ート電極）３は、マトリクス配置の各行毎に垂直走査回
路３４によって走査されるクロックライン３３ａ，３３
ｂ，３３ｃに共通接続され、上記垂直走査回路３４から
送出される駆動パルスφTG1〜φTG3が印加されると、転
送制御素子３１ａが各行毎に順次動作するようになって
いる。
【０１２４】ＪＦＥＴ２に備えられたゲート電極５０
は、マトリクス配置の各行毎に垂直走査回路３４によっ
て走査されるクロックライン３５ａ，３５ｂ，３５ｃに
共通接続され、上記垂直走査回路３４から送出される駆
動パルスφG1~φG3が印加されると、ＪＦＥＴ２が各行
毎に順次動作するようになっている。
は、マトリクス配置の各行毎に垂直走査回路３４によっ
て走査されるクロックライン３５ａ，３５ｂ，３５ｃに
共通接続され、上記垂直走査回路３４から送出される駆
動パルスφG1~φG3が印加されると、ＪＦＥＴ２が各行
毎に順次動作するようになっている。
【０１２５】リセット素子３１ｂは、各画素３１毎に設
けられており、リセットドレイン４は各行毎に互いに並
列に配設され、行ライン３６を介して電源電圧ＶRDに全
画素共通接続されており、また、リセットゲート（リセ
ットゲート電極）５も行ライン３７ａを介して駆動パル
ス発生回路３７に全画素共通接続されている。また、リ
セット素子３１ｂのソースは、転送制御素子３１ａのド
レインと共有になっている。そして、リセットゲート５
に上記駆動パルス発生回路３７から送出される駆動パル
スφRGが印加されると、このリセット素子３１ｂが動作
して、ＪＦＥＴ２の制御領域が初期化されるようになっ
ている。
けられており、リセットドレイン４は各行毎に互いに並
列に配設され、行ライン３６を介して電源電圧ＶRDに全
画素共通接続されており、また、リセットゲート（リセ
ットゲート電極）５も行ライン３７ａを介して駆動パル
ス発生回路３７に全画素共通接続されている。また、リ
セット素子３１ｂのソースは、転送制御素子３１ａのド
レインと共有になっている。そして、リセットゲート５
に上記駆動パルス発生回路３７から送出される駆動パル
スφRGが印加されると、このリセット素子３１ｂが動作
して、ＪＦＥＴ２の制御領域が初期化されるようになっ
ている。
【０１２６】上記垂直ソースライン３２ａ，３２ｂ，３
２ｃは、一方において、各列毎に光信号出力転送用ＭＯ
ＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯ
ＳトランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄
積用コンデンサ（第２の記憶素子）ＣS1，ＣS2，ＣS3及
び暗出力蓄積用コンデンサ（第１の記憶素子）ＣD1，Ｃ
D2，ＣD3の一方の電極に接続されるとともに、水平読出
し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，Ｔ
HD1，ＴHD2，ＴHD3を各々経て信号出力線３８及び暗出
力線３９に接続されている。なお、一般的に、これら信
号出力線３８及び暗出力線３９には寄生容量ＣHS，ＣHD
が存在する。また、これら信号出力線３８及び暗出力線
３９は、バッファアンプ３８ａ，３９ａが接続されてい
る。
２ｃは、一方において、各列毎に光信号出力転送用ＭＯ
ＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯ
ＳトランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄
積用コンデンサ（第２の記憶素子）ＣS1，ＣS2，ＣS3及
び暗出力蓄積用コンデンサ（第１の記憶素子）ＣD1，Ｃ
D2，ＣD3の一方の電極に接続されるとともに、水平読出
し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，Ｔ
HD1，ＴHD2，ＴHD3を各々経て信号出力線３８及び暗出
力線３９に接続されている。なお、一般的に、これら信
号出力線３８及び暗出力線３９には寄生容量ＣHS，ＣHD
が存在する。また、これら信号出力線３８及び暗出力線
３９は、バッファアンプ３８ａ，３９ａが接続されてい
る。
【０１２７】また、上記信号出力線３８及び暗出力線３
９は、送出される映像信号をリセットするための水平読
出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのドレ
インが接続されており、またこの水平読出しリセット用
ＭＯＳトランジスタＴRHS，ＴRHDのソースは、上記光信
号出力蓄積用コンデンサＣS1，ＣS2，ＣS3及び暗出力蓄
積用コンデンサＣD1，ＣD2，ＣD3の他方の電極と接続し
つつ、接地（ＧＮＤ）されている。そして、この水平読
出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのゲー
ト電極に、駆動パルス発生回路４３から送出される駆動
パルスφRHが印加されると、水平読出しリセット用ＭＯ
ＳトランジスタＴRHS，ＴRHDが動作するようになってい
る。
９は、送出される映像信号をリセットするための水平読
出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのドレ
インが接続されており、またこの水平読出しリセット用
ＭＯＳトランジスタＴRHS，ＴRHDのソースは、上記光信
号出力蓄積用コンデンサＣS1，ＣS2，ＣS3及び暗出力蓄
積用コンデンサＣD1，ＣD2，ＣD3の他方の電極と接続し
つつ、接地（ＧＮＤ）されている。そして、この水平読
出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのゲー
ト電極に、駆動パルス発生回路４３から送出される駆動
パルスφRHが印加されると、水平読出しリセット用ＭＯ
ＳトランジスタＴRHS，ＴRHDが動作するようになってい
る。
【０１２８】上記水平読出し選択用ＭＯＳトランジスタ
ＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD 2，ＴHD3の各々のゲ
ート電極には、水平走査回路４０に接続された水平選択
信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続
され、この水平走査回路４０から送出される駆動パルス
φH1〜φH3によって水平読出しが制御されるようになっ
ている。
ＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD 2，ＴHD3の各々のゲ
ート電極には、水平走査回路４０に接続された水平選択
信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続
され、この水平走査回路４０から送出される駆動パルス
φH1〜φH3によって水平読出しが制御されるようになっ
ている。
【０１２９】上記光信号出力転送用ＭＯＳトランジスタ
ＴS1，ＴS2，ＴS3の各ゲート電極は、光信号用クロック
ライン４１ａを介して、また上記暗出力転送用ＭＯＳト
ランジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用
クロックライン４２ａを介して、それぞれ駆動パルス発
生回路４１及び４２に接続され、駆動パルス発生回路４
１１及び４２から送出されるそれぞれの駆動パルスφTS
あるいはφTDが印加されると、これら光信号出力転送用
ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用
ＭＯＳトランジスタＴD1，ＴD2，ＴD3が各々予め定めら
れた順序で交互に動作するようになっている。
ＴS1，ＴS2，ＴS3の各ゲート電極は、光信号用クロック
ライン４１ａを介して、また上記暗出力転送用ＭＯＳト
ランジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用
クロックライン４２ａを介して、それぞれ駆動パルス発
生回路４１及び４２に接続され、駆動パルス発生回路４
１１及び４２から送出されるそれぞれの駆動パルスφTS
あるいはφTDが印加されると、これら光信号出力転送用
ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用
ＭＯＳトランジスタＴD1，ＴD2，ＴD3が各々予め定めら
れた順序で交互に動作するようになっている。
【０１３０】上記垂直ソースライン３２ａ，３２ｂ，３
２ｃは、他方において、各列毎にリセット用トランジス
タＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ
読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続され
ており、各リセット用トランジスタＴRV1，ＴRV2，Ｔ
RV3のソースには電源電圧ＶRVが供給され、ソースフォ
ロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃには電
源電圧ＶCSが供給されている。
２ｃは、他方において、各列毎にリセット用トランジス
タＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ
読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続され
ており、各リセット用トランジスタＴRV1，ＴRV2，Ｔ
RV3のソースには電源電圧ＶRVが供給され、ソースフォ
ロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃには電
源電圧ＶCSが供給されている。
【０１３１】なお、リセット用トランジスタＴRV1，Ｔ
RV2，ＴRV3のゲート電極には、リセットパルスφRVが供
給され、このリセットパルスφRVがハイレベルになる
と、リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導
通して垂直ソースライン３２ａ，３２ｂ，３２ｃを接地
状態（ＶRV＝ＧＮＤの時）にすることができるようにな
っている。また、ソースフォロワ読み出し用定電流源４
４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定数
を制御すると同時に、各画素３１ごとのバイアス点の変
動等による時定数ばらつきを抑えて、ゲインを揃え、Ｆ
ＰＮを抑えるようになっている。
RV2，ＴRV3のゲート電極には、リセットパルスφRVが供
給され、このリセットパルスφRVがハイレベルになる
と、リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導
通して垂直ソースライン３２ａ，３２ｂ，３２ｃを接地
状態（ＶRV＝ＧＮＤの時）にすることができるようにな
っている。また、ソースフォロワ読み出し用定電流源４
４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定数
を制御すると同時に、各画素３１ごとのバイアス点の変
動等による時定数ばらつきを抑えて、ゲインを揃え、Ｆ
ＰＮを抑えるようになっている。
【０１３２】次に、図９に示すパルスタイミングチャー
トを参照しながら、図８に示した本発明の実施形態７に
よる光電変換装置の動作について説明する。なお、図９
において、ｔ11〜ｔ15までの期間は、第１行目の画素３
１の読み出し動作を示しており、以下ｔ21〜ｔ25および
ｔ31〜ｔ35の期間は、それぞれ第２行目、第３行目に対
応している。またｔ11〜ｔ14はそれぞれ、ｔ11がＪＦＥ
Ｔ２の初期化動作、ｔ 12は初期化後の第１行目のＪＦＥ
Ｔ２のソースフォロワ動作、ｔ13は第１行目のフォトダ
イオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ
14は転送後のＪＦＥＴ２のソースフォロワ動作に対応し
た期間で、この４つの動作は水平ブランキング期間内に
行われる。ｔ15は映像信号出力期間である。
トを参照しながら、図８に示した本発明の実施形態７に
よる光電変換装置の動作について説明する。なお、図９
において、ｔ11〜ｔ15までの期間は、第１行目の画素３
１の読み出し動作を示しており、以下ｔ21〜ｔ25および
ｔ31〜ｔ35の期間は、それぞれ第２行目、第３行目に対
応している。またｔ11〜ｔ14はそれぞれ、ｔ11がＪＦＥ
Ｔ２の初期化動作、ｔ 12は初期化後の第１行目のＪＦＥ
Ｔ２のソースフォロワ動作、ｔ13は第１行目のフォトダ
イオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ
14は転送後のＪＦＥＴ２のソースフォロワ動作に対応し
た期間で、この４つの動作は水平ブランキング期間内に
行われる。ｔ15は映像信号出力期間である。
【０１３３】先ず、図９に示すように、期間ｔ11におい
て、駆動パルスφRG及びφTDをハイレベルにして、各画
素３１のリセットゲート５を導通状態（オン）から非導
通状態（オフ）にするとともに、暗出力転送用ＭＯＳト
ランジスタＴD1，ＴD2，ＴD3を導通状態（オン）にす
る。
て、駆動パルスφRG及びφTDをハイレベルにして、各画
素３１のリセットゲート５を導通状態（オン）から非導
通状態（オフ）にするとともに、暗出力転送用ＭＯＳト
ランジスタＴD1，ＴD2，ＴD3を導通状態（オン）にす
る。
【０１３４】この結果、全てのＪＦＥＴ２の制御領域
は、リセットドレイン４と行ライン３６を介して接続さ
れた電源電圧ＶRDの電位にされ、初期化（電荷が排出）
されて、フローティング状態になる。なお、図９におい
て、リセットゲート５への駆動パルスφRGがハイレベル
で非導通状態（オフ）となっているのは、リセット素子
３１ｂがＰチャネル型であるため、他の駆動パルスと極
性が反対になるためのである。
は、リセットドレイン４と行ライン３６を介して接続さ
れた電源電圧ＶRDの電位にされ、初期化（電荷が排出）
されて、フローティング状態になる。なお、図９におい
て、リセットゲート５への駆動パルスφRGがハイレベル
で非導通状態（オフ）となっているのは、リセット素子
３１ｂがＰチャネル型であるため、他の駆動パルスと極
性が反対になるためのである。
【０１３５】次いで、期間ｔ12の最初で、駆動パルスφ
G1をハイレベルにして、第１行目のＪＦＥＴ２のゲート
電極の電位を上昇させ、第１行目のＪＦＥＴ２が選択
（オン）され、第２行目以後のＪＦＥＴ２は非選択（オ
フ）とされる。即ち、リセットゲート５が非導通状態
（オフ）となっているときに、ＪＦＥＴ２のゲート電極
へ駆動パルス（φG1，φG2，φG3）が送出された行によ
って、ＪＦＥＴ２の選択（オン）・非選択（オフ）がな
される。
G1をハイレベルにして、第１行目のＪＦＥＴ２のゲート
電極の電位を上昇させ、第１行目のＪＦＥＴ２が選択
（オン）され、第２行目以後のＪＦＥＴ２は非選択（オ
フ）とされる。即ち、リセットゲート５が非導通状態
（オフ）となっているときに、ＪＦＥＴ２のゲート電極
へ駆動パルス（φG1，φG2，φG3）が送出された行によ
って、ＪＦＥＴ２の選択（オン）・非選択（オフ）がな
される。
【０１３６】同時に（期間ｔ12の最初）、駆動パルスφ
RVをローレベルにして、リセット用トランジスタＴRV1
〜ＴRV3を遮断状態（オフ）にして、この期間ｔ12中に
おいて、第１行目の各ＪＦＥＴ２がソースフォロワ動作
を行う。なお、このｔ12の期間中において、駆動パルス
φTDはハイレベルで暗出力転送用ＭＯＳトランジスタＴ
D1，ＴD2，ＴD3が導通状態（オン）となっており、ＪＦ
ＥＴ２の制御領域の初期化直後の電位に対応した出力
（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，
ＣD2，ＣD3に蓄積される。
RVをローレベルにして、リセット用トランジスタＴRV1
〜ＴRV3を遮断状態（オフ）にして、この期間ｔ12中に
おいて、第１行目の各ＪＦＥＴ２がソースフォロワ動作
を行う。なお、このｔ12の期間中において、駆動パルス
φTDはハイレベルで暗出力転送用ＭＯＳトランジスタＴ
D1，ＴD2，ＴD3が導通状態（オン）となっており、ＪＦ
ＥＴ２の制御領域の初期化直後の電位に対応した出力
（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，
ＣD2，ＣD3に蓄積される。
【０１３７】期間ｔ13においては、駆動パルスφTG1を
ローレベルにして転送ゲート３を非導通状態（オフ）か
ら導通状態（オン）にするとともに、駆動パルスφTSを
ハイレベルに、駆動パルスφTDをローレベルにして、光
信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を
導通状態（オン）とし、暗出力転送用ＭＯＳトランジス
タＴD1，ＴD2，ＴD3を非導通状態（オフ）にする。
ローレベルにして転送ゲート３を非導通状態（オフ）か
ら導通状態（オン）にするとともに、駆動パルスφTSを
ハイレベルに、駆動パルスφTDをローレベルにして、光
信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を
導通状態（オン）とし、暗出力転送用ＭＯＳトランジス
タＴD1，ＴD2，ＴD3を非導通状態（オフ）にする。
【０１３８】この結果、第１行目のフォトダイオード１
で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送
される。なお、電荷を転送した後のＪＦＥＴ２の制御領
域の電位は、電荷量／ゲート容量の分だけ変化（この場
合は上昇）する。また、図９において、転送ゲート３へ
の駆動パルスφTG1がローレベルで導通状態（オン）と
なっているのは、転送制御素子３１ａがＰチャネル型で
あるため、他の駆動パルスと極性が反対になるためので
ある。
で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送
される。なお、電荷を転送した後のＪＦＥＴ２の制御領
域の電位は、電荷量／ゲート容量の分だけ変化（この場
合は上昇）する。また、図９において、転送ゲート３へ
の駆動パルスφTG1がローレベルで導通状態（オン）と
なっているのは、転送制御素子３１ａがＰチャネル型で
あるため、他の駆動パルスと極性が反対になるためので
ある。
【０１３９】期間ｔ14においては、期間ｔ12と同様に、
駆動パルスφTG1をハイレベルにして第１行目の転送ゲ
ート３を非導通状態（オフ）にしてフォトダイオード１
において光電変換された電荷を蓄積する状態にするとと
もに、駆動パルスφRVをローレベルにしてリセット用ト
ランジスタＴRV1〜ＴRV3を遮断状態（オフ）にして、第
１行目のＪＦＥＴ２がソースフォロワ動作をする。
駆動パルスφTG1をハイレベルにして第１行目の転送ゲ
ート３を非導通状態（オフ）にしてフォトダイオード１
において光電変換された電荷を蓄積する状態にするとと
もに、駆動パルスφRVをローレベルにしてリセット用ト
ランジスタＴRV1〜ＴRV3を遮断状態（オフ）にして、第
１行目のＪＦＥＴ２がソースフォロワ動作をする。
【０１４０】なお、このｔ14の期間中において、駆動パ
ルスφTSはハイレベルで光信号出力転送用ＭＯＳトラン
ジスタＴS1，ＴS2，ＴS3をが導通状態（オン）となって
おり、ＪＦＥＴ２の制御領域へ電荷を転送した後の電位
に対応した出力（信号出力）電圧が、光信号出力蓄積用
コンデンサＣS1，ＣS2，ＣS3に蓄積される。
ルスφTSはハイレベルで光信号出力転送用ＭＯＳトラン
ジスタＴS1，ＴS2，ＴS3をが導通状態（オン）となって
おり、ＪＦＥＴ２の制御領域へ電荷を転送した後の電位
に対応した出力（信号出力）電圧が、光信号出力蓄積用
コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【０１４１】期間ｔ15においては、駆動パルスφG1，φ
RG，φTSのそれぞれをローレベルに、駆動パルスφRVを
ハイレベルにして、光信号出力蓄積用コンデンサＣS1〜
ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積され
た出力電圧（映像信号）を出力端子ＶOS，ＶODに出力す
る状態にする。
RG，φTSのそれぞれをローレベルに、駆動パルスφRVを
ハイレベルにして、光信号出力蓄積用コンデンサＣS1〜
ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積され
た出力電圧（映像信号）を出力端子ＶOS，ＶODに出力す
る状態にする。
【０１４２】そして、水平走査回路４０から駆動パルス
φH1〜φH3及び駆動パルス発生回路４３から駆動パルス
φRHを順次出力して、光信号出力蓄積用コンデンサＣS1
〜Ｃ S3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積さ
れた映像信号をそれぞれ信号出力線８及び暗出力線９の
水平読み出しラインに転送し、出力端子ＶOS，ＶODから
映像信号を出力しつつ、信号出力線３８及び暗出力線３
９の水平読み出しラインのリセットを行う。
φH1〜φH3及び駆動パルス発生回路４３から駆動パルス
φRHを順次出力して、光信号出力蓄積用コンデンサＣS1
〜Ｃ S3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積さ
れた映像信号をそれぞれ信号出力線８及び暗出力線９の
水平読み出しラインに転送し、出力端子ＶOS，ＶODから
映像信号を出力しつつ、信号出力線３８及び暗出力線３
９の水平読み出しラインのリセットを行う。
【０１４３】なお、出力端子ＶOS，ＶODから得られた映
像信号は、図示しない外部演算回路によって演算処理さ
れる。これは、出力端子ＶOSから得られる映像信号には
電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、又出力
端子ＶODから得られる映像信号には暗成分（Ｄ）のみが
含まれているため、出力端子ＶOS，ＶODから得られた映
像信号を演算処理（減算処理（ＶOS−ＶOD））すること
により、電荷成分（Ｓ）に応じた映像信号のみを抽出す
るためである。
像信号は、図示しない外部演算回路によって演算処理さ
れる。これは、出力端子ＶOSから得られる映像信号には
電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、又出力
端子ＶODから得られる映像信号には暗成分（Ｄ）のみが
含まれているため、出力端子ＶOS，ＶODから得られた映
像信号を演算処理（減算処理（ＶOS−ＶOD））すること
により、電荷成分（Ｓ）に応じた映像信号のみを抽出す
るためである。
【０１４４】以上に示した期間ｔ11〜ｔ15に対する第１
行目の読み出し動作は、期間ｔ21〜ｔ25および期間ｔ31
〜ｔ35において、それぞれ第２行目、第３行目に対して
繰り返して同様に行われる。なお、図８に示す光電変換
装置では、リセット素子３１ｂが、各画素３１毎に設け
られ、リセットドレイン４が各行毎に互いに並列に配設
されているため、リセット動作が極めて高速となり、期
間ｔ11〜ｔ15，ｔ21〜ｔ25およびｔ31〜ｔ35の全体的な
時間は、従来の光電変換装置に比べて短くすることがで
きる。
行目の読み出し動作は、期間ｔ21〜ｔ25および期間ｔ31
〜ｔ35において、それぞれ第２行目、第３行目に対して
繰り返して同様に行われる。なお、図８に示す光電変換
装置では、リセット素子３１ｂが、各画素３１毎に設け
られ、リセットドレイン４が各行毎に互いに並列に配設
されているため、リセット動作が極めて高速となり、期
間ｔ11〜ｔ15，ｔ21〜ｔ25およびｔ31〜ｔ35の全体的な
時間は、従来の光電変換装置に比べて短くすることがで
きる。
【０１４５】［実施形態８］図１０は、本発明の実施形
態８による光電変換素子を示す概略構成図であり、図１
０（ａ）は光電変換素子を示す概略構成平面図、図１０
（ｂ）は図１０（ａ）のＸ１−Ｘ２線に沿った断面図、
図１０（ｃ）は図１０（ａ）のＹ１−Ｙ２線に沿った断
面図である。この実施形態７による光電変換素子は、増
幅部にデプレッション型のＭＯＳトランジスタ５２を用
いている点が上記各実施形態と異なっている。
態８による光電変換素子を示す概略構成図であり、図１
０（ａ）は光電変換素子を示す概略構成平面図、図１０
（ｂ）は図１０（ａ）のＸ１−Ｘ２線に沿った断面図、
図１０（ｃ）は図１０（ａ）のＹ１−Ｙ２線に沿った断
面図である。この実施形態７による光電変換素子は、増
幅部にデプレッション型のＭＯＳトランジスタ５２を用
いている点が上記各実施形態と異なっている。
【０１４６】ＭＯＳ型トランジスタは、ＪＦＥＴ２と同
様に、増幅動作時に電荷（信号電荷）を破壊しない、所
謂非破壊増幅動作を行うため、ＦＰＮが発生しにくいと
いう特性を有しており、さらに、信号電荷のリセット
時、制御領域（ゲート電極下のシリコン（Ｎ型シリコン
層）表面）に電荷が残らないため、残像およびリセット
ノイズも発生しにくいという特性を有している。従っ
て、例えば画面内で同時性の成り立つ電子シャッタ動作
が可能な固体撮像素子を構成するには好適である。
様に、増幅動作時に電荷（信号電荷）を破壊しない、所
謂非破壊増幅動作を行うため、ＦＰＮが発生しにくいと
いう特性を有しており、さらに、信号電荷のリセット
時、制御領域（ゲート電極下のシリコン（Ｎ型シリコン
層）表面）に電荷が残らないため、残像およびリセット
ノイズも発生しにくいという特性を有している。従っ
て、例えば画面内で同時性の成り立つ電子シャッタ動作
が可能な固体撮像素子を構成するには好適である。
【０１４７】［実施形態９］図１１は、図１０に示した
光電変換素子を二次元マトリクス状に配置した本発明の
実施形態９による光電変換装置の概略構成を示す模式回
路図である。また、図１２は、図１１に示す模式回路図
の動作を説明するためのパルスタイミングチャートであ
る。
光電変換素子を二次元マトリクス状に配置した本発明の
実施形態９による光電変換装置の概略構成を示す模式回
路図である。また、図１２は、図１１に示す模式回路図
の動作を説明するためのパルスタイミングチャートであ
る。
【０１４８】図１１に示す光電変換装置と図５（実施形
態５），図８（実施形態７）において説明した光電変換
装置との相違点は、画素３１の増幅部をＭＯＳトランジ
スタ（ＭＯＳ）とし、転送制御素子３１ａの転送ゲート
３を行ライン５１ａを介して駆動パルス発生回路５１に
よって全画素共通接続するとともに、リセット素子３１
ｂのリセットゲート５を各行毎にクロックライン５２
ａ，５２ｂ，５２ｃを介して垂直走査回路３４から送出
される駆動パルス（φRG1〜φRG3）によって動作するよ
うにした点である。なお、図１１に示す光電変換装置に
することによって、一画面内で同時性のある電子シャッ
ター動作を実現することができる光電変換装置とするこ
とができる。
態５），図８（実施形態７）において説明した光電変換
装置との相違点は、画素３１の増幅部をＭＯＳトランジ
スタ（ＭＯＳ）とし、転送制御素子３１ａの転送ゲート
３を行ライン５１ａを介して駆動パルス発生回路５１に
よって全画素共通接続するとともに、リセット素子３１
ｂのリセットゲート５を各行毎にクロックライン５２
ａ，５２ｂ，５２ｃを介して垂直走査回路３４から送出
される駆動パルス（φRG1〜φRG3）によって動作するよ
うにした点である。なお、図１１に示す光電変換装置に
することによって、一画面内で同時性のある電子シャッ
ター動作を実現することができる光電変換装置とするこ
とができる。
【０１４９】以下、図１２に示すパルスタイミングチャ
ートを参照しながら、図１１に示した光電変換装置の動
作について説明する。先ず、図１２に示すように、期間
ｔ10において、駆動パルスφTG及びφRG1〜φRG3をロー
レベルにして、各画素３１の転送ゲート３及びリセット
ゲート５を非導通状態（オフ）から導通状態（オン）に
する。
ートを参照しながら、図１１に示した光電変換装置の動
作について説明する。先ず、図１２に示すように、期間
ｔ10において、駆動パルスφTG及びφRG1〜φRG3をロー
レベルにして、各画素３１の転送ゲート３及びリセット
ゲート５を非導通状態（オフ）から導通状態（オン）に
する。
【０１５０】この結果、全てのフォトダイオード１とリ
セットドレイン４、及び全てのＭＯＳトランジスタ（Ｍ
ＯＳ）の制御領域とリセットドレイン４が導通状態（オ
ン）となり、フォトダイオード１は空乏化して初期化さ
れ、またＭＯＳトランジスタ（ＭＯＳ）の制御領域は、
リセットドレイン４の電位に初期化される。
セットドレイン４、及び全てのＭＯＳトランジスタ（Ｍ
ＯＳ）の制御領域とリセットドレイン４が導通状態（オ
ン）となり、フォトダイオード１は空乏化して初期化さ
れ、またＭＯＳトランジスタ（ＭＯＳ）の制御領域は、
リセットドレイン４の電位に初期化される。
【０１５１】そして、期間ｔ11において、駆動パルスφ
TG及びφRG1〜φRG3をハイレベルにして、各画素３１の
転送ゲート３及びリセットゲート５を非導通状態（オ
フ）にし、フォトダイオード１を電荷蓄積状態にする。
そして、期間ｔ11がシャッタータイムとなる。
TG及びφRG1〜φRG3をハイレベルにして、各画素３１の
転送ゲート３及びリセットゲート５を非導通状態（オ
フ）にし、フォトダイオード１を電荷蓄積状態にする。
そして、期間ｔ11がシャッタータイムとなる。
【０１５２】次いで、期間ｔ12において、駆動パルスφ
RG1〜φRG3を再びローレベルにして、各画素３１のリセ
ットゲート５を非導通状態（オフ）から導通状態（オ
ン）にする。この結果、ＭＯＳトランジスタ（ＭＯＳ）
は、電源電圧ＶRDと行ライン３６を介して接続されたリ
セットドレイン４の電位となり、期間ｔ11中にこのＭＯ
Ｓトランジスタ（ＭＯＳ）で発生した暗電流が除去さ
れ、ＭＯＳトランジスタ（ＭＯＳ）が再度初期化され
る。なお、このＭＯＳトランジスタ（ＭＯＳ）の初期化
動作は、静止画モードの撮像において、フォトダイオー
ド１を長時間蓄積する場合には必要な動作である。
RG1〜φRG3を再びローレベルにして、各画素３１のリセ
ットゲート５を非導通状態（オフ）から導通状態（オ
ン）にする。この結果、ＭＯＳトランジスタ（ＭＯＳ）
は、電源電圧ＶRDと行ライン３６を介して接続されたリ
セットドレイン４の電位となり、期間ｔ11中にこのＭＯ
Ｓトランジスタ（ＭＯＳ）で発生した暗電流が除去さ
れ、ＭＯＳトランジスタ（ＭＯＳ）が再度初期化され
る。なお、このＭＯＳトランジスタ（ＭＯＳ）の初期化
動作は、静止画モードの撮像において、フォトダイオー
ド１を長時間蓄積する場合には必要な動作である。
【０１５３】期間ｔ13において、駆動パルスφTSをハイ
レベルにして、光信号出力転送用ＭＯＳトランジスタＴ
S1，ＴS2，ＴS3を導通状態（オン）にしておき、駆動パ
ルスφRG1〜φRG3をハイレベルにして各画素３１のリセ
ットゲート５を非導通状態（オフ）にすると共に、駆動
パルスφTGをローレベルにして各画素３１の転送ゲート
３を導通状態（オン）にする。この結果、期間ｔ11にお
いて生成・蓄積された電荷がフォトダイオード１からＭ
ＯＳトランジスタの制御領域へ転送される。
レベルにして、光信号出力転送用ＭＯＳトランジスタＴ
S1，ＴS2，ＴS3を導通状態（オン）にしておき、駆動パ
ルスφRG1〜φRG3をハイレベルにして各画素３１のリセ
ットゲート５を非導通状態（オフ）にすると共に、駆動
パルスφTGをローレベルにして各画素３１の転送ゲート
３を導通状態（オン）にする。この結果、期間ｔ11にお
いて生成・蓄積された電荷がフォトダイオード１からＭ
ＯＳトランジスタの制御領域へ転送される。
【０１５４】そして、期間ｔ14〜ｔ17においては、図
５，図８において示した光電変換装置とほぼ同様に、第
１行目の画素３１の読み出し動作を行う。即ち、図１１
に示す光電変換装置の期間ｔ14〜ｔ17までの動作は、図
５，図８において示した光電変換装置の期間ｔ12〜ｔ15
までの動作に相当する。
５，図８において示した光電変換装置とほぼ同様に、第
１行目の画素３１の読み出し動作を行う。即ち、図１１
に示す光電変換装置の期間ｔ14〜ｔ17までの動作は、図
５，図８において示した光電変換装置の期間ｔ12〜ｔ15
までの動作に相当する。
【０１５５】つまり、図１０に示す光電変換装置の期間
ｔ14において、駆動パルスφG1をハイレベルにして容量
結合によって動作するゲート電極の電位を上昇させると
ともに、駆動パルスφRVをローレベルにしてリセット用
トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にし、第
１行目のＭＯＳトランジスタ（ＭＯＳ）がソースフォロ
ワ動作（容量負荷による電荷増幅動作）を行う。なお、
各行単位のＭＯＳトランジスタ（ＭＯＳ）の選択（オ
ン）・非選択（オフ）は、このゲート電極への駆動パル
ス（φG1〜φG3）によって決定される。
ｔ14において、駆動パルスφG1をハイレベルにして容量
結合によって動作するゲート電極の電位を上昇させると
ともに、駆動パルスφRVをローレベルにしてリセット用
トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にし、第
１行目のＭＯＳトランジスタ（ＭＯＳ）がソースフォロ
ワ動作（容量負荷による電荷増幅動作）を行う。なお、
各行単位のＭＯＳトランジスタ（ＭＯＳ）の選択（オ
ン）・非選択（オフ）は、このゲート電極への駆動パル
ス（φG1〜φG3）によって決定される。
【０１５６】また、この期間ｔ14中において、駆動パル
スφTSは既にハイレベルで光信号出力転送用ＭＯＳトラ
ンジスタＴS1，ＴS2，ＴS3が導通状態（オン）となって
おり、ＭＯＳトランジスタの制御領域へ電荷を転送した
後の電位に対応した出力（信号出力）電圧が、光信号出
力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
スφTSは既にハイレベルで光信号出力転送用ＭＯＳトラ
ンジスタＴS1，ＴS2，ＴS3が導通状態（オン）となって
おり、ＭＯＳトランジスタの制御領域へ電荷を転送した
後の電位に対応した出力（信号出力）電圧が、光信号出
力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【０１５７】次いで、期間ｔ15において、駆動パルスφ
TDをハイレベルにして、暗出力転送用ＭＯＳトランジス
タＴD1，ＴD2，ＴD3を導通状態（オン）にしておき、駆
動パルスφRGをローレベルにして、第１行目のリセット
ゲート５を導通状態（オン）にして、第１行目のＭＯＳ
トランジスタ（ＭＯＳ）の制御領域をリセット（電荷を
排出）する。さらに、期間ｔ16において、再度駆動パル
スφRVをローレベルにしてリセット用トランジスタＴ
RV1 〜ＴRV3 を遮断状態（オフ）にし、第１行目のＭＯ
Ｓトランジスタ（ＭＯＳ）がリセット後のソースフォロ
ワ動作を行う。
TDをハイレベルにして、暗出力転送用ＭＯＳトランジス
タＴD1，ＴD2，ＴD3を導通状態（オン）にしておき、駆
動パルスφRGをローレベルにして、第１行目のリセット
ゲート５を導通状態（オン）にして、第１行目のＭＯＳ
トランジスタ（ＭＯＳ）の制御領域をリセット（電荷を
排出）する。さらに、期間ｔ16において、再度駆動パル
スφRVをローレベルにしてリセット用トランジスタＴ
RV1 〜ＴRV3 を遮断状態（オフ）にし、第１行目のＭＯ
Ｓトランジスタ（ＭＯＳ）がリセット後のソースフォロ
ワ動作を行う。
【０１５８】なお、この期間ｔ16中において、駆動パル
スφTDは既にハイレベルで暗出力転送用ＭＯＳトランジ
スタＴD1，ＴD2，ＴD3が導通状態（オン）となってお
り、ＭＯＳトランジスタ（ＭＯＳ）の制御領域のリセッ
ト後の電位に対応した出力（暗時出力）電圧が暗出力蓄
積用コンデンサＣD1，ＣD2，ＣD3に蓄積される。
スφTDは既にハイレベルで暗出力転送用ＭＯＳトランジ
スタＴD1，ＴD2，ＴD3が導通状態（オン）となってお
り、ＭＯＳトランジスタ（ＭＯＳ）の制御領域のリセッ
ト後の電位に対応した出力（暗時出力）電圧が暗出力蓄
積用コンデンサＣD1，ＣD2，ＣD3に蓄積される。
【０１５９】そして、期間ｔ17において、駆動パルスφ
G1，φTDのそれぞれをローレベルに、駆動パルスφRVを
ハイレベルにして、光信号出力蓄積用コンデンサＣS1〜
ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積され
た出力電圧（映像信号）を出力端子ＶOS，ＶODに出力す
る状態にして、水平走査回路４０から駆動パルスφH1〜
φH3及び駆動パルス発生回路４３から駆動パルスφRHを
順次出力して、光信号出力蓄積用コンデンサＣS1〜ＣS3
及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された映
像信号をそれぞれ信号出力線３８及び暗出力線３９の水
平読み出しラインに転送し、出力端子ＶOS，ＶODから映
像信号を出力しつつ、信号出力線３８及び暗出力線３９
の水平読み出しラインのリセットを行う。これで第１行
目の読み出し動作が終了し、ｔ24〜ｔ27およびｔ34〜ｔ
37において、第２行目、第３行目の読み出し動作が行わ
れる。
G1，φTDのそれぞれをローレベルに、駆動パルスφRVを
ハイレベルにして、光信号出力蓄積用コンデンサＣS1〜
ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積され
た出力電圧（映像信号）を出力端子ＶOS，ＶODに出力す
る状態にして、水平走査回路４０から駆動パルスφH1〜
φH3及び駆動パルス発生回路４３から駆動パルスφRHを
順次出力して、光信号出力蓄積用コンデンサＣS1〜ＣS3
及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された映
像信号をそれぞれ信号出力線３８及び暗出力線３９の水
平読み出しラインに転送し、出力端子ＶOS，ＶODから映
像信号を出力しつつ、信号出力線３８及び暗出力線３９
の水平読み出しラインのリセットを行う。これで第１行
目の読み出し動作が終了し、ｔ24〜ｔ27およびｔ34〜ｔ
37において、第２行目、第３行目の読み出し動作が行わ
れる。
【０１６０】なお、図１１に示した光電変換装置では、
主として静止画を撮像する場合ついて説明したが、動画
を撮像する場合についても適用することができる。即
ち、動画を撮像する場合でも電子シャッター動作を行う
ことができる。但し、動画を撮像する場合は、図１２に
示した期間ｔ10〜ｔ13の動作（動画の場合期間ｔ12は不
要である。）は、垂直ブランキング期間内に行う必要が
あるため、シャッタースピードの可変範囲には一定の制
限が生ずる。
主として静止画を撮像する場合ついて説明したが、動画
を撮像する場合についても適用することができる。即
ち、動画を撮像する場合でも電子シャッター動作を行う
ことができる。但し、動画を撮像する場合は、図１２に
示した期間ｔ10〜ｔ13の動作（動画の場合期間ｔ12は不
要である。）は、垂直ブランキング期間内に行う必要が
あるため、シャッタースピードの可変範囲には一定の制
限が生ずる。
【０１６１】また、図１１に示した光電変換装置（画面
内で同時性のある電子シャッター動作）では、容量結合
で動作可能な構造であれば、ＭＯＳ型に限らず、ＪＦＥ
Ｔ型、バイポーラ型光電変換素子でも適用することがで
きる。但し、２回のソースフォロワ動作の間に、リセッ
ト動作が入るため、リセットノイズを発生しないＭＯＳ
型が最も好ましい。
内で同時性のある電子シャッター動作）では、容量結合
で動作可能な構造であれば、ＭＯＳ型に限らず、ＪＦＥ
Ｔ型、バイポーラ型光電変換素子でも適用することがで
きる。但し、２回のソースフォロワ動作の間に、リセッ
ト動作が入るため、リセットノイズを発生しないＭＯＳ
型が最も好ましい。
【０１６２】［実施形態１０］図１３は、本発明の実施
形態１０による光電変換素子を示す概略構成図であり、
図１３（ａ）は光電変換素子を示す概略構成平面図、図
１３（ｂ）は図１３（ａ）のＸ１−Ｘ２線に沿った断面
図、図１３（ｃ）は図１３（ａ）のＹ１−Ｙ２線に沿っ
た断面図である。図１３に示す光電変換素子において
は、増幅部にバイポーラトランジスタ５３を用いている
点が上記各実施形態と異なっている。なお、エミッタ５
４、コレクタ５５及びベース５６が図に示すように構成
されるとともに、エミッタ配線５７が形成されている。
形態１０による光電変換素子を示す概略構成図であり、
図１３（ａ）は光電変換素子を示す概略構成平面図、図
１３（ｂ）は図１３（ａ）のＸ１−Ｘ２線に沿った断面
図、図１３（ｃ）は図１３（ａ）のＹ１−Ｙ２線に沿っ
た断面図である。図１３に示す光電変換素子において
は、増幅部にバイポーラトランジスタ５３を用いている
点が上記各実施形態と異なっている。なお、エミッタ５
４、コレクタ５５及びベース５６が図に示すように構成
されるとともに、エミッタ配線５７が形成されている。
【０１６３】図１３に示すバイポーラトランジスタ５３
では、通常用いられるＮ+型埋め込みコレクタ、又は高
濃度Ｎ型基板を用いたコレクタを形成せずに、コレクタ
領域をシリコン（Ｎウェル領域１４）表層部に設けてい
る。従って、バイポーラトランジスタ５３と縦型オーバ
ーフロー構造のフォトダイオード１の組合せが可能とな
り、ブルーミング、スミア等による出力信号のばらつき
を抑えることができる。また、この実施形態１０では、
ベース領域を容量結合で駆動するための電極を形成して
いないため、制御領域の容量が小さくなり、高い感度を
確保することができる。
では、通常用いられるＮ+型埋め込みコレクタ、又は高
濃度Ｎ型基板を用いたコレクタを形成せずに、コレクタ
領域をシリコン（Ｎウェル領域１４）表層部に設けてい
る。従って、バイポーラトランジスタ５３と縦型オーバ
ーフロー構造のフォトダイオード１の組合せが可能とな
り、ブルーミング、スミア等による出力信号のばらつき
を抑えることができる。また、この実施形態１０では、
ベース領域を容量結合で駆動するための電極を形成して
いないため、制御領域の容量が小さくなり、高い感度を
確保することができる。
【０１６４】［実施形態１１］図１４は、本発明の実施
形態１１による光電変換素子を示す概略構成図であり、
図１４（ａ）は光電変換素子を示す概略構成平面図、図
１４（ｂ）は図１４（ａ）のＸ１−Ｘ２線に沿った断面
図、図１４（ｃ）は図１４（ａ）のＹ１−Ｙ２線に沿っ
た断面図である。図１４に示す光電変換素子において
は、遮光膜（アルミニウム膜２０）を兼用するリセット
用電荷排出手段（リセットドレイン４）に接続されてい
る金属配線を、コンタクトホール５９を介して直接Ｐ型
リセットドレイン領域１５に接続しても良い。このよう
な構成によって、光電変換素子の集積度を向上させるこ
とができる。
形態１１による光電変換素子を示す概略構成図であり、
図１４（ａ）は光電変換素子を示す概略構成平面図、図
１４（ｂ）は図１４（ａ）のＸ１−Ｘ２線に沿った断面
図、図１４（ｃ）は図１４（ａ）のＹ１−Ｙ２線に沿っ
た断面図である。図１４に示す光電変換素子において
は、遮光膜（アルミニウム膜２０）を兼用するリセット
用電荷排出手段（リセットドレイン４）に接続されてい
る金属配線を、コンタクトホール５９を介して直接Ｐ型
リセットドレイン領域１５に接続しても良い。このよう
な構成によって、光電変換素子の集積度を向上させるこ
とができる。
【０１６５】なお、上記各実施形態においては、転送制
御素子３１ａと、リセット素子３１ｂをＭＯＳ型電界効
果トランジスタ（ＭＯＳＦＥＴ）として説明したが、バ
イポーラトランジスタで構成しても同様の効果を得るこ
とができる。
御素子３１ａと、リセット素子３１ｂをＭＯＳ型電界効
果トランジスタ（ＭＯＳＦＥＴ）として説明したが、バ
イポーラトランジスタで構成しても同様の効果を得るこ
とができる。
【０１６６】
【発明の効果】以上説明したとおり、本発明による光電
変換素子では、増幅部の制御領域へ転送された電荷を排
出するリセット用電荷排出手段と上記リセット用制御手
段とを設けたため、増幅部を動作させることなくリセッ
ト動作を行うことができるという効果がある。この結
果、増幅部自身に大電流が流れ、これに伴って過渡的に
増幅部のバイアス点（動作点）が大きく変動して、増幅
率が変わるということを抑制することができるという効
果もある。
変換素子では、増幅部の制御領域へ転送された電荷を排
出するリセット用電荷排出手段と上記リセット用制御手
段とを設けたため、増幅部を動作させることなくリセッ
ト動作を行うことができるという効果がある。この結
果、増幅部自身に大電流が流れ、これに伴って過渡的に
増幅部のバイアス点（動作点）が大きく変動して、増幅
率が変わるということを抑制することができるという効
果もある。
【０１６７】また、本発明による光電変換素子では、増
幅部を電界効果トランジスタ（ＦＥＴ）としたため、増
幅動作時に電荷（信号電荷）が破壊されず、固定パター
ンノイズ（ＦＰＮ）の発生を抑制することができるとい
う効果もある。さらに、本発明による光電変換素子で
は、光電変換部、増幅部、転送制御部、リセット用電荷
排出手段、リセット用制御手段の各相互領域間に、予め
定められた導電型の素子分離領域を形成したため、開口
率や集積度を向上することができるという効果もある。
幅部を電界効果トランジスタ（ＦＥＴ）としたため、増
幅動作時に電荷（信号電荷）が破壊されず、固定パター
ンノイズ（ＦＰＮ）の発生を抑制することができるとい
う効果もある。さらに、本発明による光電変換素子で
は、光電変換部、増幅部、転送制御部、リセット用電荷
排出手段、リセット用制御手段の各相互領域間に、予め
定められた導電型の素子分離領域を形成したため、開口
率や集積度を向上することができるという効果もある。
【０１６８】また、本発明による光電変換素子では、リ
セット用電荷排出手段に接続される金属配線が、増幅
部、転送制御部、リセット用電荷排出手段、リセット用
制御手段への入射光を遮断する遮光膜として形成したた
め、斜め入射光によるブルーミング等のにじみの現象を
抑制することができるという効果もある。また、本発明
による光電変換素子では、光電変換部に、縦型オーバー
フロー構造の埋め込みフォトダイオードを用いたため、
ブルーミングやスミア等のにじみの現象を抑制すること
ができるとともに、暗電流や残像、リセットノイズを抑
制した理想的な特性を得ることができるという効果もあ
る。
セット用電荷排出手段に接続される金属配線が、増幅
部、転送制御部、リセット用電荷排出手段、リセット用
制御手段への入射光を遮断する遮光膜として形成したた
め、斜め入射光によるブルーミング等のにじみの現象を
抑制することができるという効果もある。また、本発明
による光電変換素子では、光電変換部に、縦型オーバー
フロー構造の埋め込みフォトダイオードを用いたため、
ブルーミングやスミア等のにじみの現象を抑制すること
ができるとともに、暗電流や残像、リセットノイズを抑
制した理想的な特性を得ることができるという効果もあ
る。
【０１６９】また、本発明による光電変換素子では、光
電変換素子の増幅部のチャネル形成部を半導体表面から
基板内部に向かって順に、浅い第１導電型ゲート領域、
浅い第２導電型チャネル領域、第１導電型ゲート領域、
第２導電型ウェル領域、第１導電型半導体基板としたた
め、集積度や開口率を向上することができるとともに、
感度を高くすることもできるという効果もある。
電変換素子の増幅部のチャネル形成部を半導体表面から
基板内部に向かって順に、浅い第１導電型ゲート領域、
浅い第２導電型チャネル領域、第１導電型ゲート領域、
第２導電型ウェル領域、第１導電型半導体基板としたた
め、集積度や開口率を向上することができるとともに、
感度を高くすることもできるという効果もある。
【０１７０】また、本発明による光電変換素子では、光
電変換素子の増幅部のチャネル形成部を半導体表面から
基板内部に向かって順に、浅い第１導電型ゲート領域、
浅い第２導電型チャネル領域、第１導電型ゲート領域、
第２導電型ウェル領域、第１導電型半導体基板とし、浅
い第１導電型ゲート領域と、第１導電型ゲート領域とを
電気的に導通したため、集積度や開口率を向上すること
ができるとともに、感度を高くすることもできるという
効果もある。
電変換素子の増幅部のチャネル形成部を半導体表面から
基板内部に向かって順に、浅い第１導電型ゲート領域、
浅い第２導電型チャネル領域、第１導電型ゲート領域、
第２導電型ウェル領域、第１導電型半導体基板とし、浅
い第１導電型ゲート領域と、第１導電型ゲート領域とを
電気的に導通したため、集積度や開口率を向上すること
ができるとともに、感度を高くすることもできるという
効果もある。
【０１７１】さらに、本発明による光電変換装置では、
増幅部の制御領域へ転送された電荷を排出するリセット
用電荷排出手段と上記リセット用制御手段とを設けた光
電変換素子を二次元マトリクス状に配列して構成したた
め、高感度（高Ｓ／Ｎ比）で消費電力の少ない光電変換
装置を得ることができるという効果がある。また、本発
明による光電変換装置では、少なくとも１つの読出し方
向に配列された各光電変換素子のリセット用電荷排出手
段を互いに並列に配設した光電変換装置としたため、リ
セット動作を高速にすることができるという効果もあ
る。
増幅部の制御領域へ転送された電荷を排出するリセット
用電荷排出手段と上記リセット用制御手段とを設けた光
電変換素子を二次元マトリクス状に配列して構成したた
め、高感度（高Ｓ／Ｎ比）で消費電力の少ない光電変換
装置を得ることができるという効果がある。また、本発
明による光電変換装置では、少なくとも１つの読出し方
向に配列された各光電変換素子のリセット用電荷排出手
段を互いに並列に配設した光電変換装置としたため、リ
セット動作を高速にすることができるという効果もあ
る。
【０１７２】また、本発明による光電変換装置では、垂
直走査に応じて上記増幅部の制御領域が初期化された直
後の１水平ライン分の信号出力を記憶する第１の記憶手
段と、垂直走査に応じて上記増幅部の制御領域へ上記電
荷を転送した直後の１水平ライン分の信号出力を記憶す
る第２の記憶手段とを備え、これらの記憶手段に記憶さ
れた信号出力の差を求めるようにしたため、電荷成分の
みに応じた信号出力を得ることができるという効果もあ
る。
直走査に応じて上記増幅部の制御領域が初期化された直
後の１水平ライン分の信号出力を記憶する第１の記憶手
段と、垂直走査に応じて上記増幅部の制御領域へ上記電
荷を転送した直後の１水平ライン分の信号出力を記憶す
る第２の記憶手段とを備え、これらの記憶手段に記憶さ
れた信号出力の差を求めるようにしたため、電荷成分の
みに応じた信号出力を得ることができるという効果もあ
る。
【図１】本発明の実施形態１による光電変換素子を示す
概略構成図である。
概略構成図である。
【図２】本発明の実施形態２による光電変換素子を示す
概略構成図である。
概略構成図である。
【図３】本発明の実施形態３による光電変換素子を示す
概略構成図である。
概略構成図である。
【図４】本発明の実施形態４による光電変換素子を示す
要部概略断面図である。
要部概略断面図である。
【図５】本発明の実施形態５による光電変換装置の概略
構成を示す模式回路図である。
構成を示す模式回路図である。
【図６】図５に示す模式回路図の動作を説明するための
パルスタイミングチャートである。
パルスタイミングチャートである。
【図７】本発明の実施形態６による光電変換素子を示す
概略構成図である。
概略構成図である。
【図８】本発明の実施形態７による光電変換装置の概略
構成を示す模式回路図である。
構成を示す模式回路図である。
【図９】図８に示す模式回路図の動作を説明するための
パルスタイミングチャートである。
パルスタイミングチャートである。
【図１０】本発明の実施形態８による光電変換素子を示
す概略構成図である。
す概略構成図である。
【図１１】本発明の実施形態９による光電変換装置の概
略構成を示す模式回路図である。
略構成を示す模式回路図である。
【図１２】図１１に示す模式回路図の動作を説明するた
めのパルスタイミングチャートである。
めのパルスタイミングチャートである。
【図１３】本発明の実施形態１０による光電変換素子を
示す概略構成図である。
示す概略構成図である。
【図１４】本発明の実施形態１１による光電変換素子を
示す概略構成図である。
示す概略構成図である。
１…フォトダイオード、２…ＪＦＥＴ、３…転送ゲー
ト、４…リセットドレイン、５…リセットゲート、１０
…Ｐ型シリコン基板、１１…Ｎ型シリコン層、１１ａ…
ＳｉＯ2膜、１２…Ｐ型フォトダイオード領域（Ｐ型拡
散層）、１３…Ｐ型ゲート領域、１３ａ…浅い第１導電
型ゲート領域、１３ｂ…第１導電型ゲート領域、１４…
Ｎウェル領域、１５，１５ａ，１５ｂ…Ｐ型リセットド
レイン領域、１６…Ｎ+型ソース領域、１７…Ｎ+型ドレ
イン領域、１８…Ｎ型チャンネル領域、２０…アルミニ
ウム膜、２１…素子分離領域、３１…画素、３１ａ…転
送制御素子、３１ｂ…リセット素子、３１ｃ…ドレイン
電源、３２ａ〜３２ｃ…垂直ソースライン、３３ａ〜３
３ｃ，３５ａ〜３５ｃ，５０ａ〜５０ｃ，５２ａ〜５２
ｃ…垂直クロックライン、３４…垂直走査回路、３６，
３７ａ，５１ａ…行ライン（共通接続線）、３７，５１
…駆動パルス発生回路、３８…信号出力線、３８ａ，３
９ａ…バッファアンプ、３９…暗出力線、４０…水平走
査回路、４０ａ〜４０ｃ…水平クロックライン、４１，
４２，４３…駆動パルス発生回路、４１ａ…光信号用ク
ロックライン、４２ａ…暗出力用クロックライン、４４
ａ〜４４ｃ…ソースフォロワ読み出し用定電流源、５０
…ゲート電極、５１…ゲート配線、５２…ＭＯＳトラン
ジスタ、５３…バイポーラトランジスタ、５４…エミッ
タ、５５…コレクタ、５６…ベース、５７…エミッタ配
線、５９…コンタクトホール。
ト、４…リセットドレイン、５…リセットゲート、１０
…Ｐ型シリコン基板、１１…Ｎ型シリコン層、１１ａ…
ＳｉＯ2膜、１２…Ｐ型フォトダイオード領域（Ｐ型拡
散層）、１３…Ｐ型ゲート領域、１３ａ…浅い第１導電
型ゲート領域、１３ｂ…第１導電型ゲート領域、１４…
Ｎウェル領域、１５，１５ａ，１５ｂ…Ｐ型リセットド
レイン領域、１６…Ｎ+型ソース領域、１７…Ｎ+型ドレ
イン領域、１８…Ｎ型チャンネル領域、２０…アルミニ
ウム膜、２１…素子分離領域、３１…画素、３１ａ…転
送制御素子、３１ｂ…リセット素子、３１ｃ…ドレイン
電源、３２ａ〜３２ｃ…垂直ソースライン、３３ａ〜３
３ｃ，３５ａ〜３５ｃ，５０ａ〜５０ｃ，５２ａ〜５２
ｃ…垂直クロックライン、３４…垂直走査回路、３６，
３７ａ，５１ａ…行ライン（共通接続線）、３７，５１
…駆動パルス発生回路、３８…信号出力線、３８ａ，３
９ａ…バッファアンプ、３９…暗出力線、４０…水平走
査回路、４０ａ〜４０ｃ…水平クロックライン、４１，
４２，４３…駆動パルス発生回路、４１ａ…光信号用ク
ロックライン、４２ａ…暗出力用クロックライン、４４
ａ〜４４ｃ…ソースフォロワ読み出し用定電流源、５０
…ゲート電極、５１…ゲート配線、５２…ＭＯＳトラン
ジスタ、５３…バイポーラトランジスタ、５４…エミッ
タ、５５…コレクタ、５６…ベース、５７…エミッタ配
線、５９…コンタクトホール。
Claims (20)
- 【請求項１】 入射光に応じた電荷を生成して蓄積する
光電変換部と、 制御領域を有しこの制御領域で受け取った上記光電変換
部からの電荷に応じた信号出力を生じる増幅部と、 上記光電変換部で生成、蓄積された電荷を上記増幅部の
制御領域に転送する転送制御部と、 上記増幅部の制御領域に転送された電荷を排出するリセ
ット用電荷排出手段と、 このリセット用電荷排出手段を制御するためのリセット
用制御手段とを備えたことを特徴とする光電変換素子。 - 【請求項２】 増幅部の制御領域を、容量結合によって
制御する制御手段をさらに備えたことを特徴とする請求
項１記載の光電変換素子。 - 【請求項３】 増幅部は、電界効果トランジスタからな
ることを特徴とする請求項１記載の光電変換素子。 - 【請求項４】 光電変換部、増幅部、転送制御部、リセ
ット用電荷排出手段、リセット用制御手段の各相互領域
間に、予め定められた導電型の素子分離領域が形成され
ていることを特徴とする請求項１記載の光電変換素子。 - 【請求項５】 リセット用電荷排出手段に接続される金
属配線は、増幅部、転送制御部、リセット用電荷排出手
段、リセット用制御手段への入射光を遮断する遮光膜に
よって形成されていることを特徴とする請求項１記載の
光電変換素子。 - 【請求項６】 光電変換部は、縦形オーバーフロー構造
のＰＮ接合フォトダイオードであることを特徴とする請
求項１記載の光電変換素子。 - 【請求項７】 光電変換部は、縦形オーバーフロー構造
の埋め込みフォトダイオードであることを特徴とする請
求項１記載の光電変換素子。 - 【請求項８】 増幅部は、接合型電界効果トランジスタ
からなり、この接合型電界効果トランジスタのチャネル
形成部は、半導体表面から半導体基板内部に向かって順
に、第１導電型ゲート領域、第２導電型チャネル領域、
第１導電型半導体基板によって形成されていることを特
徴とする請求項１記載の光電変換素子。 - 【請求項９】 増幅部は、接合型電界効果トランジスタ
からなり、上記接合型電界効果トランジスタのチャネル
形成部は、半導体表面から半導体基板内部に向かって順
に、浅い第１導電型ゲート領域、浅い第２導電型チャネ
ル領域、第１導電型ゲート領域、第２導電型ウェル領
域、及び第１導電型半導体基板によって形成されている
ことを特徴とする請求項１記載の光電変換素子。 - 【請求項１０】 増幅部は、接合型電界効果トランジス
タからなり、上記接合型電界効果トランジスタのチャネ
ル形成部は、半導体表面から半導体基板内部に向かって
順に、浅い第１導電型ゲート領域、浅い第２導電型チャ
ネル領域、第１導電型ゲート領域、第２導電型ウェル領
域、及び第１導電型半導体基板によって形成され、上記
浅い第１導電型ゲート領域と上記第１導電型ゲート領域
とは、上記チャネル形成部以外の部分で電気的に導通さ
れていることを特徴とする請求項１記載の光電変換素
子。 - 【請求項１１】 光電変換部は、縦形オーバーフロー構
造の埋め込みフォトダイオードであり、増幅部は、接合
型電界効果トランジスタからなり、上記接合型電界効果
トランジスタのチャネル形成部は、半導体表面から半導
体基板内部に向かって順に、浅い第１導電型ゲート領
域、浅い第２導電型チャネル領域、第１導電型ゲート領
域、第２導電型ウェル領域、及び第１導電型半導体基板
によって形成され、上記浅い第１導電型ゲート領域と上
記第１導電型ゲート領域とは、上記チャネル形成部以外
の部分で電気的に導通されており、上記第１導電型ゲー
ト領域の不純物濃度と上記埋め込みフォトダイオードの
電荷蓄積部の不純物濃度とは異なることを特徴とする請
求項１記載の光電変換素子。 - 【請求項１２】 第１導電型ゲート領域の不純物濃度は
６×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲であり、埋
め込みフォトダイオードの電荷蓄積部の不純物濃度は５
×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲であることを
特徴とする請求項１１記載の光電変換素子。 - 【請求項１３】 増幅部は、ＭＯＳ型電界効果トランジ
スタからなり、かつデプレッション型であることを特徴
とする請求項１記載の光電変換素子。 - 【請求項１４】 増幅部は、バイポーラトランジスタか
らなり、このバイポーラトランジスタは、光電変換素子
の周りを囲うようにシリコン表層部に形成された予め定
められた導電型の高濃度領域をコレクタとしていること
を特徴とする請求項１記載の光電変換素子。 - 【請求項１５】 入射光に応じた電荷を生成して蓄積す
る光電変換部、制御領域を有しこの制御領域で受け取っ
た上記光電変換部からの電荷に応じた信号出力を生じる
増幅部、上記光電変換部で生成、蓄積された電荷を上記
増幅部の制御領域に転送する転送制御部、上記増幅部の
制御領域に転送された電荷を排出するリセット用電荷排
出手段、及びこのリセット用電荷排出手段を制御するた
めのリセット用制御手段を備えた光電変換素子を二次元
マトリクス状に配置してなることを特徴とする光電変換
装置。 - 【請求項１６】 少なくとも１つの読出し方向に配列さ
れた各光電変換素子のリセット用電荷排出手段同士は、
互いに並列に配設されていることを特徴とする請求項１
５記載の光電変換装置。 - 【請求項１７】 垂直走査回路と、 パルス駆動源とをさらに備え、 全ての光電変換素子における転送制御部の転送用制御手
段とリセット用電荷排出手段とが、それぞれ水平読出し
方向に共通接続されてパルス駆動のための上記垂直走査
回路に接続され、 全ての光電変換素子のリセット用制御手段が、共通に上
記パルス駆動源に接続されていることを特徴とする請求
項１５記載の光電変換装置。 - 【請求項１８】 垂直走査回路と、 パルス駆動源と、 電源とをさらに備え、 全ての光電変換素子における転送制御部の転送用制御手
段と増幅部の制御領域を容量結合によって制御する制御
手段とが、それぞれ水平読出し方向に共通接続されてパ
ルス駆動のための上記垂直走査回路に接続され、 全ての光電変換素子におけるリセット用制御手段とリセ
ット用電荷排出手段とが、それぞれ共通接続されて、上
記リセット用制御手段が上記パルス駆動源に、上記リセ
ット用電荷排出手段が上記電源に接続されていることを
特徴とする請求項１５記載の光電変換装置。 - 【請求項１９】 垂直走査回路と、 パルス駆動源と、 電源とをさらに備え、 全ての光電変換素子における増幅部の制御領域を容量結
合によって制御するための制御手段とリセット用制御手
段とが、それぞれ水平読出し方向に共通接続されてパル
ス駆動のための上記垂直走査回路に接続され、 全ての光電変換素子における転送制御部の転送用制御手
段とリセット用電荷排出手段とがそれぞれ共通接続され
て、上記転送用制御手段が上記パルス駆動源に、上記リ
セット用電荷排出手段が上記電源に接続されていること
を特徴とする請求項１５記載の光電変換装置。 - 【請求項２０】 各光電変換素子を水平読出し方向に共
通駆動する垂直走査回路と、 垂直走査に応じて上記増幅部の制御領域が初期化された
直後の１水平ライン分の信号出力を記憶する第１の記憶
手段と、 垂直走査に応じて上記増幅部の制御領域へ上記電荷を転
送した直後の１水平ライン分の信号出力を記憶する第２
の記憶手段とをさらに備えたことを特徴とする請求項１
５記載の光電変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03383396A JP3697769B2 (ja) | 1995-02-24 | 1996-02-21 | 光電変換素子及び光電変換装置 |
| US08/606,995 US5942774A (en) | 1995-02-24 | 1996-02-26 | Photoelectric conversion element and photoelectric conversion apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6003495 | 1995-02-24 | ||
| JP7-60034 | 1995-02-24 | ||
| JP03383396A JP3697769B2 (ja) | 1995-02-24 | 1996-02-21 | 光電変換素子及び光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293591A true JPH08293591A (ja) | 1996-11-05 |
| JP3697769B2 JP3697769B2 (ja) | 2005-09-21 |
Family
ID=26372611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03383396A Expired - Lifetime JP3697769B2 (ja) | 1995-02-24 | 1996-02-21 | 光電変換素子及び光電変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5942774A (ja) |
| JP (1) | JP3697769B2 (ja) |
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