JPH1187680A - 光電変換素子及び光電変換装置 - Google Patents
光電変換素子及び光電変換装置Info
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- JPH1187680A JPH1187680A JP9237195A JP23719597A JPH1187680A JP H1187680 A JPH1187680 A JP H1187680A JP 9237195 A JP9237195 A JP 9237195A JP 23719597 A JP23719597 A JP 23719597A JP H1187680 A JPH1187680 A JP H1187680A
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Landscapes
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Abstract
(57)【要約】
【課題】 歩留りの高い光電変換装置とこれを構成する
光電変換素子を得る。 【解決手段】 光電変換素子は、Ｎ型半導体基板１００
と、Ｎ型半導体領域１０１と、Ｐ型電荷蓄積領域１２を
有するフォトダイオード１と、ＪＦＥＴ２（Ｐ型ゲート
領域１５、ゲート領域１５中のＮ型ソース領域１４及び
Ｎ型チャネル領域１７、基板１００と電気的に接続され
たＮ型ドレイン領域１６）と、フォトダイオード１から
ゲート領域１５に電荷を転送する転送ゲート３と、Ｐ型
電荷排出領域１８を有し且つフォトダイオード１で過剰
生成された電荷を排出すると共にゲート領域１５の電位
を制御するリセットドレイン４と、電荷蓄積領域１２と
電荷排出領域１８との境界領域に形成され前記過剰生成
された電荷を電荷排出領域１８に導くオーバーフロー制
御領域６ａと、ゲート領域１５とリセットドレイン４の
電荷排出領域１８との電気的接続を制御するリセットゲ
ート５とを備える。
光電変換素子を得る。 【解決手段】 光電変換素子は、Ｎ型半導体基板１００
と、Ｎ型半導体領域１０１と、Ｐ型電荷蓄積領域１２を
有するフォトダイオード１と、ＪＦＥＴ２（Ｐ型ゲート
領域１５、ゲート領域１５中のＮ型ソース領域１４及び
Ｎ型チャネル領域１７、基板１００と電気的に接続され
たＮ型ドレイン領域１６）と、フォトダイオード１から
ゲート領域１５に電荷を転送する転送ゲート３と、Ｐ型
電荷排出領域１８を有し且つフォトダイオード１で過剰
生成された電荷を排出すると共にゲート領域１５の電位
を制御するリセットドレイン４と、電荷蓄積領域１２と
電荷排出領域１８との境界領域に形成され前記過剰生成
された電荷を電荷排出領域１８に導くオーバーフロー制
御領域６ａと、ゲート領域１５とリセットドレイン４の
電荷排出領域１８との電気的接続を制御するリセットゲ
ート５とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、光電変換素子及び
光電変換装置に関するものである。さらに詳しくは、製
造歩留まりの高い光電変換素子及び光電変換装置に関す
るものである。
光電変換装置に関するものである。さらに詳しくは、製
造歩留まりの高い光電変換素子及び光電変換装置に関す
るものである。
【０００２】
【従来の技術】従来より、光電変換装置（固体撮像装置
等を含む）の感度を高めるため、各画素で発生した信号
を画素内部で増幅してから出力する増幅型光電変換素子
が提案されている。図３２〜図３５は、特開平８−２９
３５９１、及び、石田他「１６０万画素増幅型イメージ
センサＢＣＡＳＴの開発」、映像情報メディア学会誌、
ｖｏｌ．５１，ｎｏ．２，ｐ．２１１（１９９７）に開
示されている従来の光電変換素子を示す概略構成図であ
り、図３２は概略構成平面図、図３３は図３２のＸ１−
Ｘ２線に沿った断面図、図３４は図３２のＹ１−Ｙ２線
に沿った断面図、図３５は図３２のＹ３−Ｙ４線に沿っ
た断面図である。
等を含む）の感度を高めるため、各画素で発生した信号
を画素内部で増幅してから出力する増幅型光電変換素子
が提案されている。図３２〜図３５は、特開平８−２９
３５９１、及び、石田他「１６０万画素増幅型イメージ
センサＢＣＡＳＴの開発」、映像情報メディア学会誌、
ｖｏｌ．５１，ｎｏ．２，ｐ．２１１（１９９７）に開
示されている従来の光電変換素子を示す概略構成図であ
り、図３２は概略構成平面図、図３３は図３２のＸ１−
Ｘ２線に沿った断面図、図３４は図３２のＹ１−Ｙ２線
に沿った断面図、図３５は図３２のＹ３−Ｙ４線に沿っ
た断面図である。
【０００３】図３２〜図３５において、従来の光電変換
素子は、入射光に応じた電荷を生成して蓄積するフォト
ダイオード１と、フォトダイオード１の電荷をそのゲー
ト領域で受け取り、これを増幅して出力する接合型電界
効果トランジスタ（以下、「ＪＦＥＴ」という）２と、
フォトダイオード１で生成・蓄積された電荷をＪＦＥＴ
２のゲート領域に転送する転送ゲート３と、ＪＦＥＴ２
のゲート領域の電位を制御するリセットドレイン４と、
ＪＦＥＴ２のゲート領域とリセットドレイン４との電気
的な接続状態を制御するリセットゲート５とから、主に
構成されている。
素子は、入射光に応じた電荷を生成して蓄積するフォト
ダイオード１と、フォトダイオード１の電荷をそのゲー
ト領域で受け取り、これを増幅して出力する接合型電界
効果トランジスタ（以下、「ＪＦＥＴ」という）２と、
フォトダイオード１で生成・蓄積された電荷をＪＦＥＴ
２のゲート領域に転送する転送ゲート３と、ＪＦＥＴ２
のゲート領域の電位を制御するリセットドレイン４と、
ＪＦＥＴ２のゲート領域とリセットドレイン４との電気
的な接続状態を制御するリセットゲート５とから、主に
構成されている。
【０００４】上記フォトダイオード１、ＪＦＥＴ２、リ
セットドレイン４は、Ｐ型半導体基板１０上に形成され
たＮ型ウエル領域１１中に形成され、転送ゲート３及び
リセットゲート５はＮ型ウエル領域１１上に絶縁膜を介
して形成されている。フォトダイオード１は、図３４，
図３５に示すように、Ｐ型半導体基板１０上のＮ型ウエ
ル領域１１中に形成されたＰ型電荷蓄積領域１２と、Ｐ
型電荷蓄積領域１２上部の半導体表面近傍に形成され
た、高濃度のＮ型半導体領域１３とを有し、全体とし
て、半導体表面から半導体基板内部に向かって、ＮＰＮ
Ｐ型の縦型オーバーフロードレイン構造で埋込型のフォ
トダイオード（ＮＰＮによって埋込フォトダイオードが
構成され、ＰＮＰによってオーバーフロードレイン構造
が構成される）が形成されいる。
セットドレイン４は、Ｐ型半導体基板１０上に形成され
たＮ型ウエル領域１１中に形成され、転送ゲート３及び
リセットゲート５はＮ型ウエル領域１１上に絶縁膜を介
して形成されている。フォトダイオード１は、図３４，
図３５に示すように、Ｐ型半導体基板１０上のＮ型ウエ
ル領域１１中に形成されたＰ型電荷蓄積領域１２と、Ｐ
型電荷蓄積領域１２上部の半導体表面近傍に形成され
た、高濃度のＮ型半導体領域１３とを有し、全体とし
て、半導体表面から半導体基板内部に向かって、ＮＰＮ
Ｐ型の縦型オーバーフロードレイン構造で埋込型のフォ
トダイオード（ＮＰＮによって埋込フォトダイオードが
構成され、ＰＮＰによってオーバーフロードレイン構造
が構成される）が形成されいる。
【０００５】ＪＦＥＴ２は、図３３，図３４に示すよう
に、Ｎ型ウエル領域１１中に形成された、Ｐ型のゲート
領域１５と、このＰ型ゲート領域１５中に形成されたＮ
型のソース領域１４及びＮ型チャネル領域１７と、チャ
ネル領域１７を挟んでソース領域１４と向き合う位置に
形成されたＮ型ドレイン領域１６とから構成されてい
る。
に、Ｎ型ウエル領域１１中に形成された、Ｐ型のゲート
領域１５と、このＰ型ゲート領域１５中に形成されたＮ
型のソース領域１４及びＮ型チャネル領域１７と、チャ
ネル領域１７を挟んでソース領域１４と向き合う位置に
形成されたＮ型ドレイン領域１６とから構成されてい
る。
【０００６】ＪＦＥＴ２のＮ型ドレイン領域１６は、図
３２に示すように、光電変換素子の周囲領域にも形成さ
れ、互いに隣接する光電変換素子間の分離領域を兼用し
ている。更に、Ｎ型ドレイン領域１６は、図３３〜図３
５に示すようにフォトダイオード１の表面近傍に形成さ
れた高濃度のＮ型半導体領域１３、Ｎ型ウエル領域１１
と連続して形成されている。従って、フォトダイオード
１を構成するＰＮ接合のＮ型領域（１１及び１３）と、
ＪＦＥＴのＮ型ドレイン領域１６とは電気的に接続され
ている。
３２に示すように、光電変換素子の周囲領域にも形成さ
れ、互いに隣接する光電変換素子間の分離領域を兼用し
ている。更に、Ｎ型ドレイン領域１６は、図３３〜図３
５に示すようにフォトダイオード１の表面近傍に形成さ
れた高濃度のＮ型半導体領域１３、Ｎ型ウエル領域１１
と連続して形成されている。従って、フォトダイオード
１を構成するＰＮ接合のＮ型領域（１１及び１３）と、
ＪＦＥＴのＮ型ドレイン領域１６とは電気的に接続され
ている。
【０００７】ＪＦＥＴ２のＰ型ゲート領域１５はＮ型チ
ャネル領域１７を上下から挟むように形成されており、
基板バイアス効果を抑えて、ソースフォロワ動作のゲイ
ンを高めると同時にゲインばらつきを抑圧する構造とな
っている。転送ゲート３は、図３４に示すように、フォ
トダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２の
Ｐ型ゲート領域１５との境界領域上に絶縁膜を介して形
成されたゲート電極より構成され、フォトダイオード１
のＰ型電荷蓄積領域１２で蓄積された電荷をＪＦＥＴ２
のＰ型ゲート領域１５に転送する。
ャネル領域１７を上下から挟むように形成されており、
基板バイアス効果を抑えて、ソースフォロワ動作のゲイ
ンを高めると同時にゲインばらつきを抑圧する構造とな
っている。転送ゲート３は、図３４に示すように、フォ
トダイオード１のＰ型電荷蓄積領域１２とＪＦＥＴ２の
Ｐ型ゲート領域１５との境界領域上に絶縁膜を介して形
成されたゲート電極より構成され、フォトダイオード１
のＰ型電荷蓄積領域１２で蓄積された電荷をＪＦＥＴ２
のＰ型ゲート領域１５に転送する。
【０００８】即ち、フォトダイオード１を構成するＰＮ
接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送ゲー
ト３と、ＪＦＥＴ２のＰ型ゲート領域１５とでＰチャネ
ルＭＯＳトランジスタが構成されている。リセットドレ
イン４は、図３３，図３５に示すように、Ｎ型ウエル領
域１１中に形成された、Ｐ型電荷排出領域１８より構成
され、リセットゲート５を介して、ＪＦＥＴ２のＰ型ゲ
ート領域１５の電位を制御する。
接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送ゲー
ト３と、ＪＦＥＴ２のＰ型ゲート領域１５とでＰチャネ
ルＭＯＳトランジスタが構成されている。リセットドレ
イン４は、図３３，図３５に示すように、Ｎ型ウエル領
域１１中に形成された、Ｐ型電荷排出領域１８より構成
され、リセットゲート５を介して、ＪＦＥＴ２のＰ型ゲ
ート領域１５の電位を制御する。
【０００９】リセットゲート５は、図３３に示すよう
に、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイ
ン４のＰ型電荷排出領域１８との境界領域上に絶縁膜を
介して形成されたゲート電極より構成され、ＪＦＥＴ２
のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷
排出領域１８との電気的な接続状態を制御する。即ち、
ＪＦＥＴ２のＰ型ゲート領域１５と、リセットゲート５
と、リセットドレイン４のＰ型電荷排出領域１８とでＰ
チャネルＭＯＳトランジスタが構成されている。
に、ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイ
ン４のＰ型電荷排出領域１８との境界領域上に絶縁膜を
介して形成されたゲート電極より構成され、ＪＦＥＴ２
のＰ型ゲート領域１５とリセットドレイン４のＰ型電荷
排出領域１８との電気的な接続状態を制御する。即ち、
ＪＦＥＴ２のＰ型ゲート領域１５と、リセットゲート５
と、リセットドレイン４のＰ型電荷排出領域１８とでＰ
チャネルＭＯＳトランジスタが構成されている。
【００１０】その他、転送ゲート配線２０、リセットゲ
ート配線２１、中継配線２３，リセットドレイン配線２
４、垂直信号線２２、ドレイン配線２５も図に示すよう
に形成されている。図３６〜図３９は、図３２〜図３５
に示した光電変換素子を各画素として、これをマトリク
ス状に配置してなる従来の光電変換装置の要部の概略を
示す構成図であり、図３６はその平面図、図３７は図３
６のＸ１−Ｘ２線に沿った断面図、図３８は図３６のＹ
１−Ｙ２線に沿った断面図、図３９は図３６のＹ３−Ｙ
４線に沿った断面図である。
ート配線２１、中継配線２３，リセットドレイン配線２
４、垂直信号線２２、ドレイン配線２５も図に示すよう
に形成されている。図３６〜図３９は、図３２〜図３５
に示した光電変換素子を各画素として、これをマトリク
ス状に配置してなる従来の光電変換装置の要部の概略を
示す構成図であり、図３６はその平面図、図３７は図３
６のＸ１−Ｘ２線に沿った断面図、図３８は図３６のＹ
１−Ｙ２線に沿った断面図、図３９は図３６のＹ３−Ｙ
４線に沿った断面図である。
【００１１】図３６〜図３９に要部を示す従来の光電変
換装置おいて、各ＪＦＥＴ２のＮ型ソース領域１４は、
垂直信号線２２により、垂直走査方向に共通に接続され
ている（図３６）。ＪＦＥＴ２のＮ型ドレイン領域１６
は、図３６に示すように、画素の周囲領域に網の目状に
連続して形成されている他、層間絶縁膜３３（図３７）
に形成されたコンタクト穴３２（図３６）を介してドレ
イン配線２５により、列毎に垂直走査方向に共通に接続
されている。更にこのドレイン配線２５は、画素のマト
リクス配置の周囲（上端及び下端）において図示しない
配線によって全て共通に接続されている。
換装置おいて、各ＪＦＥＴ２のＮ型ソース領域１４は、
垂直信号線２２により、垂直走査方向に共通に接続され
ている（図３６）。ＪＦＥＴ２のＮ型ドレイン領域１６
は、図３６に示すように、画素の周囲領域に網の目状に
連続して形成されている他、層間絶縁膜３３（図３７）
に形成されたコンタクト穴３２（図３６）を介してドレ
イン配線２５により、列毎に垂直走査方向に共通に接続
されている。更にこのドレイン配線２５は、画素のマト
リクス配置の周囲（上端及び下端）において図示しない
配線によって全て共通に接続されている。
【００１２】このドレイン配線２５は、網の目状に連続
して形成されたＮ型ドレイン領域１６の拡散層を金属配
線で裏打ち（シャント）して抵抗を下げる為に設けたも
のであり、画素数の多い光電変換装置（例えば、水平、
垂直方向ともに５００から１０００画素以上となる光電
変換装置）を構成する場合は、必ず必要である。逆に、
画素数が少ない場合は、省略できることがある。
して形成されたＮ型ドレイン領域１６の拡散層を金属配
線で裏打ち（シャント）して抵抗を下げる為に設けたも
のであり、画素数の多い光電変換装置（例えば、水平、
垂直方向ともに５００から１０００画素以上となる光電
変換装置）を構成する場合は、必ず必要である。逆に、
画素数が少ない場合は、省略できることがある。
【００１３】又、図３６に示すように、転送ゲート３
は、転送ゲート配線２０により、また、リセットゲート
５は、リセットゲート配線２１により、それぞれ水平走
査方向に共通に接続されている。又、図３７，図３９に
示すように、リセットドレイン４の電荷排出領域１８
は、層間絶縁膜３３に形成されたコンタクト穴３０、中
継配線２３、中継配線接続穴３１を介して、リセットド
レイン配線２４により、水平走査方向に共通に接続され
ている。また、このリセットドレイン配線２４はフォト
ダイオード１以外の部分を遮光する遮光膜を兼用してい
る（図３６）。
は、転送ゲート配線２０により、また、リセットゲート
５は、リセットゲート配線２１により、それぞれ水平走
査方向に共通に接続されている。又、図３７，図３９に
示すように、リセットドレイン４の電荷排出領域１８
は、層間絶縁膜３３に形成されたコンタクト穴３０、中
継配線２３、中継配線接続穴３１を介して、リセットド
レイン配線２４により、水平走査方向に共通に接続され
ている。また、このリセットドレイン配線２４はフォト
ダイオード１以外の部分を遮光する遮光膜を兼用してい
る（図３６）。
【００１４】図４０は、図３６〜図３９に要部を示した
従来の光電変換装置の概略構成を示す回路図である。図
４０において、単位画素となる各光電変換素子は、フォ
トダイオード１、ＪＦＥＴ２、転送ゲート３、リセット
ドレイン４、リセットゲート５から構成されている。な
お、図３２〜図３５に示したように、フォトダイオード
１のＮ型領域はＪＦＥＴ２のドレイン領域（Ｄ）と接続
され、また、フォトダイオード１のＰ型領域（Ｐ型半導
体領域１２）、転送ゲート３、ＪＦＥＴ２のゲート領域
（１５）とでＰチャネルＭＯＳトランジスタが構成さ
れ、ＪＦＥＴ２のゲート領域（１５）、リセットゲート
５、リセットドレイン４とで同じくＰチャネルＭＯＳト
ランジスタが構成されている。
従来の光電変換装置の概略構成を示す回路図である。図
４０において、単位画素となる各光電変換素子は、フォ
トダイオード１、ＪＦＥＴ２、転送ゲート３、リセット
ドレイン４、リセットゲート５から構成されている。な
お、図３２〜図３５に示したように、フォトダイオード
１のＮ型領域はＪＦＥＴ２のドレイン領域（Ｄ）と接続
され、また、フォトダイオード１のＰ型領域（Ｐ型半導
体領域１２）、転送ゲート３、ＪＦＥＴ２のゲート領域
（１５）とでＰチャネルＭＯＳトランジスタが構成さ
れ、ＪＦＥＴ２のゲート領域（１５）、リセットゲート
５、リセットドレイン４とで同じくＰチャネルＭＯＳト
ランジスタが構成されている。
【００１５】図４０中には示されていないが、フォトダ
イオード１は、縦型オーバーフロードレイン構造により
過剰電荷をＰ型半導体基板に排出する機能を有してい
る。各ＪＦＥＴ２のソース（Ｓ）領域は、マトリクス配
置の各列毎に垂直信号線２２ａ〜２２ｄによって共通に
接続されている。各ＪＦＥＴ２のドレイン（Ｄ）領域
は、図３６〜図３９に示したように、Ｎ型ドレイン領域
１６となる網の目状に連続して形成された拡散層、及び
ドレイン配線２５を経由して、全画素共通にドレイン電
源ＶＤに接続されている。
イオード１は、縦型オーバーフロードレイン構造により
過剰電荷をＰ型半導体基板に排出する機能を有してい
る。各ＪＦＥＴ２のソース（Ｓ）領域は、マトリクス配
置の各列毎に垂直信号線２２ａ〜２２ｄによって共通に
接続されている。各ＪＦＥＴ２のドレイン（Ｄ）領域
は、図３６〜図３９に示したように、Ｎ型ドレイン領域
１６となる網の目状に連続して形成された拡散層、及び
ドレイン配線２５を経由して、全画素共通にドレイン電
源ＶＤに接続されている。
【００１６】転送ゲート３は、マトリクス配置の各行毎
に、転送ゲート配線２０ａ〜２０ｃによって水平走査方
向に共通に接続され、垂直走査回路７に接続されてい
る。そして、垂直走査回路７から送出されるパルスφＴ
Ｇ１〜φＴＧ３によって、各行毎に動作するようになっ
ている。リセットゲート５は、マトリクス配置の各行毎
に、リセットゲート配線２１ａ〜２１ｃによって水平走
査方向に共通に接続され、更に各リセットゲート配線は
マトリクス配置の周囲（左端または右端）において、全
て共通に接続されている。そして駆動パルスφＲＧによ
って、全画素同時に動作するようになっている。
に、転送ゲート配線２０ａ〜２０ｃによって水平走査方
向に共通に接続され、垂直走査回路７に接続されてい
る。そして、垂直走査回路７から送出されるパルスφＴ
Ｇ１〜φＴＧ３によって、各行毎に動作するようになっ
ている。リセットゲート５は、マトリクス配置の各行毎
に、リセットゲート配線２１ａ〜２１ｃによって水平走
査方向に共通に接続され、更に各リセットゲート配線は
マトリクス配置の周囲（左端または右端）において、全
て共通に接続されている。そして駆動パルスφＲＧによ
って、全画素同時に動作するようになっている。
【００１７】リセットドレイン４は、マトリクス配置の
各行毎に、リセットドレイン配線２４ａ〜２４ｃによっ
て水平走査方向に共通に接続され、垂直走査回路７に接
続されている。そして、垂直走査回路７から送出される
パルスφＲＤ１〜φＲＤ３によって駆動されるようにな
っている。前記ＪＦＥＴ２のソース（Ｓ）を共通に接続
する垂直信号線２２ａ〜２２ｄは、一方において、光信
号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４を介し
て、光信号出力蓄積容量ＣＳ１〜ＣＳ４に接続されると
ともに、水平選択ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ
４を経て、水平信号線２７ａ（信号出力線）に接続され
ている。
各行毎に、リセットドレイン配線２４ａ〜２４ｃによっ
て水平走査方向に共通に接続され、垂直走査回路７に接
続されている。そして、垂直走査回路７から送出される
パルスφＲＤ１〜φＲＤ３によって駆動されるようにな
っている。前記ＪＦＥＴ２のソース（Ｓ）を共通に接続
する垂直信号線２２ａ〜２２ｄは、一方において、光信
号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４を介し
て、光信号出力蓄積容量ＣＳ１〜ＣＳ４に接続されると
ともに、水平選択ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ
４を経て、水平信号線２７ａ（信号出力線）に接続され
ている。
【００１８】更に、垂直信号線２２ａ〜２２ｄは、他方
において、暗出力転送用ＭＯＳトランジスタＴＤ１〜Ｔ
Ｄ４を介して、暗出力蓄積容量ＣＤ１〜ＣＤ４に接続さ
れるとともに、水平選択ＭＯＳトランジスタＴＨＤ１〜
ＴＨＤ４を経て、水平信号線２７ｂ（暗出力線）に接続
されている。上記ＭＯＳトランジスタＴＳ１〜ＴＳ４、
及びＴＤ１〜ＴＤ４は駆動パルスφＴＳ及びφＴＤによ
ってそれぞれ動作するようになっている。また、ＭＯＳ
トランジスタＴＨＳ１〜ＴＨＳ４及び、ＴＨＤ１〜ＴＨ
Ｄ４は水平走査回路８から送出されるパルスφＨ１〜φ
Ｈ４によって順次動作するようになっている。
において、暗出力転送用ＭＯＳトランジスタＴＤ１〜Ｔ
Ｄ４を介して、暗出力蓄積容量ＣＤ１〜ＣＤ４に接続さ
れるとともに、水平選択ＭＯＳトランジスタＴＨＤ１〜
ＴＨＤ４を経て、水平信号線２７ｂ（暗出力線）に接続
されている。上記ＭＯＳトランジスタＴＳ１〜ＴＳ４、
及びＴＤ１〜ＴＤ４は駆動パルスφＴＳ及びφＴＤによ
ってそれぞれ動作するようになっている。また、ＭＯＳ
トランジスタＴＨＳ１〜ＴＨＳ４及び、ＴＨＤ１〜ＴＨ
Ｄ４は水平走査回路８から送出されるパルスφＨ１〜φ
Ｈ４によって順次動作するようになっている。
【００１９】水平信号線２７ａ，２７ｂには、出力バッ
ファアンプ２８ａ，２８ｂ及び、水平信号線のリセット
用ＭＯＳトランジスタＴＲＨＳ、ＴＲＨＤが接続されて
いる。そしてＭＯＳトランジスタＴＲＨＳ，ＴＲＨＤ
は、駆動パルスφＲＨによって動作するようになってい
る。また、水平信号線２７ａ，２７ｂには、寄生容量Ｃ
ＨＳ，ＣＨＤが存在する。
ファアンプ２８ａ，２８ｂ及び、水平信号線のリセット
用ＭＯＳトランジスタＴＲＨＳ、ＴＲＨＤが接続されて
いる。そしてＭＯＳトランジスタＴＲＨＳ，ＴＲＨＤ
は、駆動パルスφＲＨによって動作するようになってい
る。また、水平信号線２７ａ，２７ｂには、寄生容量Ｃ
ＨＳ，ＣＨＤが存在する。
【００２０】又、垂直信号線２２ａ〜２２ｄは、垂直信
号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ
４及び定電流源２６ａ〜２６ｄに接続されている。垂直
信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲ
Ｖ４は駆動パルスφＲＶによって動作するようになって
いる。図４１は、図４０に示す光電変換装置の動作を説
明するためのパルスタイミングチャートである。以下、
図４１を参照しながら、図４０に示す従来の光電変換装
置の動作について説明する。なお、図３２〜図３５に示
したように、単位画素を構成する各光電変換素子の転送
ゲート３及びリセットゲート５は、Ｐチャネル型である
ため、図４０、図４１においてφＴＧ１〜φＴＧ３及び
φＲＧは他のパルスと極性が逆になる。即ち、これらの
パルスがローレベルの時に、対応する転送ゲート３また
はリセットゲート５が導通（オン）状態となり、これら
のパルスがハイレベルの時に遮断（オフ）状態となる。
号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ
４及び定電流源２６ａ〜２６ｄに接続されている。垂直
信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲ
Ｖ４は駆動パルスφＲＶによって動作するようになって
いる。図４１は、図４０に示す光電変換装置の動作を説
明するためのパルスタイミングチャートである。以下、
図４１を参照しながら、図４０に示す従来の光電変換装
置の動作について説明する。なお、図３２〜図３５に示
したように、単位画素を構成する各光電変換素子の転送
ゲート３及びリセットゲート５は、Ｐチャネル型である
ため、図４０、図４１においてφＴＧ１〜φＴＧ３及び
φＲＧは他のパルスと極性が逆になる。即ち、これらの
パルスがローレベルの時に、対応する転送ゲート３また
はリセットゲート５が導通（オン）状態となり、これら
のパルスがハイレベルの時に遮断（オフ）状態となる。
【００２１】図４１において、ｔ１１〜ｔ１５までの期
間は、第１行目の画素の読み出し動作を示しており、以
下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞ
れ第２行目、第３行目に対応している。また、ｔ１１〜
ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２
の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ
２のソースフォロワ動作、ｔ１３が第１行目のフォトダ
イオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ
１４が信号電荷転送後の第１行目のＪＦＥＴ２のソース
フォロワ動作に対応した期間で、この４つの動作は水平
帰線期間内に行われる。また、ｔ１５は映像信号出力期
間である。
間は、第１行目の画素の読み出し動作を示しており、以
下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞ
れ第２行目、第３行目に対応している。また、ｔ１１〜
ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２
の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ
２のソースフォロワ動作、ｔ１３が第１行目のフォトダ
イオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ
１４が信号電荷転送後の第１行目のＪＦＥＴ２のソース
フォロワ動作に対応した期間で、この４つの動作は水平
帰線期間内に行われる。また、ｔ１５は映像信号出力期
間である。
【００２２】まず、期間ｔ１１の最初で駆動パルスφＲ
Ｄ１をハイレベル（駆動パルスφＲＤ２、φＲＤ３はロ
ーレベルのまま）にして、第１行目の画素のリセットド
レイン４にハイレベルの電圧を、第２行目、第３行目の
リセットドレイン４にはローレベルの電圧を印加する。
そして、ローレベルのφＲＧが印加され、既に導通（オ
ン）状態になっている、全ての画素のリセットゲート５
を経由して、ハイレベルの電圧が第１行目の画素のＪＦ
ＥＴ２のゲート領域に、ローレベルの電圧が第２行目、
第３行目の画素のＪＦＥＴ２のゲート領域に伝わり、第
１行目のＪＦＥＴ２はオン（選択）状態とされ、２行目
以後の各ＪＦＥＴ２はオフ（非選択）状態とされる。
Ｄ１をハイレベル（駆動パルスφＲＤ２、φＲＤ３はロ
ーレベルのまま）にして、第１行目の画素のリセットド
レイン４にハイレベルの電圧を、第２行目、第３行目の
リセットドレイン４にはローレベルの電圧を印加する。
そして、ローレベルのφＲＧが印加され、既に導通（オ
ン）状態になっている、全ての画素のリセットゲート５
を経由して、ハイレベルの電圧が第１行目の画素のＪＦ
ＥＴ２のゲート領域に、ローレベルの電圧が第２行目、
第３行目の画素のＪＦＥＴ２のゲート領域に伝わり、第
１行目のＪＦＥＴ２はオン（選択）状態とされ、２行目
以後の各ＪＦＥＴ２はオフ（非選択）状態とされる。
【００２３】そして、期間ｔ１１の終わりにおいて、駆
動パルスφＲＧをハイレベルにして、全ての画素のリセ
ットゲート５を遮断（オフ）状態にすることによって、
各ＪＦＥＴ２のゲート領域は、オン（選択）状態、オフ
（非選択）状態を保持したまま、フローティング状態と
される。即ち、選択された行のＪＦＥＴ２のゲート領域
はハイレベルの電位に、非選択行のＪＦＥＴ２のゲート
領域はローレベルの電位に初期化される。
動パルスφＲＧをハイレベルにして、全ての画素のリセ
ットゲート５を遮断（オフ）状態にすることによって、
各ＪＦＥＴ２のゲート領域は、オン（選択）状態、オフ
（非選択）状態を保持したまま、フローティング状態と
される。即ち、選択された行のＪＦＥＴ２のゲート領域
はハイレベルの電位に、非選択行のＪＦＥＴ２のゲート
領域はローレベルの電位に初期化される。
【００２４】期間ｔ１２においては、駆動パルスφＲＶ
をローレベルにして、リセット用トランジスタＴＲＶ１
〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各Ｊ
ＦＥＴ２がソースフォロワ動作を行う。なお、この期間
ｔ１２中において、駆動パルスφＴＤはハイレベルで暗
出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４は導通
（オン）状態となっており、各ＪＦＥＴ２のゲート領域
の初期化直後の電位に対応した出力（暗時出力）電圧が
暗出力蓄積容量ＣＤ１〜ＣＤ４に充電される。
をローレベルにして、リセット用トランジスタＴＲＶ１
〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各Ｊ
ＦＥＴ２がソースフォロワ動作を行う。なお、この期間
ｔ１２中において、駆動パルスφＴＤはハイレベルで暗
出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４は導通
（オン）状態となっており、各ＪＦＥＴ２のゲート領域
の初期化直後の電位に対応した出力（暗時出力）電圧が
暗出力蓄積容量ＣＤ１〜ＣＤ４に充電される。
【００２５】期間ｔ１３においては、駆動パルスφＴＧ
１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイ
レベルのまま）にして第１行目の画素の転送ゲート３を
導通（オン）状態にし、第１行目のフォトダイオード１
で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域
に転送する。なお、信号電荷を転送した後のＪＦＥＴ２
のゲート領域の電位は、信号電荷量／ゲート容量の分だ
け変化（この場合は上昇）する。
１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイ
レベルのまま）にして第１行目の画素の転送ゲート３を
導通（オン）状態にし、第１行目のフォトダイオード１
で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域
に転送する。なお、信号電荷を転送した後のＪＦＥＴ２
のゲート領域の電位は、信号電荷量／ゲート容量の分だ
け変化（この場合は上昇）する。
【００２６】期間ｔ１３の終わりで、駆動パルスφＴＧ
１をハイレベルにして転送ゲート３を遮断（オフ）状態
にすると、第１行目のフォトダイオード１は、光電変換
による次の信号電荷蓄積動作に入る。図４１においてｔ
ＬＩはフォトダイオードの電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パル
スφＲＶをローレベルにして、リセット用トランジスタ
ＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行
目の各ＪＦＥＴ２がソースフォロワ動作を行う。この期
間ｔ１４中において、駆動パルスφＴＳはハイレベルで
光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４は
導通（オン）状態となっており、各ＪＦＥＴ２のゲート
領域へ電荷を転送した後の電位に対応した出力（信号出
力）電圧が光信号出力蓄積容量ＣＳ１〜ＣＳ４に充電さ
れる。
１をハイレベルにして転送ゲート３を遮断（オフ）状態
にすると、第１行目のフォトダイオード１は、光電変換
による次の信号電荷蓄積動作に入る。図４１においてｔ
ＬＩはフォトダイオードの電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パル
スφＲＶをローレベルにして、リセット用トランジスタ
ＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行
目の各ＪＦＥＴ２がソースフォロワ動作を行う。この期
間ｔ１４中において、駆動パルスφＴＳはハイレベルで
光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４は
導通（オン）状態となっており、各ＪＦＥＴ２のゲート
領域へ電荷を転送した後の電位に対応した出力（信号出
力）電圧が光信号出力蓄積容量ＣＳ１〜ＣＳ４に充電さ
れる。
【００２７】低電流源２６ａ〜２６ｄは、期間ｔ１２及
びｔ１４におけるソースフォロワ動作の負荷となり、Ｊ
ＦＥＴの動作点と動作速度を制御する。上記ソースフォ
ロワ動作の電荷増幅率は、光信号出力蓄積容量ＣＳ１〜
ＣＳ４とＪＦＥＴのゲート容量Ｃｇとの比（ＣＳ／Ｃ
ｇ）で決まり、数百倍から千倍以上という高い増幅率を
得ることが可能である。
びｔ１４におけるソースフォロワ動作の負荷となり、Ｊ
ＦＥＴの動作点と動作速度を制御する。上記ソースフォ
ロワ動作の電荷増幅率は、光信号出力蓄積容量ＣＳ１〜
ＣＳ４とＪＦＥＴのゲート容量Ｃｇとの比（ＣＳ／Ｃ
ｇ）で決まり、数百倍から千倍以上という高い増幅率を
得ることが可能である。
【００２８】また、このソースフォロワ動作は水平帰線
期間内に１行毎に行われるため、水平走査（例えばφＨ
１〜φＨ４）に同期して１画素毎に増幅される光電変換
素子と比べて、増幅動作の時間を長くすることが可能で
あり、光信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出力蓄積
容量ＣＤ１〜ＣＤ４の容量値を大きくすることによっ
て、動作帯域を１桁から２桁狭くできる。従って、増幅
動作に伴うノイズを大幅に抑圧することが可能である。
期間内に１行毎に行われるため、水平走査（例えばφＨ
１〜φＨ４）に同期して１画素毎に増幅される光電変換
素子と比べて、増幅動作の時間を長くすることが可能で
あり、光信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出力蓄積
容量ＣＤ１〜ＣＤ４の容量値を大きくすることによっ
て、動作帯域を１桁から２桁狭くできる。従って、増幅
動作に伴うノイズを大幅に抑圧することが可能である。
【００２９】期間ｔ１５においては、水平走査回路８か
ら駆動パルスφＨ１〜φＨ４を順次出力して、光信号出
力蓄積容量ＣＳ１〜ＣＳ４及び、暗出力蓄積容量ＣＤ１
〜ＣＤ４に蓄積された電荷を、それぞれ水平信号線２７
ａ（信号出力線）及び２７ｂ（暗出力線）に転送し、出
力バッファアンプ２８ａ，２８ｂを経て、出力端子ＶＯ
Ｓ及びＶＯＤから映像信号を出力する。また、駆動パル
スφＲＨを順次出力して、水平信号線（２７ａ，２７
ｂ）のリセットを行う。
ら駆動パルスφＨ１〜φＨ４を順次出力して、光信号出
力蓄積容量ＣＳ１〜ＣＳ４及び、暗出力蓄積容量ＣＤ１
〜ＣＤ４に蓄積された電荷を、それぞれ水平信号線２７
ａ（信号出力線）及び２７ｂ（暗出力線）に転送し、出
力バッファアンプ２８ａ，２８ｂを経て、出力端子ＶＯ
Ｓ及びＶＯＤから映像信号を出力する。また、駆動パル
スφＲＨを順次出力して、水平信号線（２７ａ，２７
ｂ）のリセットを行う。
【００３０】出力端子ＶＯＳ，ＶＯＤから得られた映像
信号は、図示しない外部演算回路によって減算処理され
る。この減算処理は光信号成分（Ｓ）と暗成分（Ｄ）が
含まれた出力端子ＶＯＳからの映像信号から、暗成分
（Ｄ）のみが含まれた出力端子ＶＯＤからの映像信号を
減算するものである。この減算処理（ＶＯＳ−ＶＯＤ）
により、光信号成分に応じた映像信号（Ｓ）のみを抽出
することができる。
信号は、図示しない外部演算回路によって減算処理され
る。この減算処理は光信号成分（Ｓ）と暗成分（Ｄ）が
含まれた出力端子ＶＯＳからの映像信号から、暗成分
（Ｄ）のみが含まれた出力端子ＶＯＤからの映像信号を
減算するものである。この減算処理（ＶＯＳ−ＶＯＤ）
により、光信号成分に応じた映像信号（Ｓ）のみを抽出
することができる。
【００３１】ＶＯＳ，ＶＯＤ両者に含まれる暗成分とし
ては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固
定パターンノイズ、リセットドレイン４からリセットゲ
ート５を介してＪＦＥＴ２のゲート領域を初期化した時
に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２
６ａ〜２６ｄ）によるソースフォロワ動作時に発生する
１／ｆノイズ等がある。
ては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固
定パターンノイズ、リセットドレイン４からリセットゲ
ート５を介してＪＦＥＴ２のゲート領域を初期化した時
に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２
６ａ〜２６ｄ）によるソースフォロワ動作時に発生する
１／ｆノイズ等がある。
【００３２】即ち、ＶＯＳとＶＯＤを減算処理すること
により、上記ノイズ成分を除去した光信号成分のみの映
像信号を抽出することができ、Ｓ／Ｎ比が向上する。以
上に示した期間ｔ１１〜期間ｔ１５に対する第１行目の
読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜
期間ｔ３５において、それぞれ第２行目、第３行目に対
して繰り返して、同様に行われる。
により、上記ノイズ成分を除去した光信号成分のみの映
像信号を抽出することができ、Ｓ／Ｎ比が向上する。以
上に示した期間ｔ１１〜期間ｔ１５に対する第１行目の
読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜
期間ｔ３５において、それぞれ第２行目、第３行目に対
して繰り返して、同様に行われる。
【００３３】このように、フォトダイオード１、ＪＦＥ
Ｔ２、転送ゲート３、リセットドレイン４、リセットゲ
ート５を備えた従来の光電変換素子（図３２〜図３５）
をマトリクス状に配置して構成した図３６〜図３９及び
図４０に示す従来の光電変換装置は、縦型オーバーフロ
ードレイン構造で埋込型のフォトダイオードを採用して
いるため、暗電流、残像、リセットノイズ、及びブルー
ミング、スミアが抑圧され、また、光信号出力蓄積容量
及び暗出力蓄積容量を負荷としたＪＦＥＴ２の狭帯域ソ
ースフォロワ動作によって、高い電荷増幅率の実現と共
に増幅動作時のノイズが抑圧される。さらに、ＶＯＳと
ＶＯＤを減算処理することによって、ＪＦＥＴ２のしき
い値電圧のばらつきによる固定パターンノイズ、ＪＦＥ
Ｔ２のゲート領域を初期化した時に発生するリセットノ
イズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧さ
れる。
Ｔ２、転送ゲート３、リセットドレイン４、リセットゲ
ート５を備えた従来の光電変換素子（図３２〜図３５）
をマトリクス状に配置して構成した図３６〜図３９及び
図４０に示す従来の光電変換装置は、縦型オーバーフロ
ードレイン構造で埋込型のフォトダイオードを採用して
いるため、暗電流、残像、リセットノイズ、及びブルー
ミング、スミアが抑圧され、また、光信号出力蓄積容量
及び暗出力蓄積容量を負荷としたＪＦＥＴ２の狭帯域ソ
ースフォロワ動作によって、高い電荷増幅率の実現と共
に増幅動作時のノイズが抑圧される。さらに、ＶＯＳと
ＶＯＤを減算処理することによって、ＪＦＥＴ２のしき
い値電圧のばらつきによる固定パターンノイズ、ＪＦＥ
Ｔ２のゲート領域を初期化した時に発生するリセットノ
イズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧さ
れる。
【００３４】従って、高感度で低ノイズの（Ｓ／Ｎ比が
高い）映像信号を得ることができる。
高い）映像信号を得ることができる。
【００３５】
【発明が解決しようとする課題】しかしながら、図３２
〜図３５に示す従来の光電変換素子を画素として、これ
を二次元マトリクス状に多数配置して構成した、図３６
〜図３９及び図４０に示す従来の光電変換装置は、製造
歩留まりが低いという問題点があった。
〜図３５に示す従来の光電変換素子を画素として、これ
を二次元マトリクス状に多数配置して構成した、図３６
〜図３９及び図４０に示す従来の光電変換装置は、製造
歩留まりが低いという問題点があった。
【００３６】図３６〜図３９に示す従来の光電変換装置
には、ドレイン配線２５が形成されている。このドレイ
ン配線２５は、マトリクス配置の周囲からＪＦＥＴ２の
ドレイン領域１６となる拡散層を経由して、全ての画素
のＪＦＥＴ２にドレイン電圧を供給した場合、寄生抵抗
が大きくなって電圧降下が発生し、画素毎にＪＦＥＴ２
のドレイン電圧が変化してしまうことを防止するための
ものである。
には、ドレイン配線２５が形成されている。このドレイ
ン配線２５は、マトリクス配置の周囲からＪＦＥＴ２の
ドレイン領域１６となる拡散層を経由して、全ての画素
のＪＦＥＴ２にドレイン電圧を供給した場合、寄生抵抗
が大きくなって電圧降下が発生し、画素毎にＪＦＥＴ２
のドレイン電圧が変化してしまうことを防止するための
ものである。
【００３７】ところで、このドレイン配線２５と垂直信
号線２２は同一の製造工程によって形成される。つま
り、配線材料となる金属膜を堆積した後、フォトリソ・
エッチングの手法により、パターンの転写とエッチング
加工を行い垂直信号線２２及びドレイン配線２５が形成
される。この２つの配線は、比較的狭い間隔で、垂直走
査方向（図３６中、上下方向）に互いに平行に形成され
ているため、上記各形成工程において、配線間隔と同等
以上のパーティクルが付着する虞がある。このようにパ
ーティクルが付着すると、両者が接続して、短絡モード
の動作不良を起こす場合があり、製造歩留まりが低下す
る。
号線２２は同一の製造工程によって形成される。つま
り、配線材料となる金属膜を堆積した後、フォトリソ・
エッチングの手法により、パターンの転写とエッチング
加工を行い垂直信号線２２及びドレイン配線２５が形成
される。この２つの配線は、比較的狭い間隔で、垂直走
査方向（図３６中、上下方向）に互いに平行に形成され
ているため、上記各形成工程において、配線間隔と同等
以上のパーティクルが付着する虞がある。このようにパ
ーティクルが付着すると、両者が接続して、短絡モード
の動作不良を起こす場合があり、製造歩留まりが低下す
る。
【００３８】また、図３６〜図３９において、リセット
ドレイン４の電荷排出領域１８は、層間絶縁膜３３に形
成されたコンタクト穴３０、中継配線２３、中継配線接
続穴３１を介してリセットドレイン配線２４に接続され
ている。この構造は、フォトリソ・エッチング工程、絶
縁膜と金属膜の堆積工程等を繰り返すことによって形成
されるが、これらの工程においてコンタクト穴３０や中
継配線接続穴３１のサイズと同等以上のパーティクルが
付着する虞もある。このようにパーティクルが付着する
と、リセットドレイン４とリセットドレイン配線２４の
接続が不完全になる、開放モードの不良を発生する場合
がある。
ドレイン４の電荷排出領域１８は、層間絶縁膜３３に形
成されたコンタクト穴３０、中継配線２３、中継配線接
続穴３１を介してリセットドレイン配線２４に接続され
ている。この構造は、フォトリソ・エッチング工程、絶
縁膜と金属膜の堆積工程等を繰り返すことによって形成
されるが、これらの工程においてコンタクト穴３０や中
継配線接続穴３１のサイズと同等以上のパーティクルが
付着する虞もある。このようにパーティクルが付着する
と、リセットドレイン４とリセットドレイン配線２４の
接続が不完全になる、開放モードの不良を発生する場合
がある。
【００３９】この不良が発生するとＪＦＥＴ２の制御が
不可能となり、ノーマリオン型の素子であるＪＦＥＴ２
は常にオン状態のまま、ソース領域から垂直信号線２２
へ、偽信号を発生し続けることになる。つまり、リセッ
トドレイン４への接続不良が１ヶ所でも発生すると、そ
の画素はもとより、その画素を含む垂直走査方向の画素
１列分の映像信号が不良（縦線状の画像欠陥）となり、
結果として、光電変換装置の製造歩留まりが低下する。
不可能となり、ノーマリオン型の素子であるＪＦＥＴ２
は常にオン状態のまま、ソース領域から垂直信号線２２
へ、偽信号を発生し続けることになる。つまり、リセッ
トドレイン４への接続不良が１ヶ所でも発生すると、そ
の画素はもとより、その画素を含む垂直走査方向の画素
１列分の映像信号が不良（縦線状の画像欠陥）となり、
結果として、光電変換装置の製造歩留まりが低下する。
【００４０】これら２つのモードによる動作不良は、マ
トリクス状に配置した光電変換素子の数が多くなるほど
顕著となり、水平、垂直方向ともに５００から１０００
画素以上となる光電変換装置を形成する場合、歩留まり
低下の大きな要因となっていた。本発明は、上記課題を
鑑みて成されたものであり、製造歩留まりの高い光電変
換装置を得ることを目的とする。
トリクス状に配置した光電変換素子の数が多くなるほど
顕著となり、水平、垂直方向ともに５００から１０００
画素以上となる光電変換装置を形成する場合、歩留まり
低下の大きな要因となっていた。本発明は、上記課題を
鑑みて成されたものであり、製造歩留まりの高い光電変
換装置を得ることを目的とする。
【００４１】また、本発明の別の目的は、製造歩留まり
の高い光電変換装置を構成することのできる光電変換素
子を得ることを目的とする。
の高い光電変換装置を構成することのできる光電変換素
子を得ることを目的とする。
【００４２】
【課題を解決するための手段】本発明のうち請求項１に
記載の光電変換素子は、第１導電型半導体基板と、前記
半導体基板上に形成された第１導電型半導体領域と、前
記第１導電型半導体領域中に形成された第２導電型の電
荷蓄積領域を有し、入射光に応じた電荷を生成して蓄積
するフォトダイオードと、前記第１導電型半導体領域中
に形成された第２導電型のゲート領域と、前記ゲート領
域中に形成された第１導電型のソース領域及びチャネル
領域と、前記第１導電型半導体基板上の、前記第１導電
型半導体領域中に形成され、前記第１導電型半導体基板
と電気的に接続された第１導電型のドレイン領域とを有
し、ゲート領域で受け取った前記フォトダイオードから
の電荷に応じた信号出力を生じる接合型電界効果トラン
ジスタと、前記第１導電型半導体領域上に絶縁膜を介し
て形成されたゲート電極を有し、前記フォトダイオード
で生成、蓄積された電荷を前記接合型電界効果トランジ
スタのゲート領域に転送する転送ゲートと、前記第１導
電型半導体領域中に形成された第２導電型の電荷排出領
域を有し、前記フォトダイオードにおいて過剰に生成さ
れた電荷を排出し、また、前記接合型電界効果トランジ
スタのゲート領域の電位を制御するリセットドレイン
と、前記第１導電型半導体領域中の、前記フォトダイオ
ードの電荷蓄積領域と、前記リセットドレインの電荷排
出領域との境界領域に形成され、前記フォトダイオード
において過剰に生成された電荷を前記リセットドレイン
の電荷排出領域に導くオーバーフロー制御領域と、前記
第１導電型半導体領域上に絶縁膜を介して形成されたゲ
ート電極を有し、前記接合型電界効果トランジスタのゲ
ート領域と前記リセットドレインの電荷排出領域との電
気的な接続状態を制御するリセットゲートとを備えたこ
とを特徴とするものである。
記載の光電変換素子は、第１導電型半導体基板と、前記
半導体基板上に形成された第１導電型半導体領域と、前
記第１導電型半導体領域中に形成された第２導電型の電
荷蓄積領域を有し、入射光に応じた電荷を生成して蓄積
するフォトダイオードと、前記第１導電型半導体領域中
に形成された第２導電型のゲート領域と、前記ゲート領
域中に形成された第１導電型のソース領域及びチャネル
領域と、前記第１導電型半導体基板上の、前記第１導電
型半導体領域中に形成され、前記第１導電型半導体基板
と電気的に接続された第１導電型のドレイン領域とを有
し、ゲート領域で受け取った前記フォトダイオードから
の電荷に応じた信号出力を生じる接合型電界効果トラン
ジスタと、前記第１導電型半導体領域上に絶縁膜を介し
て形成されたゲート電極を有し、前記フォトダイオード
で生成、蓄積された電荷を前記接合型電界効果トランジ
スタのゲート領域に転送する転送ゲートと、前記第１導
電型半導体領域中に形成された第２導電型の電荷排出領
域を有し、前記フォトダイオードにおいて過剰に生成さ
れた電荷を排出し、また、前記接合型電界効果トランジ
スタのゲート領域の電位を制御するリセットドレイン
と、前記第１導電型半導体領域中の、前記フォトダイオ
ードの電荷蓄積領域と、前記リセットドレインの電荷排
出領域との境界領域に形成され、前記フォトダイオード
において過剰に生成された電荷を前記リセットドレイン
の電荷排出領域に導くオーバーフロー制御領域と、前記
第１導電型半導体領域上に絶縁膜を介して形成されたゲ
ート電極を有し、前記接合型電界効果トランジスタのゲ
ート領域と前記リセットドレインの電荷排出領域との電
気的な接続状態を制御するリセットゲートとを備えたこ
とを特徴とするものである。
【００４３】つまり、半導体基板から接合型電界効果ト
ランジスタのドレイン領域までが同一の導電型の半導体
で形成されており、電気的に接続されている。従って、
請求項１記載の光電変換素子をマトリクス状に多数配置
して光電変換装置を構成した場合、半導体基板の裏面に
全面に渡ってドレイン電極を形成し、この電極から半導
体基板を介して、全ての接合型電界効果トランジスタに
ドレイン電圧を供給することが可能となり、寄生抵抗が
大幅に軽減される。その結果、ドレイン配線を削除する
ことが可能となり、ドレイン配線と垂直信号線との短絡
モードによる不良が解消され、製造歩留まりが向上す
る。
ランジスタのドレイン領域までが同一の導電型の半導体
で形成されており、電気的に接続されている。従って、
請求項１記載の光電変換素子をマトリクス状に多数配置
して光電変換装置を構成した場合、半導体基板の裏面に
全面に渡ってドレイン電極を形成し、この電極から半導
体基板を介して、全ての接合型電界効果トランジスタに
ドレイン電圧を供給することが可能となり、寄生抵抗が
大幅に軽減される。その結果、ドレイン配線を削除する
ことが可能となり、ドレイン配線と垂直信号線との短絡
モードによる不良が解消され、製造歩留まりが向上す
る。
【００４４】また、請求項１記載の光電変換素子におい
ては、フォトダイオードにおいて過剰に生成された電荷
を排出するリセットドレインと、過剰に生成された電荷
をリセットドレインに導くオーバーフロー制御領域とが
形成され、横型オーバーフロードレイン構造のフォトダ
イオードが構成されているため、ブルーミング、スミア
等のにじみの現象を抑圧することができる。
ては、フォトダイオードにおいて過剰に生成された電荷
を排出するリセットドレインと、過剰に生成された電荷
をリセットドレインに導くオーバーフロー制御領域とが
形成され、横型オーバーフロードレイン構造のフォトダ
イオードが構成されているため、ブルーミング、スミア
等のにじみの現象を抑圧することができる。
【００４５】本発明のうち請求項２に記載の光電変換素
子は、請求項１に記載された光電変換素子において、前
記第１導電型半導体基板が、高濃度の第１導電型半導体
基板であることを特徴とするものである。
子は、請求項１に記載された光電変換素子において、前
記第１導電型半導体基板が、高濃度の第１導電型半導体
基板であることを特徴とするものである。
【００４６】従って、請求項１に記載の発明と同様の理
由で、ドレイン配線を削除することが可能となり、ドレ
イン配線と垂直信号線の短絡モードによる不良が解消さ
れ、製造歩留まりが向上する。さらに、第１導電型半導
体基板が、高濃度の第１導電型半導体基板であるため、
請求項２記載の光電変換素子をマトリクス状に多数配置
して光電変換装置を構成した場合、マトリクス配置の周
囲の表面側に形成したドレイン電極から、高濃度の半導
体基板を経由して、各接合型電界効果トランジスタにド
レイン電圧を供給しても、寄生抵抗による電圧降下の問
題は発生しない。従って、ドレイン配線を削除すること
が可能となり製造歩留まりが向上するとともに、半導体
基板の裏面に電極を形成する工程が不要となり、製造工
程が簡単になる。
由で、ドレイン配線を削除することが可能となり、ドレ
イン配線と垂直信号線の短絡モードによる不良が解消さ
れ、製造歩留まりが向上する。さらに、第１導電型半導
体基板が、高濃度の第１導電型半導体基板であるため、
請求項２記載の光電変換素子をマトリクス状に多数配置
して光電変換装置を構成した場合、マトリクス配置の周
囲の表面側に形成したドレイン電極から、高濃度の半導
体基板を経由して、各接合型電界効果トランジスタにド
レイン電圧を供給しても、寄生抵抗による電圧降下の問
題は発生しない。従って、ドレイン配線を削除すること
が可能となり製造歩留まりが向上するとともに、半導体
基板の裏面に電極を形成する工程が不要となり、製造工
程が簡単になる。
【００４７】本発明のうち請求項３に記載の光電変換素
子は、請求項１または請求項２に記載された光電変換素
子において、前記フォトダイオードが埋込型であり、前
記フォトダイオードの第２導電型電荷蓄積領域の半導体
表面近傍と、その周囲領域の半導体表面近傍に、高濃度
の第１導電型半導体領域が連続して形成され、前記オー
バーフロー制御領域は、半導体内部に形成された、第１
導電型または第２導電型半導体領域よりなることを特徴
とするものである。
子は、請求項１または請求項２に記載された光電変換素
子において、前記フォトダイオードが埋込型であり、前
記フォトダイオードの第２導電型電荷蓄積領域の半導体
表面近傍と、その周囲領域の半導体表面近傍に、高濃度
の第１導電型半導体領域が連続して形成され、前記オー
バーフロー制御領域は、半導体内部に形成された、第１
導電型または第２導電型半導体領域よりなることを特徴
とするものである。
【００４８】従って、請求項１に記載の発明と同様の理
由で、製造歩留まりが向上する。また、第１導電型半導
体基板を、高濃度の第１導電型半導体基板とすることに
よって、請求項２に記載の発明と同様の理由で、製造歩
留まりが向上するとともに、製造工程が簡単になる。さ
らに、請求項３記載の光電変換素子においては、フォト
ダイオードの第２導電型電荷蓄積領域とその周囲領域の
半導体表面近傍に、高濃度の第１導電型半導体領域が連
続して形成され、オーバーフロー制御領域が半導体内部
に形成されているため、全体として横型オーバーフロー
ドレイン構造の埋め込みフォトダイオードが構成されて
いる。
由で、製造歩留まりが向上する。また、第１導電型半導
体基板を、高濃度の第１導電型半導体基板とすることに
よって、請求項２に記載の発明と同様の理由で、製造歩
留まりが向上するとともに、製造工程が簡単になる。さ
らに、請求項３記載の光電変換素子においては、フォト
ダイオードの第２導電型電荷蓄積領域とその周囲領域の
半導体表面近傍に、高濃度の第１導電型半導体領域が連
続して形成され、オーバーフロー制御領域が半導体内部
に形成されているため、全体として横型オーバーフロー
ドレイン構造の埋め込みフォトダイオードが構成されて
いる。
【００４９】従って、オーバーフロー構造によって、ブ
ルーミング、スミア等のにじみの現象を抑圧することが
できると同時に、埋め込みフォトダイオードによって、
ＰＮ接合部に生じる空乏層が半導体表面に達しないた
め、暗電流が抑圧され、また、電荷が転送された後にフ
ォトダイオードに電荷が残らない（完全転送、または完
全空乏化による）ため、残像、リセットノイズを抑えた
理想的な特性を得ることができる。
ルーミング、スミア等のにじみの現象を抑圧することが
できると同時に、埋め込みフォトダイオードによって、
ＰＮ接合部に生じる空乏層が半導体表面に達しないた
め、暗電流が抑圧され、また、電荷が転送された後にフ
ォトダイオードに電荷が残らない（完全転送、または完
全空乏化による）ため、残像、リセットノイズを抑えた
理想的な特性を得ることができる。
【００５０】本発明のうち請求項４に記載の光電変換装
置は、請求項１から請求項３に記載された光電変換素子
を各画素として、この画素が、二次元マトリクス状に複
数配置され、前記画素の列毎に設けられた複数の垂直信
号線と、前記画素の特定の行を選択して、前記画素から
の信号を所望のタイミングで、前記垂直信号線に転送す
る垂直走査回路と、前記複数の垂直信号線を順次水平走
査して、前記画素からの信号を水平信号線に転送する水
平走査回路とを備えたことを特徴とするものである。
置は、請求項１から請求項３に記載された光電変換素子
を各画素として、この画素が、二次元マトリクス状に複
数配置され、前記画素の列毎に設けられた複数の垂直信
号線と、前記画素の特定の行を選択して、前記画素から
の信号を所望のタイミングで、前記垂直信号線に転送す
る垂直走査回路と、前記複数の垂直信号線を順次水平走
査して、前記画素からの信号を水平信号線に転送する水
平走査回路とを備えたことを特徴とするものである。
【００５１】従って、請求項１から請求項３に記載の発
明と同様の理由で、ドレイン配線を削除することが可能
となり、ドレイン配線と垂直信号線の短絡モードによる
不良が解消され、製造歩留まりが向上する。なお、請求
項２に記載された光電変換素子をマトリクス状に配置し
てなる光電変換装置は製造工程が簡単になり、請求項３
に記載された光電変換素子をマトリクス状に配置してな
る光電変換装置は埋め込みフォトダイオードによって、
暗電流、残像、リセットノイズを抑圧することができ
る。
明と同様の理由で、ドレイン配線を削除することが可能
となり、ドレイン配線と垂直信号線の短絡モードによる
不良が解消され、製造歩留まりが向上する。なお、請求
項２に記載された光電変換素子をマトリクス状に配置し
てなる光電変換装置は製造工程が簡単になり、請求項３
に記載された光電変換素子をマトリクス状に配置してな
る光電変換装置は埋め込みフォトダイオードによって、
暗電流、残像、リセットノイズを抑圧することができ
る。
【００５２】本発明のうち請求項５に記載の光電変換装
置は、請求項１から請求項３に記載された光電変換素子
を各画素として、これを二次元マトリクス状に配置して
なり、前記各光電変換素子の、接合型電界効果トランジ
スタのゲート領域とリセットドレインの電荷排出領域と
が、水平走査方向に隣り合って交互に配置され、前記水
平走査方向に交互に配置された、各接合型電界効果トラ
ンジスタのゲート領域と各リセットドレインの電荷排出
領域との境界領域上には、絶縁膜を介して、前記リセッ
トゲートが配置され、前記各リセットゲートが少なくと
もリセットゲート配線によって水平走査方向に共通に接
続され、前記リセットドレインの電荷排出領域がリセッ
トドレイン配線によって水平走査方向に共通に接続され
ていることを特徴とするものである。
置は、請求項１から請求項３に記載された光電変換素子
を各画素として、これを二次元マトリクス状に配置して
なり、前記各光電変換素子の、接合型電界効果トランジ
スタのゲート領域とリセットドレインの電荷排出領域と
が、水平走査方向に隣り合って交互に配置され、前記水
平走査方向に交互に配置された、各接合型電界効果トラ
ンジスタのゲート領域と各リセットドレインの電荷排出
領域との境界領域上には、絶縁膜を介して、前記リセッ
トゲートが配置され、前記各リセットゲートが少なくと
もリセットゲート配線によって水平走査方向に共通に接
続され、前記リセットドレインの電荷排出領域がリセッ
トドレイン配線によって水平走査方向に共通に接続され
ていることを特徴とするものである。
【００５３】従って、請求項１から請求項３に記載の発
明と同様の理由で、ドレイン配線を削除することが可能
となり、ドレイン配線と垂直信号線との短絡モードによ
る不良が解消され、製造歩留まりが向上する。なお、請
求項２に記載された光電変換素子をマトリクス状に配置
してなる光電変換装置は製造工程が簡単になり、請求項
３に記載された光電変換素子をマトリクス状に配置して
なる光電変換装置は埋め込みフォトダイオードによっ
て、暗電流、残像、リセットノイズを抑圧することがで
きる。
明と同様の理由で、ドレイン配線を削除することが可能
となり、ドレイン配線と垂直信号線との短絡モードによ
る不良が解消され、製造歩留まりが向上する。なお、請
求項２に記載された光電変換素子をマトリクス状に配置
してなる光電変換装置は製造工程が簡単になり、請求項
３に記載された光電変換素子をマトリクス状に配置して
なる光電変換装置は埋め込みフォトダイオードによっ
て、暗電流、残像、リセットノイズを抑圧することがで
きる。
【００５４】さらに、請求項５記載の光電変換装置は、
接合型電界効果トランジスタのゲート領域と、リセット
ゲートと、リセットドレインの電荷排出領域とで構成さ
れるＭＯＳトランジスタが、水平走査方向に直列に接続
された構成となっており、リセットゲートが導通（オ
ン）状態になると、水平走査方向に交互に配置された各
接合型電界効果トランジスタのゲート領域と、各リセッ
トドレインの電荷排出領域は、リセットゲートを介し
て、全て電気的に接続される。
接合型電界効果トランジスタのゲート領域と、リセット
ゲートと、リセットドレインの電荷排出領域とで構成さ
れるＭＯＳトランジスタが、水平走査方向に直列に接続
された構成となっており、リセットゲートが導通（オ
ン）状態になると、水平走査方向に交互に配置された各
接合型電界効果トランジスタのゲート領域と、各リセッ
トドレインの電荷排出領域は、リセットゲートを介し
て、全て電気的に接続される。
【００５５】従って、ある画素において、リセットドレ
インへの接続が不完全となる解放モードの不良が発生し
ても、水平走査方向に配置された他の画素のリセットド
レインから、上記ＭＯＳトランジスタを経由して接合型
電界効果トランジスタのゲート領域は正しく制御され
る。その結果、縦線状の画像欠陥が減少し、製造歩留ま
りが向上する。
インへの接続が不完全となる解放モードの不良が発生し
ても、水平走査方向に配置された他の画素のリセットド
レインから、上記ＭＯＳトランジスタを経由して接合型
電界効果トランジスタのゲート領域は正しく制御され
る。その結果、縦線状の画像欠陥が減少し、製造歩留ま
りが向上する。
【００５６】本発明のうち請求項６に記載の光電変換装
置は、請求項５に記載の光電変換装置において、前記各
リセットドレインの電荷排出領域が、その上に形成され
た層間絶縁膜に設けられたコンタクト穴を介して複数の
光電変換素子当り１個の割合で前記リセットドレイン配
線に接続されていることを特徴とするものである。
置は、請求項５に記載の光電変換装置において、前記各
リセットドレインの電荷排出領域が、その上に形成され
た層間絶縁膜に設けられたコンタクト穴を介して複数の
光電変換素子当り１個の割合で前記リセットドレイン配
線に接続されていることを特徴とするものである。
【００５７】従って、請求項６記載の光電変換装置は、
リセットドレインの電荷排出領域を水平走査方向に共通
に接続するためのコンタクト穴が、水平走査方向に配置
された複数の光電変換素子当たり１個の割合で形成され
ている。一般に、半導体集積回路（光電変換装置を含
む）におけるコンタクト穴は、接続が不完全となる解放
モードの不良を発生する場合と、下地（コンタクト穴の
前に形成された各半導体領域や配線等）のパターン形状
が不完全であるために、目標と異なる部位に接続する短
絡モードの不良を発生する場合がある。従って、リセッ
トドレインへのコンタクト穴の数自体を減らすことによ
って、上記短絡モードの不良が減少し、製造歩留まりが
向上する。
リセットドレインの電荷排出領域を水平走査方向に共通
に接続するためのコンタクト穴が、水平走査方向に配置
された複数の光電変換素子当たり１個の割合で形成され
ている。一般に、半導体集積回路（光電変換装置を含
む）におけるコンタクト穴は、接続が不完全となる解放
モードの不良を発生する場合と、下地（コンタクト穴の
前に形成された各半導体領域や配線等）のパターン形状
が不完全であるために、目標と異なる部位に接続する短
絡モードの不良を発生する場合がある。従って、リセッ
トドレインへのコンタクト穴の数自体を減らすことによ
って、上記短絡モードの不良が減少し、製造歩留まりが
向上する。
【００５８】本発明のうち請求項７に記載の光電変換装
置は、請求項６に記載された光電変換装置において、前
記リセットドレインの電荷排出領域を水平走査方向に共
通に接続するコンタクト穴が、水平走査方向に配置され
た光電変換素子、２素子に１個の割合から、２０素子に
１個の割合で形成されていることを特徴とするものであ
る。
置は、請求項６に記載された光電変換装置において、前
記リセットドレインの電荷排出領域を水平走査方向に共
通に接続するコンタクト穴が、水平走査方向に配置され
た光電変換素子、２素子に１個の割合から、２０素子に
１個の割合で形成されていることを特徴とするものであ
る。
【００５９】従って、請求項６に記載の発明と同様の理
由で、コンタクト穴を介した短絡モードの不良が減少
し、製造歩留まりが向上する。なお、リセットドレイン
へのコンタクト穴を減らすことによって、上記不良発生
率は減少するが、コンタクト穴の数を無条件に減らすこ
とは必ずしも好ましくない。
由で、コンタクト穴を介した短絡モードの不良が減少
し、製造歩留まりが向上する。なお、リセットドレイン
へのコンタクト穴を減らすことによって、上記不良発生
率は減少するが、コンタクト穴の数を無条件に減らすこ
とは必ずしも好ましくない。
【００６０】これは、リセットドレインへのコンタクト
穴が形成されていない光電変換素子が、水平走査方向
に、多数、連続して配置された場合、その中央部分の接
合型電界効果トランジスタは、数多くのＭＯＳトランジ
スタ（接合型電界効果トランジスタのゲート領域とリセ
ットゲートとリセットドレインの電荷排出領域で構成さ
れ、水平走査方向に直列に接続されたもの）を経由し
て、ゲート領域が制御されることになり、その経路の寄
生抵抗や寄生容量が増加して、動作速度が遅くなってし
まうからであり、また、途中の経路に、上記ＭＯＳトラ
ンジスタ自体の不良が２カ所以上発生すると、その間の
接合型電界効果トランジスタが制御できなくなって、歩
留まりが低下してしまうからである。
穴が形成されていない光電変換素子が、水平走査方向
に、多数、連続して配置された場合、その中央部分の接
合型電界効果トランジスタは、数多くのＭＯＳトランジ
スタ（接合型電界効果トランジスタのゲート領域とリセ
ットゲートとリセットドレインの電荷排出領域で構成さ
れ、水平走査方向に直列に接続されたもの）を経由し
て、ゲート領域が制御されることになり、その経路の寄
生抵抗や寄生容量が増加して、動作速度が遅くなってし
まうからであり、また、途中の経路に、上記ＭＯＳトラ
ンジスタ自体の不良が２カ所以上発生すると、その間の
接合型電界効果トランジスタが制御できなくなって、歩
留まりが低下してしまうからである。
【００６１】請求項７記載の光電変換装置は、リセット
ドレインの電荷排出領域を水平走査方向に共通に接続す
るためのコンタクト穴が、２素子に１個の割合から、２
０素子に１個の割合で形成されているため、動作速度に
対する影響が少なく、製造歩留まりの高い光電変換装置
が得られる。本発明のうち請求項８に記載の光電変換装
置は、請求項４から請求項７に記載された光電変換装置
において、前記各光電変換素子の、フォトダイオードの
電荷蓄積領域とリセットドレインの電荷排出領域とが、
垂直走査方向に隣り合って交互に配置され、前記垂直走
査方向に交互に配置された、各フォトダイオードの電荷
蓄積領域と各リセットドレインの電荷排出領域との境界
領域には、前記オーバーフロー制御領域が形成されてい
ることを特徴とするものである。
ドレインの電荷排出領域を水平走査方向に共通に接続す
るためのコンタクト穴が、２素子に１個の割合から、２
０素子に１個の割合で形成されているため、動作速度に
対する影響が少なく、製造歩留まりの高い光電変換装置
が得られる。本発明のうち請求項８に記載の光電変換装
置は、請求項４から請求項７に記載された光電変換装置
において、前記各光電変換素子の、フォトダイオードの
電荷蓄積領域とリセットドレインの電荷排出領域とが、
垂直走査方向に隣り合って交互に配置され、前記垂直走
査方向に交互に配置された、各フォトダイオードの電荷
蓄積領域と各リセットドレインの電荷排出領域との境界
領域には、前記オーバーフロー制御領域が形成されてい
ることを特徴とするものである。
【００６２】従って、請求項１から請求項３に記載の発
明と同様の理由で、ドレイン配線を削除することが可能
となり、ドレイン配線と垂直信号線との短絡モードによ
る不良が解消され、製造歩留まりが向上する。なお、請
求項２に記載された光電変換素子をマトリクス状に配置
してなる光電変換装置は製造工程が簡単になり、請求項
３に記載された光電変換素子をマトリクス状に配置して
なる光電変換装置は埋め込みフォトダイオードによっ
て、暗電流、残像、リセットノイズを抑圧することがで
きる。
明と同様の理由で、ドレイン配線を削除することが可能
となり、ドレイン配線と垂直信号線との短絡モードによ
る不良が解消され、製造歩留まりが向上する。なお、請
求項２に記載された光電変換素子をマトリクス状に配置
してなる光電変換装置は製造工程が簡単になり、請求項
３に記載された光電変換素子をマトリクス状に配置して
なる光電変換装置は埋め込みフォトダイオードによっ
て、暗電流、残像、リセットノイズを抑圧することがで
きる。
【００６３】さらに、請求項８記載の光電変換装置は、
フォトダイオードの電荷蓄積領域とリセットドレインの
電荷排出領域とが、垂直走査方向に隣り合って交互に配
置され、両者の境界領域には、オーバーフロー制御領域
が形成されている。つまり、ある画素のフォトダイオー
ドに強い光が入射して、過剰に電荷が生成した場合、こ
の過剰電荷を排出するリセットドレインと、過剰電荷を
リセットドレインに導くオーバーフロー制御領域が、垂
直走査方向に２カ所あり、１つのフォトダイオードに対
して、２つの経路でオーバーフロー動作が可能となって
いる。
フォトダイオードの電荷蓄積領域とリセットドレインの
電荷排出領域とが、垂直走査方向に隣り合って交互に配
置され、両者の境界領域には、オーバーフロー制御領域
が形成されている。つまり、ある画素のフォトダイオー
ドに強い光が入射して、過剰に電荷が生成した場合、こ
の過剰電荷を排出するリセットドレインと、過剰電荷を
リセットドレインに導くオーバーフロー制御領域が、垂
直走査方向に２カ所あり、１つのフォトダイオードに対
して、２つの経路でオーバーフロー動作が可能となって
いる。
【００６４】従って、光電変換装置の構成や駆動法上の
制約により、たとえ一方の経路が一時的にオーバーフロ
ー動作を停止する場合においても、他方の経路にてオー
バーフロー動作が行われるため、ブルーミング、スミア
等のにじみの現象を抑圧することができる。
制約により、たとえ一方の経路が一時的にオーバーフロ
ー動作を停止する場合においても、他方の経路にてオー
バーフロー動作が行われるため、ブルーミング、スミア
等のにじみの現象を抑圧することができる。
【００６５】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。なお、各図中、同一符号は同
一または相当部分を示し、重複する説明は省略する。
図面を参照して説明する。なお、各図中、同一符号は同
一または相当部分を示し、重複する説明は省略する。
【００６６】〔実施形態１〕図１〜図４は、本発明の実
施形態１による光電変換素子の概略を示す構成図であ
り、図１はその平面図、図２は図１のＸ１−Ｘ２線に沿
った断面図、図３は図１のＹ１−Ｙ２線に沿った断面
図、図４は図１のＹ３−Ｙ４線に沿った断面図である。
施形態１による光電変換素子の概略を示す構成図であ
り、図１はその平面図、図２は図１のＸ１−Ｘ２線に沿
った断面図、図３は図１のＹ１−Ｙ２線に沿った断面
図、図４は図１のＹ３−Ｙ４線に沿った断面図である。
【００６７】図１〜図４において、実施形態１による光
電変換素子は、入射光に応じた電荷を生成して蓄積する
埋込型のフォトダイオード１と、フォトダイオード１の
電荷をそのゲート領域で受け取り、これを増幅して出力
する接合型電界効果トランジスタ（以下、「ＪＦＥＴ」
という）２と、フォトダイオード１で生成・蓄積された
電荷をＪＦＥＴ２のゲート領域に転送する転送ゲート３
と、フォトダイオード１で過剰に生成された電荷を排出
し、また、ＪＦＥＴ２のゲート領域の電位を制御するリ
セットドレイン４と、フォトダイオード１で過剰に生成
された電荷をリセットドレイン４に導くオーバーフロー
制御領域６ａと、ＪＦＥＴ２のゲート領域とリセットド
レイン４との電気的な接続状態を制御するリセットゲー
ト５とから、主に構成されている。
電変換素子は、入射光に応じた電荷を生成して蓄積する
埋込型のフォトダイオード１と、フォトダイオード１の
電荷をそのゲート領域で受け取り、これを増幅して出力
する接合型電界効果トランジスタ（以下、「ＪＦＥＴ」
という）２と、フォトダイオード１で生成・蓄積された
電荷をＪＦＥＴ２のゲート領域に転送する転送ゲート３
と、フォトダイオード１で過剰に生成された電荷を排出
し、また、ＪＦＥＴ２のゲート領域の電位を制御するリ
セットドレイン４と、フォトダイオード１で過剰に生成
された電荷をリセットドレイン４に導くオーバーフロー
制御領域６ａと、ＪＦＥＴ２のゲート領域とリセットド
レイン４との電気的な接続状態を制御するリセットゲー
ト５とから、主に構成されている。
【００６８】上記フォトダイオード１、ＪＦＥＴ２、リ
セットドレイン４、オーバーフロー制御領域６ａは、高
濃度のＮ型半導体基板１００上に形成されたＮ型半導体
領域１０１中に形成され、転送ゲート３及びリセットゲ
ート５はＮ型半導体領域１０１上に絶縁膜を介して形成
されている。フォトダイオード１は、図３，図４に示す
ように、高濃度のＮ型半導体基板１００上のＮ型半導体
領域１０１中に形成されたＰ型電荷蓄積領域１２と、Ｐ
型電荷蓄積領域１２上部の半導体表面近傍に形成され
た、高濃度のＮ型半導体領域１３とから構成され、入射
光に応じた電荷を生成して蓄積する。
セットドレイン４、オーバーフロー制御領域６ａは、高
濃度のＮ型半導体基板１００上に形成されたＮ型半導体
領域１０１中に形成され、転送ゲート３及びリセットゲ
ート５はＮ型半導体領域１０１上に絶縁膜を介して形成
されている。フォトダイオード１は、図３，図４に示す
ように、高濃度のＮ型半導体基板１００上のＮ型半導体
領域１０１中に形成されたＰ型電荷蓄積領域１２と、Ｐ
型電荷蓄積領域１２上部の半導体表面近傍に形成され
た、高濃度のＮ型半導体領域１３とから構成され、入射
光に応じた電荷を生成して蓄積する。
【００６９】ＪＦＥＴ２は、図２，図３に示すように、
Ｎ型半導体領域１０１中に形成された、Ｐ型のゲート領
域１５と、このＰ型ゲート領域１５中に形成されたＮ型
のソース領域１４及びＮ型チャネル領域１７と、チャネ
ル領域１７を挟んでソース領域１４と向き合う位置に形
成されたＮ型ドレイン領域１６とから構成され、フォト
ダイオード１の電荷をゲート領域で受け取り、これを増
幅して出力する。
Ｎ型半導体領域１０１中に形成された、Ｐ型のゲート領
域１５と、このＰ型ゲート領域１５中に形成されたＮ型
のソース領域１４及びＮ型チャネル領域１７と、チャネ
ル領域１７を挟んでソース領域１４と向き合う位置に形
成されたＮ型ドレイン領域１６とから構成され、フォト
ダイオード１の電荷をゲート領域で受け取り、これを増
幅して出力する。
【００７０】ＪＦＥＴ２のＮ型ドレイン領域１６は、図
１に示すように、光電変換素子の周囲領域（転送ゲート
３とリセットゲート５下部の半導体表面近傍を除く）に
も形成され、互いに隣接する光電変換素子間の分離領域
を兼用している。更に、Ｎ型ドレイン領域１６は、図
３，図４に示すように、フォトダイオード１の表面近傍
に形成された、高濃度のＮ型半導体領域１３と連続して
形成されている。また、フォトダイオード１を構成する
ＰＮ接合のＮ型領域（１３、１０１）と、ＪＦＥＴ２の
Ｎ型ドレイン領域１６とは電気的に接続された構成とな
っている。さらに、Ｎ型ドレイン領域１６は、Ｎ型半導
体領域１０１を介して、高濃度のＮ型半導体基板１００
と電気的に接続されている（図３）。
１に示すように、光電変換素子の周囲領域（転送ゲート
３とリセットゲート５下部の半導体表面近傍を除く）に
も形成され、互いに隣接する光電変換素子間の分離領域
を兼用している。更に、Ｎ型ドレイン領域１６は、図
３，図４に示すように、フォトダイオード１の表面近傍
に形成された、高濃度のＮ型半導体領域１３と連続して
形成されている。また、フォトダイオード１を構成する
ＰＮ接合のＮ型領域（１３、１０１）と、ＪＦＥＴ２の
Ｎ型ドレイン領域１６とは電気的に接続された構成とな
っている。さらに、Ｎ型ドレイン領域１６は、Ｎ型半導
体領域１０１を介して、高濃度のＮ型半導体基板１００
と電気的に接続されている（図３）。
【００７１】ＪＦＥＴ２のＰ型ゲート領域１５はＮ型チ
ャネル領域１７を上下から挟むように形成されており、
ソースフォロワ動作のゲインを高めると同時にゲインば
らつきを抑圧する構造となっている。転送ゲート３は、
図３に示すように、フォトダイオード１のＰ型電荷蓄積
領域１２とＪＦＥＴ２のＰ型ゲート領域１５との境界領
域上に絶縁膜を介して形成されたゲート電極より構成さ
れ、フォトダイオード１のＰ型電荷蓄積領域１２で蓄積
された電荷をＪＦＥＴ２のＰ型ゲート領域１５に転送す
る。
ャネル領域１７を上下から挟むように形成されており、
ソースフォロワ動作のゲインを高めると同時にゲインば
らつきを抑圧する構造となっている。転送ゲート３は、
図３に示すように、フォトダイオード１のＰ型電荷蓄積
領域１２とＪＦＥＴ２のＰ型ゲート領域１５との境界領
域上に絶縁膜を介して形成されたゲート電極より構成さ
れ、フォトダイオード１のＰ型電荷蓄積領域１２で蓄積
された電荷をＪＦＥＴ２のＰ型ゲート領域１５に転送す
る。
【００７２】即ち、フォトダイオード１を構成するＰＮ
接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送ゲー
ト３と、ＪＦＥＴ２のＰ型ゲート領域１５とでＰチャネ
ルＭＯＳトランジスタが構成されている。リセットドレ
イン４は、図２，図４に示すように、Ｎ型半導体領域１
０１中に形成された、Ｐ型電荷排出領域１８より構成さ
れ、フォトダイオード１で過剰に生成された電荷を排出
し、また、リセットゲート５を介して、ＪＦＥＴ２のＰ
型ゲート領域１５の電位を制御する。
接合のＰ型領域（Ｐ型電荷蓄積領域１２）と、転送ゲー
ト３と、ＪＦＥＴ２のＰ型ゲート領域１５とでＰチャネ
ルＭＯＳトランジスタが構成されている。リセットドレ
イン４は、図２，図４に示すように、Ｎ型半導体領域１
０１中に形成された、Ｐ型電荷排出領域１８より構成さ
れ、フォトダイオード１で過剰に生成された電荷を排出
し、また、リセットゲート５を介して、ＪＦＥＴ２のＰ
型ゲート領域１５の電位を制御する。
【００７３】リセットゲート５は、図２に示すように、
ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４
のＰ型電荷排出領域１８との境界領域上に絶縁膜を介し
て形成されたゲート電極より構成され、ＪＦＥＴ２のＰ
型ゲート領域１５とリセットドレイン４のＰ型電荷排出
領域１８との電気的な接続状態を制御する。即ち、ＪＦ
ＥＴ２のＰ型ゲート領域１５と、リセットゲート５と、
リセットドレイン４のＰ型電荷排出領域１８とでＰチャ
ネルＭＯＳトランジスタが構成されている。
ＪＦＥＴ２のＰ型ゲート領域１５とリセットドレイン４
のＰ型電荷排出領域１８との境界領域上に絶縁膜を介し
て形成されたゲート電極より構成され、ＪＦＥＴ２のＰ
型ゲート領域１５とリセットドレイン４のＰ型電荷排出
領域１８との電気的な接続状態を制御する。即ち、ＪＦ
ＥＴ２のＰ型ゲート領域１５と、リセットゲート５と、
リセットドレイン４のＰ型電荷排出領域１８とでＰチャ
ネルＭＯＳトランジスタが構成されている。
【００７４】又、オーバーフロー制御領域６ａは、図４
に示すように、フォトダイオード１のＰ型電荷蓄積領域
１２とリセットドレイン４のＰ型電荷排出領域１８との
境界領域の半導体内部に形成されたＰ型半導体領域から
なり、フォトダイオード１で過剰に生成された電荷をリ
セットドレイン４の電荷排出領域１８に導くオーバーフ
ロー動作を制御する。また、オーバーフロー制御領域６
ａ上部の半導体表面近傍には、高濃度のＮ型半導体領域
１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形
成されいる。
に示すように、フォトダイオード１のＰ型電荷蓄積領域
１２とリセットドレイン４のＰ型電荷排出領域１８との
境界領域の半導体内部に形成されたＰ型半導体領域から
なり、フォトダイオード１で過剰に生成された電荷をリ
セットドレイン４の電荷排出領域１８に導くオーバーフ
ロー動作を制御する。また、オーバーフロー制御領域６
ａ上部の半導体表面近傍には、高濃度のＮ型半導体領域
１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形
成されいる。
【００７５】即ち、図４に示すように、フォトダイオー
ド１のＰ型電荷蓄積領域１２、Ｐ型オーバーフロー制御
領域６ａ、リセットドレインのＰ型電荷排出領域１８
を、それぞれ、ソース領域、チャネル領域、ドレイン領
域とし、高濃度のＮ型半導体領域１６及びＮ型半導体領
域１０１をゲート領域とした、ＰチャネルＪＦＥＴ２０
０が形成されている。
ド１のＰ型電荷蓄積領域１２、Ｐ型オーバーフロー制御
領域６ａ、リセットドレインのＰ型電荷排出領域１８
を、それぞれ、ソース領域、チャネル領域、ドレイン領
域とし、高濃度のＮ型半導体領域１６及びＮ型半導体領
域１０１をゲート領域とした、ＰチャネルＪＦＥＴ２０
０が形成されている。
【００７６】このＰチャネルＪＦＥＴ２００は、フォト
ダイオード１が標準的な動作をしている場合はカットオ
フ（遮断）状態にあり、フォトダイオード１に強い光が
入射して、Ｐ型電荷蓄積領域１２に一定量以上の電荷
（この場合は正孔による正電荷）が蓄積されると、つま
り、Ｐ型電荷蓄積領域１２の電位があるレベル以上に上
昇すると、導通（オン）状態となるように形成されてい
る。
ダイオード１が標準的な動作をしている場合はカットオ
フ（遮断）状態にあり、フォトダイオード１に強い光が
入射して、Ｐ型電荷蓄積領域１２に一定量以上の電荷
（この場合は正孔による正電荷）が蓄積されると、つま
り、Ｐ型電荷蓄積領域１２の電位があるレベル以上に上
昇すると、導通（オン）状態となるように形成されてい
る。
【００７７】従って、フォトダイオード１で過剰に生成
された電荷は、Ｐ型電荷蓄積領域１２からオーバーフロ
ー制御領域６ａを経由して、リセットドレイン４のＰ型
電荷排出領域１８に流出する。この過剰電荷は、層間絶
縁膜３３に形成されたリセットドレイン用コンタクト穴
３０、中継配線２３、中継配線接続穴３１を経由して、
リセットドレイン配線２４から排出される。
された電荷は、Ｐ型電荷蓄積領域１２からオーバーフロ
ー制御領域６ａを経由して、リセットドレイン４のＰ型
電荷排出領域１８に流出する。この過剰電荷は、層間絶
縁膜３３に形成されたリセットドレイン用コンタクト穴
３０、中継配線２３、中継配線接続穴３１を経由して、
リセットドレイン配線２４から排出される。
【００７８】オーバーフロー制御領域６ａ上部の半導体
表面近傍に形成された高濃度のＮ型半導体領域１６（Ｊ
ＦＥＴ２のＮ型ドレイン領域１６と同一）は、フォトダ
イオード１の表面近傍に形成された、高濃度のＮ型半導
体領域１３と連続して形成されている。従って、フォト
ダイオード１のＰ型電荷蓄積領域１２の半導体表面近傍
は、周囲領域も含めて、高濃度のＮ型半導体領域（１３
及び１６）で覆われた構造となり、埋込型のフォトダイ
オードが構成されている。
表面近傍に形成された高濃度のＮ型半導体領域１６（Ｊ
ＦＥＴ２のＮ型ドレイン領域１６と同一）は、フォトダ
イオード１の表面近傍に形成された、高濃度のＮ型半導
体領域１３と連続して形成されている。従って、フォト
ダイオード１のＰ型電荷蓄積領域１２の半導体表面近傍
は、周囲領域も含めて、高濃度のＮ型半導体領域（１３
及び１６）で覆われた構造となり、埋込型のフォトダイ
オードが構成されている。
【００７９】なお、フォトダイオード１の転送ゲート３
側の端部及び転送ゲート３下部には、図３に示すよう
に、構造上、高濃度のＮ型半導体領域（１３及び１６）
が形成されていないが、埋込型フォトダイオードの性能
（半導体表面の非空乏化による低暗電流特性）は保持さ
れる。これは、フォトダイオード１が光電変換によって
信号電荷の蓄積動作を行っている期間中は、転送ゲート
３は遮断（オフ）状態で、ハイレベルのパルス電圧が印
加されており、結果として、この領域の半導体表面近傍
に電子が誘起され、高濃度のＮ型半導体領域が形成され
るためである。
側の端部及び転送ゲート３下部には、図３に示すよう
に、構造上、高濃度のＮ型半導体領域（１３及び１６）
が形成されていないが、埋込型フォトダイオードの性能
（半導体表面の非空乏化による低暗電流特性）は保持さ
れる。これは、フォトダイオード１が光電変換によって
信号電荷の蓄積動作を行っている期間中は、転送ゲート
３は遮断（オフ）状態で、ハイレベルのパルス電圧が印
加されており、結果として、この領域の半導体表面近傍
に電子が誘起され、高濃度のＮ型半導体領域が形成され
るためである。
【００８０】これに対して、従来より用いられている、
ＭＯＳ型のゲート電極によってオーバーフロー動作を制
御する横型オーバーフロードレイン構造では、光電変換
動作時おいても、フォトダイオード周囲の上記ＭＯＳゲ
ート電極端部の半導体表面が空乏化するため、暗電流が
増加してしまうという問題点があった。つまり、図１〜
図４に示す実施形態１の光電変換素子において、横型オ
ーバーフロードレイン構造で、同時に、埋込型のフォト
ダイオードが実現されているのは、オーバーフロー制御
領域６ａが半導体内部に形成され、表面近傍に高濃度の
半導体領域（１３，１６）が形成されているためであ
る。
ＭＯＳ型のゲート電極によってオーバーフロー動作を制
御する横型オーバーフロードレイン構造では、光電変換
動作時おいても、フォトダイオード周囲の上記ＭＯＳゲ
ート電極端部の半導体表面が空乏化するため、暗電流が
増加してしまうという問題点があった。つまり、図１〜
図４に示す実施形態１の光電変換素子において、横型オ
ーバーフロードレイン構造で、同時に、埋込型のフォト
ダイオードが実現されているのは、オーバーフロー制御
領域６ａが半導体内部に形成され、表面近傍に高濃度の
半導体領域（１３，１６）が形成されているためであ
る。
【００８１】このように、フォトダイオード１は、ＪＦ
ＥＴ型の横型オーバーフロードレイン構造を備えた、埋
込型のフォトダイオードとなっている。従って、このフ
ォトダイオード１は、従来の光電変換素子（図３２〜図
３５）における縦型オーバーフロードレイン構造の埋込
型フォトダイオードと同様、そのオーバーフロー構造に
よって、ブルーミング、スミア等のにじみの現象を抑圧
することができるとともに、埋め込みフォトダイオード
によって、ＰＮ接合部に生じる空乏層が半導体表面に達
しないため、暗電流が抑圧される。また、電荷が転送さ
れた後にフォトダイオード１に電荷が残らない（完全転
送、または完全空乏化による）ため、残像、リセットノ
イズを抑えた理想的な特性が得られる。
ＥＴ型の横型オーバーフロードレイン構造を備えた、埋
込型のフォトダイオードとなっている。従って、このフ
ォトダイオード１は、従来の光電変換素子（図３２〜図
３５）における縦型オーバーフロードレイン構造の埋込
型フォトダイオードと同様、そのオーバーフロー構造に
よって、ブルーミング、スミア等のにじみの現象を抑圧
することができるとともに、埋め込みフォトダイオード
によって、ＰＮ接合部に生じる空乏層が半導体表面に達
しないため、暗電流が抑圧される。また、電荷が転送さ
れた後にフォトダイオード１に電荷が残らない（完全転
送、または完全空乏化による）ため、残像、リセットノ
イズを抑えた理想的な特性が得られる。
【００８２】なお、フォトダイオード１のＰ型電荷蓄積
領域１２と、Ｐ型オーバーフロー制御領域６ａは同一の
製造工程で形成することがより好ましい。これは、フォ
トダイオード１のＰ型電荷蓄積領域１２とＰ型オーバー
フロー制御領域６ａの接続部に不純物濃度の不連続性が
発生せず（両者がオーバーラップすることによる高濃度
領域が発生せず）、Ｐ型電荷蓄積領域１２の完全空乏化
特性が得やすくなると同時に、製造工程が簡単になるた
めである。
領域１２と、Ｐ型オーバーフロー制御領域６ａは同一の
製造工程で形成することがより好ましい。これは、フォ
トダイオード１のＰ型電荷蓄積領域１２とＰ型オーバー
フロー制御領域６ａの接続部に不純物濃度の不連続性が
発生せず（両者がオーバーラップすることによる高濃度
領域が発生せず）、Ｐ型電荷蓄積領域１２の完全空乏化
特性が得やすくなると同時に、製造工程が簡単になるた
めである。
【００８３】その他、転送ゲート配線２０、リセットゲ
ート配線２１、中継配線２３，リセットドレイン配線２
４、垂直信号線２２も図に示すように形成されている。
以上のように、実施形態１による光電変換素子において
は、ＪＦＥＴ２のＮ型ドレイン領域１６が高濃度のＮ型
半導体基板１００と電気的に接続されている。従って、
本光電変換素子をマトリクス状に多数配置して、光電変
換装置を構成し、マトリクス配置の周囲に形成したドレ
イン電極（図示省略）から、高濃度のＮ型半導体基板１
００を経由して、各ＪＦＥＴ２にドレイン電圧を供給し
ても、寄生抵抗による電圧降下の問題は発生しない。こ
れは、高濃度の半導体基板１００の厚さは、ドレイン領
域を形成している高濃度の拡散層１６の接合深さと比
べ、２桁程度（またはそれ以上）厚いため、寄生抵抗が
大幅に軽減されるためである。
ート配線２１、中継配線２３，リセットドレイン配線２
４、垂直信号線２２も図に示すように形成されている。
以上のように、実施形態１による光電変換素子において
は、ＪＦＥＴ２のＮ型ドレイン領域１６が高濃度のＮ型
半導体基板１００と電気的に接続されている。従って、
本光電変換素子をマトリクス状に多数配置して、光電変
換装置を構成し、マトリクス配置の周囲に形成したドレ
イン電極（図示省略）から、高濃度のＮ型半導体基板１
００を経由して、各ＪＦＥＴ２にドレイン電圧を供給し
ても、寄生抵抗による電圧降下の問題は発生しない。こ
れは、高濃度の半導体基板１００の厚さは、ドレイン領
域を形成している高濃度の拡散層１６の接合深さと比
べ、２桁程度（またはそれ以上）厚いため、寄生抵抗が
大幅に軽減されるためである。
【００８４】その結果、従来の光電変換装置（図３６〜
図３９）において形成していたドレイン配線２５を削除
することが可能となり、ドレイン配線２５と垂直信号線
２２との短絡モードによる不良が解消され、製造歩留ま
りが向上する。また、ドレイン配線２５を削除すること
によって、垂直信号線２２を光電変換素子周囲の分離領
域上に形成することが可能となり、フォトダイオード１
の受光開口率が増加し、感度が向上する。
図３９）において形成していたドレイン配線２５を削除
することが可能となり、ドレイン配線２５と垂直信号線
２２との短絡モードによる不良が解消され、製造歩留ま
りが向上する。また、ドレイン配線２５を削除すること
によって、垂直信号線２２を光電変換素子周囲の分離領
域上に形成することが可能となり、フォトダイオード１
の受光開口率が増加し、感度が向上する。
【００８５】さらに、この実施形態１では、従来の光電
変換素子（図３２〜図３５）におけるＰ型半導体基板１
０に代えて、反対導電型のＮ型半導体基板１００が用い
られているため、光電変換によりフォトダイオード１深
部で発生した電荷（正孔）も、半導体基板１００に吸収
されずに、フォトダイオード１のＰ型電荷蓄積領域１２
に蓄積されるようになり、感度（特に波長の長い光に対
する感度）が向上する。
変換素子（図３２〜図３５）におけるＰ型半導体基板１
０に代えて、反対導電型のＮ型半導体基板１００が用い
られているため、光電変換によりフォトダイオード１深
部で発生した電荷（正孔）も、半導体基板１００に吸収
されずに、フォトダイオード１のＰ型電荷蓄積領域１２
に蓄積されるようになり、感度（特に波長の長い光に対
する感度）が向上する。
【００８６】〔実施形態２〕図５は、本発明の実施形態
２による光電変換素子を示す部分断面図である。本光電
変換素子の構成は、図１〜図４に示す実施形態１による
光電変換素子とＹ３−Ｙ４線に沿った断面図（図４）に
おいて異なっており、他の部分の構成は実施形態１の光
電変換素子と同一である。
２による光電変換素子を示す部分断面図である。本光電
変換素子の構成は、図１〜図４に示す実施形態１による
光電変換素子とＹ３−Ｙ４線に沿った断面図（図４）に
おいて異なっており、他の部分の構成は実施形態１の光
電変換素子と同一である。
【００８７】即ち、図５において、実施形態２による光
電変換素子は、オーバーフロー制御領域が低濃度のＮ型
半導体領域６ｂによって形成されている点が、実施形態
１の光電変換素子と異なっている。また、実施形態１の
光電変換素子と同様に、このオーバーフロー制御領域６
ｂ上部の半導体表面近傍には、高濃度のＮ型半導体領域
１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形
成され、フォトダイオード１の表面近傍に形成された、
高濃度のＮ型半導体領域１３と接続されている。
電変換素子は、オーバーフロー制御領域が低濃度のＮ型
半導体領域６ｂによって形成されている点が、実施形態
１の光電変換素子と異なっている。また、実施形態１の
光電変換素子と同様に、このオーバーフロー制御領域６
ｂ上部の半導体表面近傍には、高濃度のＮ型半導体領域
１６（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形
成され、フォトダイオード１の表面近傍に形成された、
高濃度のＮ型半導体領域１３と接続されている。
【００８８】従って、この実施形態２による光電変換素
子のフォトダイオード１は、ＰＮＰ型の横型オーバーフ
ロードレイン構造を備えた、埋め込みフォトダイオード
となっており、ブルーミング、スミア等のにじみの現象
を抑圧することができるとともに、暗電流、残像、リセ
ットノイズを抑えた理想的な特性が得られる。なお、Ｐ
ＮＰ型の横型オーバーフロー構造の場合、フォトダイオ
ード１に強い光が入射して、Ｐ型電荷蓄積領域１２の電
位が上昇し、リセットドレイン４の電荷排出領域１８と
の電位差が一定値を越えた時に、ＰＮＰ構造にパンチス
ルー現象が生じて、オーバーフロー（過剰電荷がリセッ
トドレインに流出する）動作が行われる。
子のフォトダイオード１は、ＰＮＰ型の横型オーバーフ
ロードレイン構造を備えた、埋め込みフォトダイオード
となっており、ブルーミング、スミア等のにじみの現象
を抑圧することができるとともに、暗電流、残像、リセ
ットノイズを抑えた理想的な特性が得られる。なお、Ｐ
ＮＰ型の横型オーバーフロー構造の場合、フォトダイオ
ード１に強い光が入射して、Ｐ型電荷蓄積領域１２の電
位が上昇し、リセットドレイン４の電荷排出領域１８と
の電位差が一定値を越えた時に、ＰＮＰ構造にパンチス
ルー現象が生じて、オーバーフロー（過剰電荷がリセッ
トドレインに流出する）動作が行われる。
【００８９】従って、オーバーフロー動作は、リセット
ドレイン４の電荷排出領域１８の電位にも依存する。こ
の電位は、ＪＦＥＴ２を制御するため、ハイレベルとロ
ーレベルの２つの値をとるが、実際の動作中においては
ほとんどの期間ローレベルにあるため、このローレベル
の電位に対してオーバーフロー動作（パンチスルー現
象）が生ずるように、オーバーフロー制御領域６ｂが形
成される。
ドレイン４の電荷排出領域１８の電位にも依存する。こ
の電位は、ＪＦＥＴ２を制御するため、ハイレベルとロ
ーレベルの２つの値をとるが、実際の動作中においては
ほとんどの期間ローレベルにあるため、このローレベル
の電位に対してオーバーフロー動作（パンチスルー現
象）が生ずるように、オーバーフロー制御領域６ｂが形
成される。
【００９０】つまり、本光電変換素子は、リセットドレ
イン４の電荷排出領域１８に印加するローレベル側のパ
ルス電圧値を調整することによって、オーバーフロー動
作を制御することができる。
イン４の電荷排出領域１８に印加するローレベル側のパ
ルス電圧値を調整することによって、オーバーフロー動
作を制御することができる。
【００９１】本光電変換素子をマトリクス状に多数並べ
て光電変換装置を構成した場合は、実施形態１の光電変
換素子の場合と同様、ドレイン配線を削除することが可
能となり、ドレイン配線と垂直信号線との短絡モードに
よる不良が解消され、製造歩留まりが向上する。 〔実施形態３〕図６は、本発明の実施形態３による光電
変換素子を示す部分断面図である。本光電変換素子の構
成は、図１〜図４に示す実施形態１による光電変換素子
とＹ３−Ｙ４線に沿った断面図（図４）において主に異
なっており、他の部分の構成は実施形態１の光電変換素
子とほぼ同一である。
て光電変換装置を構成した場合は、実施形態１の光電変
換素子の場合と同様、ドレイン配線を削除することが可
能となり、ドレイン配線と垂直信号線との短絡モードに
よる不良が解消され、製造歩留まりが向上する。 〔実施形態３〕図６は、本発明の実施形態３による光電
変換素子を示す部分断面図である。本光電変換素子の構
成は、図１〜図４に示す実施形態１による光電変換素子
とＹ３−Ｙ４線に沿った断面図（図４）において主に異
なっており、他の部分の構成は実施形態１の光電変換素
子とほぼ同一である。
【００９２】図６において、実施形態３による光電変換
素子は、Ｎ型半導体領域１０１を低濃度のＮ型半導体領
域とし、オーバーフロー制御領域６ｃをこの低濃度のＮ
型半導体領域１０１で形成している点が、実施形態１の
光電変換素子と異なっている。また、実施形態１の光電
変換素子と同様に、このオーバーフロー制御領域６ｃ上
部の半導体表面近傍には、高濃度のＮ型半導体領域１６
（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形成さ
れ、フォトダイオード１の表面近傍に形成された、高濃
度のＮ型半導体領域１３と接続されている。
素子は、Ｎ型半導体領域１０１を低濃度のＮ型半導体領
域とし、オーバーフロー制御領域６ｃをこの低濃度のＮ
型半導体領域１０１で形成している点が、実施形態１の
光電変換素子と異なっている。また、実施形態１の光電
変換素子と同様に、このオーバーフロー制御領域６ｃ上
部の半導体表面近傍には、高濃度のＮ型半導体領域１６
（ＪＦＥＴ２のＮ型ドレイン領域１６と同一）が形成さ
れ、フォトダイオード１の表面近傍に形成された、高濃
度のＮ型半導体領域１３と接続されている。
【００９３】従って、この実施形態３による光電変換素
子のフォトダイオード１は、ＰＮＰ型の横型オーバーフ
ロードレイン構造を備えた、埋め込みフォトダイオード
となっており、ブルーミング、スミア等のにじみの現象
を抑圧することができるとともに、暗電流、残像、リセ
ットノイズを抑えた理想的な特性が得られる。なお、実
施形態３の光電変換素子は、低濃度のＮ型半導体領域１
０１がオーバーフロー制御領域６ｃを兼ねるため、製造
工程が簡単になる。
子のフォトダイオード１は、ＰＮＰ型の横型オーバーフ
ロードレイン構造を備えた、埋め込みフォトダイオード
となっており、ブルーミング、スミア等のにじみの現象
を抑圧することができるとともに、暗電流、残像、リセ
ットノイズを抑えた理想的な特性が得られる。なお、実
施形態３の光電変換素子は、低濃度のＮ型半導体領域１
０１がオーバーフロー制御領域６ｃを兼ねるため、製造
工程が簡単になる。
【００９４】また、Ｎ型半導体領域１０１が低濃度に形
成されることによって、フォトダイオード１のＰ型電荷
蓄積領域１２とＮ型半導体領域１０１との間に形成され
るＰＮ接合の空乏層幅が深さ方向に広がるため、光電変
換動作において、隣り合うフォトダイオード１間のクロ
ストークが減少する。
成されることによって、フォトダイオード１のＰ型電荷
蓄積領域１２とＮ型半導体領域１０１との間に形成され
るＰＮ接合の空乏層幅が深さ方向に広がるため、光電変
換動作において、隣り合うフォトダイオード１間のクロ
ストークが減少する。
【００９５】実施形態３の光電変換素子をマトリクス状
に多数並べて光電変換装置を構成した場合は、実施形態
１の光電変換素子の場合と同様、ドレイン配線を削除す
ることが可能となり、ドレイン配線と垂直信号線との短
絡モードによる不良が解消され、製造歩留まりが向上す
る。 〔実施形態４〕図７〜図１０は、実施形態１（図１〜図
４）において示した光電変換素子を各画素として、これ
を二次元マトリクス状に配置してなる、本発明の実施形
態４による光電変換装置の要部の概略を示す構成図であ
り、図７はその平面図、図８は図７のＸ１−Ｘ２線に沿
った断面図、図９は図７のＹ１−Ｙ２線に沿った断面
図、図１０は図７のＹ３−Ｙ４線に沿った断面図であ
る。なお、本実施形態を含め、以下に示す光電変換装置
では、図１〜図４において示した光電変換素子を用いた
場合を例にして説明するが、図５，図６において示した
光電変換素子を用いても同様である。
に多数並べて光電変換装置を構成した場合は、実施形態
１の光電変換素子の場合と同様、ドレイン配線を削除す
ることが可能となり、ドレイン配線と垂直信号線との短
絡モードによる不良が解消され、製造歩留まりが向上す
る。 〔実施形態４〕図７〜図１０は、実施形態１（図１〜図
４）において示した光電変換素子を各画素として、これ
を二次元マトリクス状に配置してなる、本発明の実施形
態４による光電変換装置の要部の概略を示す構成図であ
り、図７はその平面図、図８は図７のＸ１−Ｘ２線に沿
った断面図、図９は図７のＹ１−Ｙ２線に沿った断面
図、図１０は図７のＹ３−Ｙ４線に沿った断面図であ
る。なお、本実施形態を含め、以下に示す光電変換装置
では、図１〜図４において示した光電変換素子を用いた
場合を例にして説明するが、図５，図６において示した
光電変換素子を用いても同様である。
【００９６】図７〜図１０に要部を示す実施形態４の光
電変換装置おいて、各ＪＦＥＴ２のＮ型ソース領域１４
は、図７に示すように、垂直信号線２２により、垂直走
査方向に共通に接続されている。ＪＦＥＴ２のＮ型ドレ
イン領域１６は、図７に示すように、転送ゲート３及び
リセットゲート５の形成されている領域を除いて、画素
の周囲領域に形成されている。このＮ型ドレイン領域１
６は、Ｎ型半導体領域１０１を介して高濃度のＮ型半導
体基板１００と電気的に接続されている（図９）。そし
て、マトリクス配置の周囲に形成したドレイン電極（図
７〜図１０中には示されていない）から、高濃度のＮ型
半導体基板１００を経由して、各ＪＦＥＴ２のドレイン
領域１６にドレイン電圧を供給する構成になっている。
従って、従来の光電変換装置（図３６〜図３９）におい
て形成されていたドレイン配線２５は削除されている。
電変換装置おいて、各ＪＦＥＴ２のＮ型ソース領域１４
は、図７に示すように、垂直信号線２２により、垂直走
査方向に共通に接続されている。ＪＦＥＴ２のＮ型ドレ
イン領域１６は、図７に示すように、転送ゲート３及び
リセットゲート５の形成されている領域を除いて、画素
の周囲領域に形成されている。このＮ型ドレイン領域１
６は、Ｎ型半導体領域１０１を介して高濃度のＮ型半導
体基板１００と電気的に接続されている（図９）。そし
て、マトリクス配置の周囲に形成したドレイン電極（図
７〜図１０中には示されていない）から、高濃度のＮ型
半導体基板１００を経由して、各ＪＦＥＴ２のドレイン
領域１６にドレイン電圧を供給する構成になっている。
従って、従来の光電変換装置（図３６〜図３９）におい
て形成されていたドレイン配線２５は削除されている。
【００９７】もちろん、高濃度のＮ型半導体基板１００
の裏面にドレイン電極を形成して、各ＪＦＥＴ２にドレ
イン電圧を供給する構成としても、ドレイン配線２５を
削除するができる。また、ドレイン配線２５を削除する
ことによって、従来は、光電変換素子の素子領域上に位
置（図３６）していた垂直信号線２２を、図７に示すよ
うに、光電変換素子周囲の分離領域上に形成することが
可能となり、フォトダイオード１の受光開口率が増加し
ている。
の裏面にドレイン電極を形成して、各ＪＦＥＴ２にドレ
イン電圧を供給する構成としても、ドレイン配線２５を
削除するができる。また、ドレイン配線２５を削除する
ことによって、従来は、光電変換素子の素子領域上に位
置（図３６）していた垂直信号線２２を、図７に示すよ
うに、光電変換素子周囲の分離領域上に形成することが
可能となり、フォトダイオード１の受光開口率が増加し
ている。
【００９８】図７に示すように、転送ゲート３は、転送
ゲート配線２０により、また、リセットゲート５は、リ
セットゲート配線２１により、それぞれ水平走査方向に
共通に接続されている。リセットドレイン４の電荷排出
領域１８は、図８に示すように、層間絶縁膜３３に形成
されたコンタクト穴３０、中継配線２３、中継配線接続
穴３１を介して、リセットドレイン配線２４により、水
平走査方向に共通に接続されている。また、このリセッ
トドレイン配線２４はフォトダイオード１以外の部分を
遮光する遮光膜を兼用している（図７）。
ゲート配線２０により、また、リセットゲート５は、リ
セットゲート配線２１により、それぞれ水平走査方向に
共通に接続されている。リセットドレイン４の電荷排出
領域１８は、図８に示すように、層間絶縁膜３３に形成
されたコンタクト穴３０、中継配線２３、中継配線接続
穴３１を介して、リセットドレイン配線２４により、水
平走査方向に共通に接続されている。また、このリセッ
トドレイン配線２４はフォトダイオード１以外の部分を
遮光する遮光膜を兼用している（図７）。
【００９９】ＪＦＥＴ２のＰ型ゲート領域１５とリセッ
トドレイン４のＰ型電荷排出領域１８は、図８に示すよ
うに、水平走査方向（図８中、左右方向）に隣り合って
交互に配置され、両者の境界領域上には、絶縁膜を介し
てリセットゲート５がもれなく配置されている。つま
り、従来、リセットゲート５が１画素当り１個の割合で
形成されていた光電変換装置（図３６〜図３９）に対
し、本実施形態４の光電変換装置では、リセットゲート
５が追加され１画素当たり２個の割合で形成されてい
る。そして、ＪＦＥＴ２のＰ型ゲート領域１５と、リセ
ットゲート５と、リセットドレイン４のＰ型電荷排出領
域１８とで構成されるＰチャネルＭＯＳトランジスタ
が、水平走査方向に直列に接続された構成となっている
（図８）。
トドレイン４のＰ型電荷排出領域１８は、図８に示すよ
うに、水平走査方向（図８中、左右方向）に隣り合って
交互に配置され、両者の境界領域上には、絶縁膜を介し
てリセットゲート５がもれなく配置されている。つま
り、従来、リセットゲート５が１画素当り１個の割合で
形成されていた光電変換装置（図３６〜図３９）に対
し、本実施形態４の光電変換装置では、リセットゲート
５が追加され１画素当たり２個の割合で形成されてい
る。そして、ＪＦＥＴ２のＰ型ゲート領域１５と、リセ
ットゲート５と、リセットドレイン４のＰ型電荷排出領
域１８とで構成されるＰチャネルＭＯＳトランジスタ
が、水平走査方向に直列に接続された構成となっている
（図８）。
【０１００】従って、リセットゲート５が導通（オン）
状態になると、水平走査方向に交互に配置された各ＪＦ
ＥＴ２のＰ型ゲート領域１５と、各リセットドレイン４
のＰ型電荷排出領域１８は、リセットゲート５を介し
て、全て電気的に接続される。
状態になると、水平走査方向に交互に配置された各ＪＦ
ＥＴ２のＰ型ゲート領域１５と、各リセットドレイン４
のＰ型電荷排出領域１８は、リセットゲート５を介し
て、全て電気的に接続される。
【０１０１】その結果、ある画素においてリセットドレ
イン配線２４とリセットドレイン４との接続が不完全と
なる解放モードの不良が発生しても、水平走査方向に配
置された他の画素のリセットドレイン４から、上記ＭＯ
Ｓトランジスタを経由してＪＦＥＴのゲート領域は正し
く制御される。フォトダイオード１のＰ型電荷蓄積領域
１２とリセットドレイン４のＰ型電荷排出領域１８は、
図１０に示すように、垂直走査方向（図１０中、左右方
向）に隣り合って交互に配置され、両者の境界領域に
は、オーバーフロー制御領域６ａがもれなく形成されて
いる。
イン配線２４とリセットドレイン４との接続が不完全と
なる解放モードの不良が発生しても、水平走査方向に配
置された他の画素のリセットドレイン４から、上記ＭＯ
Ｓトランジスタを経由してＪＦＥＴのゲート領域は正し
く制御される。フォトダイオード１のＰ型電荷蓄積領域
１２とリセットドレイン４のＰ型電荷排出領域１８は、
図１０に示すように、垂直走査方向（図１０中、左右方
向）に隣り合って交互に配置され、両者の境界領域に
は、オーバーフロー制御領域６ａがもれなく形成されて
いる。
【０１０２】つまり、ある画素のフォトダイオード１に
強い光が入射して、過剰に電荷が生成した場合、この過
剰電荷をリセットドレイン４に導くオーバーフロー制御
領域６ａが垂直走査方向に２カ所形成されており、１つ
のフォトダイオードに対して、２つの経路でオーバーフ
ロー動作が可能となっている。図１１は、図７〜図１０
に要部を示した実施形態４の光電変換装置の回路図であ
る。
強い光が入射して、過剰に電荷が生成した場合、この過
剰電荷をリセットドレイン４に導くオーバーフロー制御
領域６ａが垂直走査方向に２カ所形成されており、１つ
のフォトダイオードに対して、２つの経路でオーバーフ
ロー動作が可能となっている。図１１は、図７〜図１０
に要部を示した実施形態４の光電変換装置の回路図であ
る。
【０１０３】図１１において、単位画素となる各光電変
換素子は、フォトダイオード１、ＪＦＥＴ２、転送ゲー
ト３、リセットドレイン４、１画素あたり２個の割合で
存在するリセットゲート５から構成されている。なお、
図１〜図４に示したように、フォトダイオード１のＮ型
領域はＪＦＥＴ２のドレイン領域（Ｄ）と接続され、ま
た、フォトダイオード１のＰ型領域、転送ゲート３、Ｊ
ＦＥＴ２のゲート領域とでＰチャネルＭＯＳトランジス
タが構成されている。さらに、ＪＦＥＴ２のゲート領
域、リセットゲート５、リセットドレイン４とで構成さ
れるＰチャネルＭＯＳトランジスタが、１画素あたり２
個の割合で存在し、水平走査方向に直列に接続された構
成となっている。
換素子は、フォトダイオード１、ＪＦＥＴ２、転送ゲー
ト３、リセットドレイン４、１画素あたり２個の割合で
存在するリセットゲート５から構成されている。なお、
図１〜図４に示したように、フォトダイオード１のＮ型
領域はＪＦＥＴ２のドレイン領域（Ｄ）と接続され、ま
た、フォトダイオード１のＰ型領域、転送ゲート３、Ｊ
ＦＥＴ２のゲート領域とでＰチャネルＭＯＳトランジス
タが構成されている。さらに、ＪＦＥＴ２のゲート領
域、リセットゲート５、リセットドレイン４とで構成さ
れるＰチャネルＭＯＳトランジスタが、１画素あたり２
個の割合で存在し、水平走査方向に直列に接続された構
成となっている。
【０１０４】図１１の回路中には示されていないが、フ
ォトダイオード１は、オーバーフロー制御領域（図１〜
図４及び図７〜図１０における６ａに対応し、１画素あ
たり２個の割合で存在する）とリセットドレイン４によ
り、横型オーバーフロードレイン構造が構成され、１つ
のフォトダイオードに対して２つの経路で、前記フォト
ダイオードで生じた過剰電荷をリセットドレイン４に排
出する機能を有している。この過剰電荷はリセットドレ
イン配線２４ａ〜２４ｃを経由して、最終的には垂直走
査回路７に吸収される。
ォトダイオード１は、オーバーフロー制御領域（図１〜
図４及び図７〜図１０における６ａに対応し、１画素あ
たり２個の割合で存在する）とリセットドレイン４によ
り、横型オーバーフロードレイン構造が構成され、１つ
のフォトダイオードに対して２つの経路で、前記フォト
ダイオードで生じた過剰電荷をリセットドレイン４に排
出する機能を有している。この過剰電荷はリセットドレ
イン配線２４ａ〜２４ｃを経由して、最終的には垂直走
査回路７に吸収される。
【０１０５】各ＪＦＥＴ２のソース（Ｓ）領域は、マト
リクス配置の各列毎に垂直信号線２２ａ〜２２ｄによっ
て共通に接続されている。各ＪＦＥＴ２のドレイン
（Ｄ）領域は、図７〜図１０に示したように、Ｎ型ドレ
イン領域１６と電気的に接続された高濃度のＮ型半導体
基板１００を経由して、全画素共通にドレイン電源ＶＤ
に接続されている。
リクス配置の各列毎に垂直信号線２２ａ〜２２ｄによっ
て共通に接続されている。各ＪＦＥＴ２のドレイン
（Ｄ）領域は、図７〜図１０に示したように、Ｎ型ドレ
イン領域１６と電気的に接続された高濃度のＮ型半導体
基板１００を経由して、全画素共通にドレイン電源ＶＤ
に接続されている。
【０１０６】転送ゲート３は、マトリクス配置の各行毎
に、転送ゲート配線２０ａ〜２０ｃによって水平走査方
向に共通に接続され、垂直走査回路７に接続されてい
る。そして、垂直走査回路７から送出されるパルスφＴ
Ｇ１〜φＴＧ３によって、各行毎に動作するようになっ
ている。リセットゲート５は、マトリクス配置の各行毎
に、リセットゲート配線２１ａ〜２１ｃによって水平走
査方向に共通に接続され、更に各リセットゲート配線は
マトリクス配置の周囲（左端または右端）において、全
て共通に接続されている。そして駆動パルスφＲＧによ
って、全画素同時に動作するようになっている。
に、転送ゲート配線２０ａ〜２０ｃによって水平走査方
向に共通に接続され、垂直走査回路７に接続されてい
る。そして、垂直走査回路７から送出されるパルスφＴ
Ｇ１〜φＴＧ３によって、各行毎に動作するようになっ
ている。リセットゲート５は、マトリクス配置の各行毎
に、リセットゲート配線２１ａ〜２１ｃによって水平走
査方向に共通に接続され、更に各リセットゲート配線は
マトリクス配置の周囲（左端または右端）において、全
て共通に接続されている。そして駆動パルスφＲＧによ
って、全画素同時に動作するようになっている。
【０１０７】リセットドレイン４は、マトリクス配置の
各行毎に、リセットドレイン配線２４ａ〜２４ｃによっ
て水平走査方向に共通に接続され、垂直走査回路７に接
続されている。そして、垂直走査回路７から送出される
パルスφＲＤ１〜φＲＤ３によって駆動されるようにな
っている。前記ＪＦＥＴ２のソース（Ｓ）を共通に接続
する垂直信号線２２ａ〜２２ｄは、一方において、光信
号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４を介し
て、光信号出力蓄積容量ＣＳ１〜ＣＳ４に接続されると
ともに、水平選択ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ
４を経て、水平信号線２７ａ（信号出力線）に接続され
ている。
各行毎に、リセットドレイン配線２４ａ〜２４ｃによっ
て水平走査方向に共通に接続され、垂直走査回路７に接
続されている。そして、垂直走査回路７から送出される
パルスφＲＤ１〜φＲＤ３によって駆動されるようにな
っている。前記ＪＦＥＴ２のソース（Ｓ）を共通に接続
する垂直信号線２２ａ〜２２ｄは、一方において、光信
号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４を介し
て、光信号出力蓄積容量ＣＳ１〜ＣＳ４に接続されると
ともに、水平選択ＭＯＳトランジスタＴＨＳ１〜ＴＨＳ
４を経て、水平信号線２７ａ（信号出力線）に接続され
ている。
【０１０８】更に、垂直信号線２２ａ〜２２ｄは、他方
において、暗出力転送用ＭＯＳトランジスタＴＤ１〜Ｔ
Ｄ４を介して、暗出力蓄積容量ＣＤ１〜ＣＤ４に接続さ
れるとともに、水平選択ＭＯＳトランジスタＴＨＤ１〜
ＴＨＤ４を経て、水平信号線２７ｂ（暗出力線）に接続
されている。上記ＭＯＳトランジスタＴＳ１〜ＴＳ４、
及びＴＤ１〜ＴＤ４は駆動パルスφＴＳ及びφＴＤによ
ってそれぞれ動作するようになっている。また、ＭＯＳ
トランジスタＴＨＳ１〜ＴＨＳ４及び、ＴＨＤ１〜ＴＨ
Ｄ４は水平走査回路８から送出されるパルスφＨ１〜φ
Ｈ４によって順次動作するようになっている。
において、暗出力転送用ＭＯＳトランジスタＴＤ１〜Ｔ
Ｄ４を介して、暗出力蓄積容量ＣＤ１〜ＣＤ４に接続さ
れるとともに、水平選択ＭＯＳトランジスタＴＨＤ１〜
ＴＨＤ４を経て、水平信号線２７ｂ（暗出力線）に接続
されている。上記ＭＯＳトランジスタＴＳ１〜ＴＳ４、
及びＴＤ１〜ＴＤ４は駆動パルスφＴＳ及びφＴＤによ
ってそれぞれ動作するようになっている。また、ＭＯＳ
トランジスタＴＨＳ１〜ＴＨＳ４及び、ＴＨＤ１〜ＴＨ
Ｄ４は水平走査回路８から送出されるパルスφＨ１〜φ
Ｈ４によって順次動作するようになっている。
【０１０９】水平信号線２７ａ，２７ｂには、出力バッ
ファアンプ２８ａ，２８ｂ及び、水平信号線のリセット
用ＭＯＳトランジスタＴＲＨＳ、ＴＲＨＤが接続されて
いる。そしてＭＯＳトランジスタＴＲＨＳ，ＴＲＨＤ
は、駆動パルスφＲＨによって動作するようになってい
る。また、水平信号線２７ａ，２７ｂには、寄生容量Ｃ
ＨＳ，ＣＨＤが存在する。
ファアンプ２８ａ，２８ｂ及び、水平信号線のリセット
用ＭＯＳトランジスタＴＲＨＳ、ＴＲＨＤが接続されて
いる。そしてＭＯＳトランジスタＴＲＨＳ，ＴＲＨＤ
は、駆動パルスφＲＨによって動作するようになってい
る。また、水平信号線２７ａ，２７ｂには、寄生容量Ｃ
ＨＳ，ＣＨＤが存在する。
【０１１０】又、垂直信号線２２ａ〜２２ｄは、垂直信
号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ
４及び定電流源２６ａ〜２６ｄに接続されている。垂直
信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲ
Ｖ４は駆動パルスφＲＶによって動作するようになって
いる。図１２及び図１３は、図１１に示す光電変換装置
における出力バッファアンプ２８ａ，２８ｂの構成例を
示す回路図である。
号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲＶ
４及び定電流源２６ａ〜２６ｄに接続されている。垂直
信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜ＴＲ
Ｖ４は駆動パルスφＲＶによって動作するようになって
いる。図１２及び図１３は、図１１に示す光電変換装置
における出力バッファアンプ２８ａ，２８ｂの構成例を
示す回路図である。
【０１１１】出力バッファアンプ２８ａ，２８ｂは、図
１２に示す、ＭＯＳトランジスタ４０〜４３を用いた、
２段ソースフォロワアンプによって構成することもでき
る。また、図１２におけるＭＯＳトランジスタ４１をバ
イポーラトランジスタ５０とした、図１３に示す、ソー
スフォロワ＋エミッタフォロワ型のバッファアンプで構
成することもできる。
１２に示す、ＭＯＳトランジスタ４０〜４３を用いた、
２段ソースフォロワアンプによって構成することもでき
る。また、図１２におけるＭＯＳトランジスタ４１をバ
イポーラトランジスタ５０とした、図１３に示す、ソー
スフォロワ＋エミッタフォロワ型のバッファアンプで構
成することもできる。
【０１１２】実施形態４の光電変換装置においては、高
濃度のＮ型半導体基板１００を使用しているため、図１
３のバイポーラトランジスタ５０は、このＮ型半導体基
板１００をコレクタ領域とする構造にすることもでき
る。この場合、バイポーラトランジスタ５０のコレクタ
電源は、画素部のＪＦＥＴ２のドレイン電源ＶＤと共通
になる。
濃度のＮ型半導体基板１００を使用しているため、図１
３のバイポーラトランジスタ５０は、このＮ型半導体基
板１００をコレクタ領域とする構造にすることもでき
る。この場合、バイポーラトランジスタ５０のコレクタ
電源は、画素部のＪＦＥＴ２のドレイン電源ＶＤと共通
になる。
【０１１３】一般に、バイポーラトランジスタはＭＯＳ
トランジスタと比べて、同一の消費電流において、相互
コンダクタンスＧｍがかなり大きいため、図１３に示す
出力バッファアンプは、図１２に示す出力バッファアン
プと比べて動作速度が向上し、また、消費電力が減少す
る。図１４は、図１１に示す光電変換装置の動作を説明
するためのパルスタイミングチャートである。以下、図
１４を参照しながら、図１１に示す実施形態４の光電変
換装置の動作について説明する。なお、図１〜図４で示
したように、単位画素を構成する各光電変換素子の転送
ゲート３及びリセットゲート５は、Ｐチャネル型である
ため、図１１、図１４においてφＴＧ１〜φＴＧ３及び
φＲＧは他のパルスと極性が逆になる。即ち、これらの
パルスがローレベルの時に、対応する転送ゲート３また
はリセットゲート５が導通（オン）状態となり、これら
のパルスがハイレベルの時に遮断（オフ）状態となる。
トランジスタと比べて、同一の消費電流において、相互
コンダクタンスＧｍがかなり大きいため、図１３に示す
出力バッファアンプは、図１２に示す出力バッファアン
プと比べて動作速度が向上し、また、消費電力が減少す
る。図１４は、図１１に示す光電変換装置の動作を説明
するためのパルスタイミングチャートである。以下、図
１４を参照しながら、図１１に示す実施形態４の光電変
換装置の動作について説明する。なお、図１〜図４で示
したように、単位画素を構成する各光電変換素子の転送
ゲート３及びリセットゲート５は、Ｐチャネル型である
ため、図１１、図１４においてφＴＧ１〜φＴＧ３及び
φＲＧは他のパルスと極性が逆になる。即ち、これらの
パルスがローレベルの時に、対応する転送ゲート３また
はリセットゲート５が導通（オン）状態となり、これら
のパルスがハイレベルの時に遮断（オフ）状態となる。
【０１１４】図１４において、ｔ１１〜ｔ１５までの期
間は、第１行目の画素の読み出し動作を示しており、以
下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞ
れ第２行目、第３行目に対応している。また、ｔ１１〜
ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２
の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ
２のソースフォロワ動作、ｔ１３が第１行目のフォトダ
イオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ
１４が信号電荷転送後の第１行目のＪＦＥＴ２のソース
フォロワ動作に対応した期間で、この４つの動作は水平
帰線期間内に行われる。また、ｔ１５は映像信号出力期
間である。
間は、第１行目の画素の読み出し動作を示しており、以
下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞ
れ第２行目、第３行目に対応している。また、ｔ１１〜
ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２
の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ
２のソースフォロワ動作、ｔ１３が第１行目のフォトダ
イオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ
１４が信号電荷転送後の第１行目のＪＦＥＴ２のソース
フォロワ動作に対応した期間で、この４つの動作は水平
帰線期間内に行われる。また、ｔ１５は映像信号出力期
間である。
【０１１５】まず、期間ｔ１１の最初で駆動パルスφＲ
Ｄ１をハイレベル（駆動パルスφＲＤ２、φＲＤ３はロ
ーレベルのまま）にして、第１行目の画素のリセットド
レイン４にハイレベルの電圧を、第２行目、第３行目の
リセットドレイン４にはローレベルの電圧を印加する。
そして、ローレベルのφＲＧが印加され、既に導通（オ
ン）状態になっている、全ての画素のリセットゲート５
を経由して、ハイレベルの電圧が第１行目の画素のＪＦ
ＥＴ２のゲート領域に、ローレベルの電圧が第２行目、
第３行目の画素のＪＦＥＴ２のゲート領域に伝わり、第
１行目のＪＦＥＴ２はオン（選択）状態とされ、２行目
以後の各ＪＦＥＴ２はオフ（非選択）状態とされる。
Ｄ１をハイレベル（駆動パルスφＲＤ２、φＲＤ３はロ
ーレベルのまま）にして、第１行目の画素のリセットド
レイン４にハイレベルの電圧を、第２行目、第３行目の
リセットドレイン４にはローレベルの電圧を印加する。
そして、ローレベルのφＲＧが印加され、既に導通（オ
ン）状態になっている、全ての画素のリセットゲート５
を経由して、ハイレベルの電圧が第１行目の画素のＪＦ
ＥＴ２のゲート領域に、ローレベルの電圧が第２行目、
第３行目の画素のＪＦＥＴ２のゲート領域に伝わり、第
１行目のＪＦＥＴ２はオン（選択）状態とされ、２行目
以後の各ＪＦＥＴ２はオフ（非選択）状態とされる。
【０１１６】そして、期間ｔ１１の終わりにおいて、駆
動パルスφＲＧをハイレベルにして、全ての画素のリセ
ットゲート５を遮断（オフ）状態にすることによって、
各ＪＦＥＴ２のゲート領域は、オン（選択）状態、オフ
（非選択）状態を保持したまま、フローティング状態と
される。即ち、選択された行のＪＦＥＴ２のゲート領域
はハイレベルの電位に、非選択行のＪＦＥＴ２のゲート
領域はローレベルの電位に初期化される。
動パルスφＲＧをハイレベルにして、全ての画素のリセ
ットゲート５を遮断（オフ）状態にすることによって、
各ＪＦＥＴ２のゲート領域は、オン（選択）状態、オフ
（非選択）状態を保持したまま、フローティング状態と
される。即ち、選択された行のＪＦＥＴ２のゲート領域
はハイレベルの電位に、非選択行のＪＦＥＴ２のゲート
領域はローレベルの電位に初期化される。
【０１１７】この期間ｔ１１の動作において、図１１に
示す実施形態４の光電変換装置は、ＪＦＥＴ２のゲート
領域、リセットゲート５、リセットドレイン４とで構成
されるＰチャネルＭＯＳトランジスタが水平走査方向に
直列に接続されているため、たとえある画素においてリ
セットドレイン４とリセットドレイン配線２４ａ〜２４
ｃとの接続が不完全となる解放モードの不良が発生して
も、水平走査方向に配置された他のリセットドレイン４
から上記ＭＯＳトランジスタを経由してＪＦＥＴ２のゲ
ート領域は正しく制御され、選択行の場合はハイレベ
ル、非選択行の場合はローレベルの電位に初期化され
る。
示す実施形態４の光電変換装置は、ＪＦＥＴ２のゲート
領域、リセットゲート５、リセットドレイン４とで構成
されるＰチャネルＭＯＳトランジスタが水平走査方向に
直列に接続されているため、たとえある画素においてリ
セットドレイン４とリセットドレイン配線２４ａ〜２４
ｃとの接続が不完全となる解放モードの不良が発生して
も、水平走査方向に配置された他のリセットドレイン４
から上記ＭＯＳトランジスタを経由してＪＦＥＴ２のゲ
ート領域は正しく制御され、選択行の場合はハイレベ
ル、非選択行の場合はローレベルの電位に初期化され
る。
【０１１８】期間ｔ１２においては、駆動パルスφＲＶ
をローレベルにして、リセット用トランジスタＴＲＶ１
〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各Ｊ
ＦＥＴ２がソースフォロワ動作を行う。なお、この期間
ｔ１２中において、駆動パルスφＴＤはハイレベルで暗
出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４は導通
（オン）状態となっており、各ＪＦＥＴ２のゲート領域
の初期化直後の電位に対応した出力（暗時出力）電圧が
暗出力蓄積容量ＣＤ１〜ＣＤ４に充電される。
をローレベルにして、リセット用トランジスタＴＲＶ１
〜ＴＲＶ４を遮断（オフ）状態にして、第１行目の各Ｊ
ＦＥＴ２がソースフォロワ動作を行う。なお、この期間
ｔ１２中において、駆動パルスφＴＤはハイレベルで暗
出力転送用ＭＯＳトランジスタＴＤ１〜ＴＤ４は導通
（オン）状態となっており、各ＪＦＥＴ２のゲート領域
の初期化直後の電位に対応した出力（暗時出力）電圧が
暗出力蓄積容量ＣＤ１〜ＣＤ４に充電される。
【０１１９】期間ｔ１３においては、駆動パルスφＴＧ
１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイ
レベルのまま）にして第１行目の画素の転送ゲート３を
導通（オン）状態にし、第１行目のフォトダイオード１
で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域
に転送する。なお、信号電荷を転送した後のＪＦＥＴ２
のゲート領域の電位は、信号電荷量／ゲート容量の分だ
け変化（この場合は上昇）する。
１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイ
レベルのまま）にして第１行目の画素の転送ゲート３を
導通（オン）状態にし、第１行目のフォトダイオード１
で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域
に転送する。なお、信号電荷を転送した後のＪＦＥＴ２
のゲート領域の電位は、信号電荷量／ゲート容量の分だ
け変化（この場合は上昇）する。
【０１２０】期間ｔ１３の終わりで、駆動パルスφＴＧ
１をハイレベルにして転送ゲート３を遮断（オフ）状態
にすると、第１行目のフォトダイオード１は、光電変換
による次の信号電荷蓄積動作に入る。図１２においてｔ
ＬＩはフォトダイオードの電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パル
スφＲＶをローレベルにして、リセット用トランジスタ
ＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行
目の各ＪＦＥＴ２がソースフォロワ動作を行う。この期
間ｔ１４中において、駆動パルスφＴＳはハイレベルで
光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４は
導通（オン）状態となっており、各ＪＦＥＴ２のゲート
領域へ電荷を転送した後の電位に対応した出力（信号出
力）電圧が光信号出力蓄積容量ＣＳ１〜ＣＳ４に充電さ
れる。
１をハイレベルにして転送ゲート３を遮断（オフ）状態
にすると、第１行目のフォトダイオード１は、光電変換
による次の信号電荷蓄積動作に入る。図１２においてｔ
ＬＩはフォトダイオードの電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パル
スφＲＶをローレベルにして、リセット用トランジスタ
ＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行
目の各ＪＦＥＴ２がソースフォロワ動作を行う。この期
間ｔ１４中において、駆動パルスφＴＳはハイレベルで
光信号出力転送用ＭＯＳトランジスタＴＳ１〜ＴＳ４は
導通（オン）状態となっており、各ＪＦＥＴ２のゲート
領域へ電荷を転送した後の電位に対応した出力（信号出
力）電圧が光信号出力蓄積容量ＣＳ１〜ＣＳ４に充電さ
れる。
【０１２１】低電流源２６ａ〜２６ｄは、期間ｔ１２及
びｔ１４におけるソースフォロワ動作の負荷となり、Ｊ
ＦＥＴの動作点と動作速度を制御する。上記、ソースフ
ォロワ動作の電荷増幅率は、光信号出力蓄積容量ＣＳ１
〜ＣＳ４とＪＦＥＴのゲート容量Ｃｇとの比（ＣＳ／Ｃ
ｇ）で決まり、数百倍から千倍以上という高い増幅率を
得ることが可能である。
びｔ１４におけるソースフォロワ動作の負荷となり、Ｊ
ＦＥＴの動作点と動作速度を制御する。上記、ソースフ
ォロワ動作の電荷増幅率は、光信号出力蓄積容量ＣＳ１
〜ＣＳ４とＪＦＥＴのゲート容量Ｃｇとの比（ＣＳ／Ｃ
ｇ）で決まり、数百倍から千倍以上という高い増幅率を
得ることが可能である。
【０１２２】また、このソースフォロワ動作は水平帰線
期間内に１行毎に行われるため、水平走査（例えばφＨ
１〜φＨ４）に同期して１画素毎に増幅される光電変換
素子と比べて、増幅動作の時間を長くすることが可能で
あり、光信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出力蓄積
容量ＣＤ１〜ＣＤ４の容量値を大きくすることによっ
て、動作帯域を１桁から２桁狭くできる。従って、増幅
動作に伴うノイズを大幅に抑圧することが可能である。
期間内に１行毎に行われるため、水平走査（例えばφＨ
１〜φＨ４）に同期して１画素毎に増幅される光電変換
素子と比べて、増幅動作の時間を長くすることが可能で
あり、光信号出力蓄積容量ＣＳ１〜ＣＳ４、暗出力蓄積
容量ＣＤ１〜ＣＤ４の容量値を大きくすることによっ
て、動作帯域を１桁から２桁狭くできる。従って、増幅
動作に伴うノイズを大幅に抑圧することが可能である。
【０１２３】期間ｔ１５においては、水平走査回路８か
ら駆動パルスφＨ１〜φＨ４を順次出力して、光信号出
力蓄積容量ＣＳ１〜ＣＳ４及び、暗出力蓄積容量ＣＤ１
〜ＣＤ４に蓄積された電荷を、それぞれ水平信号線２７
ａ（信号出力線）及び２７ｂ（暗出力線）に転送し、出
力バッファアンプ２８ａ，２８ｂを経て、出力端子ＶＯ
Ｓ及びＶＯＤから映像信号を出力する。また、駆動パル
スφＲＨを順次出力して、水平信号線（２７ａ，２７
ｂ）のリセットを行う。
ら駆動パルスφＨ１〜φＨ４を順次出力して、光信号出
力蓄積容量ＣＳ１〜ＣＳ４及び、暗出力蓄積容量ＣＤ１
〜ＣＤ４に蓄積された電荷を、それぞれ水平信号線２７
ａ（信号出力線）及び２７ｂ（暗出力線）に転送し、出
力バッファアンプ２８ａ，２８ｂを経て、出力端子ＶＯ
Ｓ及びＶＯＤから映像信号を出力する。また、駆動パル
スφＲＨを順次出力して、水平信号線（２７ａ，２７
ｂ）のリセットを行う。
【０１２４】出力端子ＶＯＳ，ＶＯＤから得られた映像
信号は、図示しない外部演算回路によって減算処理され
る。この減算処理は光信号成分（Ｓ）と暗成分（Ｄ）が
含まれた出力端子ＶＯＳからの映像信号から、暗成分
（Ｄ）のみが含まれた出力端子ＶＯＤからの映像信号を
減算するものである。この減算処理（ＶＯＳ−ＶＯＤ）
により、光信号成分に応じた映像信号（Ｓ）のみを抽出
することができる。
信号は、図示しない外部演算回路によって減算処理され
る。この減算処理は光信号成分（Ｓ）と暗成分（Ｄ）が
含まれた出力端子ＶＯＳからの映像信号から、暗成分
（Ｄ）のみが含まれた出力端子ＶＯＤからの映像信号を
減算するものである。この減算処理（ＶＯＳ−ＶＯＤ）
により、光信号成分に応じた映像信号（Ｓ）のみを抽出
することができる。
【０１２５】ＶＯＳ，ＶＯＤ両者に含まれる暗成分とし
ては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固
定パターンノイズ、リセットドレイン４からリセットゲ
ート５を介してＪＦＥＴ２のゲート領域を初期化した時
に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２
６ａ〜２６ｄ）によるソースフォロワ動作時に発生する
１／ｆノイズ等がある。
ては、各ＪＦＥＴ２のしきい値電圧のばらつきによる固
定パターンノイズ、リセットドレイン４からリセットゲ
ート５を介してＪＦＥＴ２のゲート領域を初期化した時
に発生するリセットノイズ、ＪＦＥＴ２と定電流源（２
６ａ〜２６ｄ）によるソースフォロワ動作時に発生する
１／ｆノイズ等がある。
【０１２６】即ち、ＶＯＳとＶＯＤを減算処理すること
により、上記ノイズ成分を除去した光信号成分のみの映
像信号を抽出することができ、Ｓ／Ｎ比が向上する。以
上に示した期間ｔ１１〜期間ｔ１５に対する第１行目の
読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜
期間ｔ３５において、それぞれ第２行目、第３行目に対
して繰り返して、同様に行われる。
により、上記ノイズ成分を除去した光信号成分のみの映
像信号を抽出することができ、Ｓ／Ｎ比が向上する。以
上に示した期間ｔ１１〜期間ｔ１５に対する第１行目の
読み出し動作は、期間ｔ２１〜ｔ２５及び期間ｔ３１〜
期間ｔ３５において、それぞれ第２行目、第３行目に対
して繰り返して、同様に行われる。
【０１２７】図１４において、リセットドレイン４の駆
動パルス（φＲＤ１〜φＲＤ３）はほとんどの期間ロー
レベルであり、フォトダイオード１で発生した過剰電荷
は、オーバーフロー制御領域６ａを経由してこのローレ
ベルとなっているリセットドレイン４に流出する。とこ
ろが、期間ｔ１１〜ｔ１４の間は、駆動パルスφＲＤ１
がハイレベル（φＲＤ２，φＲＤ３はローレベル状態）
となっているため、１行目のリセットドレイン４に対す
るオーバーフロー動作は、停止（または状態が変化）す
る。
動パルス（φＲＤ１〜φＲＤ３）はほとんどの期間ロー
レベルであり、フォトダイオード１で発生した過剰電荷
は、オーバーフロー制御領域６ａを経由してこのローレ
ベルとなっているリセットドレイン４に流出する。とこ
ろが、期間ｔ１１〜ｔ１４の間は、駆動パルスφＲＤ１
がハイレベル（φＲＤ２，φＲＤ３はローレベル状態）
となっているため、１行目のリセットドレイン４に対す
るオーバーフロー動作は、停止（または状態が変化）す
る。
【０１２８】ｔ２１〜ｔ２４、ｔ３１〜ｔ３４におけ
る、それぞれ２行目、３行目のリセットドレイン４に対
するオーバーフロー動作も同様である。しかしながら、
１つのフォトダイオードに対して垂直走査方向に２つの
経路でオーバーフロー動作が可能となっている本実施形
態４（図７〜図１０）の光電変換装置においては、一方
の経路が一時的にオーバーフロー動作を停止する場合に
おいても、他方の経路にてオーバーフロー動作が正常に
行われるため、ブルーミング、スミア等のにじみの現象
を抑圧することができる。
る、それぞれ２行目、３行目のリセットドレイン４に対
するオーバーフロー動作も同様である。しかしながら、
１つのフォトダイオードに対して垂直走査方向に２つの
経路でオーバーフロー動作が可能となっている本実施形
態４（図７〜図１０）の光電変換装置においては、一方
の経路が一時的にオーバーフロー動作を停止する場合に
おいても、他方の経路にてオーバーフロー動作が正常に
行われるため、ブルーミング、スミア等のにじみの現象
を抑圧することができる。
【０１２９】以上のように、フォトダイオード１、ＪＦ
ＥＴ２、転送ゲート３、リセットドレイン４、１画素当
たり２つのリセットゲート５、１画素当たり２つのオー
バーフロー制御領域６ａを備えた実施形態１の光電変換
素子（図１〜図４）をマトリクス状に配置して構成した
図７〜図１１に示す実施形態４の光電変換装置は、横型
オーバーフロードレイン構造で埋込型のフォトダイオー
ドを採用しているため、暗電流、残像、リセットノイ
ズ、及びブルーミング、スミアが抑圧され、また、光信
号出力蓄積容量及び暗出力蓄積容量を負荷としたＪＦＥ
Ｔ２の狭帯域ソースフォロワ動作によって、高い電荷増
幅率の実現と共に増幅動作時のノイズが抑圧される。さ
らに、ＶＯＳからＶＯＤを減算処理することによって、
ＪＦＥＴ２のしきい値電圧のばらつきによる固定パター
ンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発
生するリセットノイズ、ソースフォロワ動作時の１／ｆ
ノイズ等が抑圧される。従って、従来の光電変換装置
（図３６〜図３９、図４０）と同様、高感度で低ノイズ
の（Ｓ／Ｎ比が高い）映像信号が得られる。
ＥＴ２、転送ゲート３、リセットドレイン４、１画素当
たり２つのリセットゲート５、１画素当たり２つのオー
バーフロー制御領域６ａを備えた実施形態１の光電変換
素子（図１〜図４）をマトリクス状に配置して構成した
図７〜図１１に示す実施形態４の光電変換装置は、横型
オーバーフロードレイン構造で埋込型のフォトダイオー
ドを採用しているため、暗電流、残像、リセットノイ
ズ、及びブルーミング、スミアが抑圧され、また、光信
号出力蓄積容量及び暗出力蓄積容量を負荷としたＪＦＥ
Ｔ２の狭帯域ソースフォロワ動作によって、高い電荷増
幅率の実現と共に増幅動作時のノイズが抑圧される。さ
らに、ＶＯＳからＶＯＤを減算処理することによって、
ＪＦＥＴ２のしきい値電圧のばらつきによる固定パター
ンノイズ、ＪＦＥＴ２のゲート領域を初期化した時に発
生するリセットノイズ、ソースフォロワ動作時の１／ｆ
ノイズ等が抑圧される。従って、従来の光電変換装置
（図３６〜図３９、図４０）と同様、高感度で低ノイズ
の（Ｓ／Ｎ比が高い）映像信号が得られる。
【０１３０】また、実施形態４の光電変換装置において
は、ドレイン配線が削除されているため、ドレイン配線
と垂直信号線との短絡モードによる不良が解消され、製
造歩留まりが向上する。また、リセットドレインとリセ
ットドレイン配線との接続が不完全となる解放モードの
不良が発生してもＪＦＥＴのゲート領域は正しく制御さ
れるため、縦線状の画像欠陥が減少し、製造歩留まりが
向上する。
は、ドレイン配線が削除されているため、ドレイン配線
と垂直信号線との短絡モードによる不良が解消され、製
造歩留まりが向上する。また、リセットドレインとリセ
ットドレイン配線との接続が不完全となる解放モードの
不良が発生してもＪＦＥＴのゲート領域は正しく制御さ
れるため、縦線状の画像欠陥が減少し、製造歩留まりが
向上する。
【０１３１】また、フォトダイオード１の受光開口率が
増加するため感度が向上する。また、光電変換によりフ
ォトダイオード１深部で発生した電荷もフォトダイオー
ド１に蓄積されるようになるため、感度（特に波長の長
い光に対する感度）が向上する。 〔実施形態５〕図１５及び図１６は、本発明の実施形態
５による光電変換装置の要部の概略を示す構成図であ
り、図１５はその平面図、図１６は図１５のＸ１−Ｘ２
線に沿った断面図である。
増加するため感度が向上する。また、光電変換によりフ
ォトダイオード１深部で発生した電荷もフォトダイオー
ド１に蓄積されるようになるため、感度（特に波長の長
い光に対する感度）が向上する。 〔実施形態５〕図１５及び図１６は、本発明の実施形態
５による光電変換装置の要部の概略を示す構成図であ
り、図１５はその平面図、図１６は図１５のＸ１−Ｘ２
線に沿った断面図である。
【０１３２】図１５及び図１６に示す実施形態５と図７
〜図１０に示した実施形態４の光電変換装置の相違は、
リセットドレイン４とリセットドレイン配線２４との接
続状態にある。つまり、図１５及び図１６に示す実施形
態５の光電変換装置においては、リセットドレイン４の
電荷排出領域１８とリセットドレイン配線２４とを接続
するためのコンタクト穴３０及び中継配線接続穴３１が
水平走査方向に配置された複数の光電変換素子（例えば
２個〜２０個）当たり１個の割合で形成されている点が
図７〜図１０に示した実施形態４の光電変換装置と異な
っている。
〜図１０に示した実施形態４の光電変換装置の相違は、
リセットドレイン４とリセットドレイン配線２４との接
続状態にある。つまり、図１５及び図１６に示す実施形
態５の光電変換装置においては、リセットドレイン４の
電荷排出領域１８とリセットドレイン配線２４とを接続
するためのコンタクト穴３０及び中継配線接続穴３１が
水平走査方向に配置された複数の光電変換素子（例えば
２個〜２０個）当たり１個の割合で形成されている点が
図７〜図１０に示した実施形態４の光電変換装置と異な
っている。
【０１３３】一般に、半導体集積回路（光電変換装置を
含む）におけるコンタクト穴、及び、レイヤーの異なる
配線間を接続する接続穴は、接続が不完全となる解放モ
ードの不良を発生する場合と、下地（コンタクト穴や接
続穴の前に形成された各半導体領域や配線等）のパター
ン形状が不完全であるために、目標と異なる部位に接続
する短絡モードの不良を発生する場合がある。
含む）におけるコンタクト穴、及び、レイヤーの異なる
配線間を接続する接続穴は、接続が不完全となる解放モ
ードの不良を発生する場合と、下地（コンタクト穴や接
続穴の前に形成された各半導体領域や配線等）のパター
ン形状が不完全であるために、目標と異なる部位に接続
する短絡モードの不良を発生する場合がある。
【０１３４】例えば、図１５に示す転送ゲート配線２０
やリセットゲート配線２１のパターン形状が、製造プロ
セス中のパーティクル等によって設計値から変化する
と、これらの配線と中継配線２３がコンタクト穴３０を
介して短絡する場合がある。従って、リセットドレイン
４へのコンタクト穴３０及び中継配線への接続穴３１の
数自体を減らした図１５及び図１６に示す実施形態５の
光電変換装置は、上記短絡モードの不良の発生頻度が減
少し、製造歩留まりが向上する。
やリセットゲート配線２１のパターン形状が、製造プロ
セス中のパーティクル等によって設計値から変化する
と、これらの配線と中継配線２３がコンタクト穴３０を
介して短絡する場合がある。従って、リセットドレイン
４へのコンタクト穴３０及び中継配線への接続穴３１の
数自体を減らした図１５及び図１６に示す実施形態５の
光電変換装置は、上記短絡モードの不良の発生頻度が減
少し、製造歩留まりが向上する。
【０１３５】なお、リセットドレイン４とリセットドレ
イン配線２４とが接続されていない画素でのＪＦＥＴ２
のゲート領域１５に関しては、リセットドレイン４がリ
セットドレイン配線２４に接続されている同一行（水平
走査方向）の他の画素の前記リセットドレイン４から複
数のＭＯＳトランジスタ（ＪＦＥＴ２のゲート領域１
５、リセットゲート５、リセットドレイン４の電荷排出
領域１８によって構成される）を経由してその制御が行
われる。
イン配線２４とが接続されていない画素でのＪＦＥＴ２
のゲート領域１５に関しては、リセットドレイン４がリ
セットドレイン配線２４に接続されている同一行（水平
走査方向）の他の画素の前記リセットドレイン４から複
数のＭＯＳトランジスタ（ＪＦＥＴ２のゲート領域１
５、リセットゲート５、リセットドレイン４の電荷排出
領域１８によって構成される）を経由してその制御が行
われる。
【０１３６】オーバーフロー動作についても同様であ
り、リセットドレイン４がリセットドレイン配線２４と
接続されていない画素では、そのフォトダイオード１か
らリセットドレイン４に流出した過剰電荷は、上記複数
のＭＯＳトランジスタを経由して、リセットドレイン４
がリセットドレイン配線２４に接続された同一行の他の
画素のリセットドレイン４から前記リセットドレイン配
線２４に排出される。
り、リセットドレイン４がリセットドレイン配線２４と
接続されていない画素では、そのフォトダイオード１か
らリセットドレイン４に流出した過剰電荷は、上記複数
のＭＯＳトランジスタを経由して、リセットドレイン４
がリセットドレイン配線２４に接続された同一行の他の
画素のリセットドレイン４から前記リセットドレイン配
線２４に排出される。
【０１３７】以上のように、実施形態５（図１５及び図
１６）の光電変換装置においては、リセットドレイン４
へのコンタクト穴３０及び中継配線接続穴３１の数を水
平走査方向に配置された複数の光電変換素子当り１個と
している。
１６）の光電変換装置においては、リセットドレイン４
へのコンタクト穴３０及び中継配線接続穴３１の数を水
平走査方向に配置された複数の光電変換素子当り１個と
している。
【０１３８】仮に、前記光電変換装置において、リセッ
トドレイン４へのコンタクト穴３０及び中継配線接続穴
３１の数を光電変換素子２素子当り１個とすれば、上記
短絡モードの不良発生率は１／２になり、３素子当り１
個、又は４素子当り１個とすればそれぞれ１／３、１／
４になる。しかし、コンタクト穴３０及び中継配線接続
穴３１の数をあまり極端に、例えば数百素子に１個に、
減らすことは必ずしも好ましくない。
トドレイン４へのコンタクト穴３０及び中継配線接続穴
３１の数を光電変換素子２素子当り１個とすれば、上記
短絡モードの不良発生率は１／２になり、３素子当り１
個、又は４素子当り１個とすればそれぞれ１／３、１／
４になる。しかし、コンタクト穴３０及び中継配線接続
穴３１の数をあまり極端に、例えば数百素子に１個に、
減らすことは必ずしも好ましくない。
【０１３９】これは、第１には、リセットドレイン４へ
のコンタクト穴が形成されていない光電変換素子が、水
平走査方向に、多数連続して配置された場合、その中央
部分のＪＦＥＴは、数多くのＭＯＳトランジスタ（ＪＦ
ＥＴ２のゲート領域１５、リセットゲート５、リセット
ドレイン４の電荷排出領域１８で構成され、水平走査方
向に直列に接続されたもの）を経由して、ゲート領域が
制御されることになり、その経路の寄生抵抗や寄生容量
が増加して、動作速度が遅くなってしまうからである。
また、第２には途中の経路に、上記ＭＯＳトランジスタ
自体の不良が２カ所以上発生すると、その間のＪＦＥＴ
が制御できなくなって、歩留まりが低下してしまうから
である。
のコンタクト穴が形成されていない光電変換素子が、水
平走査方向に、多数連続して配置された場合、その中央
部分のＪＦＥＴは、数多くのＭＯＳトランジスタ（ＪＦ
ＥＴ２のゲート領域１５、リセットゲート５、リセット
ドレイン４の電荷排出領域１８で構成され、水平走査方
向に直列に接続されたもの）を経由して、ゲート領域が
制御されることになり、その経路の寄生抵抗や寄生容量
が増加して、動作速度が遅くなってしまうからである。
また、第２には途中の経路に、上記ＭＯＳトランジスタ
自体の不良が２カ所以上発生すると、その間のＪＦＥＴ
が制御できなくなって、歩留まりが低下してしまうから
である。
【０１４０】従って、コンタクト穴３０及び中継配線接
続穴３１を形成する割合には最適値があり、２素子に１
個から２０素子に１個の割合の範囲内で、動作速度に対
する影響が少なく、製造歩留まりの高い光電変換装置が
得られる。 〔実施形態６〕図１７及び図１８は、本発明の実施形態
６による光電変換装置の要部の概略を示す構成図であ
り、図１７はその平面図、図１８は図１７のＸ１−Ｘ２
線に沿った断面図である。
続穴３１を形成する割合には最適値があり、２素子に１
個から２０素子に１個の割合の範囲内で、動作速度に対
する影響が少なく、製造歩留まりの高い光電変換装置が
得られる。 〔実施形態６〕図１７及び図１８は、本発明の実施形態
６による光電変換装置の要部の概略を示す構成図であ
り、図１７はその平面図、図１８は図１７のＸ１−Ｘ２
線に沿った断面図である。
【０１４１】図１７及び図１８に示す実施形態６と図１
５及び図１６に示した実施形態５の光電変換装置の相違
は、中継配線２３の形成方法にある。つまり、図１７及
び図１８に示す実施形態６の光電変換装置においては、
リセットドレイン４の電荷排出領域１８とリセットドレ
イン配線２４とを接続するためのコンタクト穴３０及び
中継配線接続穴３１に加えて、中継配線２３も水平走査
方向に配置された複数の光電変換素子（例えば２個〜２
０個）当たり１個の割合で形成されている点が図１５及
び図１６に示した実施形態５の光電変換装置と異なって
いる。
５及び図１６に示した実施形態５の光電変換装置の相違
は、中継配線２３の形成方法にある。つまり、図１７及
び図１８に示す実施形態６の光電変換装置においては、
リセットドレイン４の電荷排出領域１８とリセットドレ
イン配線２４とを接続するためのコンタクト穴３０及び
中継配線接続穴３１に加えて、中継配線２３も水平走査
方向に配置された複数の光電変換素子（例えば２個〜２
０個）当たり１個の割合で形成されている点が図１５及
び図１６に示した実施形態５の光電変換装置と異なって
いる。
【０１４２】図１７及び図１８に示す光電変換装置にお
いて垂直信号線２２と中継配線２３は同一の製造工程に
よって形成される。つまり、配線材料となる金属膜を堆
積した後、フォトリソ・エッチングの手法により、パタ
ーンの転写とエッチング加工を行い垂直信号線２２及び
中継配線２３が形成される。従って、製造工程中におけ
るパーティクル等の影響により垂直信号線２２と中継配
線２３が接続して短絡モードの不良を起こしたり、中継
配線２３を経由して隣り合う垂直信号線２２同士が接続
して短絡モードの不良を起こす場合があり、これらが歩
留まり低下の要因となる。
いて垂直信号線２２と中継配線２３は同一の製造工程に
よって形成される。つまり、配線材料となる金属膜を堆
積した後、フォトリソ・エッチングの手法により、パタ
ーンの転写とエッチング加工を行い垂直信号線２２及び
中継配線２３が形成される。従って、製造工程中におけ
るパーティクル等の影響により垂直信号線２２と中継配
線２３が接続して短絡モードの不良を起こしたり、中継
配線２３を経由して隣り合う垂直信号線２２同士が接続
して短絡モードの不良を起こす場合があり、これらが歩
留まり低下の要因となる。
【０１４３】つまり、中継配線２３の数自体を減らした
図１７及び図１８に示す実施形態６の光電変換装置は、
配線構造が簡単になるため上記短絡モードの不良発生頻
度が減少し、更に製造歩留まりが向上する。なお、リセ
ットドレイン４とリセットドレイン配線２４とが接続し
ていない画素においては、実施形態５（図１５及び図１
６）の光電変換素子と同様にＪＦＥＴが制御され、また
オーバーフロー動作が行われる。
図１７及び図１８に示す実施形態６の光電変換装置は、
配線構造が簡単になるため上記短絡モードの不良発生頻
度が減少し、更に製造歩留まりが向上する。なお、リセ
ットドレイン４とリセットドレイン配線２４とが接続し
ていない画素においては、実施形態５（図１５及び図１
６）の光電変換素子と同様にＪＦＥＴが制御され、また
オーバーフロー動作が行われる。
【０１４４】図１９は、図１５及び図１６、並びに図１
７及び図１８に要部を示した実施形態５及び実施形態６
の光電変換装置の回路図である。図１９の回路図と、図
１１に示した実施形態４の光電変換装置の回路図との相
違は、各光電変換素子（単位画素）のリセットドレイン
４とリセットドレイン配線２４ａ〜２４ｃとの接続状態
にある。
７及び図１８に要部を示した実施形態５及び実施形態６
の光電変換装置の回路図である。図１９の回路図と、図
１１に示した実施形態４の光電変換装置の回路図との相
違は、各光電変換素子（単位画素）のリセットドレイン
４とリセットドレイン配線２４ａ〜２４ｃとの接続状態
にある。
【０１４５】つまり、図１９においては、リセットドレ
イン４とリセットドレイン配線２４ａ〜２４ｃとが、水
平走査方向に配置された複数の光電変換素子（単位画
素）当たり１個の割合で接続されている点が、図１１と
異なっている。これは、図１５及び図１６において説明
したように、両者を接続するためのコンタクト穴３０、
（中継配線２３）、中継配線接続穴３１が、複数の光電
変換素子（例えば、２個〜２０個）当たり１個の割合で
形成されているためである。
イン４とリセットドレイン配線２４ａ〜２４ｃとが、水
平走査方向に配置された複数の光電変換素子（単位画
素）当たり１個の割合で接続されている点が、図１１と
異なっている。これは、図１５及び図１６において説明
したように、両者を接続するためのコンタクト穴３０、
（中継配線２３）、中継配線接続穴３１が、複数の光電
変換素子（例えば、２個〜２０個）当たり１個の割合で
形成されているためである。
【０１４６】図１９に示す光電変換装置のその他の構成
は図１１に示す光電変換装置と同様であり説明を省略す
る。また、図１９の動作を示すパルスタイミングチャー
トは、図１２と全く同一であるため、図及び説明を省略
する。 〔実施形態７〕図２０は、本発明の実施形態７による光
電変換装置を示す回路図である。
は図１１に示す光電変換装置と同様であり説明を省略す
る。また、図１９の動作を示すパルスタイミングチャー
トは、図１２と全く同一であるため、図及び説明を省略
する。 〔実施形態７〕図２０は、本発明の実施形態７による光
電変換装置を示す回路図である。
【０１４７】図２０に示す実施形態７の光電変換装置の
各画素の構成は、図１５及び図１６、並びに図１７び図
１８に要部を示した実施形態５及び実施形態６の光電変
換装置と同一である。なお、回路構成並びに駆動方法は
前記した実施形態４（図１１）、実施形態５及び６（図
１９）の場合と異なっている。図２０において、単位画
素となる各光電変換素子は、フォトダイオード１、ＪＦ
ＥＴ２、転送ゲート３、リセットドレイン４、１画素あ
たり２個の割合で存在するリセットゲート５から構成さ
れている。なお、この実施形態の光電変換素子でも、図
１〜図４に示したものと同様に、フォトダイオード１の
Ｎ型領域はＪＦＥＴ２のドレイン領域（Ｄ）と接続さ
れ、また、フォトダイオード１のＰ型領域、転送ゲート
３、ＪＦＥＴ２のゲート領域とでＰチャネルＭＯＳトラ
ンジスタが構成されている。さらに、ＪＦＥＴ２のゲー
ト領域、リセットゲート５、リセットドレイン４とで構
成されるＰチャネルＭＯＳトランジスタが、１画素あた
り２個の割合で存在し、水平走査方向に直列に接続され
た構成となっている。
各画素の構成は、図１５及び図１６、並びに図１７び図
１８に要部を示した実施形態５及び実施形態６の光電変
換装置と同一である。なお、回路構成並びに駆動方法は
前記した実施形態４（図１１）、実施形態５及び６（図
１９）の場合と異なっている。図２０において、単位画
素となる各光電変換素子は、フォトダイオード１、ＪＦ
ＥＴ２、転送ゲート３、リセットドレイン４、１画素あ
たり２個の割合で存在するリセットゲート５から構成さ
れている。なお、この実施形態の光電変換素子でも、図
１〜図４に示したものと同様に、フォトダイオード１の
Ｎ型領域はＪＦＥＴ２のドレイン領域（Ｄ）と接続さ
れ、また、フォトダイオード１のＰ型領域、転送ゲート
３、ＪＦＥＴ２のゲート領域とでＰチャネルＭＯＳトラ
ンジスタが構成されている。さらに、ＪＦＥＴ２のゲー
ト領域、リセットゲート５、リセットドレイン４とで構
成されるＰチャネルＭＯＳトランジスタが、１画素あた
り２個の割合で存在し、水平走査方向に直列に接続され
た構成となっている。
【０１４８】図２０の回路中には示されていないが、フ
ォトダイオード１は、オーバーフロー制御領域（図１〜
図４における６ａに対応し、１画素あたり２個の割合で
存在する）とリセットドレイン４により、横型オーバー
フロードレイン構造が構成され、１つのフォトダイオー
ドに対して２つの経路で、過剰電荷をリセットドレイン
４に排出する機能を有している。この過剰電荷はリセッ
トドレイン配線２４ａ〜２４ｃを経由して、最終的には
垂直走査回路７に吸収される。
ォトダイオード１は、オーバーフロー制御領域（図１〜
図４における６ａに対応し、１画素あたり２個の割合で
存在する）とリセットドレイン４により、横型オーバー
フロードレイン構造が構成され、１つのフォトダイオー
ドに対して２つの経路で、過剰電荷をリセットドレイン
４に排出する機能を有している。この過剰電荷はリセッ
トドレイン配線２４ａ〜２４ｃを経由して、最終的には
垂直走査回路７に吸収される。
【０１４９】各ＪＦＥＴ２のソース（Ｓ）領域は、マト
リクス配置の各列毎に垂直信号線２２ａ〜２２ｄによっ
て共通に接続されている。各ＪＦＥＴ２のドレイン
（Ｄ）領域は、図１〜図４に示したものと同様に、Ｎ型
ドレイン領域１６と電気的に接続された高濃度のＮ型半
導体基板１００を経由して、全画素共通にドレイン電源
ＶＤに接続されている。
リクス配置の各列毎に垂直信号線２２ａ〜２２ｄによっ
て共通に接続されている。各ＪＦＥＴ２のドレイン
（Ｄ）領域は、図１〜図４に示したものと同様に、Ｎ型
ドレイン領域１６と電気的に接続された高濃度のＮ型半
導体基板１００を経由して、全画素共通にドレイン電源
ＶＤに接続されている。
【０１５０】転送ゲート３は、マトリクス配置の各行毎
に、転送ゲート配線２０ａ〜２０ｃによって水平走査方
向に共通に接続され、垂直走査回路７に接続されてい
る。そして、垂直走査回路７から送出されるパルスφＴ
Ｇ１〜φＴＧ３によって、各行毎に動作するようになっ
ている。リセットゲート５は、マトリクス配置の各行毎
に、リセットゲート配線２１ａ〜２１ｃによって水平走
査方向に共通に接続され、垂直走査回路７に接続されて
いる。そして、垂直走査回路７から送出されるパルスφ
ＲＧ１〜φＲＧ３によって、各行毎に動作するようにな
っている。
に、転送ゲート配線２０ａ〜２０ｃによって水平走査方
向に共通に接続され、垂直走査回路７に接続されてい
る。そして、垂直走査回路７から送出されるパルスφＴ
Ｇ１〜φＴＧ３によって、各行毎に動作するようになっ
ている。リセットゲート５は、マトリクス配置の各行毎
に、リセットゲート配線２１ａ〜２１ｃによって水平走
査方向に共通に接続され、垂直走査回路７に接続されて
いる。そして、垂直走査回路７から送出されるパルスφ
ＲＧ１〜φＲＧ３によって、各行毎に動作するようにな
っている。
【０１５１】リセットドレイン４は、マトリクス配置の
各行毎に、リセットドレイン配線２４ａ〜２４ｃによっ
て水平走査方向に共通に接続され、垂直走査回路７に接
続されている。そして、垂直走査回路７から送出される
パルスφＲＤ１〜φＲＤ３によって駆動されるようにな
っている。なお、リセットドレイン４とリセットドレイ
ン配線２４ａ〜２４ｃとは、水平走査方向に配置された
複数の光電変換素子（単位画素）当たり１個の割合で接
続されている。
各行毎に、リセットドレイン配線２４ａ〜２４ｃによっ
て水平走査方向に共通に接続され、垂直走査回路７に接
続されている。そして、垂直走査回路７から送出される
パルスφＲＤ１〜φＲＤ３によって駆動されるようにな
っている。なお、リセットドレイン４とリセットドレイ
ン配線２４ａ〜２４ｃとは、水平走査方向に配置された
複数の光電変換素子（単位画素）当たり１個の割合で接
続されている。
【０１５２】前記ＪＦＥＴ２のソース（Ｓ）を共通に接
続する垂直信号線２２ａ〜２２ｄは、一方において、垂
直負荷容量Ｃｖ１〜Ｃｖ４に接続されるとともに、列バ
ッファアンプ２９ａ〜２９ｄ、クランプ容量Ｃｃ１〜Ｃ
ｃ４を介して、クランプトランジスタＴＣ１〜ＴＣ４に
接続され、さらに、水平選択ＭＯＳトランジスタＴＨ１
〜ＴＨ４を経て、水平信号線２７に接続されている。
続する垂直信号線２２ａ〜２２ｄは、一方において、垂
直負荷容量Ｃｖ１〜Ｃｖ４に接続されるとともに、列バ
ッファアンプ２９ａ〜２９ｄ、クランプ容量Ｃｃ１〜Ｃ
ｃ４を介して、クランプトランジスタＴＣ１〜ＴＣ４に
接続され、さらに、水平選択ＭＯＳトランジスタＴＨ１
〜ＴＨ４を経て、水平信号線２７に接続されている。
【０１５３】上記ＭＯＳトランジスタＴＣ１〜ＴＣ４は
駆動パルスφＣによって動作するようになっている。ま
た、ＭＯＳトランジスタＴＨ１〜ＴＨ４は水平走査回路
８から送出されるパルスφＨ１〜φＨ４によって順次動
作するようになっている。垂直負荷容量Ｃｖ１〜Ｃｖ４
は、ＪＦＥＴ２によるソースフォロワ動作の負荷とな
り、動作帯域を制限（ローパスフィルターを構成）して
ノイズを抑圧する。また、垂直走査方向に配置された光
電変換素子の数が多い場合には、垂直負荷容量Ｃｖ１〜
Ｃｖ４を垂直信号線２２ａ〜２２ｄの寄生容量で代用す
ることもできる。
駆動パルスφＣによって動作するようになっている。ま
た、ＭＯＳトランジスタＴＨ１〜ＴＨ４は水平走査回路
８から送出されるパルスφＨ１〜φＨ４によって順次動
作するようになっている。垂直負荷容量Ｃｖ１〜Ｃｖ４
は、ＪＦＥＴ２によるソースフォロワ動作の負荷とな
り、動作帯域を制限（ローパスフィルターを構成）して
ノイズを抑圧する。また、垂直走査方向に配置された光
電変換素子の数が多い場合には、垂直負荷容量Ｃｖ１〜
Ｃｖ４を垂直信号線２２ａ〜２２ｄの寄生容量で代用す
ることもできる。
【０１５４】水平信号線２７には、出力バッファアンプ
２８及び、水平信号線のリセット用ＭＯＳトランジスタ
ＴＲＨが接続されている。そしてＭＯＳトランジスタＴ
ＲＨは、駆動パルスφＲＨによって動作するようになっ
ている。また、水平信号線２７には、寄生容量ＣＨが存
在する。垂直信号線２２ａ〜２２ｄは、他方において垂
直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜Ｔ
ＲＶ４及び定電流源２６ａ〜２６ｄに接続されている。
垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜
ＴＲＶ４は駆動パルスφＲＶによって動作するようにな
っている。
２８及び、水平信号線のリセット用ＭＯＳトランジスタ
ＴＲＨが接続されている。そしてＭＯＳトランジスタＴ
ＲＨは、駆動パルスφＲＨによって動作するようになっ
ている。また、水平信号線２７には、寄生容量ＣＨが存
在する。垂直信号線２２ａ〜２２ｄは、他方において垂
直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜Ｔ
ＲＶ４及び定電流源２６ａ〜２６ｄに接続されている。
垂直信号線のリセット用ＭＯＳトランジスタＴＲＶ１〜
ＴＲＶ４は駆動パルスφＲＶによって動作するようにな
っている。
【０１５５】この実施形態７の光電変換装置２の出力バ
ッファアンプ２８としては前記した実施形態４の出力バ
ッファアンプと同じ構成のものが適用できる。即ち、出
力バッファアンプ２８は、図１２に示す、２段ソースフ
ォロワアンプによって構成することもできる。また、図
１３に示す、ソースフォロワ＋エミッタフォロワ型のバ
ッファアンプで構成することもできる。
ッファアンプ２８としては前記した実施形態４の出力バ
ッファアンプと同じ構成のものが適用できる。即ち、出
力バッファアンプ２８は、図１２に示す、２段ソースフ
ォロワアンプによって構成することもできる。また、図
１３に示す、ソースフォロワ＋エミッタフォロワ型のバ
ッファアンプで構成することもできる。
【０１５６】また、図１３のバイポーラトランジスタ５
０は、高濃度のＮ型半導体基板１００をコレクタ領域と
した構造にすることができる。図２１（ａ）〜（ｃ）
は、図２０の光電変換装置における列バッファアンプ
（２９ａ〜２９ｄ）の３つの構成例を各々示す回路図で
ある。即ち、列バッファアンプ２９ａ〜２９ｄは、図２
１（ａ），（ｂ）に示すように、ＭＯＳトランジスタ４
４〜４６を用いたソースフォロワアンプで構成すること
もできる。
０は、高濃度のＮ型半導体基板１００をコレクタ領域と
した構造にすることができる。図２１（ａ）〜（ｃ）
は、図２０の光電変換装置における列バッファアンプ
（２９ａ〜２９ｄ）の３つの構成例を各々示す回路図で
ある。即ち、列バッファアンプ２９ａ〜２９ｄは、図２
１（ａ），（ｂ）に示すように、ＭＯＳトランジスタ４
４〜４６を用いたソースフォロワアンプで構成すること
もできる。
【０１５７】図２１（ｂ）の列バッファアンプは、ＭＯ
Ｓトランジスタ４５のウエル（ウエルタイプのＭＯＳト
ランジスタの場合）をソースと共通に接続しているた
め、基板バイアス効果がなく、図２１（ａ）の列バッフ
ァアンプと比べて、ソースフォロワ動作のゲインが向上
するとともに、ゲインばらつきが抑圧される。更に、列
バッファアンプ２９ａ〜２９ｄは、図２１（ｃ）に示す
ように、バイポーラトランジスタ５１を用いた、エミッ
タフォロワアンプで構成することもできる。
Ｓトランジスタ４５のウエル（ウエルタイプのＭＯＳト
ランジスタの場合）をソースと共通に接続しているた
め、基板バイアス効果がなく、図２１（ａ）の列バッフ
ァアンプと比べて、ソースフォロワ動作のゲインが向上
するとともに、ゲインばらつきが抑圧される。更に、列
バッファアンプ２９ａ〜２９ｄは、図２１（ｃ）に示す
ように、バイポーラトランジスタ５１を用いた、エミッ
タフォロワアンプで構成することもできる。
【０１５８】列バッファアンプ２９ａ〜２９ｄは、水平
走査に同期して動作するため高速動作が可能で、列毎に
多数形成されるため低消費電力で、さらに低ノイズで動
作することが要求される。つまり、列バッファアンプ用
トランジスタには相互コンダクタンスＧｍの高い素子が
望まれる。一般に、バイポーラトランジスタは、ＭＯＳ
トランジスタと比べて相互コンダクタンスＧｍがかなり
高いため、列バッファアンプ２９ａ〜２９ｄにはバイポ
ーラトランジスタ５１を用いた図２１（ｃ）の構成が好
適である。
走査に同期して動作するため高速動作が可能で、列毎に
多数形成されるため低消費電力で、さらに低ノイズで動
作することが要求される。つまり、列バッファアンプ用
トランジスタには相互コンダクタンスＧｍの高い素子が
望まれる。一般に、バイポーラトランジスタは、ＭＯＳ
トランジスタと比べて相互コンダクタンスＧｍがかなり
高いため、列バッファアンプ２９ａ〜２９ｄにはバイポ
ーラトランジスタ５１を用いた図２１（ｃ）の構成が好
適である。
【０１５９】図２２〜図２４は、図２１（ｃ）における
バイポーラトランジスタ５１の一例を示す図であり、図
２２はその平面図、図２３は図２２のＸ１−Ｘ２線に沿
った断面図、図２４は図２２のＹ１−Ｙ２線に沿った断
面図である。図２２〜図２４に示すように、バイポーラ
トランジスタ５１は、Ｎ型エミッタ領域５２、Ｐ型ベー
ス領域５３、コレクタ領域となるＮ型半導体領域１０１
と高濃度のＮ型半導体基板１００によって主に構成され
ている。また、Ｎ型コレクタコンタクト領域５４は、高
濃度のＮ型半導体基板１００と電気的に接続されてい
る。また、バイポーラトランジスタ５１は、水平走査方
向に画素ピッチで配置されている。
バイポーラトランジスタ５１の一例を示す図であり、図
２２はその平面図、図２３は図２２のＸ１−Ｘ２線に沿
った断面図、図２４は図２２のＹ１−Ｙ２線に沿った断
面図である。図２２〜図２４に示すように、バイポーラ
トランジスタ５１は、Ｎ型エミッタ領域５２、Ｐ型ベー
ス領域５３、コレクタ領域となるＮ型半導体領域１０１
と高濃度のＮ型半導体基板１００によって主に構成され
ている。また、Ｎ型コレクタコンタクト領域５４は、高
濃度のＮ型半導体基板１００と電気的に接続されてい
る。また、バイポーラトランジスタ５１は、水平走査方
向に画素ピッチで配置されている。
【０１６０】Ｎ型エミッタ領域５２、Ｐ型ベース領域５
３、Ｎ型コレクタコンタクト領域５４にはそれぞれ、エ
ミッタ電極６０、ベース電極６１、コレクタ電極６２が
形成されている。図２２〜図２４には示されていない
が、図２０及び図２１（ｃ）の回路図に示したように、
バイポーラトランジスタ５１の入力となるベース電極６
１は、垂直信号線２２ａ〜２２ｄの一端に接続され、出
力となるエミッタ電極６０は、クランプ容量Ｃｃ１〜Ｃ
ｃ４の一端及び負荷用ＭＯＳトランジスタ４６に接続さ
れる。また、コレクタ電極６２は、画素部ＪＦＥＴ２の
ドレインと共通に、ドレイン電源ＶＤに接続される。
３、Ｎ型コレクタコンタクト領域５４にはそれぞれ、エ
ミッタ電極６０、ベース電極６１、コレクタ電極６２が
形成されている。図２２〜図２４には示されていない
が、図２０及び図２１（ｃ）の回路図に示したように、
バイポーラトランジスタ５１の入力となるベース電極６
１は、垂直信号線２２ａ〜２２ｄの一端に接続され、出
力となるエミッタ電極６０は、クランプ容量Ｃｃ１〜Ｃ
ｃ４の一端及び負荷用ＭＯＳトランジスタ４６に接続さ
れる。また、コレクタ電極６２は、画素部ＪＦＥＴ２の
ドレインと共通に、ドレイン電源ＶＤに接続される。
【０１６１】図２２〜図２４におけるバイポーラトラン
ジスタ５１の、Ｎ型エミッタ領域５２及びＰ型ベース領
域５３を、ＪＦＥＴ２のＮ型ソース領域１４及びＰ型ゲ
ート領域１５（図１〜図４参照）と、それぞれ同一の製
造工程で形成することにより、この列バッファアンプ用
バイポーラトランジスタ５１は、光電変換装置の製造工
程数を増加させずに形成することが可能となる。
ジスタ５１の、Ｎ型エミッタ領域５２及びＰ型ベース領
域５３を、ＪＦＥＴ２のＮ型ソース領域１４及びＰ型ゲ
ート領域１５（図１〜図４参照）と、それぞれ同一の製
造工程で形成することにより、この列バッファアンプ用
バイポーラトランジスタ５１は、光電変換装置の製造工
程数を増加させずに形成することが可能となる。
【０１６２】なお、図２２〜図２４は図２１（ｃ）にお
ける列バッファアンプ用のバイポーラトランジスタ５１
の一例を示すものであるが、図１３に示した出力バッフ
ァアンプ用のバイポーラトランジスタ５０も、平面的な
パターン形状やサイズを変えるだけで、同一の製造工程
により形成することが可能である。図２５は、図２０に
示す光電変換装置の動作を説明するためのパルスタイミ
ングチャートである。以下、図２５を参照しながら、図
２０に示す実施形態７の光電変換装置の動作について説
明する。なお、単位画素を構成する各光電変換素子の転
送ゲート３及びリセットゲート５は、Ｐチャネル型であ
るため（図１〜図４）、図２０、図２５においてφＴＧ
１〜φＴＧ３及びφＲＧ１〜φＲＧ３は他のパルスと極
性が逆になる。即ち、これらのパルスがローレベルの時
に、対応する転送ゲート３またはリセットゲート５が導
通（オン）状態となり、これらのパルスがハイレベルの
時に遮断（オフ）状態となる。
ける列バッファアンプ用のバイポーラトランジスタ５１
の一例を示すものであるが、図１３に示した出力バッフ
ァアンプ用のバイポーラトランジスタ５０も、平面的な
パターン形状やサイズを変えるだけで、同一の製造工程
により形成することが可能である。図２５は、図２０に
示す光電変換装置の動作を説明するためのパルスタイミ
ングチャートである。以下、図２５を参照しながら、図
２０に示す実施形態７の光電変換装置の動作について説
明する。なお、単位画素を構成する各光電変換素子の転
送ゲート３及びリセットゲート５は、Ｐチャネル型であ
るため（図１〜図４）、図２０、図２５においてφＴＧ
１〜φＴＧ３及びφＲＧ１〜φＲＧ３は他のパルスと極
性が逆になる。即ち、これらのパルスがローレベルの時
に、対応する転送ゲート３またはリセットゲート５が導
通（オン）状態となり、これらのパルスがハイレベルの
時に遮断（オフ）状態となる。
【０１６３】図２５において、ｔ１１〜ｔ１５までの期
間は、第１行目の画素の読み出し動作を示しており、以
下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞ
れ第２行目、第３行目に対応している。また、ｔ１１〜
ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２
の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ
２のソースフォロワ動作とクランプ動作、ｔ１３が第１
行目のフォトダイオード１からＪＦＥＴ２への信号電荷
の転送動作、ｔ１４が信号電荷転送後の第１行目のＪＦ
ＥＴ２のソースフォロワ動作に対応した期間で、この４
つの動作は水平帰線期間内に行われる。また、ｔ１５は
映像信号出力期間である。なお、ｔ１４におけるソース
フォロワ動作は期間ｔ１５中も継続する。
間は、第１行目の画素の読み出し動作を示しており、以
下ｔ２１〜ｔ２５及びｔ３１〜ｔ３５の期間は、それぞ
れ第２行目、第３行目に対応している。また、ｔ１１〜
ｔ１４のそれぞれは、ｔ１１が行選択動作とＪＦＥＴ２
の初期化動作、ｔ１２が初期化後の第１行目のＪＦＥＴ
２のソースフォロワ動作とクランプ動作、ｔ１３が第１
行目のフォトダイオード１からＪＦＥＴ２への信号電荷
の転送動作、ｔ１４が信号電荷転送後の第１行目のＪＦ
ＥＴ２のソースフォロワ動作に対応した期間で、この４
つの動作は水平帰線期間内に行われる。また、ｔ１５は
映像信号出力期間である。なお、ｔ１４におけるソース
フォロワ動作は期間ｔ１５中も継続する。
【０１６４】まず、期間ｔ１１の最初で駆動パルスφＲ
Ｄ１をハイレベルとし、ローレベルのφＲＧ１が印加さ
れ既に導通（オン）状態となっているリセットゲート５
を経由して、ハイレベルの電圧が第１行目の画素のＪＦ
ＥＴ２のゲート領域に伝わり、ＪＦＥＴ２はオン（選
択）状態とされる。そして、期間ｔ１１の終わりにおい
て、駆動パルスφＲＧ１をハイレベルとし、リセットゲ
ート５を遮断（オフ）状態とすることによって、第１行
目のＪＦＥＴ２のゲート領域は、オン（選択）状態を保
持したままフローティング状態とされる。
Ｄ１をハイレベルとし、ローレベルのφＲＧ１が印加さ
れ既に導通（オン）状態となっているリセットゲート５
を経由して、ハイレベルの電圧が第１行目の画素のＪＦ
ＥＴ２のゲート領域に伝わり、ＪＦＥＴ２はオン（選
択）状態とされる。そして、期間ｔ１１の終わりにおい
て、駆動パルスφＲＧ１をハイレベルとし、リセットゲ
ート５を遮断（オフ）状態とすることによって、第１行
目のＪＦＥＴ２のゲート領域は、オン（選択）状態を保
持したままフローティング状態とされる。
【０１６５】一方、２行目、３行目のＪＦＥＴ２は、φ
ＲＤ２，φＲＤ３がローレベルでφＲＧ２，φＲＧ３が
ローレベル（リセットゲート５が導通（オン）状態）を
継続しているため、ゲート領域の電位はローレベルの電
位に固定され、オフ（非選択）状態となっている。即
ち、選択された行のＪＦＥＴ２のゲート領域はハイレベ
ルの電位に初期化され、非選択行のＪＦＥＴ２のゲート
領域はローレベルの電位に固定される。
ＲＤ２，φＲＤ３がローレベルでφＲＧ２，φＲＧ３が
ローレベル（リセットゲート５が導通（オン）状態）を
継続しているため、ゲート領域の電位はローレベルの電
位に固定され、オフ（非選択）状態となっている。即
ち、選択された行のＪＦＥＴ２のゲート領域はハイレベ
ルの電位に初期化され、非選択行のＪＦＥＴ２のゲート
領域はローレベルの電位に固定される。
【０１６６】この期間ｔ１１の動作において、図２０に
示す実施形態７の光電変換装置は、ＪＦＥＴ２のゲート
領域、リセットゲート５、リセットドレイン４とで構成
されるＰチャネルＭＯＳトランジスタが水平走査方向に
直列に接続されているため、リセットドレイン４とリセ
ットドレイン配線２４ａ〜２４ｃとが接続されていない
画素においても、ＪＦＥＴ２のゲート領域は正しく制御
され、選択行の場合はハイレベルの電位に初期化され、
非選択行の場合はローレベルの電位に固定されてオフ状
態を継続する。
示す実施形態７の光電変換装置は、ＪＦＥＴ２のゲート
領域、リセットゲート５、リセットドレイン４とで構成
されるＰチャネルＭＯＳトランジスタが水平走査方向に
直列に接続されているため、リセットドレイン４とリセ
ットドレイン配線２４ａ〜２４ｃとが接続されていない
画素においても、ＪＦＥＴ２のゲート領域は正しく制御
され、選択行の場合はハイレベルの電位に初期化され、
非選択行の場合はローレベルの電位に固定されてオフ状
態を継続する。
【０１６７】期間ｔ１２においては、駆動パルスφＲＶ
をローレベルにして、リセット用トランジスタＴＲＶ１
〜ＴＲＶ４を遮断（オフ）状態にして、第１行目のＪＦ
ＥＴ２がソースフォロワ動作を行う。従って、ＪＦＥＴ
２のゲート領域の初期化直後の電位に対応した出力（暗
時出力）電圧が、列バッファアンプ２９ａ〜２９ｄを介
してクランプ容量Ｃｃ１〜Ｃｃ４の一端（垂直信号線２
２ａ〜２２ｄ側、以後入力端とする）に印加される。ま
た、駆動パルスφＣはハイレベルでクランプトランジス
タＴＣ１〜ＴＣ４は導通（オン）状態となっており、ク
ランプ容量Ｃｃ１〜Ｃｃ４のもう一方の端（水平信号線
２７側、以後出力端とする）は接地電位とされている。
をローレベルにして、リセット用トランジスタＴＲＶ１
〜ＴＲＶ４を遮断（オフ）状態にして、第１行目のＪＦ
ＥＴ２がソースフォロワ動作を行う。従って、ＪＦＥＴ
２のゲート領域の初期化直後の電位に対応した出力（暗
時出力）電圧が、列バッファアンプ２９ａ〜２９ｄを介
してクランプ容量Ｃｃ１〜Ｃｃ４の一端（垂直信号線２
２ａ〜２２ｄ側、以後入力端とする）に印加される。ま
た、駆動パルスφＣはハイレベルでクランプトランジス
タＴＣ１〜ＴＣ４は導通（オン）状態となっており、ク
ランプ容量Ｃｃ１〜Ｃｃ４のもう一方の端（水平信号線
２７側、以後出力端とする）は接地電位とされている。
【０１６８】そして、期間ｔ１２の終わりにおいて、駆
動パルスφＣをローレベルとしてクランプトランジスタ
ＴＣ１〜ＴＣ４を遮断（オフ）状態とすると、上記出力
（暗時出力）電圧がクランプ容量Ｃｃ１〜Ｃｃ４に保持
されたまま、クランプ容量Ｃｃ１〜Ｃｃ４の出力端がフ
ローティング状態とされる。つまり、暗時出力電圧のク
ランプ動作が行われる。
動パルスφＣをローレベルとしてクランプトランジスタ
ＴＣ１〜ＴＣ４を遮断（オフ）状態とすると、上記出力
（暗時出力）電圧がクランプ容量Ｃｃ１〜Ｃｃ４に保持
されたまま、クランプ容量Ｃｃ１〜Ｃｃ４の出力端がフ
ローティング状態とされる。つまり、暗時出力電圧のク
ランプ動作が行われる。
【０１６９】期間ｔ１３においては、駆動パルスφＴＧ
１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイ
レベルのまま）にして第１行目の画素の転送ゲート３を
導通（オン）状態にし、第１行目のフォトダイオード１
で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域
に転送する。なお、信号電荷を転送した後のＪＦＥＴ２
のゲート領域の電位は、信号電荷量／ゲート容量の分だ
け変化（この場合は上昇）する。
１をローレベル（駆動パルスφＴＧ２、φＴＧ３はハイ
レベルのまま）にして第１行目の画素の転送ゲート３を
導通（オン）状態にし、第１行目のフォトダイオード１
で生成・蓄積された信号電荷をＪＦＥＴ２のゲート領域
に転送する。なお、信号電荷を転送した後のＪＦＥＴ２
のゲート領域の電位は、信号電荷量／ゲート容量の分だ
け変化（この場合は上昇）する。
【０１７０】期間ｔ１３の終わりで、駆動パルスφＴＧ
１をハイレベルにして転送ゲート３を遮断（オフ）状態
にすると、第１行目のフォトダイオード１は、光電変換
による次の信号電荷蓄積動作に入る。図２５においてｔ
ＬＩはフォトダイオードの電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パル
スφＲＶをローレベルにして、リセット用トランジスタ
ＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行
目のＪＦＥＴ２がソースフォロワ動作を行う。今度は、
ＪＦＥＴ２のゲート領域へ信号電荷を転送した後の電位
に対応した出力（信号出力）電圧が、列バッファアンプ
２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の
入力端に印加される。また、駆動パルスφＣはローレベ
ルでクランプトランジスタＴＣ１〜ＴＣ４は遮断（オ
フ）状態を継続しており、クランプ容量Ｃｃ１〜Ｃｃ４
の出力端はフローティング状態とされている。
１をハイレベルにして転送ゲート３を遮断（オフ）状態
にすると、第１行目のフォトダイオード１は、光電変換
による次の信号電荷蓄積動作に入る。図２５においてｔ
ＬＩはフォトダイオードの電荷蓄積時間を示している。
期間ｔ１４においては、期間ｔ１２と同様に、駆動パル
スφＲＶをローレベルにして、リセット用トランジスタ
ＴＲＶ１〜ＴＲＶ４を遮断（オフ）状態にして、第１行
目のＪＦＥＴ２がソースフォロワ動作を行う。今度は、
ＪＦＥＴ２のゲート領域へ信号電荷を転送した後の電位
に対応した出力（信号出力）電圧が、列バッファアンプ
２９ａ〜２９ｄを介してクランプ容量Ｃｃ１〜Ｃｃ４の
入力端に印加される。また、駆動パルスφＣはローレベ
ルでクランプトランジスタＴＣ１〜ＴＣ４は遮断（オ
フ）状態を継続しており、クランプ容量Ｃｃ１〜Ｃｃ４
の出力端はフローティング状態とされている。
【０１７１】従って、この時クランプ容量Ｃｃ１〜Ｃｃ
４の出力端の電圧は、ｔ１４における信号電荷転送後の
ＪＦＥＴ２のソースフォロワ動作による出力（信号出
力）電圧から、ｔ１２における電荷転送前（ゲート領域
初期化後）のＪＦＥＴ２のソースフォロワ動作による出
力（暗時出力）電圧を差し引いた電圧となっている。な
お、ｔ１４におけるＪＦＥＴ２のソースフォロワ動作の
出力（信号出力）電圧には光信号成分（Ｓ）と暗成分
（Ｄ）が含まれており、ｔ１２におけるＪＦＥＴ２のソ
ースフォロワ動作の出力（暗時出力）電圧には暗成分
（Ｄ）のみが含まれているため、両者を差し引いた、ク
ランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、光信号成
分（Ｓ）のみに応じた出力電圧となっている。
４の出力端の電圧は、ｔ１４における信号電荷転送後の
ＪＦＥＴ２のソースフォロワ動作による出力（信号出
力）電圧から、ｔ１２における電荷転送前（ゲート領域
初期化後）のＪＦＥＴ２のソースフォロワ動作による出
力（暗時出力）電圧を差し引いた電圧となっている。な
お、ｔ１４におけるＪＦＥＴ２のソースフォロワ動作の
出力（信号出力）電圧には光信号成分（Ｓ）と暗成分
（Ｄ）が含まれており、ｔ１２におけるＪＦＥＴ２のソ
ースフォロワ動作の出力（暗時出力）電圧には暗成分
（Ｄ）のみが含まれているため、両者を差し引いた、ク
ランプ容量Ｃｃ１〜Ｃｃ４の出力端の電圧は、光信号成
分（Ｓ）のみに応じた出力電圧となっている。
【０１７２】両者に含まれる暗成分（Ｄ）としては、各
ＪＦＥＴ２のしきい値電圧のばらつきによる固定パター
ンノイズ、リセットドレイン４からリセットゲート５を
介してＪＦＥＴ２のゲート領域を初期化した時に発生す
るリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２
６ｄ）によるソースフォロワ動作時に発生する１／ｆノ
イズ、列バッファアンプ２９ａ〜２９ｄのオフセット電
圧のばらつきによる固定パターンノイズ等がある。
ＪＦＥＴ２のしきい値電圧のばらつきによる固定パター
ンノイズ、リセットドレイン４からリセットゲート５を
介してＪＦＥＴ２のゲート領域を初期化した時に発生す
るリセットノイズ、ＪＦＥＴ２と定電流源（２６ａ〜２
６ｄ）によるソースフォロワ動作時に発生する１／ｆノ
イズ、列バッファアンプ２９ａ〜２９ｄのオフセット電
圧のばらつきによる固定パターンノイズ等がある。
【０１７３】即ち、ｔ１４におけるクランプ容量Ｃｃ１
〜Ｃｃ４の出力端の電圧は、上記ノイズ成分を除去した
光信号成分（Ｓ）のみの映像信号となっており、Ｓ／Ｎ
比が向上している。期間ｔ１５においては、期間ｔ１４
におけるソースフォロワ動作を第１行目のＪＦＥＴ２が
継続しており、水平走査回路８から駆動パルスφＨ１〜
φＨ４を順次出力することで、クランプ容量Ｃｃ１〜Ｃ
ｃ４の出力端に現れている光信号成分（Ｓ）のみに応じ
た出力電圧を、水平信号線２７に転送し、出力バッファ
アンプ２８を経て、出力端子ＶＯＵＴから映像信号が出
力される。また、駆動パルスφＲＨを順次出力すること
で、水平信号線２７のリセットが行われる。
〜Ｃｃ４の出力端の電圧は、上記ノイズ成分を除去した
光信号成分（Ｓ）のみの映像信号となっており、Ｓ／Ｎ
比が向上している。期間ｔ１５においては、期間ｔ１４
におけるソースフォロワ動作を第１行目のＪＦＥＴ２が
継続しており、水平走査回路８から駆動パルスφＨ１〜
φＨ４を順次出力することで、クランプ容量Ｃｃ１〜Ｃ
ｃ４の出力端に現れている光信号成分（Ｓ）のみに応じ
た出力電圧を、水平信号線２７に転送し、出力バッファ
アンプ２８を経て、出力端子ＶＯＵＴから映像信号が出
力される。また、駆動パルスφＲＨを順次出力すること
で、水平信号線２７のリセットが行われる。
【０１７４】期間ｔ１５の動作において列バッファアン
プ２９ａ〜２９ｄは、高速に動作する。つまりφＨ１〜
φＨ４と同期して、クランプ容量Ｃｃ１〜Ｃｃ４とこれ
に直列に接続された水平信号線の寄生容量ＣＨを充電す
る。従って動作速度、消費電力、ノイズの点で優れた図
２１（ｃ）に示すバイポーラトランジスタを用いた列バ
ッファアンプが望ましい。
プ２９ａ〜２９ｄは、高速に動作する。つまりφＨ１〜
φＨ４と同期して、クランプ容量Ｃｃ１〜Ｃｃ４とこれ
に直列に接続された水平信号線の寄生容量ＣＨを充電す
る。従って動作速度、消費電力、ノイズの点で優れた図
２１（ｃ）に示すバイポーラトランジスタを用いた列バ
ッファアンプが望ましい。
【０１７５】以上に示した期間ｔ１１〜期間ｔ１５に対
する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及
び期間ｔ３１〜期間ｔ３５において、それぞれ第２行
目、第３行目に対して繰り返して、同様に行われる。図
２５において、リセットドレイン４の駆動パルス（φＲ
Ｄ１〜φＲＤ３）はほとんどの期間ローレベルであり、
フォトダイオード１で発生した過剰電荷は、オーバーフ
ロー制御領域６ａを経由してこのローレベルとなってい
るリセットドレイン４に流出する。
する第１行目の読み出し動作は、期間ｔ２１〜ｔ２５及
び期間ｔ３１〜期間ｔ３５において、それぞれ第２行
目、第３行目に対して繰り返して、同様に行われる。図
２５において、リセットドレイン４の駆動パルス（φＲ
Ｄ１〜φＲＤ３）はほとんどの期間ローレベルであり、
フォトダイオード１で発生した過剰電荷は、オーバーフ
ロー制御領域６ａを経由してこのローレベルとなってい
るリセットドレイン４に流出する。
【０１７６】ところが、期間ｔ１１〜ｔ１５では、駆動
パルスφＲＤ１がハイレベルであり、さらに、期間ｔ１
２〜ｔ１５では駆動パルスφＲＧ１がハイレベルで、リ
セットゲート５が遮断（オフ）状態となっている。従っ
て、１行目のリセットドレイン４に対するオーバーフロ
ー動作は停止（または動作状態が変化）する。これは、
リセットドレイン４の電位がハイレベルとなってオーバ
ーフロー動作に影響すると同時に、リセットゲート５が
遮断（オフ）状態となると、リセットドレイン配線２４
と接続されていないリセットドレイン４は、過剰電荷の
排出経路が遮断されてしまうためである。
パルスφＲＤ１がハイレベルであり、さらに、期間ｔ１
２〜ｔ１５では駆動パルスφＲＧ１がハイレベルで、リ
セットゲート５が遮断（オフ）状態となっている。従っ
て、１行目のリセットドレイン４に対するオーバーフロ
ー動作は停止（または動作状態が変化）する。これは、
リセットドレイン４の電位がハイレベルとなってオーバ
ーフロー動作に影響すると同時に、リセットゲート５が
遮断（オフ）状態となると、リセットドレイン配線２４
と接続されていないリセットドレイン４は、過剰電荷の
排出経路が遮断されてしまうためである。
【０１７７】期間ｔ２１〜ｔ２５、期間ｔ３１〜ｔ３５
における、それぞれ２行目、３行目のリセットドレイン
４に対するオーバーフロー動作についても同様である。
しかしながら、１つのフォトダイオードに対して垂直走
査方向に２つの経路でオーバーフロー動作が可能となっ
ている実施形態７の光電変換装置においては、一方の経
路が一時的にオーバーフロー動作を停止する場合におい
ても、他方の経路にてオーバーフロー動作が正常に行わ
れるため、ブルーミング、スミア等のにじみの現象を抑
圧することができる。
における、それぞれ２行目、３行目のリセットドレイン
４に対するオーバーフロー動作についても同様である。
しかしながら、１つのフォトダイオードに対して垂直走
査方向に２つの経路でオーバーフロー動作が可能となっ
ている実施形態７の光電変換装置においては、一方の経
路が一時的にオーバーフロー動作を停止する場合におい
ても、他方の経路にてオーバーフロー動作が正常に行わ
れるため、ブルーミング、スミア等のにじみの現象を抑
圧することができる。
【０１７８】以上説明したように、フォトダイオード
１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、
１画素当たり２つのリセットゲート５、１画素当たり２
つのオーバーフロー制御領域６ａを備えた実施形態１の
光電変換素子（図１〜図４）をマトリクス状に配置して
構成した図２０に示す実施形態７の光電変換装置は、横
型オーバーフロードレイン構造で埋込型のフォトダイオ
ードを採用しているため、暗電流、残像、リセットノイ
ズ、及びブルーミング、スミアが抑圧され、また、ロー
パスフィルターの構成要素となる垂直負荷容量Ｃｖ１〜
Ｃｖ４を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ
動作によって、増幅動作時のノイズが抑圧される。ま
た、信号電荷転送前と転送後における各ソースフォロワ
動作の出力電圧を、クランプ容量Ｃｃ１〜Ｃｃ４を介し
て減算処理することによって、ＪＦＥＴ２のしきい値電
圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２の
ゲート領域を初期化した時に発生するリセットノイズ、
ソースフォロワ動作時の１／ｆノイズ、列バッファアン
プ２９ａ〜２９ｄのオフセット電圧のばらつきによる固
定パターンノイズ等が抑圧される。従って、従来の光電
変換装置（図３６〜図３９、図４０）と同様、高感度で
低ノイズの（Ｓ／Ｎ比が高い）映像信号が得られる。
１、ＪＦＥＴ２、転送ゲート３、リセットドレイン４、
１画素当たり２つのリセットゲート５、１画素当たり２
つのオーバーフロー制御領域６ａを備えた実施形態１の
光電変換素子（図１〜図４）をマトリクス状に配置して
構成した図２０に示す実施形態７の光電変換装置は、横
型オーバーフロードレイン構造で埋込型のフォトダイオ
ードを採用しているため、暗電流、残像、リセットノイ
ズ、及びブルーミング、スミアが抑圧され、また、ロー
パスフィルターの構成要素となる垂直負荷容量Ｃｖ１〜
Ｃｖ４を負荷としたＪＦＥＴ２の狭帯域ソースフォロワ
動作によって、増幅動作時のノイズが抑圧される。ま
た、信号電荷転送前と転送後における各ソースフォロワ
動作の出力電圧を、クランプ容量Ｃｃ１〜Ｃｃ４を介し
て減算処理することによって、ＪＦＥＴ２のしきい値電
圧のばらつきによる固定パターンノイズ、ＪＦＥＴ２の
ゲート領域を初期化した時に発生するリセットノイズ、
ソースフォロワ動作時の１／ｆノイズ、列バッファアン
プ２９ａ〜２９ｄのオフセット電圧のばらつきによる固
定パターンノイズ等が抑圧される。従って、従来の光電
変換装置（図３６〜図３９、図４０）と同様、高感度で
低ノイズの（Ｓ／Ｎ比が高い）映像信号が得られる。
【０１７９】また、実施形態７の光電変換装置において
は、実施形態４の光電変換装置と同様、ドレイン配線２
５が削除されているため、ドレイン配線２５と垂直信号
線２２との短絡モードによる不良が解消され、製造歩留
まりが向上する。また、リセットドレイン４とリセット
ドレイン配線２４との接続が不完全となる解放モードの
不良が発生してもＪＦＥＴのゲート領域は正しく制御さ
れるため、縦線状の画像欠陥が減少し、製造歩留まりが
向上する。
は、実施形態４の光電変換装置と同様、ドレイン配線２
５が削除されているため、ドレイン配線２５と垂直信号
線２２との短絡モードによる不良が解消され、製造歩留
まりが向上する。また、リセットドレイン４とリセット
ドレイン配線２４との接続が不完全となる解放モードの
不良が発生してもＪＦＥＴのゲート領域は正しく制御さ
れるため、縦線状の画像欠陥が減少し、製造歩留まりが
向上する。
【０１８０】また、実施形態５及び実施形態６の光電変
換装置と同様、リセットドレイン４とリセットドレイン
配線２４とを接続するための、コンタクト穴３０、（中
継配線２３）、中継配線接続穴３１が複数の光電変換素
子（例えば、２個〜２０個）当たり１個の割合で形成さ
れているため、製造歩留まりが向上する。また、実施形
態７の光電変換装置には、高速動作が可能で、消費電力
が小さく、低ノイズで動作する、図２１（ｃ）に示した
エミッタフォロワ型の列バッファアンプが好適に用いら
れる。
換装置と同様、リセットドレイン４とリセットドレイン
配線２４とを接続するための、コンタクト穴３０、（中
継配線２３）、中継配線接続穴３１が複数の光電変換素
子（例えば、２個〜２０個）当たり１個の割合で形成さ
れているため、製造歩留まりが向上する。また、実施形
態７の光電変換装置には、高速動作が可能で、消費電力
が小さく、低ノイズで動作する、図２１（ｃ）に示した
エミッタフォロワ型の列バッファアンプが好適に用いら
れる。
【０１８１】また、画素のＪＦＥＴ２のＮ型ソース領域
１４及びＰ型ゲート領域１５とそれぞれ同一の製造工程
で形成した、Ｎ型エミッタ領域５２及びＰ型ベース領域
５３と、Ｎ型半導体領域１０１及び高濃度のＮ型半導体
基板１００よりなるコレクタ領域を備えた、図２２〜図
２４に示すバイポーラトランジスタを使用することによ
って、光電変換装置の製造工程を増加させずに、上記列
バッファアンプを形成することができる。また、平面的
なパターン形状やサイズを変えるだけで、出力バッファ
アンプ用のバイポーラトランジスタも、同一の製造工程
により形成することが可能である。
１４及びＰ型ゲート領域１５とそれぞれ同一の製造工程
で形成した、Ｎ型エミッタ領域５２及びＰ型ベース領域
５３と、Ｎ型半導体領域１０１及び高濃度のＮ型半導体
基板１００よりなるコレクタ領域を備えた、図２２〜図
２４に示すバイポーラトランジスタを使用することによ
って、光電変換装置の製造工程を増加させずに、上記列
バッファアンプを形成することができる。また、平面的
なパターン形状やサイズを変えるだけで、出力バッファ
アンプ用のバイポーラトランジスタも、同一の製造工程
により形成することが可能である。
【０１８２】〔実施形態８〕図２６〜図２９は、本発明
の実施形態８による光電変換素子を示す構成図であり、
図２６はその平面図、図２７は図２６のＸ１−Ｘ２線に
沿った断面図、図２８は図２６のＹ１−Ｙ２線に沿った
断面図、図２９は図２６のＹ３−Ｙ４線に沿った断面図
である。
の実施形態８による光電変換素子を示す構成図であり、
図２６はその平面図、図２７は図２６のＸ１−Ｘ２線に
沿った断面図、図２８は図２６のＹ１−Ｙ２線に沿った
断面図、図２９は図２６のＹ３−Ｙ４線に沿った断面図
である。
【０１８３】図３０は、図２６〜図２９に示す光電変換
素子及びその読出回路の一例を示す回路図であり、図３
１は、図３０に示す光電変換素子の動作を説明するため
のパルスタイミングチャートである。図２６〜図３１に
示すように、本発明の光電変換素子を単体として用いる
ことによって、フォトセンサーとして使用することもで
きる。
素子及びその読出回路の一例を示す回路図であり、図３
１は、図３０に示す光電変換素子の動作を説明するため
のパルスタイミングチャートである。図２６〜図３１に
示すように、本発明の光電変換素子を単体として用いる
ことによって、フォトセンサーとして使用することもで
きる。
【０１８４】図２６〜図２９に示す実施形態８の光電変
換素子は、画素の周囲にＰ型のガードリング領域１９が
形成されていること、リセットゲート５やオーバーフロ
ー制御領域６ａの形成条件、及び、各配線の引き出し方
等が図１〜図４に示した実施形態１の光電変換素子と異
なっているが、他の構成は、実施形態１等で示した光電
変換素子（図１〜図４）とほぼ同様である。Ｐ型のガー
ドリング領域１９は、迷光によりフォトダイオード１以
外の部分で発生した不要電荷を吸収し、排出するための
ものである。
換素子は、画素の周囲にＰ型のガードリング領域１９が
形成されていること、リセットゲート５やオーバーフロ
ー制御領域６ａの形成条件、及び、各配線の引き出し方
等が図１〜図４に示した実施形態１の光電変換素子と異
なっているが、他の構成は、実施形態１等で示した光電
変換素子（図１〜図４）とほぼ同様である。Ｐ型のガー
ドリング領域１９は、迷光によりフォトダイオード１以
外の部分で発生した不要電荷を吸収し、排出するための
ものである。
【０１８５】図２６〜図２９において、オーバーフロー
制御領域６ａはフォトダイオード１とリセットドレイン
４との境界領域の半導体内部に形成されているが（図２
９）、フォトダイオード１とガードリング領域１９との
境界領域の半導体内部（高濃度のＮ型半導体領域１６の
下部）に形成しても良い。この場合、ガードリング領域
１９に適当な電圧を印加することによって、過剰電荷は
ガードリング領域１９に排出される。
制御領域６ａはフォトダイオード１とリセットドレイン
４との境界領域の半導体内部に形成されているが（図２
９）、フォトダイオード１とガードリング領域１９との
境界領域の半導体内部（高濃度のＮ型半導体領域１６の
下部）に形成しても良い。この場合、ガードリング領域
１９に適当な電圧を印加することによって、過剰電荷は
ガードリング領域１９に排出される。
【０１８６】この実施形態８では、光電変換素子の読出
回路が、図３０の回路図に示すように、リセットトラン
ジスタＴＲＶ、低電流源７６、クランプ容量Ｃｃ、クラ
ンプトランジスタＴｃ、及び、バッファアンプ７７、出
力アンプ７８によって構成されている要求される動作速
度があまり高くない場合には、この読出回路においてそ
のバッファアンプ７７を省略することもできる。また、
図３０に示す読出回路は、光電変換素子と同一の半導体
チップ上に形成することで出力信号のＳ／Ｎ比を高める
ことができる。なお、読出回路を光電変換素子と別に形
成してもよい。
回路が、図３０の回路図に示すように、リセットトラン
ジスタＴＲＶ、低電流源７６、クランプ容量Ｃｃ、クラ
ンプトランジスタＴｃ、及び、バッファアンプ７７、出
力アンプ７８によって構成されている要求される動作速
度があまり高くない場合には、この読出回路においてそ
のバッファアンプ７７を省略することもできる。また、
図３０に示す読出回路は、光電変換素子と同一の半導体
チップ上に形成することで出力信号のＳ／Ｎ比を高める
ことができる。なお、読出回路を光電変換素子と別に形
成してもよい。
【０１８７】図３０、図３１において、光電変換素子の
転送ゲート３及びリセットゲート５は図２７，図２８に
示すようにＰチャネル型であるため、φＴＧ及びφＲＧ
は他のパルスと極性が逆になる。即ち、これらのパルス
がローレベルの時に、転送ゲート３またはリセットゲー
ト５が導通（オン）状態となり、これらのパルスがハイ
レベルの時に遮断（オフ）状態となる。
転送ゲート３及びリセットゲート５は図２７，図２８に
示すようにＰチャネル型であるため、φＴＧ及びφＲＧ
は他のパルスと極性が逆になる。即ち、これらのパルス
がローレベルの時に、転送ゲート３またはリセットゲー
ト５が導通（オン）状態となり、これらのパルスがハイ
レベルの時に遮断（オフ）状態となる。
【０１８８】図３１に示すパルスタイミングチャートに
おいて、期間ｔ１はＪＦＥＴ２のゲート領域の初期化動
作、期間ｔ２は初期化後のＪＦＥＴ２のソースフォロワ
動作と、クランプ容量Ｃｃ、クランプトランジスタＴｃ
による上記出力のクランプ動作、期間ｔ３はフォトダイ
オード１からＪＦＥＴ２への信号電荷の転送動作、期間
ｔ４は信号電荷転送後のＪＦＥＴ２のソースフォロワ動
作にそれぞれ対応している。この期間ｔ４において、ク
ランプ容量Ｃｃの出力端側（図３０におけるＣｃの右
端）に発生する光信号出力が出力バッファアンプ７８を
介して出力端子（Ｖout ）より出力される。
おいて、期間ｔ１はＪＦＥＴ２のゲート領域の初期化動
作、期間ｔ２は初期化後のＪＦＥＴ２のソースフォロワ
動作と、クランプ容量Ｃｃ、クランプトランジスタＴｃ
による上記出力のクランプ動作、期間ｔ３はフォトダイ
オード１からＪＦＥＴ２への信号電荷の転送動作、期間
ｔ４は信号電荷転送後のＪＦＥＴ２のソースフォロワ動
作にそれぞれ対応している。この期間ｔ４において、ク
ランプ容量Ｃｃの出力端側（図３０におけるＣｃの右
端）に発生する光信号出力が出力バッファアンプ７８を
介して出力端子（Ｖout ）より出力される。
【０１８９】以上に示した実施形態８の光電変換素子
は、横型オーバーフロードレイン構造で埋込型のフォト
ダイオードを採用しているため、暗電流、残像、リセッ
トノイズが抑圧され、また、信号電荷転送前と転送後に
おける各ソースフォロワ動作の出力電圧を、クランプ容
量Ｃｃを介して減算処理することによって、ＪＦＥＴ２
のゲート領域を初期化した時に発生するリセットノイ
ズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧され
る。従って高感度で低ノイズの（Ｓ／Ｎ比が高い）光信
号出力が得られる。
は、横型オーバーフロードレイン構造で埋込型のフォト
ダイオードを採用しているため、暗電流、残像、リセッ
トノイズが抑圧され、また、信号電荷転送前と転送後に
おける各ソースフォロワ動作の出力電圧を、クランプ容
量Ｃｃを介して減算処理することによって、ＪＦＥＴ２
のゲート領域を初期化した時に発生するリセットノイ
ズ、ソースフォロワ動作時の１／ｆノイズ等が抑圧され
る。従って高感度で低ノイズの（Ｓ／Ｎ比が高い）光信
号出力が得られる。
【０１９０】また、図３０に示すバッファアンプ７７及
び出力バッファアンプ７８には、動作速度、消費電力、
ノイズ等で優れた、図２１（ｃ）及び図１３に示すよう
なエミッタフォロワ型のバッファアンプが好適に用いら
れる。また、画素部ＪＦＥＴと同一の製造工程で形成可
能な、図２２〜図２４に示すバイポーラトランジスタを
使用することによって、光電変換素子の製造工程を増加
させずに、エミッタフォロワ型のバッファアンプを形成
することができる。
び出力バッファアンプ７８には、動作速度、消費電力、
ノイズ等で優れた、図２１（ｃ）及び図１３に示すよう
なエミッタフォロワ型のバッファアンプが好適に用いら
れる。また、画素部ＪＦＥＴと同一の製造工程で形成可
能な、図２２〜図２４に示すバイポーラトランジスタを
使用することによって、光電変換素子の製造工程を増加
させずに、エミッタフォロワ型のバッファアンプを形成
することができる。
【０１９１】
【発明の効果】以上説明したとおり、本発明による光電
変換素子では、接合型電界効果トランジスタのドレイン
領域から半導体基板まで同一導電型の半導体で形成した
ため、これをマトリクス状に配置して光電変換装置を構
成した場合、ドレイン配線を削除することが可能とな
り、製造歩留まりを向上することができるるという効果
がある。
変換素子では、接合型電界効果トランジスタのドレイン
領域から半導体基板まで同一導電型の半導体で形成した
ため、これをマトリクス状に配置して光電変換装置を構
成した場合、ドレイン配線を削除することが可能とな
り、製造歩留まりを向上することができるるという効果
がある。
【０１９２】また、本発明による光電変換素子では、高
濃度の半導体基板を用いたため、製造工程数を減らすこ
とができるという効果もある。また、本発明による光電
変換素子では、フォトダイオードの電荷蓄積領域とその
周囲領域の半導体表面近傍に、電荷蓄積領域と反対導電
型で高濃度の半導体領域を連続して形成し、オーバーフ
ロー制御領域を半導体内部に形成したため、暗電流、残
像、リセットノイズ、及びブルーミング、スミアを抑圧
することができるという効果もある。
濃度の半導体基板を用いたため、製造工程数を減らすこ
とができるという効果もある。また、本発明による光電
変換素子では、フォトダイオードの電荷蓄積領域とその
周囲領域の半導体表面近傍に、電荷蓄積領域と反対導電
型で高濃度の半導体領域を連続して形成し、オーバーフ
ロー制御領域を半導体内部に形成したため、暗電流、残
像、リセットノイズ、及びブルーミング、スミアを抑圧
することができるという効果もある。
【０１９３】また、本発明による光電変換素子では、垂
直信号線を光電変換素子周囲の分離領域上に形成したた
め感度を向上することができるという効果もある。ま
た、本発明による光電変換素子では、フォトダイオード
の電荷蓄積領域と反対導電型の半導体基板を使用したた
め、感度（特に波長の長い光に対する感度）を向上する
ことができるという効果もある。
直信号線を光電変換素子周囲の分離領域上に形成したた
め感度を向上することができるという効果もある。ま
た、本発明による光電変換素子では、フォトダイオード
の電荷蓄積領域と反対導電型の半導体基板を使用したた
め、感度（特に波長の長い光に対する感度）を向上する
ことができるという効果もある。
【０１９４】また、本発明による光電変換装置では、本
発明の光電変換素子を二次元マトリクス状に配置して形
成したため、上記本発明の光電変換素子と同一の効果が
ある。また、本発明による光電変換装置では、接合型電
界効果トランジスタのゲート領域とリセットドレインの
電荷排出領域を水平走査方向に交互に配置し、その境界
領域上に絶縁膜を介してリセットゲートを配置し、リセ
ットゲートを少なくとも水平走査方向に共通に接続し、
リセットドレインの電荷排出領域を水平走査方向に共通
に接続したため、製造歩留まりを向上することができる
という効果もある。
発明の光電変換素子を二次元マトリクス状に配置して形
成したため、上記本発明の光電変換素子と同一の効果が
ある。また、本発明による光電変換装置では、接合型電
界効果トランジスタのゲート領域とリセットドレインの
電荷排出領域を水平走査方向に交互に配置し、その境界
領域上に絶縁膜を介してリセットゲートを配置し、リセ
ットゲートを少なくとも水平走査方向に共通に接続し、
リセットドレインの電荷排出領域を水平走査方向に共通
に接続したため、製造歩留まりを向上することができる
という効果もある。
【０１９５】また、本発明による光電変換装置では、接
合型電界効果トランジスタのゲート領域とリセットドレ
インの電荷排出領域を水平走査方向に交互に配置し、そ
の境界領域上に絶縁膜を介して、リセットゲートを配置
し、リセットゲートを少なくとも水平走査方向に共通に
接続し、リセットドレインの電荷排出領域を水平走査方
向に共通に接続するコンタクト穴と配線を形成し、上記
コンタクト穴を水平走査方向に配置された複数の光電変
換素子当たり１個の割合で形成したため、製造歩留まり
を向上することができるという効果もある。
合型電界効果トランジスタのゲート領域とリセットドレ
インの電荷排出領域を水平走査方向に交互に配置し、そ
の境界領域上に絶縁膜を介して、リセットゲートを配置
し、リセットゲートを少なくとも水平走査方向に共通に
接続し、リセットドレインの電荷排出領域を水平走査方
向に共通に接続するコンタクト穴と配線を形成し、上記
コンタクト穴を水平走査方向に配置された複数の光電変
換素子当たり１個の割合で形成したため、製造歩留まり
を向上することができるという効果もある。
【０１９６】また、本発明による光電変換装置では、リ
セットドレインの電荷排出領域を水平走査方向に共通に
接続するコンタクト穴を、２素子に１個の割合から２０
素子に１個の割合で形成したため、動作速度に対する影
響が少なく、製造歩留まりを向上することができるとい
う効果もある。また、本発明による光電変換装置では、
フォトダイオードの電荷蓄積領域とリセットドレインの
電荷排出領域を垂直走査方向に交互に配置し、その境界
領域にオーバーフロー制御領域を形成したため、２つの
経路でオーバーフロー動作が可能となり、一方の経路が
一時的に停止しても他方の経路にてオーバーフロー動作
が行われ、ブルーミング、スミア等のにじみの現象を抑
圧することができるという効果もある。
セットドレインの電荷排出領域を水平走査方向に共通に
接続するコンタクト穴を、２素子に１個の割合から２０
素子に１個の割合で形成したため、動作速度に対する影
響が少なく、製造歩留まりを向上することができるとい
う効果もある。また、本発明による光電変換装置では、
フォトダイオードの電荷蓄積領域とリセットドレインの
電荷排出領域を垂直走査方向に交互に配置し、その境界
領域にオーバーフロー制御領域を形成したため、２つの
経路でオーバーフロー動作が可能となり、一方の経路が
一時的に停止しても他方の経路にてオーバーフロー動作
が行われ、ブルーミング、スミア等のにじみの現象を抑
圧することができるという効果もある。
【０１９７】また、本発明による光電変換装置では、画
素部の接合型電界効果トランジスタと同一の製造工程で
バイポーラトランジスタを形成可能なため、製造工程を
追加することなく、エミッタフォロワ型の列バッファア
ンプや出力バッファアンプを形成できるという効果もあ
る。
素部の接合型電界効果トランジスタと同一の製造工程で
バイポーラトランジスタを形成可能なため、製造工程を
追加することなく、エミッタフォロワ型の列バッファア
ンプや出力バッファアンプを形成できるという効果もあ
る。
【図１】本発明の実施形態１による光電変換素子の平面
図である。
図である。
【図２】図１のＸ１−Ｘ２線断面図である。
【図３】図１のＹ１−Ｙ２線断面図である。
【図４】図１のＹ３−Ｙ４線断面図である。
【図５】本発明の実施形態２による光電変換素子の部分
断面図である。
断面図である。
【図６】本発明の実施形態３による光電変換素子の部分
断面図である。
断面図である。
【図７】本発明の実施形態４による光電変換装置の平面
図である。
図である。
【図８】図７のＸ１−Ｘ２線断面図である。
【図９】図７のＹ１−Ｙ２線断面図である。
【図１０】図７のＹ３−Ｙ４線断面図である。
【図１１】図７〜図１０に要部を示す光電変換装置の回
路図である。
路図である。
【図１２】図１１の回路図における出力バッファアンプ
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１３】図１２と同様の出力バッファアンプの構成例
を示す回路図である。
を示す回路図である。
【図１４】図１１に示す回路図の光電変換装置の動作を
説明するためのパルスタイミングチャートである。
説明するためのパルスタイミングチャートである。
【図１５】本発明の実施形態５による光電変換装置の平
面図である。
面図である。
【図１６】図１５のＸ１−Ｘ２線断面図である。
【図１７】本発明の実施形態６による光電変換装置の平
面図である。
面図である。
【図１８】図１７のＸ１−Ｘ２線断面図である。
【図１９】図１５及び図１６または図１７及び図１８に
要部を示す光電変換装置の回路図である。
要部を示す光電変換装置の回路図である。
【図２０】本発明の実施形態７による光電変換装置の回
路図である。
路図である。
【図２１】図２０の回路図における列バッファアンプの
構成例を示す回路図である。
構成例を示す回路図である。
【図２２】図２１における列バッファアンプ用バイポー
ラトランジスタの一例を示す平面図である。
ラトランジスタの一例を示す平面図である。
【図２３】図２１のＸ１−Ｘ２線断面図である。
【図２４】図２１のＹ１−Ｙ２線断面図である。
【図２５】図２０に示す回路図の光電変換装置の動作を
説明するためのパルスタイミングチャートである。
説明するためのパルスタイミングチャートである。
【図２６】本発明の実施形態８による光電変換素子の平
面図である。
面図である。
【図２７】図２６のＸ１−Ｘ２線断面図である。
【図２８】図２６のＹ１−Ｙ２線断面図である。
【図２９】図２６のＹ３−Ｙ４線断面図である。
【図３０】図２６〜図２９に示す光電変換素子及びその
読出回路の一例を示す回路図である。
読出回路の一例を示す回路図である。
【図３１】図３０に示す回路図の光電変換素子の動作を
説明するためのパルスタイミングチャートである。
説明するためのパルスタイミングチャートである。
【図３２】従来の光電変換素子の平面図である。
【図３３】図３２のＸ１−Ｘ２線断面図である。
【図３４】図３２のＹ１−Ｙ２線断面図である。
【図３５】図３２のＹ３−Ｙ４線断面図である。
【図３６】従来の光電変換装置の平面図である。
【図３７】図３６のＸ１−Ｘ２線断面図である。
【図３８】図３６のＹ１−Ｙ２線断面図である。
【図３９】図３６のＹ３−Ｙ４線断面図である。
【図４０】従来の光電変換装置の回路図である。
【図４１】図４０に示す光電変換装置の動作を説明する
ためのパルスタイミングチャートである。
ためのパルスタイミングチャートである。
１ フォトダイオード ２ ＪＦＥＴ ３ 転送ゲート ４ リセットドレイン ５ リセットゲート ６ａ〜６ｃ オーバーフロー制御領域 ７ 垂直走査回路 ８ 水平走査回路 １０ Ｐ型半導体基板 １１ Ｎ型ウエル領域 １２ Ｐ型電荷蓄積領域 １３ 高濃度のＮ型半導体領域 １４ Ｎ型ソース領域 １５ Ｐ型ゲート領域 １６ Ｎ型ドレイン領域 １７ Ｎ型チャネル領域 １８ Ｐ型電荷排出領域 １９ Ｐ型ガードリング領域 ２０，２０ａ〜２０ｃ 転送ゲート配線 ２１，２１ａ〜２１ｃ リセットゲート配線 ２２，２２ａ〜２２ｄ 垂直信号線 ２３ 中継配線 ２４，２４ａ〜２４ｃ リセットドレイン配線 ２５ ドレイン配線 ２６ａ〜２６ｄ 定電流源 ２７，２７ａ，２７ｂ 水平信号線 ２８，２８ａ，２８ｂ 出力バッファアンプ ２９ａ〜２９ｄ 列バッファアンプ ３０ リセットドレイン用コンタクト穴 ３１ 中継配線接続穴 ３２ ドレイン用コンタクト穴 ３３ 層間絶縁膜 ４０〜４６ ＭＯＳトランジスタ ５０，５１ バイポーラトランジスタ ５２ Ｎ型エミッタ領域 ５３ Ｐ型ベース領域 ５４ Ｎ型コレクタコンタクト領域 ６０ エミッタ電極 ６１ ベース電極 ６２ コレクタ電極 ６３ 遮光膜 ７０ ソース配線 ７１ ドレイン配線 ７２ 転送ゲート配線 ７３ リセットゲート配線 ７４ リセットドレイン配線 ７５ 遮光膜 ７６ 定電流源 ７７ バッファアンプ ７８ 出力バッファアンプ １００ 高濃度Ｎ型半導体基板 １０１ Ｎ型半導体領域
Claims (8)
- 【請求項１】 第１導電型半導体基板と、前記半導体基
板上に形成された第１導電型半導体領域と、 前記第１導電型半導体領域中に形成された第２導電型の
電荷蓄積領域を有し、入射光に応じた電荷を生成して蓄
積するフォトダイオードと、 前記第１導電型半導体領域中に形成された第２導電型の
ゲート領域と、前記ゲート領域中に形成された第１導電
型のソース領域及びチャネル領域と、前記第１導電型半
導体基板上の、前記第１導電型半導体領域中に形成さ
れ、前記第１導電型半導体基板と電気的に接続された第
１導電型のドレイン領域とを有し、ゲート領域で受け取
った前記フォトダイオードからの電荷に応じた信号出力
を生じる接合型電界効果トランジスタと、 前記第１導電型半導体領域上に絶縁膜を介して形成され
たゲート電極を有し、前記フォトダイオードで生成、蓄
積された電荷を前記接合型電界効果トランジスタのゲー
ト領域に転送する転送ゲートと、 前記第１導電型半導体領域中に形成された第２導電型の
電荷排出領域を有し、前記フォトダイオードにおいて過
剰に生成された電荷を排出し、また、前記接合型電界効
果トランジスタのゲート領域の電位を制御するリセット
ドレインと、 前記第１導電型半導体領域中の、前記フォトダイオード
の電荷蓄積領域と、前記リセットドレインの電荷排出領
域との境界領域に形成され、前記フォトダイオードにお
いて過剰に生成された電荷を前記リセットドレインの電
荷排出領域に導くオーバーフロー制御領域と、 前記第１導電型半導体領域上に絶縁膜を介して形成され
たゲート電極を有し、前記接合型電界効果トランジスタ
のゲート領域と前記リセットドレインの電荷排出領域と
の電気的な接続状態を制御するリセットゲートと、 を備えたことを特徴とする光電変換素子。 - 【請求項２】 前記第１導電型半導体基板が、高濃度の
第１導電型半導体基板であること、 を特徴とする請求項１記載の光電変換素子。 - 【請求項３】 前記フォトダイオードは埋込型であり、
前記フォトダイオードの第２導電型電荷蓄積領域の半導
体表面近傍と、その周囲領域の半導体表面近傍に、高濃
度の第１導電型半導体領域が連続して形成され、 前記オーバーフロー制御領域は、半導体内部に形成され
た、第１導電型または第２導電型半導体領域よりなるこ
と、 を特徴とする請求項１または請求項２記載の光電変換素
子。 - 【請求項４】 請求項１から請求項３に記載された光電
変換素子を画素として、この画素が二次元マトリクス状
に複数配置され、 前記画素の列毎に設けられた複数の垂直信号線と、 前記画素の特定の行を選択して、前記画素からの信号を
所望のタイミングで、前記垂直信号線に転送する垂直走
査回路と、 前記複数の垂直信号線を順次水平走査して、前記画素か
らの信号を水平信号線に転送する水平走査回路とを備え
ていること、 を特徴とする光電変換装置。 - 【請求項５】 請求項１から請求項３に記載された光電
変換素子を各画素として、これを二次元マトリクス状に
配置してなる光電変換装置において、 前記各光電変換素子の、接合型電界効果トランジスタの
ゲート領域とリセットドレインの電荷排出領域とが、水
平走査方向に隣り合って交互に配置され、 水平走査方向に交互に配置された、前記各接合型電界効
果トランジスタのゲート領域と各リセットドレインの電
荷排出領域との境界領域上には、絶縁膜を介して、前記
リセットゲートが配置され、 前記各リセットゲートが少なくともリセットゲート配線
によって水平走査方向に共通に接続され、 前記リセットドレインの電荷排出領域がリセットドレイ
ン配線によって水平走査方向に共通に接続されているこ
と、 を特徴とする光電変換装置。 - 【請求項６】 請求項５に記載の光電変換装置におい
て、 前記リセットドレインの電荷排出領域は、その上に形成
された層間絶縁膜に設けられたコンタクト穴を介して複
数の光電変換素子当り１個の割合で前記リセットドレイ
ン配線に接続されていること、 を特徴とする光電変換装置。 - 【請求項７】 前記リセットドレインの電荷排出領域を
水平走査方向に共通に接続するコンタクト穴が、水平走
査方向に配置された光電変換素子、２素子に１個の割合
から、２０素子に１個の割合で形成されていること、 を特徴とする請求項６記載の光電変換装置。 - 【請求項８】 請求項４から請求項７に記載された光電
変換装置において、 前記各光電変換素子の、フォトダイオードの電荷蓄積領
域とリセットドレインの電荷排出領域とが、垂直走査方
向に隣り合って交互に配置され、 垂直走査方向に交互に配置された、前記各フォトダイオ
ードの電荷蓄積領域と各リセットドレインの電荷排出領
域との境界領域には、前記オーバーフロー制御領域が形
成されていること、 を特徴とする光電変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23719597A JP3783360B2 (ja) | 1997-09-02 | 1997-09-02 | 光電変換素子及び光電変換装置 |
| US09/146,323 US6188093B1 (en) | 1997-09-02 | 1998-09-02 | Photoelectric conversion devices and photoelectric conversion apparatus employing the same |
| TW087114569A TW393777B (en) | 1997-09-02 | 1998-09-02 | Photoelectric conversion devices and photoelectric conversion apparatus employing the same |
| US09/729,469 US6483163B2 (en) | 1997-09-02 | 2000-12-04 | Photoelectric conversion devices and photoelectric conversion apparatus employing the same |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP23719597A JP3783360B2 (ja) | 1997-09-02 | 1997-09-02 | 光電変換素子及び光電変換装置 |
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|---|---|---|---|---|
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| JP2008022259A (ja) * | 2006-07-12 | 2008-01-31 | Sony Corp | 固体撮像装置 |
| CN100428486C (zh) * | 2004-08-31 | 2008-10-22 | 索尼株式会社 | 固态成像装置、相机模块以及电子设备模块 |
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| CN105489622A (zh) * | 2014-10-03 | 2016-04-13 | 全视科技有限公司 | 具有具备中心接触件的沟道区域的光传感器 |
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1997
- 1997-09-02 JP JP23719597A patent/JP3783360B2/ja not_active Expired - Fee Related
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