JP2019091937A - 撮像装置 - Google Patents
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入射光を光電変換する光電変換部と、光電変換部の信号を増幅する増幅トランジスタと、光電変換部の電圧を初期化するリセットトランジスタと、を含む単位画素セルを備え、増幅トランジスタは半導体基板に設けられた第1のウェル領域に形成され、リセットトランジスタは半導体基板に設けられた第2のウェル領域に形成され、第1のウェル領域と第2のウェル領域とは電気的に分離されていることを特徴とした撮像装置。
この構成によると、単位画素セル100において、第1のウェル領域と、第2のウェル領域とにそれぞれ独立したウェル電位を与えることができる。
光電変換部で生成された信号電荷を蓄積する電荷蓄積領域が第2のウェル領域に設けられている、項目1に記載の撮像装置。
この構成によると、暗電流を効率的に低減することができる。
光電変換部は、光電変換膜と、光電変換膜の受光面に形成された第1の画素電極と、光電変換膜の受光面に対向した面に形成された第2の画素電極と、を有し、増幅トランジスタおよびリセットトランジスタは、第2の画素電極に電気的に接続されている項目1または2に記載の撮像装置。
増幅トランジスタの出力を制御する選択トランジスタをさらに備え、選択トランジスタは第1のウェル領域に設けられている、項目1から3のいずれかに記載の撮像装置。
この構成によると、電荷蓄積部の信号電圧を選択的に外部に出力することができる。
単位画素セルは、光電変換部の信号を負帰還するフィードバック経路と、フィードバック経路の導通を制御するフィードバックトランジスタと、をさらに備え、フィードバックトランジスタは第2のウェル領域に設けられている、項目1から4のいずれかに記載の撮像装置。
この構成によると、リセットトランジスタおよびフィードバックトランジスタで発生するkTCノイズを抑制でき、またフィードバック制御を効率的に行うことができる。
第1および第2のウェル領域はP型不純物領域であり、第1のウェル領域に印加される電位は、第2のウェル領域に印加される電位よりも大きい項目1から5のいずれかに記載の撮像装置。
この構成によると、単位画素セル内の画素回路をNMOSトランジスタで構成することができる。また、基板バイアス効果を利用して、増幅トランジスタの閾値電圧を下げることができる。その結果、画素回路の駆動電流を確保することができる。
第1および第2のウェル領域はN型不純物領域であり、第1のウェル領域に印加される電位は、第2のウェル領域に印加される電位よりも小さい項目1から5のいずれかに記載の撮像装置。
この構成によると、単位画素セル内の画素回路をPMOSトランジスタで構成することができる。基板バイアス効果により、増幅トランジスタの閾値を下げることができるので駆動電流を低下させることなく、動作レンジを確保することができる。
図1から図5を参照しながら、本実施形態による撮像装置1の構造および機能を説明する。
図1は、本実施形態による撮像装置1の例示的な構成を模式的に示す。撮像装置1は、複数の単位画素セル100と周辺回路とを備える。後述する周辺回路は、単位画素セル100に蓄積された信号電荷に応じた信号を外部に読み出す。
どであってもよい。
ルファスシリコンなどの無機材料から形成され得る。
次に、図3から図5を参照しながら、単位画素セル100のデバイス構造を説明する。
物領域208が形成されている。n+型不純物領域208は、コンタクトプラグ209と
半導体基板202との接触面の周囲に形成される空乏層の広がり(空乏化)を抑制するために、高濃度のn型不純物から形成されている。n+型不純物領域208には、コンタク
トプラグ209が接続されている。また、n+型不純物領域208を囲むように、n型不
純物領域207が半導体基板202の表面に形成されている。n型不純物領域207は電荷蓄積部、すなわち、FDとして機能する。
せることを意味する。
図7から図9を参照しながら、本実施形態による撮像装置1の構造および機能を説明する。本実施形態による単位画素セル100内の画素回路は、アドレストランジスタ110、増幅トランジスタ120およびリセットトランジスタ130に加えてフィードバックトランジスタ140(図8を参照)をさらに含んでいる点で、第1の実施形態による単位画素セル100内の画素回路とは異なる。また、本実施形態による画素回路は、第1および第2の容量素子150、160を含んでいる点で、第1の実施形態による画素回路とは異なる。「容量素子(capacitor)」とは、電極の間に絶縁膜などの誘電体が挟まれた構造を意味する。以下、第1の実施形態とは異なる点を中心に本実施形態を説明する。
2 電源配線
3 蓄積制御線
4 垂直走査回路
5 負荷回路
6 カラム信号処理回路
7 水平信号読み出し回路
8 反転増幅器
9 アドレス信号線
10 リセット信号線
11 垂直信号線
12 水平共通信号線
13 フィードバック線
14 フィードバック制御線
15 電位制御線
16 フィードバック回路
19 定電流源
20 第1の画素ウェル電位線
21 第2の画素ウェル電位線
100 単位画素セル
101 光電変換部
101a 第1の画素電極
101b 光電変換膜
101c 第2の画素電極
110 アドレストランジスタ
120 増幅トランジスタ
130 リセットトランジスタ
140 フィードバックトランジスタ
150 第1の容量素子
160 第2の容量素子
200 ウェル分離領域
200A 第1のウェル分離領域
200B 第2のウェル分離領域
201A 第1の画素ウェル
201B 第2の画素ウェル
202 半導体基板
203 n型不純物領域
204 p型不純物領域
205 素子分離領域
206 層間絶縁膜
207 n型不純物領域
208 n+型不純物領域
209 コンタクトプラグ
210 チャネル領域
211 ゲート電極
212 ゲート絶縁膜
Claims (4)
- 入射光を光電変換する光電変換部と、前記光電変換部で生成された信号電荷を蓄積する電荷蓄積領域と、前記信号電荷の量に応じた電圧を出力する増幅トランジスタと、を含む画素を備え、
前記増幅トランジスタは半導体基板に設けられた第1ウェル領域に形成され、前記電荷蓄積領域は前記半導体基板に設けられた第2ウェル領域に形成され、
前記第1ウェル領域は第1導電型の不純物領域であり、前記第2ウェル領域は第2導電型の不純物領域であり、前記電荷蓄積領域は前記第1導電型の不純物領域であり、
前記第1ウェル領域に与える電位は、前記第2ウェル領域に与える電位とは異なる、撮像装置。 - 前記光電変換部は、第1電極と、第2電極と、前記第1電極と前記第2電極との間に挟まれた光電変換膜と、を有し、
前記電荷蓄積領域は、前記第2電極に電気的に接続されている請求項1に記載の撮像装置。 - ドレインが前記増幅トランジスタのソースに接続された選択トランジスタをさらに備え、
前記選択トランジスタは前記第1ウェル領域に設けられている、請求項1または2に記載の撮像装置。 - 前記第1導電型はn型であり、前記第2導電型はp型である、請求項1から3のいずれかに記載の撮像装置。
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WO2022196155A1 (ja) * | 2021-03-16 | 2022-09-22 | パナソニックIpマネジメント株式会社 | 撮像装置及びその駆動方法 |
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