WO2006093096A1 - 固体撮像装置、及びその駆動方法 - Google Patents

固体撮像装置、及びその駆動方法 Download PDF

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row
reset
charge storage
potential
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Inventor
Shinsuke Nezaki
Masashi Murakami
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H04N25/626—Reduction of noise due to residual charges remaining after image readout, e.g. to remove ghost images or afterimages
    • H—ELECTRICITY
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a solid-state imaging device and a driving method thereof, and more particularly to a technique for suppressing image defects in an electronic shutter-type solid-state imaging device in which a common pixel power is supplied to each pixel.
  • This solid-state image pickup device amplifies a signal detected by a photodiode for each cell representing a pixel by a transistor, and has a feature of high sensitivity.
  • Patent Document 2 a configuration power that shares a reset power source and a pixel power source in such a solid-state imaging device is proposed in Patent Document 2.
  • FIG. 10 is a circuit configuration diagram showing a configuration example of a conventional solid-state imaging device based on Patent Document 2.
  • This solid-state imaging device includes a plurality of pixel circuits 10-m including a photodiode 11, a transfer transistor 12, a reset transistor 13, an amplification transistor 14, and a floating diffusion portion 15 directly connected to the gate of the amplification transistor 14.
  • pixel circuits 10-m including a photodiode 11, a transfer transistor 12, a reset transistor 13, an amplification transistor 14, and a floating diffusion portion 15 directly connected to the gate of the amplification transistor 14.
  • ..., 10-n, ... are arranged in a matrix.
  • the photodiode 11 and the floating diffusion portion 15 are abbreviated as a PD portion and an FD portion, respectively.
  • a reset signal for controlling the reset transistor 13 is supplied to the reset switch line 102-m, 102-n and a vertical drive unit 112 that drives each pixel circuit in units of rows by outputting a transfer signal for controlling the transfer transistor 12 to the transfer switch lines 103-m and 103-n. .
  • Sarako is the vertical signal output line 109, horizontal signal line 110, horizontal selection transistor 111, horizontal drive unit 113, pixel power supply 101, bias current control line 106, bias current control transistor 107, bias current control A constant current source 108 for determining a current flowing through the transistor 107 and a timing generator 114 are provided.
  • the pixel group 104 of the solid-state imaging device shows only pixel circuits for 2 rows and 2 columns for the sake of simplicity, and correspondingly, a reset switch line and a transfer switch are shown. Only two lines are shown.
  • an electronic shutter system is adopted as an electronic aperture.
  • the electronic shutter operation after performing the unnecessary charge discharging operation that discharges the photoelectric charge of the photodiode as unnecessary charge, the photoelectric charge is transferred from the photodiode after the controllable time has passed, thereby The charge storage time of the photodiode in the pixel circuit is variable. Since the photoelectric charge accumulated in the photodiode after the unnecessary charge discharging operation is read out for each row as a signal charge, an electronic shutter operation is also executed for each row.
  • FIG. 11 is a diagram showing an outline of control in the solid-state imaging device shown in FIG. 10.
  • FIG. 11 (a) shows an example of a detailed configuration for vertical drive, and FIG. ) Shows the drive timing.
  • a read row selection unit 20, a discharge row selection unit 30, and a selection unit 40 represent a detailed configuration inside the vertical drive unit 112 as an example.
  • the read row selection unit 20 is, for example, a shift register, and circulates a first bit indicating a read row to be read as a signal charge, the photoelectric charge generated by the photodiode.
  • the discharge row selection unit 30 is, for example, a shift register, and sets a second bit indicating a discharge row to be discharged as an unnecessary charge from the photoelectric charge generated by the photodiode, a predetermined row rather than the first bit. It is circulated in advance by a number (in other words, a predetermined phase).
  • the selection unit 40 selectively outputs the reset signal and the transfer signal to the reset switch line and the transfer switch line in the row indicated by the first and second bits, and controls supply and stop of the bias current. Output a bias drive signal to the bias current control line 106
  • the timing generator 114 generates a reset signal and a transfer signal to be output by the selection unit 40, and the circulation and phase difference between the first and second bits in the read row selection unit 20 and the discharge row selection unit 30. And control.
  • the selection unit 40 outputs a read row reset signal to the row indicated by the read row selection unit 20 during the read period to reset the reset trajectory.
  • the transistor 13 is turned on, the FD unit 15 is reset to the potential of the pixel power supply 101, and a readout row transfer signal is output and the transfer transistor 12 is turned on to transfer photocharges from the PD unit 11 to the FD unit 15.
  • a bias current drive signal is output, and the photocharge transferred to the FD unit 15 is read out through the vertical signal output line 109 as a signal charge.
  • the selection unit 40 similarly outputs a discharge row reset signal to reset the FD unit 15 for the row indicated by the discharge row selection unit 30, and performs discharge row transmission. Is output to transfer photocharges from the PD unit 11 to the FD unit 15. This photocharge is swept out of the PD section 11 to be discarded.
  • FIG. 11 (a) an extending portion having no corresponding row to be driven is shown below the readout row selection unit 20 and the discharge row selection unit 30.
  • the signal charge readout operation is not performed in any row, and the second bit that circulates in the discharge row selection unit 30 Unnecessary charge discharging operation is not executed in any row for a period in the extension section!
  • the vertical blanking period is generally assigned to a period for signal processing of a digital signal processor in the solid-state imaging device.
  • the selection unit 40 does not supply the read row reset signal and the read row transfer signal to any row, and the discharge row reset signal. And the discharge line transfer signal are supplied back to the first line. This is an electronic shutter operation for the row located above the next frame.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-112018
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-309770
  • Patent Document 3 Japanese Patent Laid-Open No. 2003-46864
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2003-46865
  • the signal charge reading operation is performed in the effective pixel period.
  • the FD section of the row where the unnecessary charge discharging operation is performed subsequent to the FD section of the row where the unnecessary charge discharging operation is performed independently without following the signal charge reading operation in the vertical blanking period is different. There is a problem that the potential is reset.
  • FIG. 13 shows a circuit configuration of a conventional solid-state imaging device. The difference between the power corresponding to FIG. 10 and FIG. 10 is that the resistance component 105 of the wiring for supplying the pixel power to the amplification transistor 14 is clearly shown. It is.
  • FIG. 14 is a diagram for explaining the potential drop of the pixel power supply due to the bias current 10 and the wiring resistance R105 of the power supply line.
  • the potential of the pixel power source decreases by 10 XR105 due to the voltage drop generated in the resistance component 105 of the wiring.
  • the bias current stops flowing and the state power of the pixel power supply drops. Transient state of returning to the normal potential.
  • the pixel power supply potential is the normal potential. Each state is shown in FIG.
  • FIG. 15 (a) is a timing chart showing the driving timing of the conventional solid-state imaging device and the potential change of the pixel power supply for the effective pixel period.
  • FIG. 15B is a diagram for explaining the potential change in the FD section for the discharge row where unnecessary charges are discharged during the effective pixel period.
  • the photoelectric charge is read from the read row indicated by the read row selection unit 20, and a current flows through the resistance component 105 shown in FIG.
  • the potential of the pixel power supply 101 has decreased.
  • the influence of the potential drop also reaches the discharge row.
  • the FD portion of the discharge row is in a state where the potential of the pixel power supply is lowered by the discharge row reset signal corresponding to the period (ii) shown in FIG. Force Reset to normal potential Vb ( ⁇ Va), which returns to normal potential Va.
  • FIG. 16 (a) shows the drive timing of the conventional solid-state imaging device and the potential change of the pixel power supply. It is a timing chart shown about a direct blanking period.
  • Fig. 16 (b) is a diagram illustrating the potential change in the FD section for the discharge row where unnecessary charges are discharged during the vertical blanking period.
  • the potential of the FD section 15 of the discharge row is reset to the potential Va (> Vb) of the normal pixel power supply by the discharge row reset signal.
  • the present invention has been made in view of the above problems, and in an electronic shutter type solid-state imaging device in which a common pixel power is supplied to a plurality of pixel circuits, afterimages are reduced and image defects are suppressed.
  • the purpose is to provide technology.
  • the solid-state imaging device driving method of the present invention includes a plurality of pixel circuits that are arranged in a matrix, include a photoelectric conversion unit and a charge storage unit, and are supplied with a common power source.
  • a charge storage unit of the pixel circuit while supplying a bias current for reading out the photoelectric charge generated in the photoelectric conversion unit of the pixel circuit in the readout row to the pixel circuit.
  • the pixel circuit is supplied with the bias current supplied to the pixel circuit in the discharge row prior to the discharge step.
  • the charge storage portion may be reset to the common power supply potential.
  • the reading step after the photoelectric charge generated in the photoelectric conversion unit of the pixel circuit in the reading row is reset to the common power supply potential, the charge storage unit of the pixel circuit is reset.
  • the readout is performed by transferring to the storage unit, in the potential unification step, at a timing relatively equal to the timing of resetting the charge storage unit of the pixel circuit in the readout row in the readout step, It is desirable to reset the charge storage part of the pixel circuit in the discharge line.
  • the bias current may be supplied to the pixel circuit during a period in which the charge storage portion of the pixel circuit in the discharge row is reset in the discharge step.
  • a period of resetting the charge storage unit of the pixel circuit in the discharge row in the discharge step is a period of at least the photoelectric charge generated in the photoelectric conversion unit of the pixel circuit. It may be extended until the discharge is started.
  • each of the pixel circuits is further connected between a reset switch connected between the common power source and the charge storage unit, and between the photoelectric conversion unit and the charge storage unit.
  • the charge storage unit is reset by supplying a driving signal to the reset switch, and the photoelectric charge to the photoelectric conversion unit charge storage unit is transferred to the transfer switch. It may be performed by supplying a drive signal.
  • the present invention can be realized not only as such a driving method, but also as a solid-state imaging device that outputs a driving signal at a characteristic timing indicated by such a driving method and operates according to the driving signal. You can also
  • the pixel circuit in the row that discharges unnecessary charges in the effective pixel period and the pixel circuit in another row that discharges unnecessary charges in the vertical blanking period have the same charge storage unit.
  • the photoelectric charge of the photoelectric conversion unit is transferred to the charge storage unit as an unnecessary charge.
  • the reset potential of the charge storage unit without adding a new drive circuit or power supply is unified only by optimizing the timing of the drive signal. Is practically valuable in that it can be accurately prevented at low cost.
  • FIG. 1 is a timing chart showing the drive timing of each drive signal of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 (a) is a timing chart showing temporal changes of the pixel power supply and each drive signal in the effective pixel period of the solid-state imaging device of the first embodiment, and FIG. It is a figure explaining the electric potential change of FD part by the discharge line transfer signal shown to a).
  • FIG. 3 (a) is a timing chart showing temporal changes of the pixel power supply and each drive signal in the vertical blanking period of the solid-state imaging device of the first embodiment, and FIG. Three
  • FIG. 4 is a timing chart showing drive timing of each drive signal of the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 5 (a) is a timing chart showing temporal changes of the pixel power supply and each drive signal in the effective pixel period of the solid-state imaging device of the second embodiment, and FIG. It is a figure explaining the electric potential change of FD part by the discharge line transfer signal shown to a).
  • FIG. 6 (a) is a timing chart showing temporal changes of the pixel power supply and each drive signal in the vertical blanking period of the solid-state imaging device of the second embodiment
  • FIG. 6 (b) is a diagram of FIG. 6
  • FIG. 7 is a timing chart showing drive timing of each drive signal of the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 8 is a timing chart showing temporal changes of the pixel power supply and each drive signal in the effective pixel period of the solid-state imaging device of the third embodiment, and FIG. It is a figure explaining the electric potential change of FD part by the discharge line transfer signal shown to a).
  • FIG. 9 (a) is a timing chart showing temporal changes of the pixel power supply and each drive signal in the vertical blanking period of the solid-state imaging device of the third embodiment, and FIG. 9
  • FIG. 10 is a circuit configuration diagram showing a configuration example of a conventional solid-state imaging device.
  • FIG. 11 (a) is a diagram showing an example of a detailed configuration for vertical driving in a conventional solid-state imaging device
  • FIG. 11 (b) is a diagram showing a driving timing chart in an effective pixel period. It is.
  • FIG. 12 (a) is a diagram showing an example of a detailed configuration for vertical driving in a conventional solid-state imaging device, and FIG. 12 (b) shows a driving timing chart in the vertical blanking period.
  • FIG. 12 (b) shows a driving timing chart in the vertical blanking period.
  • FIG. 13 is a circuit configuration diagram clearly showing the wiring resistance of the power supply line in the conventional solid-state imaging device.
  • FIG. 14 is a diagram for explaining the potential drop of the pixel power supply due to the bias current and the wiring resistance of the power supply line.
  • FIG. 15 (a) is a timing chart showing the driving timing of the conventional solid-state imaging device and the potential change of the pixel power supply for the effective pixel period
  • FIG. 15 (b) is a diagram showing unnecessary charges in the effective pixel period.
  • FIG. 6 is a diagram for explaining a potential change of an FD portion in a pixel from which discharge is performed.
  • FIG. 16 is a timing chart showing the driving timing of the conventional solid-state imaging device and the potential change of the pixel power supply in the vertical blanking period, and FIG. 16 (b) is not required in the vertical blanking period
  • FIG. 6 is a diagram for explaining a potential change of an FD portion in a pixel where charge is discharged.
  • the basic configuration of the solid-state imaging device according to the present embodiment is the same as the configuration according to the prior art shown in Figs. 10, 11, and 12, and the configuration is driven by an electronic shutter system. But the same force Resetting the FD for the electronic shutter, transferring unnecessary charges from the PD to the FD, and supplying the bias current for reading the signal charge will cause image defects due to afterimages. It is different in that it is optimized to prevent this. In the following, the same matters as those described in the section of the prior art will be omitted, and the drive timing and the effects that characterize the present invention will be described in detail.
  • FIG. 1 is a timing chart showing drive timing of each drive signal of the solid-state imaging device according to the first embodiment of the present invention.
  • this drive timing is selected by the discharge row selection section 30 during the period in which the pixel circuit force in the readout row also supplies a bias current for reading out the photoelectric charge.
  • the difference is that a reset signal is output to the discharge line.
  • FIG. 2 (a) is a timing chart showing temporal changes of the pixel power supply and each drive signal in the effective pixel period of the solid-state imaging device of the first embodiment
  • FIG. 2 (b) is a timing chart showing FIG. It is a figure explaining the electric potential change of the FD part by the discharge line transfer signal shown in FIG.
  • FIG. 3 (a) is a timing chart showing temporal changes of the pixel power source and each drive signal in the vertical blanking period of the solid-state imaging device of the first embodiment
  • FIG. 3 (b) is a timing chart of FIG. It is a figure explaining the electric potential change of the FD part by the discharge line transfer signal shown to (a).
  • the reset signal to the discharge row causes the FD unit 15 to decrease the potential of the pixel power supply. Forced state force Resets to the transient potential Vb that returns to the normal potential. This operation is the same as before.
  • the discharge row reset signal is output while supplying the bias current to the vertical signal output line 109 in the potential unification step.
  • the reset transistor 13 of the pixel circuit in the discharge row is turned ON, As a result, the potential of the pixel power supply 101 is applied to the FD unit 15, and a current flows through the amplification transistor 14, so that the potential of the pixel power supply 101 is lowered by the resistance component 105.
  • the discharge current reset signal is output again in a state in which the noise current stops flowing, and the FD unit 15 is in a transient state in which the pixel power supply potential is lowered to the normal potential. Is reset to the same reset potential Vb as the reset potential in the reset operation shown in Fig. 2 (a).
  • the bias current is supplied and the discharge step is in the discharge row prior to the discharge step.
  • the potential unification step for resetting the charge storage part of the pixel circuit to the common power supply potential
  • the reset signal in the potential unification step is preferably output at a timing which is relatively equal to the reset signal in the reading step.
  • the relatively equal timing means that at least the lengths of the respective reset signals are equal, and furthermore, the time until the subsequent reset signal to each reset signal power discharge line is equal. And the time relationship between each reset signal and the bias current drive signal is equal.
  • the potential of the pixel power supply may decrease with a time constant due to the relationship between the noise current and the resistance component, even in this case, the timing of the pixel power supply can be reduced by relatively matching the timings of the respective reset signals. Variation in the amount of decrease can be eliminated.
  • FIG. 4 is a timing chart showing the drive timing of each drive signal of the solid-state imaging device according to the second embodiment of the present invention.
  • this drive timing includes not only the readout period in which the readout row reset signal and readout row transfer signal are output, but also the exhaust row reset signal and exhaust row transfer signal.
  • the bias current drive signal is also output during the output discharge period. Is different.
  • a reset signal is output to the vertical signal output line 109 of each column via the noise current control transistor 107 and the constant current source 108, and a reset signal is output to the discharge row. In the period, the same bias current is supplied.
  • the FD portion of the pixel circuit that discharges unnecessary charges during the effective pixel period is the same as the FD portion of the pixel circuit that discharges unnecessary charges during the vertical blanking period.
  • the potential can be reset.
  • FIG. 5 (a) is a timing chart showing temporal changes of the pixel power supply and each drive signal in the effective pixel period of the solid-state imaging device of the second embodiment
  • FIG. 5 (b) is a timing chart of FIG. It is a figure explaining the electric potential change of the FD part by the discharge line transfer signal shown in FIG.
  • FIG. 6 (a) is a timing chart showing temporal changes of the pixel power supply and each drive signal in the vertical blanking period of the solid-state imaging device of the second embodiment
  • FIG. 6 (b) is a timing chart of FIG. It is a figure explaining the electric potential change of the FD part by the discharge line transfer signal shown to (a).
  • the noise current drive signal is output in the potential unification step.
  • the potential of the pixel power supply 101 is applied to the FD unit 15, and a current flows through the amplification transistor 14, so that the potential of the pixel power supply 101 is lowered by the resistance component 105.
  • the FD unit 15 is reset to the lowered potential Vb.
  • the bias current drive signal is output in the charge unification step during the period in which the discharge row reset signal is output in the discharge step. Is output. Therefore, as in the effective pixel period, the FD unit 15 is reset to the potential Vb ′ of the pixel power supply in the lowered state.
  • the FD unit 15 is reset to the same reset potential Vb.
  • the noise current is supplied in the charge unification step, thereby enabling the effective pixel period. Resets to the same potential as the FD part 15 of the discharge line that discharges unnecessary charges and the FD part 15 of the discharge line that discharges unnecessary charges during the vertical blanking period. The Therefore, as shown in FIGS. 5 (b) and 6 (b), there is no difference in residual charges when unnecessary charges are discharged, and image defects due to afterimages can be prevented.
  • FIG. 7 is a timing chart showing drive timing of each drive signal of the solid-state imaging device according to the third embodiment of the present invention.
  • this operation timing is that the output period of the discharge row reset signal is postponed or extended until the pixel power supply potential recovers to the normal potential.
  • the reset signal output period may be extended at least until the transfer signal output starts.
  • the D part can be reset to the same potential.
  • FIG. 8 (a) is a timing chart showing temporal changes of the pixel power supply and each drive signal in the effective pixel period of the solid-state imaging device of the third embodiment.
  • FIG. 8 (b) is a timing chart showing FIG. It is a figure explaining the electric potential change of the FD part by the discharge line transfer signal shown in FIG.
  • FIG. 9 (a) is a timing chart showing temporal changes of the pixel power source and each drive signal in the vertical blanking period of the solid-state imaging device of the third embodiment
  • FIG. 9 (b) is a timing chart of FIG. It is a figure explaining the electric potential change of the FD part by the discharge line transfer signal shown to (a).
  • the readout of the row reset signal in the readout step causes a drop in the potential of the pixel power supply, but the discharge in the potential integration step. Since the potential of the pixel power supply with a sufficiently long row reset signal is output until it is restored to the normal potential Va, the FD section 15 is reset to this normal potential Va.
  • the FD section 15 of the discharge line that discharges unnecessary charges during the effective pixel period and the unnecessary charges are discharged during the vertical blanking period.
  • the FD section 15 of the discharged line is reset to the same potential. Therefore, as shown in FIGS. 8B and 9B, there is no difference in residual charges when unnecessary charges are discharged, and image defects due to afterimages can be prevented.
  • the drive timings shown in the first to third embodiments may be used independently for V or may be used in combination.
  • the driving method of the solid-state imaging device is an image defect caused by an afterimage without adding a new driving circuit or power source to the device only by optimizing the timing of the driving signal. Occurrence of low cost and accurately.
  • the method for driving a solid-state imaging device according to the present invention can be used for a solid-state imaging device that performs an electronic shutter operation.

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Abstract

　行列状に配置され、光電変換部と電荷蓄積部とを含み、かつ共通の電源を供給される複数の画素回路を備える固体撮像装置の駆動方法であって、読出し行にある画素回路の光電変換部に生じた光電荷を、読み出しのためのバイアス電流を前記画素回路へ供給しつつ前記画素回路の電荷蓄積部を前記共通の電源の電位にリセットした後、信号電荷として前記電荷蓄積部へ転送することにより、前記画素回路外へ読み出す読出しステップと、将来読出し行となる排出行にある画素回路の光電変換部に生じた光電荷を、前記画素回路の電荷蓄積部を前記共通の電源の電位にリセットした後、不要電荷として前記電荷蓄積部へ転送する排出ステップと、前記排出ステップが前記読出しステップに引き続いて実行される場合と単独で実行される場合とで、前記排出ステップで前記電荷蓄積部がリセットされる電位を一致させる電位統一ステップとを含む。                                                                                 

Description

明 細 書
固体撮像装置、及びその駆動方法
技術分野
[0001] 本発明は固体撮像素子、及びその駆動方法に関し、特に、各画素に共通の画素 電源が供給される電子シャッター方式の固体撮像装置における画像不良を抑制する 技術に関する。
背景技術
[0002] 近年、固体撮像装置の一つとして、増幅型 MOSセンサを用いた固体撮像装置が 注目されている。この固体撮像装置は、画素を表すセル毎にフォトダイオードで検出 した信号をトランジスタで増幅するものであり、高感度という特徴を持つ。
[0003] このような固体撮像装置の一つとして、二次元に配列された画素を有する撮像素子 を、転送選択スィッチを設けなくても画素の選択 Z非選択を行うことが可能な固体撮 像装置が、例えば、特許文献 1で提案されている。
[0004] また、そのような固体撮像装置におけるリセット電源と画素電源とを共通化する構成 力 特許文献 2で提案されている。
[0005] 図 10は、特許文献 2に基づぐ従来の固体撮像装置の構成例を示す回路構成図 である。
[0006] 以下に、図 10で示した回路の画素読み出し動作とリセット動作について説明を詳 細に行う。なお、この説明は、特許文献 2に示される構成に、特許文献 3、 4に記載さ れる駆動方法を加味して、特徴を損なわな 、範囲の補足を加えて行われる。
[0007] この固体撮像装置は、フォトダイオード 11、転送トランジスタ 12、リセットトランジスタ 13、増幅トランジスタ 14、増幅トランジスタ 14のゲートに直結するフローティングディ フュージョン部 15からなる複数の画素回路 10— m、 · · ·、 10— n、 · · ·が行列状に配 置されている。
[0008] フォトダイオード 11及びフローティングディフュージョン部 15は、それぞれ PD部及 び FD部と略称される。
[0009] そして、リセットトランジスタ 13を制御するリセット信号をリセットスィッチ線 102— m、 102— nに出力すると共に、転送トランジスタ 12を制御する転送信号を転送スィッチ 線 103— m、 103— nに出力することによって、各画素回路を行単位に駆動する垂直 駆動部 112を備えている。
[0010] さら〖こは、垂直信号出力線 109、水平信号線 110、水平選択トランジスタ 111、水 平駆動部 113、画素電源 101、バイアス電流制御線 106、バイアス電流制御トランジ スタ 107、バイアス電流制御トランジスタ 107に流れる電流を決定する定電流源 108 、及びタイミングジェネレータ 114を備えている。
[0011] なお、図 10において、固体撮像装置の画素群 104は、説明を簡明にするために 2 行 2列分の画素回路だけを示しており、それに対応して、リセットスィッチ線及び転送 スィッチ線も 2行分だけ示してある。
[0012] 一般的な固体撮像装置では、電子絞りとして電子シャッター方式が採用されている 。電子シャッター動作は、フォトダイオードの光電荷を不要電荷としてあら力じめ排出 する不要電荷排出動作を行った後、制御可能な時間の経過後にフォトダイオードか ら光電荷の転送を行うことによって、各画素回路内のフォトダイオードの電荷蓄積時 間を可変とするものである。不要電荷排出動作後にフォトダイオードに蓄積された光 電荷は、信号電荷として行毎に読み出されるため、電子シャッター動作も行毎に実行 される。
[0013] 詳細には、不要電荷排出動作も、信号電荷読出し動作も、フローティングディフユ 一ジョン部 15を画素電源 101の電位にリセットした後、フォトダイオード 11からフロー ティングディフュージョン部 15へ光電荷を転送する動作を含む点で共通して 、る。転 送された光電荷は、不要電荷排出動作においては無視され、信号電荷読出し動作 においては垂直信号出力線 109を通して読み出される。
[0014] それぞれの行について、不要電荷排出動作が行われた後、信号電荷となるべき光 電荷の蓄積が新たに開始され、所定時間経過後に信号電荷読出し動作が実行され る。その結果、同じ強度の光の照射を受けたフォトダイオードは、どの行においても理 論的には同じ量の信号電荷を蓄積することになる。
[0015] なお、電子シャッターにおける不要電荷の排出動作は、掃き出し動作と呼ばれるこ ともあり、何れの用語も同義である。 [0016] 図 11は、図 10で示した固体撮像装置における制御の概要を示した図であり、図 11 (a)は、垂直駆動のための詳細な構成の一例を示し、図 11 (b)に駆動タイミングを示 す。
[0017] 図 11において、読出し行選択部 20、排出行選択部 30、及び選択部 40は、一例と して、垂直駆動部 112の内部の詳細構成を表して 、る。
[0018] 読出し行選択部 20は、例えばシフトレジスタであり、フォトダイオードで発生した光 電荷を信号電荷として読み出すべき読出し行を示す第 1のビットを循環させる。
[0019] 排出行選択部 30は、例えばシフトレジスタであり、フォトダイオードで発生した光電 荷を不要電荷として排出すべき排出行を示す第 2のビットを、前記第 1のビットよりも 所定の行数 (言 、換えれば、所定の位相）先行して循環させる。
[0020] 選択部 40は、リセット信号及び転送信号を第 1及び第 2のビットで示される行のリセ ットスィッチ線及び転送スィッチ線へ選択的に出力すると共に、バイアス電流の供給 及び停止を制御するためのバイアス駆動信号をバイアス電流制御線 106へ出力する
[0021] タイミングジェネレータ 114は、選択部 40によって出力されるべきリセット信号及び 転送信号を生成すると共に、読出し行選択部 20及び排出行選択部 30における第 1 及び第 2のビットの循環と位相差とを制御する。
[0022] 詳細には、図 11 (b)に示されるように、選択部 40は、読出し期間において、読出し 行選択部 20によって示される行に対して、読出し行リセット信号を出力してリセットトラ ンジスタ 13をオンさせることで FD部 15を画素電源 101の電位にリセットし、読出し行 転送信号を出力して転送トランジスタ 12をオンさせることで PD部 11から FD部 15へ 光電荷を転送させる。この間、バイアス電流駆動信号が出力され、 FD部 15へ転送さ れた光電荷は、信号電荷として、垂直信号出力線 109を通して読み出される。
[0023] 選択部 40は、後続する排出期間において、排出行選択部 30によって示される行 に対して、同様にして、排出行リセット信号を出力して FD部 15をリセットし、排出行転 送信号を出力して PD部 11から FD部 15へ光電荷を転送させる。この光電荷は、読 み捨てられるために、 PD部 11から掃き出される。
[0024] このような、読出し行選択部 20により選択される読出し行における信号電荷読出し 動作と、それに引き続ぐ排出行選択部 30により選択される排出行における不要電 荷排出動作とを一組とする動作が、各行を循環しながら順次実行される。その結果、 不要電荷排出動作が行われた行に対して、所定期間経過後には信号電荷読出し動 作が行われ、電子シャッター動作が実現される。
[0025] 図 11 (a)において、読出し行選択部 20、及び排出行選択部 30の下部に、駆動さ れるべき対応行がない延伸部が示されている。読出し行選択部 20を循環する第 1の ビットがこの延伸部にある期間、信号電荷の読み出し動作はどの行においても実行さ れず、また、排出行選択部 30を循環する第 2のビットがこの延伸部にある期間、不要 電荷の排出動作はどの行にぉ 、ても実行されな!、。
[0026] 図 12 (a)に示される、読出し行選択部 20を循環するビットがこの延伸部にある期間 を、特に垂直ブランキング期間と呼び、それ以外の期間を有効画素期間と呼んで区 別する。不要電荷排出動作は、垂直ブランキング期間には、信号電荷読出し動作に 後続することなく単独で行われる。
[0027] 垂直ブランキング期間は、一般的には、固体撮像装置におけるデジタルシグナル プロセッサーの信号処理等のための期間にあてられている。
[0028] 垂直ブランキング期間には、図 12 (b)に示されるように、選択部 40は、読出し行リセ ット信号と読出し行転送信号をどの行へも供給せず、排出行リセット信号と排出行転 送信号とを、先頭の行へ戻って供給する。これは、次のフレームの上方に位置する行 に対する電子シャッター動作である。
[0029] 以上説明した動作が、有効画素期間及び垂直ブランキング期間を通して繰り返さ れることによって、電子シャッターによる信号電荷の読み出しが円滑に進行する。 特許文献 1：特開平 11― 112018号公報
特許文献 2：特開 2003 - 309770号公報
特許文献 3 :特開 2003— 46864号公報
特許文献 4 :特開 2003— 46865号公報
発明の開示
発明が解決しょうとする課題
[0030] し力しながら、従来の構成によれば、有効画素期間において信号電荷読出し動作 に後続して不要電荷排出動作が行われる行の FD部と、垂直ブランキング期間にお いて信号電荷読出し動作に後続することなく単独で不要電荷排出動作が行われる 行の FD部とが、異なる電位にリセットされるという問題がある。
[0031] これは、 PD部から不要電荷が排出される前に、その不要電荷を受け入れる FD部 力 Sリセットされる電位が行によって異なるということであり、行によって PD部の不要電 荷の残留量に差を生じることから、画像に横方向の帯状の残像が知覚され易くなり、 画質不良の原因となる。
[0032] このような FD部のリセット電位の不統一は、次のようにして生じる。
[0033] 図 13は、従来の固体撮像装置の回路構成であり、図 10に対応している力 図 10と の違いは画素電源を増幅トランジスタ 14に供給する配線の抵抗成分 105を明示した 点である。
[0034] 図 14は、バイアス電流 10と電源線の配線抵抗 R105による画素電源の電位降下を 説明するための図である。図中、（i)の期間は、ノ ィァス電流である定電流源 108の 電流 10が流れているために、配線の抵抗成分 105に生じる電圧降下により、画素電 源の電位が 10 XR105だけ下がった状態、（ii)の期間は、バイアス電流が流れなくな り、画素電源の電位が下がった状態力 通常の電位に戻る過渡状態、（iii)の期間は 、画素電源の電位が通常の電位にある状態を、それぞれ示している。
[0035] 図 15 (a)は、従来の固体撮像装置の駆動タイミングと画素電源の電位変化を、有 効画素期間について示すタイミングチャートである。図 15 (b)は、有効画素期間に不 要電荷の排出が行われる排出行について、 FD部の電位変化を説明する図である。
[0036] 図 15 (a)に示す動作において、読出し行選択部 20によって示される読出し行から 光電荷が読み出されており、図 13に示した抵抗成分 105に電流が流れて 、るため、 画素電源 101の電位は低下している。また、画素電源 101は各行に共通接続されて いるため、電位低下の影響は排出行にも及ぶこととなる。
[0037] 従って、図 15 (a)に示すタイミング Taでは、図 14に示した (ii)の期間に対応し、排 出行リセット信号により、排出行の FD部は画素電源の電位が下がった状態力 通常 の電位 Vaに戻る過渡状態の電位 Vb (< Va)にリセットされる。
[0038] 図 16 (a)は、従来の固体撮像装置の駆動タイミングと画素電源の電位変化を、垂 直ブランキング期間について示すタイミングチャートである。図 16 (b)は、垂直ブラン キング期間に不要電荷の排出が行われる排出行について、 FD部の電位変化を説 明する図である。
[0039] 図 16 (a)に示す動作において、読出し行リセット信号及び読出し行転送信号は何 れも出力されず、図 15 (a)に示す動作で生じていた読出し行の光電荷読み出しに起 因する画素電源の電位低下は起こらな 、。
[0040] 従って、図 16 (a)に示すタイミング Tbでは、排出行リセット信号により、排出行の FD 部 15の電位は、通常の画素電源の電位 Va ( >Vb)にリセットされる。
[0041] このようにして、有効画素期間において不要電荷が排出される行にある画素回路の FD部と、垂直ブランキング期間において不要電荷が排出される他の行にある画素回 路の FD部とでリセット後の電位が相違する。その結果、後続して行われる光電荷の 転送において、図 15 (b)及び図 16 (b)に対比されるように、前者の行の方が後者の 行に比べて、フォトダイオードお 1に不要電荷が残留しやすくなる。
[0042] そして、残留電荷量が行によって異なることによって、横方向の帯状の残像が知覚 されることとなり、画像不良が生じる。
[0043] 本発明は上記課題に鑑みてなされたものであり、複数の画素回路に共通の画素電 源が供給される電子シャッター方式の固体撮像装置において、残像を低減し、画像 不良を抑制する技術を提供することを目的とする。
課題を解決するための手段
[0044] 上記課題を解決するため、本発明の固体撮像装置の駆動方法は、行列状に配置 され、光電変換部と電荷蓄積部とを含み、かつ共通の電源を供給される複数の画素 回路を備える固体撮像装置の駆動方法であって、読出し行にある画素回路の光電 変換部に生じた光電荷を、読み出しのためのバイアス電流を前記画素回路へ供給し つつ前記画素回路の電荷蓄積部を前記共通の電源の電位にリセットした後、信号電 荷として前記電荷蓄積部へ転送することにより、前記画素回路外へ読み出す読出し ステップと、将来読出し行となる排出行にある画素回路の光電変換部に生じた光電 荷を、前記画素回路の電荷蓄積部を前記共通の電源の電位にリセットした後、不要 電荷として前記電荷蓄積部へ転送する排出ステップと、前記排出ステップが前記読 出しステップに引き続いて実行される場合と単独で実行される場合とで、前記排出ス テツプで前記電荷蓄積部がリセットされる電位を一致させる電位統一ステップとを含 む。
[0045] また、前記電位統一ステップにお 、て、前記排出ステップが単独で実行される場合 に前記排出ステップに先立って、前記バイアス電流を前記排出行にある画素回路へ 供給しつつ前記画素回路の電荷蓄積部を前記共通の電源の電位にリセットしてもよ い。
[0046] ここで、前記読出しステップにおいて、前記読出し行にある画素回路の光電変換部 に生じた光電荷を、前記画素回路の電荷蓄積部を前記共通の電源の電位にリセット した後、前記電荷蓄積部へ転送することによって前記読出しを行う場合には、前記電 位統一ステップにおいて、前記読出しステップで前記読出し行にある画素回路の電 荷蓄積部をリセットするタイミングと相対的に等しいタイミングで、前記排出行にある画 素回路の電荷蓄積部をリセットすることが望ましい。
[0047] また、前記電位統一ステップにお 、て、前記排出ステップで前記排出行にある画素 回路の電荷蓄積部をリセットする期間に、前記バイアス電流を前記画素回路へ供給 してちよい。
[0048] また、前記電位統一ステップにお 、て、前記排出ステップで前記排出行にある画素 回路の電荷蓄積部をリセットする期間を、少なくとも前記画素回路の光電変換部に生 じた光電荷の排出が開始されるまで延長させてもよい。
[0049] また、前記各画素回路は、さらに、前記共通の電源と前記電荷蓄積部との間に接 続されるリセットスィッチと、前記光電変換部と前記電荷蓄積部との間に接続される転 送スィッチとを備え、前記電荷蓄積部のリセットは、前記リセットスィッチへの駆動信 号の供給によって行われ、前記光電変換部力 電荷蓄積部への光電荷の転送は、 前記転送スィッチへの駆動信号の供給によって行われるとしてもよい。
[0050] 本発明は、このような駆動方法として実現できるのみならず、このような駆動方法に 示される特徴的なタイミングで駆動信号を出力し、その駆動信号に従って動作する固 体撮像装置として実現することもできる。
発明の効果 [0051] 本発明によれば、有効画素期間に不要電荷を排出する行にある画素回路と、垂直 ブランキング期間に不要電荷を排出する他の行にある画素回路とで、電荷蓄積部が 同じ電位にリセットされた後、光電変換部の光電荷が不要電荷として前記電荷蓄積 部へ転送される。これにより、画素回路によって電荷蓄積部のリセット電位に差がある 場合に生じる、不要電荷排出後に光電変換部に残留する電荷の差をなくすことがで き、残像による画像不良の発生を防止できる。
[0052] また、本発明では、駆動信号のタイミングを最適化するだけで、新たな駆動回路や 電源を追加することなぐ電荷蓄積部のリセット電位が統一されるため、残像による画 像不良の発生を低コストかつ的確に防止できる点で、その実用的価値は大きい。 図面の簡単な説明
[0053] [図 1]図 1は、本発明の第 1実施形態における固体撮像装置の各駆動信号の駆動タ イミングを示すタイミングチャートである。
[図 2]図 2 (a)は、第 1実施形態の固体撮像装置の有効画素期間における画素電源 及び各駆動信号の時間変化を示すタイミングチャートであり、図 2 (b)は、図 2 (a)に 示した排出行転送信号による FD部の電位変化を説明する図である。
[図 3]図 3 (a)は、第 1実施形態の固体撮像装置の垂直ブランキング期間における画 素電源及び各駆動信号の時間変化を示すタイミングチャートであり、図 3 (b)は、図 3
(a)に示した排出行転送信号による FD部の電位変化を説明する図である。
[図 4]図 4は、本発明の第 2実施形態における固体撮像装置の各駆動信号の駆動タ イミングを示すタイミングチャートである。
[図 5]図 5 (a)は、第 2実施形態の固体撮像装置の有効画素期間における画素電源 及び各駆動信号の時間変化を示すタイミングチャートであり、図 5 (b)は、図 5 (a)に 示した排出行転送信号による FD部の電位変化を説明する図である。
[図 6]図 6 (a)は、第 2実施形態の固体撮像装置の垂直ブランキング期間における画 素電源及び各駆動信号の時間変化を示すタイミングチャートであり、図 6 (b)は、図 6
(a)に示した排出行転送信号による FD部の電位変化を説明する図である。
[図 7]図 7は、本発明の第 3実施形態における固体撮像装置の各駆動信号の駆動タ イミングを示すタイミングチャートである。 [図 8]図 8 (a)は、第 3実施形態の固体撮像装置の有効画素期間における画素電源 及び各駆動信号の時間変化を示すタイミングチャートであり、図 8 (b)は、図 8 (a)に 示した排出行転送信号による FD部の電位変化を説明する図である。
[図 9]図 9 (a)は、第 3実施形態の固体撮像装置の垂直ブランキング期間における画 素電源及び各駆動信号の時間変化を示すタイミングチャートであり、図 9 (b)は、図 9
(a)に示した排出行転送信号による FD部の電位変化を説明する図である。
[図 10]図 10は、従来の固体撮像装置の構成例を示す回路構成図である。
[図 11]図 11 (a)は、従来の固体撮像装置における垂直駆動のための詳細な構成の 一例を示す図であり、図 11 (b)は有効画素期間における駆動タイミングチャートを示 す図である。
[図 12]図 12 (a)は、従来の固体撮像装置における垂直駆動のための詳細な構成の 一例を示す図であり、図 12 (b)は垂直ブランキング期間における駆動タイミングチヤ ートを示す図である。
[図 13]図 13は、従来の固体撮像装置について電源線の配線抵抗を明示した回路構 成図である。
[図 14]図 14は、バイアス電流と電源線の配線抵抗による画素電源の電位低下を説 明するための図である。
[図 15]図 15 (a)は、従来の固体撮像装置の駆動タイミングと画素電源の電位変化を 、有効画素期間について示すタイミングチャートであり、図 15 (b)は、有効画素期間 に不要電荷の排出が行われる画素における FD部の電位変化を説明する図である。
[図 16]図 16 (a)は、従来の固体撮像装置の駆動タイミングと画素電源の電位変化を 垂直ブランキング期間について示すタイミングチャートであり、図 16 (b)は、垂直ブラ ンキング期間に不要電荷の排出が行われる画素における FD部の電位変化を説明 する図である。
符号の説明
10 画素回路
11 フォトダイオード
12 転送トランジスタ 13 リセットトランジスタ
14 増幅トランジスタ
15 フローティングディフュージョン部
20 読出し行選択部
30 排出行選択部
40 選択部
101 画素電源
102 リセットスィッチ線
103 転送スィッチ線
104 画素群
105 抵抗成分
106 バイアス電流制御線
107 バイアス電流制御トランジスタ
108 定電流源
109 垂直信号出力線
110 水平信号線
111 水平選択トランジスタ
112 垂直駆動部
113 水平駆動部
114 タイミングジェネレータ
発明を実施するための最良の形態
[0055] 以下に、本発明の実施形態について図面を参照しながら説明を行う。
[0056] 本実施の形態における固体撮像装置の基本的な構成は、図 10、図 11、及び図 12 に示した従来技術に係る構成と同じであり、その構成を電子シャッター方式によって 駆動する点でも同じである力 電子シャッターのための FD部のリセット、 PD部から F D部への不要電荷の転送、及び信号電荷を読み出すためのバイアス電流の供給の それぞれのタイミングが、残像による画像不良の発生を防止すべく最適化される点で 異なる。 [0057] 以下、従来技術の項で説明した事項と同様の事項につ!、ては説明を省略し、本発 明を特徴付ける駆動タイミングとその効果について、詳細に説明する。
[0058] (第 1実施形態）
図 1は、本発明の第 1実施形態における固体撮像装置の各駆動信号の駆動タイミ ングを示すタイミングチャートである。
[0059] この駆動タイミングは、図 15に示される従来のタイミングと比べて、読出し行にある 画素回路力も光電荷を読み出すためのバイアス電流を供給する期間に、排出行選 択部 30によって選択されている排出行へリセット信号が出力される点で異なる。
[0060] そして、垂直ブランキング期間にもこのような駆動タイミングを用いることにより、有効 画素期間に不要電荷を排出される画素回路の FD部と、垂直ブランキング期間に不 要電荷を排出される画素回路の FD部とを、同じ電位にリセットすることが可能となる。
[0061] 図 2 (a)は、第 1実施形態の固体撮像装置の有効画素期間における画素電源及び 各駆動信号の時間変化を示すタイミングチャートであり、図 2 (b)は、図 2 (a)に示した 排出行転送信号による FD部の電位変化を説明する図である。
[0062] 図 3 (a)は、第 1実施形態の固体撮像装置の垂直ブランキング期間における画素電 源及び各駆動信号の時間変化を示すタイミングチャートであり、図 3 (b)は、図 3 (a) に示した排出行転送信号による FD部の電位変化を説明する図である。
[0063] 有効画素期間においては、図 2 (a)に示されるように、読出しステップにおいて、ノ ィァス電流を供給しつつ、読出し行リセット信号と読出し行転送信号とを出力して読 出し行から信号電荷を読み出すので、図 13に示した抵抗成分 105に電流が流れ、 画素電源の電位が低下する。
[0064] その後、排出ステップにおいて、図中に示したタイミング Taで、図 14に示した (ii)の 期間と同様に、排出行へのリセット信号により、 FD部 15は画素電源の電位が下がつ た状態力 通常の電位に戻る過渡状態の電位 Vbにリセットされる。この動作は、従来 と同じである。
[0065] 他方、垂直ブランキング期間においては、図 3 (a)に示されるように、電位統一ステ ップにおいて、垂直信号出力線 109にバイアス電流を供給しつつ、排出行リセット信 号を出力することにより、排出行における画素回路のリセットトランジスタ 13が ONし、 これによつて、 FD部 15に画素電源 101の電位が与えられ、増幅トランジスタ 14に電 流が流れるため抵抗成分 105によって画素電源 101に電位低下が生じる。
[0066] この後、排出ステップにおいて、ノィァス電流が流れなくなった状態で、再度、排出 行リセット信号が出力され、 FD部 15は、画素電源の電位が下がった状態から通常の 電位に戻る過渡状態の電位 Vbにリセットされ、図 2 (a)に示されるリセット動作におけ るリセット電位と同じリセット電位 Vbにリセットされる。
[0067] このように、本実施形態によれば、排出ステップが読出しステップに後続せず単独 で実行される場合に、前記排出ステップに先立って、前記バイアス電流を供給しつつ 前記排出行にある画素回路の電荷蓄積部を前記共通の電源の電位にリセットする電 位統一ステップを実行することによって、有効画素期間に不要電荷を排出される行の FD部 15と、垂直ブランキング期間に不要電荷を排出される行の FD部 15とが、同じ 電位にリセットされる。そのため、図 2 (b)及び図 3 (b)に示されるように、不要電荷排 出時の残留電荷の差がなくなり、残像による画像不良の発生を防止できる。
[0068] なお、電位統一ステップにおけるリセット信号は、読出しステップにおけるリセット信 号と相対的に等し 、タイミングで出力されることが望ま 、。
[0069] ここで言う相対的に等しいタイミングとは、少なくともそれぞれのリセット信号の長さ が等しいことであり、さらには、それぞれのリセット信号力 排出行への後続するリセッ ト信号までの時間が等しいこと、及びそれぞれのリセット信号とバイアス電流駆動信号 との時間関係が等し 、ことであるとしてもょ 、。
[0070] ノィァス電流と抵抗成分との関係で画素電源の電位が時定数をもって低下すること も考えられるが、その場合でも、それぞれのリセット信号のタイミングを相対的に一致 させることによって、画素電源の低下量のばらつきを排除できる。
[0071] (第 2実施形態）
図 4は、本発明の第 2実施形態における固体撮像装置の各駆動信号の駆動タイミ ングを示すタイミングチャートである。
[0072] この駆動タイミングは、図 15に示される従来のタイミングと比べて、読出し行リセット 信号及び読出し行転送信号が出力される読出し期間のみならず、排出行リセット信 号及び排出行転送信号が出力される排出期間にもバイアス電流駆動信号が出力さ れる点で異なる。
[0073] これにより、ノィァス電流制御トランジスタ 107および定電流源 108を介して各列の 垂直信号出力線 109に、読出し行にリセット信号が出力される期間と排出行にリセッ ト信号が出力される期間とで、同一のバイアス電流が供給される。
[0074] このような駆動タイミングを用いることにより、有効画素期間に不要電荷を排出され る画素回路の FD部と、垂直ブランキング期間に不要電荷を排出される画素回路の F D部とを、同じ電位にリセットすることが可能となる。
[0075] 図 5 (a)は、第 2実施形態の固体撮像装置の有効画素期間における画素電源及び 各駆動信号の時間変化を示すタイミングチャートであり、図 5 (b)は、図 5 (a)に示した 排出行転送信号による FD部の電位変化を説明する図である。
[0076] 図 6 (a)は、第 2実施形態の固体撮像装置の垂直ブランキング期間における画素電 源及び各駆動信号の時間変化を示すタイミングチャートであり、図 6 (b)は、図 6 (a) に示した排出行転送信号による FD部の電位変化を説明する図である。
[0077] 有効画素期間においては、図 5 (a)に示されるように、排出ステップにおいて排出行 リセット信号が出力される期間に、電位統一ステップにおいてノィァス電流駆動信号 が出力される。これによつて、 FD部 15に画素電源 101の電位が与えられ、増幅トラ ンジスタ 14に電流が流れるため抵抗成分 105によって画素電源 101に電位低下が 生じる。 FD部 15は、この低下した状態の電位 Vb，にリセットされる。
[0078] 他方、垂直ブランキング期間においてもまた、図 6 (a)に示されるように、排出ステツ プにおいて排出行リセット信号が出力される期間に、電荷統一ステップにおいてバイ ァス電流駆動信号が出力される。そのため、有効画素期間と同様に、 FD部 15は、低 下した状態の画素電源の電位 Vb'にリセットされる。
[0079] すなわち、図 5 (a)に示したタイミングと、図 6 (a)に示したタイミングとで、 FD部 15は 、同じリセット電位 Vb，にリセットされる。
[0080] このように、本実施形態によれば、排出ステップにおいて排出行にある画素回路の FD部がリセットされる期間に、電荷統一ステップにおいてノィァス電流を供給するこ とによって、有効画素期間に不要電荷を排出される排出行の FD部 15と、垂直ブラン キング期間に不要電荷を排出される排出行の FD部 15と力 同じ電位にリセットされ る。そのため、図 5 (b)及び図 6 (b)に示されるように、不要電荷排出時の残留電荷の 差がなくなり、残像による画像不良の発生を防止できる。
[0081] (第 3実施形態）
図 7は、本発明の第 3実施形態における固体撮像装置の各駆動信号の駆動タイミ ングを示すタイミングチャートである。
[0082] この動作タイミングは、図 15に示される従来のタイミングと比べて、排出行リセット信 号の出力期間が、画素電源の電位が通常の電位に回復する時期まで延期又は延長 される点で異なる。一例としては、リセット信号の出力期間を、少なくとも転送信号の 出力が開始するまで延長してもよい。
[0083] このような駆動タイミングを用いることにより、有効画素期間に不要電荷を排出され る画素回路の FD部と、垂直ブランキング期間に不要電荷を排出される画素回路の F
D部とを、同じ電位にリセットすることが可能となる。
[0084] 図 8 (a)は、第 3実施形態の固体撮像装置の有効画素期間における画素電源及び 各駆動信号の時間変化を示すタイミングチャートであり、図 8 (b)は、図 8 (a)に示した 排出行転送信号による FD部の電位変化を説明する図である。
[0085] 図 9 (a)は、第 3実施形態の固体撮像装置の垂直ブランキング期間における画素電 源及び各駆動信号の時間変化を示すタイミングチャートであり、図 9 (b)は、図 9 (a) に示した排出行転送信号による FD部の電位変化を説明する図である。
[0086] 有効画素期間においては、図 8 (a)に示されるように、読出しステップにおいて読出 し行リセット信号が出力されることによって、画素電源の電位低下が生じるが、電位統 一ステップにおいて排出行リセット信号が十分に長ぐ画素電源の電位が通常の電 位 Vaに回復する時期まで延長して出力されるため、 FD部 15は、この通常の電位 Va にリセットされる。
[0087] 他方、垂直ブランキング期間においては、図 9 (a)に示されるように、読出し行、排 出行とも増幅トランジスタ 14に電流が流れないため、画素電源の電位低下が起こら ない。よって、 FD部 15は、画素電源の通常の電位 Vaにリセットされる。
[0088] このように、本実施形態によれば、前記電位統一ステップにお 、て、前記排出ステ ップで前記排出行にある画素回路の電荷蓄積部をリセットする期間を、少なくとも前 記画素回路の光電変換部に生じた光電荷の排出が開始されるまで延長させるので、 有効画素期間に不要電荷を排出される排出行の FD部 15と、垂直ブランキング期間 に不要電荷を排出される排出行の FD部 15とが、同じ電位にリセットされる。そのため 、図 8 (b)及び図 9 (b)に示されるように、不要電荷排出時の残留電荷の差がなくなり 、残像による画像不良の発生を防止できる。
[0089] なお、第 1実施形態〜第 3実施形態で示した駆動タイミングは、それぞれ単独で用 V、てもよく、また複数組み合わせて用いても構わな!/、。
[0090] 以上説明したように、本発明における固体撮像装置の駆動方法は、駆動信号のタ イミングを最適化するだけで、装置に新たな駆動回路や電源を追加することなぐ残 像による画像不良の発生を低コストかつ的確に防止する。
産業上の利用可能性
[0091] 本発明における固体撮像装置の駆動方法は、電子シャッター動作を行う固体撮像 装置に利用できる。

Claims

請求の範囲
[1] 行列状に配置され、光電変換部と電荷蓄積部とを含み、かつ共通の電源を供給さ れる複数の画素回路を備える固体撮像装置の駆動方法であって、
読出し行にある画素回路の光電変換部に生じた光電荷を、読み出しのためのバイ ァス電流を前記画素回路へ供給しつつ前記画素回路の電荷蓄積部を前記共通の 電源の電位にリセットした後、信号電荷として前記電荷蓄積部へ転送することにより、 前記画素回路外へ読み出す読出しステップと、
将来読出し行となる排出行にある画素回路の光電変換部に生じた光電荷を、前記 画素回路の電荷蓄積部を前記共通の電源の電位にリセットした後、不要電荷として 前記電荷蓄積部へ転送する排出ステップと、
前記排出ステップが前記読出しステップに引き続いて実行される場合と単独で実 行される場合とで、前記排出ステップで前記電荷蓄積部がリセットされる電位を一致 させる電位統一ステップと
を含むことを特徴とする駆動方法。
[2] 前記電位統一ステップにお 、て、前記排出ステップが単独で実行される場合に前 記排出ステップに先立って、前記バイアス電流を前記排出行にある画素回路へ供給 しつつ前記画素回路の電荷蓄積部を前記共通の電源の電位にリセットする
ことを特徴とする請求項 1に記載の駆動方法。
[3] 前記読出しステップにおいて、前記読出し行にある画素回路の光電変換部に生じ た光電荷を、前記画素回路の電荷蓄積部を前記共通の電源の電位にリセットした後 、前記電荷蓄積部へ転送することによって前記読出しを行い、
前記電位統一ステップにお 、て、前記読出しステップで前記読出し行にある画素 回路の電荷蓄積部をリセットするタイミングと相対的に等しいタイミングで、前記排出 行にある画素回路の電荷蓄積部をリセットする
ことを特徴とする請求項 2に記載の駆動方法。
[4] 前記電位統一ステップにおいて、前記排出ステップで前記排出行にある画素回路 の電荷蓄積部をリセットする期間に、前記バイアス電流を前記画素回路へ供給する ことを特徴とする請求項 1に記載の駆動方法。
[5] 前記電位統一ステップにおいて、前記排出ステップで前記排出行にある画素回路 の電荷蓄積部をリセットする期間を、少なくとも前記画素回路の光電変換部に生じた 光電荷の排出が開始されるまで延長させる
ことを特徴とする請求項 1に記載の駆動方法。
[6] 前記各画素回路は、さらに、前記共通の電源と前記電荷蓄積部との間に接続され るリセットスィッチと、前記光電変換部と前記電荷蓄積部との間に接続される転送スィ ツチとを備え、
前記電荷蓄積部のリセットは、前記リセットスィッチへの駆動信号の供給によって行 われ、
前記光電変換部から電荷蓄積部への光電荷の転送は、前記転送スィッチへの駆 動信号の供給によって行われる
ことを特徴とする請求項 1に記載の駆動方法。
[7] 行列状に配置され、光電変換部と電荷蓄積部とを含み、かつ共通の電源を供給さ れる複数の画素回路と、
各行を、画素回路の光電変換部に生じた光電荷を信号電荷として読み出すべき読 出し行として順次選択する読出し行選択手段と、
将来読出し行となる排出行を選択する排出行選択手段と、
前記複数の画素力 光電荷を読み出すためのバイアス電流を、駆動信号に応じて 供給するバイアス電流源と、
前記バイアス電流源へ前記バイアス電流を供給させる駆動信号を出力しつつ、前 記選択された読出し行にある画素回路へ、その画素回路の電荷蓄積部を前記共通 の電源の電位にリセットさせるリセット信号と、その画素回路の光電変換部に生じた光 電荷を信号電荷として前記電荷蓄積部へ転送させる転送信号とを出力し、
前記選択された排出行にある画素回路に、その画素回路の電荷蓄積部を前記共 通の電源の電位にリセットするためのリセット信号と、その画素回路の光電変換部に 生じた光電荷を不要電荷として前記電荷蓄積部へ転送するための転送信号とを出 力すると共に、
前記排出行へのリセット信号及び転送信号が前記読出し行へのリセット信号及び 転送信号に引き続いて出力される場合と単独で出力される場合とで、前記排出行へ のリセット信号に応じて前記電荷蓄積部がリセットされる電位を一致させるための電 位統一信号を出力する制御手段と
を備えることを特徴とする固体撮像装置。
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