JP2009232174A - 撮像素子 - Google Patents

Abstract

【課題】１水平走査期間において時分割で複数回の蓄積電荷の読み出しに係る処理を行うのに好適な撮像素子を提供する。
【解決手段】撮像素子１００を、処理対象のライン位置を示す複数のアドレスを、１水平走査期間において時分割で生成する読出・リセットラインアドレス生成部１２と、タイミング制御部１３と、駆動パルス発生器１４と、センサセルアレイ１５と、水平転送部１６とを含んだ構成とし、タイミング制御部１３を、各種同期信号及び時分割された各分割期間において実行される処理を各構成要素に実行させるための各種基本制御信号を生成し、各水平走査期間における選択ラインアドレス生成回路の有効／無効を示す信号と、各分割期間に対する選択ラインアドレス生成回路の割当の有無を示す信号とから生成される信号を用いて、基本制御信号から実効制御信号を生成し、該実効制御信号を各制御対象の構成要素に供給するようにした。
【選択図】図１

Description

本発明は、複数の光電変換素子をマトリックス状に配列してなる光電変換部を有し、前記光電変換素子の構成する所定の画素のラインに対して、１水平走査期間において時分割で複数回の蓄積電荷の読み出しに係る処理を行う撮像素子に関する。

固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサ（以下、ＣＣＤセンサという）と、ＣＭＯＳ型のイメージセンサ（以下、ＣＭＯＳセンサという）とがある。更に、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置（以下、基板変調型センサという）も提案されている。ＣＭＯＳセンサや基板変調型センサ（以下、ＣＭＯＳセンサ等という）は、ＣＣＤセンサよりも消費電力が少なく、プロセスコストが低いという利点から、近年開発が進んでいる。

ＣＭＯＳセンサ等においては、光電変換素子であるフォトダイオードに蓄積された電荷を読み出したり、フォトダイオードに蓄積された電荷をリセットしたりする場合に、１ラインずつ処理を行うローリングシャッタモードがある。
また、ＣＭＯＳセンサには、破壊型と非破壊型の読出処理を行うセンサがある。前者は、蓄積電荷の読み出し後に必ずシャッタ（リセット）処理を行う。そのため、読み出した後に蓄積電荷が空になる。後者は、蓄積電荷を読み出し後もリセットを行わずに維持するため、異なる露光時間で何度でも蓄積電荷の読み出しを行うことができる。従って、非破壊型の読出処理を行うＣＭＯＳセンサにおいては、１水平走査期間に時分割で複数回の読出処理を実行することが可能である。

このような時分割で読み出しを行う技術としては、例えば、特許文献１に記載の物理情報取得装置がある。
特許文献１の物理情報取得装置は、読出アドレスＲとこの読出アドレスＲにおける電荷蓄積時間を設定するためのシャッタアドレスＳの各単位画素に対する駆動制御を、時分割でアドレス設定して対応する単位画素を所定タイミングで駆動する。これにより、共通のアドレスデコード回路を使ってアドレスを設定することができるので、時分割数を増加させたときに、アドレスデコード回路を増加させずに済む。
特開２００７−１９４９８１号公報

しかしながら、上記特許文献１の従来技術においては、時分割数の増加に伴って、撮像部を駆動するための制御信号を発生する回路を時分割数分、用意する必要がある。
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、１水平走査期間において時分割で複数回の蓄積電荷の読み出しに係る処理を行うのに好適な撮像素子を提供することを目的としている。

〔形態１〕 上記目的を達成するために、形態１の撮像素子は、受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部を備え、該光電変換部の前記光電変換素子の形成する複数のラインにおける所定のラインに対して、各水平走査期間において時分割で複数回の蓄積電荷の読み出しに係る処理を行う撮像素子であって、前記各水平走査期間を時分割してなる複数の分割期間の各分割期間に対応する処理対象の前記ラインの位置を示すアドレスを生成し、該生成したアドレスを前記分割期間毎に順次出力するアドレス生成手段と、前記アドレス生成手段から順次出力される前記アドレスに対応するライン位置の前記光電変換素子を各前記分割期間においてアクティブな状態にするアドレスデコード手段と、前記各分割期間に対する前記処理の有効及び無効を示す期間判定信号を生成し、該生成した期間判定信号を前記分割期間毎に順次出力する期間判定信号発生手段と、前記複数の分割期間に対する前記各分割期間において前記処理を実行するための制御信号を生成し、該生成した制御信号を前記分割期間毎に順次出力する制御信号発生手段と、前記制御信号に基づき、前記アドレスデコード手段でアクティブにされた前記光電変換素子のラインに対して前記処理を実行する処理実行手段と、前記期間判定信号に基づき、前記制御信号発生手段から順次出力される前記制御信号に対して、前記分割期間が有効なときは前記制御信号が前記処理実行手段に供給されるようにし、前記分割期間が無効なときは前記制御信号が前記処理実行手段に供給されないようにする供給制御手段と、を備える。

このような構成であれば、アドレス生成手段によって、各分割期間における処理対象のラインのアドレスが生成されると、アドレスデコード手段によって、生成されたアドレスに対応するライン位置の光電変換素子が分割期間毎に順次アクティブにされる。
一方、期間判定信号生成手段において、各分割期間に対する処理の有効及び無効を示す期間判定信号が生成され、該生成された期間判定信号が出力される。また、制御信号発生手段においても、複数の分割期間に対する各分割期間において処理手段に処理を実行させるための制御信号が順次生成され、該生成した制御信号が分割期間毎に順次出力される。

分割期間毎に期間判定信号が出力され、且つ制御信号が出力されると、供給制御手段は、これらの信号を受信し、受信した期間判定信号に基づき、対応する分割期間が有効であるときは、受信した制御信号を処理手段に供給し、対応する分割期間が無効であるときは、受信した制御信号が処理実行手段に供給されないようにする。
処理実行手段は、制御信号が供給されると、該制御信号に基づき、アドレスデコード手段によってアクティブにされたラインを構成する光電変換素子に対する、蓄積電荷の読み出しに係る処理を実行する。

つまり、制御信号発生手段は、各分割期間に対する制御信号を生成し、これを分割期間毎に順次出力することができるので、制御信号の発生する回路を共通化することができる。従って、時分割数が増加しても、制御信号を発生する回路を増加させずに撮像素子を構成することができるという効果が得られる。
更に、期間判定信号によって、各分割期間における制御信号の処理実行手段への供給の有無を制御することができるので、例えば、各分割期間のうち、一時的に処理を停止したい期間があった場合に、その期間に対しては、無効を示す期間判定信号を出力することで、処理の実行を停止することができる。つまり、制御信号の発生側で何ら制御をすることなく、処理の実行と停止を簡易に制御することができるという効果が得られる。

具体的に、例えば、読み出しに係る処理の内容が全ての分割期間において共通の場合に、制御信号生成手段は、同じ制御信号を繰り返し出力することになる。このような場合に、ある分割期間で処理を一時的に停止させたいときは、制御信号生成手段の出力はそのままに、期間判定信号を無効にするだけでよくなる。つまり、制御信号を発生する側の回路構成を簡易な構成とすることができる。

ここで、上記蓄積電荷の読み出しに係る処理とは、光電変換素子に蓄積された蓄積電荷の読出処理、読み出された蓄積電荷のアナログ信号をデジタル信号に変換する処理、読み出された蓄積電荷のアナログ信号のレベルを調節するレベル調節処理、アナログ信号に含まれる固定パターンノイズを除去するノイズ除去処理、光電変換素子に蓄積された蓄積電荷を空にするリセットする処理、デジタル信号を出力する処理などの一部または全部が含まれる。以下、形態１０の撮像素子において同様である。

また、上記制御信号は、上記各処理を処理実行手段に実行させるための信号である。以下、形態１０の撮像素子において同様である。
また、上記処理実行手段は、読み出しに係る処理を実行するための各種回路を含み、駆動パルス発生器、タイミング制御器、光電変換素子から信号を読み出す回路、ＡＧＣ回路、Ａ／Ｄコンバータなどを含んで構成される。以下、形態１０の撮像素子において同様である。

〔形態２〕 更に、形態２の撮像素子は、形態１に記載の撮像素子において、前記アドレス生成手段は、前記時分割数と少なくとも同数のアドレスカウンタと、前記各アドレスカウンタの動作を独立に制御する動作制御部と、前記各アドレスカウンタを時分割で順次選択し、該選択したアドレスカウンタのカウント値を前記ラインの位置を示すアドレスとして出力するアドレス選択回路とを含んで構成される手段であり、前記各水平走査期間における前記各アドレスカウンタの有効及び無効の状態を示すアドレスカウンタ有効制御信号を生成し、該生成したアドレスカウンタ有効制御信号を出力するアドレスカウンタ有効制御信号発生手段と、前記各分割期間に対する前記各アドレスカウンタの割り当ての有無の状態を示すアドレスカウンタ割当信号を生成し、該生成したアドレスカウンタ割当信号を出力するアドレスカウンタ割当信号発生手段と、を備え、前記期間判定信号発生手段は、前記アドレスカウンタ有効制御信号が有効状態を示し、且つ前記アドレスカウンタ割当信号が割り当て有りを示す状態のときに、前記処理の有効を示す前記期間判定信号を生成し、この組み合わせ以外の状態のときに、前記処理の無効を示す前記期間判定信号を生成する。

このような構成であれば、上記読み出しに係る処理を時分割で行うときに、該時分割数と少なくとも同数のアドレスカウンタのカウント動作をそれぞれ独立に制御することで、適切なアドレスを生成し且つ適切なタイミングで該生成したアドレスをデコードすることができる。
例えば、各水平走査期間をＮ個に時分割して、各アドレスカウンタのカウント動作を独立に制御し、撮像素子に、各水平走査期間において、例えば、Ｎ種類の蓄積電荷の読出処理及びリセット処理を行わせることができるアドレスを時分割で生成し、該生成したアドレスを時分割でデコードすることができる。これにより、撮像素子に、光電変換部の一部の光電変換素子から高速で電荷を読み出させたり、任意の行数を飛び越しながら電荷を読み出させたり、インターレース読み出しを行わせたりなど様々な読出処理を実行させることができる。

また、読出処理用のアドレスカウンタと、リセット処理用のアドレスカウンタとをそれぞれ独立に制御することができるので、読み出しのタイミングとリセットのタイミングとを正確に制御することができる。
更に、アドレスカウンタ有効制御信号発生手段によって、各水平走査期間における各アドレスカウンタの有効及び無効の状態を示すアドレスカウンタ有効制御信号（以下、ＡＣ有効制御信号と称す）を生成してこれを出力し、アドレスカウンタ割当信号発生手段によって、各分割期間に対する前記各アドレスカウンタの割り当ての有無の状態を示すアドレスカウンタ割当信号（以下、ＡＣ割当信号と称す）を生成してこれを出力することができる。

ここで、ＡＣ有効制御信号は、各アドレスカウンタに対して生成され、各水平走査期間における各アドレスカウンタのカウント値が有効か無効かを示す信号である。
また、ＡＣ割当信号は、各アドレスカウンタに対して生成され、各アドレスカウンタが１水平走査期間における複数の分割期間のどの期間に割り当てられているのか（対応しているのか）を示す信号である。

そして、期間判定信号生成手段は、ＡＣ有効制御信号が有効を示し、且つＡＣ割当信号が割り当てられていることを示す状態であるときには、その分割期間において読み出しに係る処理が有効であることを示す期間判定信号を生成し、これらの組み合わせ以外の状態のときは、その分割期間において読み出しに係る処理が無効であることを示す期間判定信号を生成する。つまり、ＡＣ有効制御信号及びＡＣ割当信号の少なくとも一方が、無効を示す状態か、割り当てられていないことを示す状態のときは、処理が無効であることを示す期間判定信号が生成される。

これにより、ＡＣ有効制御信号によって、各水平走査期間において処理を行わせたくないアドレスカウンタの設定を容易に行えると共に、ＡＣ割当信号によって、各分割期間に対する各アドレスカウンタの割当を容易に行うことができるという効果が得られる。
更に、アドレスカウンタが無効な状態となっているときに、期間判定信号によって、無効となるアドレスカウンタの割り当てられた分割期間に対して、読み出しに係る処理が確実に行われないように制御信号の供給制御を行うことができるという効果が得られる。

〔形態３〕 更に、形態３の撮像素子は、形態２に記載の撮像素子において、前記アドレスカウンタ有効制御信号発生手段は、前記有効及び無効の状態をハイレベル及びローレベルの２種類の信号状態で示す前記アドレスカウンタ有効制御信号を生成し、前記アドレスカウンタ割当信号発生手段は、前記割り当ての有無の状態をハイレベル及びローレベルの２種類の信号状態で示す前記アドレスカウンタ割当信号を生成し、前記期間判定信号発生手段は、前記アドレスカウンタ有効制御信号と前記アドレスカウンタ割当信号との論理積を演算する第１の論理積演算部を含み、該第１の論理積演算部の演算結果を示す信号に基づき前記期間判定信号を生成する。

このような構成であれば、例えば、信号のハイレベル（以下、Ｈレベルと称す）を「有効」に対応付け、ローレベル（以下、Ｌレベルと称す）を「無効」に対応付けてＡＣ有効制御信号を生成することで、アドレスカウンタが有効か無効かを簡易に判断することができる。同様に、ＡＣ割当信号についても、例えば、Ｈレベルを割り当てられている状態に、Ｌレベルを割り当てられていない状態に対応付けて信号を生成することで、割り当ての有無を簡易に判断することができる。

更に、期間判定信号生成手段は、ＡＣ有効制御信号及びＡＣ割当信号の論理積の演算結果に基づき、期間判定信号を生成することができるので、例えば、各信号のＨレベルを有効及び割当有りにそれぞれ対応づけることで、ＡＣ有効制御信号及びＡＣ割当信号が共にＨレベルのときは、これらの論理積により、Ｈレベルの期間判定信号を生成することができる。従って、制御信号の供給制御を容易且つ適切に行うことができるという効果が得られる。

〔形態４〕 更に、形態４の撮像素子は、形態３に記載の撮像素子において、前記供給制御手段は、前記制御信号と前記期間判定信号との論理積を演算する第２の論理積演算部を含み、該第２の論理積演算部の演算結果を示す信号を前記処理実行手段に供給するようになっている。
このような構成であれば、期間判定信号と制御信号の論理積を演算するだけで、制御信号の供給制御を適切に行うことができるので、制御信号の供給制御を容易に行うことができるという効果が得られる。

〔形態５〕 更に、形態５の撮像素子は、形態２乃至４のいずれか１に記載の撮像素子において、前記各アドレスカウンタを制御するための制御情報を取得する制御情報取得手段を備え、前記動作制御部は、前記制御情報取得手段で取得した制御情報に基づき、前記各アドレスカウンタを独立に制御する。
このような構成であれば、制御情報を用いて、簡易に各アドレスカウンタに任意のカウント動作を行わせることができるという効果が得られる。

〔形態６〕 更に、形態６の撮像素子は、形態５に記載の撮像素子において、
水平同期信号に基づき生成されたカウンタ更新クロックに基づきカウント動作を行う基準カウンタを備え、
前記制御情報は、前記各アドレスカウンタのオフセット値を含み、
前記動作制御部は、前記オフセット値と前記基準カウンタのカウント値とが一致したときに、該一致のタイミングをトリガとして、前記各アドレスカウンタにカウント動作を開始させることを特徴とする。

このような構成であれば、例えば、水平同期信号そのもの又は該水平同期信号を内部の動作クロックでサンプリングし直したものなどをトリガとしてカウント動作を行う基準カウンタのカウント値を基準として、各アドレスカウンタのカウント動作の開始タイミングを制御することができるので、各水平走査期間において時分割で行われる様々な読出処理に対して、露光時間の管理を容易に行うことができるという効果が得られる。

〔形態７〕 更に、形態７の撮像素子は、形態５又は６に記載の撮像素子において、
前記制御情報は、前記各アドレスカウンタのステップ幅値、スタートライン値及びライン幅値を含み、
前記動作制御部は、前記ステップ幅値に基づき、前記各アドレスカウンタのカウント動作時のステップ幅を設定すると共に、前記各アドレスカウンタに、前記設定したステップ幅でカウントをさせ、前記スタートライン値に基づき、前記各アドレスカウンタの初期値を設定すると共に、前記各アドレスカウンタのカウントを、前記設定した初期値から開始させ、前記ライン幅値に基づき、前記各アドレスカウンタの最大カウント値を設定すると共に、前記各アドレスカウンタに、前記設定した初期値から前記設定した最大カウント値までの範囲内でカウント動作を行わせることを特徴とする。

このような構成であれば、各アドレスカウンタに、制御情報の１つであるステップ幅値によって設定されるステップ幅でカウントを行わせることができるので、所望のステップ幅値が設定されるように制御情報を用意することで、各アドレスカウンタに所望のステップ幅でカウントを行わせることができる。これにより、ステップ幅分の行を間引きしながら電荷の読み出しを行わせることができるので、撮像素子に、電荷の高速読出処理を行わせることができるという効果が得られる。

更に、各アドレスカウンタに、制御情報の１つであるスタートライン値によって設定されるアドレスカウンタの初期値からカウントを開始させることができるので、所望の初期値が設定されるように制御情報を用意することで、各アドレスカウンタに所望の初期値からカウントを開始させることができる。これにより、撮像素子に、光電変換部における任意の位置の光電変換素子から蓄積電荷の読出処理及びリセット処理を開始させることができるという効果が得られる。

更に、各アドレスカウンタに、制御情報の１つであるライン幅値によって設定される最大カウント値を超えない範囲で、各アドレスカウンタにカウント動作を行わせることができる。従って、撮像素子に、光電変換部における、初期値から最大カウント値までの各カウント値に対応するライン位置の光電変換素子から構成される領域に対してのみ蓄積電荷の読出処理及びリセット処理を行わせることができるという効果が得られる。

ここで、上記ステップ幅は、例えば、ステップ幅が「１」であれば、カウント値は１、２、３、・・・と１ずつ増加し、「２」であれば、１、３、５・・・と２ずつ増加する（アップカウントの場合で且つカウンタの初期値が「１」の場合）。一方、ダウンカウントの場合は、ステップ幅が「１」であれば、・・・３、２、１と１ずつ減少し、「２」であれば、・・・５、３、１と２ずつ減少する。つまり、ステップ幅が「ｎ」であれば、アップカウントの場合は、１、１＋ｎ、１＋２ｎ、・・・とカウンタの初期値に対してｎずつ増加し、ダウンカウントの場合は、・・・ｍ−ｎ、ｍ−２ｎ、ｍ−３ｎ・・・とカウンタの初期値ｍに対してｎずつ減少する。

〔形態８〕 更に、形態８の撮像素子は、形態７に記載の撮像素子において、
前記アドレスカウンタに、前記初期値から前記最大カウント値までの範囲内で行われるカウント動作を連続で繰り返し行わせる繰り返しモードが設定可能となっており、
前記動作制御部は、前記繰り返しモードが設定された前記アドレスカウンタに対して、前記設定した初期値から前記設定した最大カウント値までの範囲内で行われるカウント動作を連続で繰り返し行わせることを特徴とする。

このような構成であれば、撮像素子に、初期値から最大カウント値までの各カウント値に対応するライン位置の光電変換素子から構成される領域に対して、連続で繰り返し蓄積電荷の読出処理及びリセット処理を行わせることができる。これにより、例えば、撮像素子が光電変換部の全領域に対して１ラインずつ順に電荷を読み出している間に、該撮像素子に、光電変換部の一部の領域から複数回連続で電荷を読み出させることができるという効果が得られる。

〔形態９〕 更に、形態９の撮像素子は、形態８に記載の撮像素子において、
前記制御情報は、前記各アドレスカウンタのウェイト値を含み、
前記動作制御部は、前記ウェイト値に基づき、前記各アドレスカウンタのウェイト用のカウント数であるウェイトカウント数を設定し、前記繰り返しモードが設定された前記アドレスカウンタにおいて、前記繰り返し行われるカウント動作の各回の動作が終了する毎に、該アドレスカウンタに、前記設定したウェイトカウント数をカウントさせると共に、該ウェイトカウント数をカウントしている間は、該カウント値を無効とする信号を前記アドレスデコード回路に出力することを特徴とする。

このような構成であれば、繰り返し行われるカウント動作の各回の間にウェイトを入れることができるので、例えば、任意の行数の領域に対して繰り返し電荷の読出処理を行ったときに、フレーム同期をし易くできるという効果が得られる。

〔形態１０〕 一方、上記目的を達成するために、形態１０の撮像素子は、受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部を備え、該光電変換部の前記光電変換素子の形成する複数のラインにおける所定のラインに対して、各水平走査期間において時分割で複数回の蓄積電荷の読み出しに係る処理を行う撮像素子であって、前記各水平走査期間を時分割してなる複数の分割期間の各分割期間に対応する処理対象の前記ラインの位置を示すアドレスを生成し、該生成したアドレスを前記分割期間毎に順次出力するアドレス生成手段と、前記アドレス生成手段から順次出力される前記アドレスに対応するライン位置の前記光電変換素子を各前記分割期間においてアクティブな状態にするアドレスデコード手段と、前記各分割期間に対する前記処理の有効及び無効を示す期間判定信号を生成し、該生成した期間判定信号を前記分割期間毎に順次出力する期間判定信号発生手段と、前記各分割期間において前記処理を実行するための制御信号を時分割で生成し、該生成した制御信号を前記分割期間毎に順次出力する制御信号発生手段と、前記制御信号発生手段から出力された制御信号に基づき、前記アドレスデコード手段でアクティブにされた前記光電変換素子のラインに対して前記処理を実行する処理実行手段と、を備える。

このような構成であれば、アドレス生成手段によって、各分割期間における処理対象のラインのアドレスが生成されると、アドレスデコード手段によって、生成されたアドレスに対応するライン位置の光電変換素子が分割期間毎に順次アクティブにされる。
一方、期間判定信号生成手段において、各分割期間に対する処理の有効及び無効を示す期間判定信号が生成され、該生成された期間判定信号が出力される。また、制御信号発生手段においても、各分割期間において処理手段に処理を実行させるための制御信号が時分割で生成され、該生成した制御信号が分割期間毎に順次出力される。

処理実行手段は、順次出力される制御信号に基づき、アドレスデコード手段によってアクティブにされたラインに対して、蓄積電荷の読み出しに係る処理を実行する。
つまり、制御信号発生手段は、各分割期間に対する制御信号を時分割で生成し、これを分割期間毎に出力することができるので、制御信号の発生回路を共通化することができる。従って、時分割数が増加しても、制御信号を発生する回路を増加させずに撮像素子を構成することができるという効果が得られる。

以下、本発明の実施の形態を図面に基づき説明する。図１〜図７は、本発明に係るアドレス生成装置及び撮像素子の実施の形態を示す図である。
まず、本発明に係る撮像素子の構成を図１に基づき説明する。図１は、本発明に係る撮像素子１００の構成を示すブロック図である。
撮像素子１００は、ローリングシャッタ方式によって露光時間を制御する撮像素子であって、図１に示すように、外部システムコントローラ（不図示）との間でデータの送受信を行う通信部１０と、システムコントローラからの各種データを記憶するレジスタ１１と、センサセルアレイ１５における蓄積電荷の読出処理、蓄積電荷のリセット処理などを含む蓄積電荷の読み出しに係る処理の処理対象となるセンサセルのライン位置を示すアドレスを生成する読出・リセットラインアドレス生成部１２と、各構成要素の動作タイミングを制御するタイミング制御部１３とを含んで構成される。

通信部１０は、システムコントローラ（不図示）から、読出・リセットラインアドレス生成部１２におけるアドレスカウンタの動作を制御する制御データなどを受信してレジスタ１１に記憶する。
読出・リセットラインアドレス生成部１２は、１水平走査期間を複数の期間に分割してなる各分割期間における、蓄積電荷の読み出しに係る処理対象のライン位置を示すアドレスを生成し、該生成したアドレスに対応するライン位置のセンサセルを時分割で順次アクティブにする。

タイミング制御部１３は、読出・リセットラインアドレス生成部１２、駆動パルス発生器１４及び水平転送部１６を駆動制御する制御信号（ピクセルクロック、水平同期信号、垂直同期信号、実効制御信号）を生成し、これらの制御信号を適宜選択して前記各構成要素に出力する。
撮像素子１００は、更に、読出・リセットラインアドレス生成部１２からの選択信号及びタイミング制御部１３からの各種制御信号に基づき、選択ラインのセンサセルを駆動する信号を発生する駆動パルス発生器１４と、センサセルアレイ１５と、選択ラインのセンサセルから読み出した電荷から構成される画素信号データ（アナログデータ）をライン単位で出力する水平転送部１６とを含んで構成される。

駆動パルス発生器１４は、読出・リセットラインアドレス生成部１２からの選択信号に基づき、該選択信号で選択されるセンサセルに蓄積された電荷を読み出す読出処理及び該センサセルに蓄積された電荷を空にする（リセットする）リセット処理を実行するための駆動パルス信号を生成し、該生成した駆動パルス信号をセンサセルアレイ１５に出力する。

センサセルアレイ１５は、ＣＭＯＳ技術を用いて構成された複数のセンサセル（画素）をマトリクス状に配設し、各ライン毎のセンサセルに対して、アドレス線、リセット線及び読出し線が共通に接続され、前記３つの制御線を介して各種駆動パルス信号が各ラインを構成するセンサセルに送信される。そして、アドレス線及び読出し線が有効になると、該読出線を介して蓄積電荷を水平転送部１６に転送する構成となっている。

水平転送部１６は、画素信号読出回路１６ａと、Ａ／Ｄコンバータ１６ｂとを含んで構成される。
画素信号読出回路１６ａは、センサセルアレイ１５の選択ラインの各画素から蓄積電荷量に応じたレベルの画素信号データを読み出し、該読み出した画素信号データを各画素のライン毎にラインメモリ（不図示）に記憶する。

Ａ／Ｄコンバータ１６ｂは、ラインメモリに記憶されたアナログの画素信号データをデジタルのデータ（以下、画素データと称す）に変換し、該変換して得られる画素データをライン単位に出力する。
図２及び図３に基づき、読出・リセットラインアドレス生成部１２及びタイミング制御部１３の内部構成を説明する。

ここで、図２は、読出・リセットラインアドレス生成部１２及びタイミング制御部１３の内部構成を示すブロック図である。また、図３は、アドレス選択回路１２３ａの動作例を示す図である。
読出・リセットラインアドレス生成部１２は、図２に示すように、カウンタ更新クロック生成部１２０と、基準カウンタ１２１と、選択ラインアドレス生成部１２２と、アドレス選択回路１２３と、アドレスデコード部１２４とを含んで構成される。

カウンタ更新クロック生成部１２０は、タイミング制御部１３から入力されるピクセルクロック（ＣＬＫ）、水平同期信号（ＨＳＹＮＣ）に基づき、センサセルアレイ１５の１ラインのセンサセルの走査周期となるクロックを生成し、これを基準カウンタ１２１及び選択ラインアドレス生成部１２２の各選択ラインアドレス生成回路１２２ａ〜１２２ｄに出力する。

例えば、タイミング制御部１３からの水平同期信号をそのまま出力しても良いし、水平同期信号を内部の動作クロックでサンプリングし直して新規にカウンタ更新クロックを生成し出力しても良い。本実施の形態においては、後者の方法を用いることとする。
基準カウンタ１２１は、カウンタ更新クロック生成部１２０から入力されるカウンタ更新クロックと、タイミング制御部１３から入力されるピクセルクロック及び垂直同期信号（ＶＳＹＮＣ）とに基づきカウント動作を実行する。具体的には、基準カウンタ１２１は、センサセルアレイ１５に対する「有効画素ライン数（例えば、１６）＋帰線画素ライン数（例えば、４）」の範囲（２０）を繰り返しカウントする。

選択ラインアドレス生成部１２２は、１水平走査期間における、蓄積電荷の読み出しに係る処理の時分割数と同数の選択ラインアドレス生成回路を有し、レジスタ１１に記憶された各種制御データに基づき各選択ラインアドレス生成回路を独立に制御し、処理対象となるライン位置を示すアドレスを生成する。本実施の形態においては、各水平走査期間を４つの期間に均等に時分割する。以下、この４つに時分割してなる各期間を時系列順に分割期間Ａ〜Ｄと称す。

１水平走査期間を４つの分割期間Ａ〜Ｄに時分割したので、選択ラインアドレス生成部１２２は、選択ラインアドレス生成回路１２２ａ〜１２２ｄの４つの回路を有した構成となる。
アドレス選択回路１２３は、選択ラインアドレス生成回路１２２ａ〜１２２ｄを、時分割された各分割期間毎に１つずつ順番に選択し、該選択した選択ラインアドレス生成回路で生成されたアドレス（カウント値）を、第１〜第４ＡＣマスク信号に基づき、アドレスカウンタが有効な状態にあるものに対しては、アドレスデコード部１２４に出力する。

具体的に、各水平走査期間における上記分割期間Ａ〜Ｄの各期間に対して、それぞれ選択ラインアドレス生成回路が予め割り当てられており、アドレス選択回路１２３は、まず、この割当内容に基づき、各分割期間に対応する選択ラインアドレス生成回路を選択する。
本実施の形態においては、図３に示すように、分割期間Ａに対して選択ラインアドレス生成回路１２２ａを、分割期間Ｂに対して同１２２ｂを、分割期間Ｃに対して同１２２ｃを、分割期間Ｄに対して同１２２ｄをそれぞれ割り当てる。そして、分割期間Ａ〜Ｄの順に、各割り当てられた選択ラインアドレス生成回路を選択する。

更に、上記選択した選択ラインアドレス生成回路に対するＡＣマスク信号がＨレベルであった場合は、この回路から入力されたアドレスを有効としてアドレスデコード部１２４に出力する。一方、ＡＣマスク信号がＬレベルであった場合は、該当の回路から入力されたアドレスを無効とする。この場合は、無効であることを示す信号をアドレスデコード部１２４に出力する。従って、１水平走査期間において、最大４つのアドレスが時分割でアドレスデコード部１２４に順次出力される。

なお、アドレス選択回路１２３の選択ラインアドレス生成回路の切り替えの制御（選択制御）は、タイミング制御部１３によって行われる（詳細は後述）。
アドレスデコード部１２４は、アドレス選択回路１２３からアドレス（カウント値）が入力されると、センサセルアレイ１５における該入力されたアドレスの示すライン位置のセンサセルを有効（アクティブ）にする選択信号を、駆動パルス発生器１４に出力する。

一方、タイミング制御部１３は、図２に示すように、同期信号発生回路１３０と、水平基準カウンタ（ＨＢＣ）１３１と、ＡＣ割当信号発生回路１３２と、基本制御信号発生回路１３３と、ＡＣマスク信号発生回路１３４と、実効制御信号発生回路１３５とを含んで構成される。
同期信号発生回路１３０は、水平同期、垂直同期のタイミングを制御する為に外部からもしくは内部で生成される制御信号と、不図示のオシレータ等の基準クロック信号発生器からの基準クロック信号（ＣＬＫ）とに基づき、ピクセルクロック（ＰＣＬＫ）、垂直同期信号（ＶＳＹＮＣ）及び水平同期信号（ＨＳＹＮＣ）を生成し、該生成した各種同期信号を出力する。

水平基準カウンタ１３１は、同期信号発生回路１３０において発生された、水平同期信号の立上がりエッジをトリガとして初期化され、ＰＣＬＫの立上がりエッジのカウントを開始する。更に、水平基準カウンタ１３１は、各分割期間Ａ〜Ｄが経過する毎に初期化され、各分割期間におけるカウント値をＡＣ割当信号発生回路１３２と、基本制御信号発生回路１３３にそれぞれ出力する。このとき、各分割期間を経過後の初期化において内部ステートを１ずつインクリメントする。なお、水平同期信号による初期化時は、内部ステートを「０」に初期化し、分割期間Ａの経過後の初期化で「１」に、同Ｂの初期化で「２」に、同Ｃの初期化で「３」にインクリメントする。この内部ステートの値は、ＡＣ割当信号発生回路１３２に出力される。

ＡＣ割当信号発生回路１３２は、カウンタ更新クロック生成部１２０からのカウンタ更新クロックに同期して、水平基準カウンタ１３１の内部ステート値をデコードし、分割期間Ａ〜Ｄの各期間に対して各選択ラインアドレス生成回路の割り当ての有無を示す第１〜第４アドレスカウンタ割当信号（ＡＣ割当信号）を生成し、該生成した第１〜第４ＡＣ割当信号をＡＣマスク信号発生回路１３４に出力する。本実施の形態において、第１〜第４ＡＣ割当信号は、選択ラインアドレス生成回路１２２ａ〜１２２ｄにそれぞれ対応し、Ｈレベルの期間が該当する分割期間に割り当てられている状態を示し、Ｌレベルの期間が該当する分割期間に割り当てられていない状態を示す。

なお、ＡＣ割当信号発生回路１３２は、水平同期信号及び水平基準カウンタ１３１が初期化されるタイミングで状態を遷移させる方式でＡＣ割当信号を生成する構成としてもよい。
基本制御信号発生回路１３３は、水平基準カウンタ１３１のカウント値をデコードして、各分割期間で行われる読み出しに係る各処理を実行するための各種基本制御信号を生成し、該生成した各種基本制御信号を実効制御信号発生回路１３５に順次出力する。

ここで、基本制御信号は、蓄積電荷の読出処理を実現するための各回路の制御信号群からなるLOAD信号、蓄積電荷のリセット処理を実現するための各回路の制御信号群からなるReset信号、画素信号データをデジタルの画素データに変換するためのＡ／Ｄコンバータ１６ｂを制御する制御信号群からなるADC信号、Ａ／Ｄコンバータ１６ｂでＡ／Ｄ変換して得られる画素データを出力するための各回路の制御信号群からなるＤＯＵＴ信号などが含まれる。

ＡＣマスク信号発生回路１３４は、選択ラインアドレス生成回路１２２ａ〜１２２ｄからの第１〜第４アドレスカウンタ有効制御信号（ＡＣ有効制御信号）と、ＡＣ割当信号発生回路１３２からの第１〜第４ＡＣ割当信号とに基づき、第１〜第４のアドレスカウンタマスク信号（以下、ＡＣマスク信号と称す）を生成し、該生成した第１〜第４ＡＣマスク信号を実効制御信号発生回路１３５に出力する。

ここで、第１〜第４ＡＣ有効制御信号は、Ｈレベルのときに、その期間における該当するアドレスカウンタが有効である状態を示し、Ｌレベルのときに、その期間における該当するアドレスカウンタが無効である状態を示す。
具体的に、ＡＣマスク信号発生回路１３４は、ＡＮＤ回路を含んで構成されており、該ＡＮＤ回路による、第１〜第４ＡＣ有効制御信号と、第１〜第４ＡＣ割当信号とのそれぞれの論理積結果を示す信号を第１〜第４ＡＣマスク信号として出力する。論理積は、第１ＡＣ有効制御信号と第１ＡＣ割当信号、第２ＡＣ有効制御信号と第２ＡＣ割当信号、第３ＡＣ有効制御信号と第３ＡＣ割当信号、第４ＡＣ有効制御信号と第４ＡＣ割当信号との各組み合わせに対して行ない、この順に、それぞれの論理積結果の信号が第１〜第４ＡＣマスク信号となる。

つまり、ＡＣ有効制御信号が有効（Ｈレベル）で、ＡＣ割当信号が割り当て有り（Ｈレベル）のときに、Ｈレベルのマスク信号が出力され、ＡＣ有効制御信号及びＡＣ割当信号のいずれか一方でもＬレベルの場合は、Ｌレベルのマスク信号が出力される。
実効制御信号発生回路１３５は、基本制御信号発生回路１３３からの各分割期間に対する各種基本制御信号（LOAD、ADC、Resetなど）と、ＡＣマスク信号発生回路１３４からの第１〜第４のＡＣマスク信号とに基づき、実効制御信号を生成し、該生成した実効制御信号を制御対象の各構成要素（駆動パルス発生器１４、水平転送部１６など）に出力する。

具体的に、実効制御信号発生回路１３５は、ＡＮＤ回路を含んで構成されており、各種基本制御信号と、各ＡＣマスク信号との論理積結果の信号を実効制御信号として出力する。
つまり、ＡＣマスク信号がＬレベルであるときは、実効制御信号は全てＬレベルの信号となり、制御対象の各構成要素には、Ｌレベルの実効制御信号が供給される（信号無しと等価）。これにより、制御対象の各構成要素を動作させないようにする。一方、ＡＣマスク信号がＨレベルであるときは、基本制御信号がそのまま制御対象の各構成要素に供給される。これにより、制御対象の各構成要素が動作する。

次に、図４に基づき、選択ラインアドレス生成回路１２２ａの内部構成を説明する。
ここで、図４は、アップカウントをする場合の選択ラインアドレス生成回路１２２ａの内部構成例を示すブロック図である。
選択ラインアドレス生成回路１２２ａは、図４に示すように、比較回路Ａ１２２０と、制御部１２２１と、初期値生成回路１２２２と、加算回路Ａ１２２３と、セレクタ回路１２２４と、アドレスカウンタ１２２５と、加算回路Ｂ１２２６と、比較回路Ｂ１２２７とを含んで構成される。

本実施の形態において、カウンタ更新クロックは、１水平走査期間を１クロックの周期とするクロックであり、アドレスカウンタ１２２５におけるカウント値の更新は、カウンタ更新クロックの立上がりエッジで行うものとする。従って、カウンタ更新クロックが「Ｈｉｇｈ」である期間の規定は必要としない。
ここで、レジスタ１１には、アドレスカウンタ１２２５の制御データとして、各動作モードの設定情報、オフセット値、スタートライン値、ライン幅値、ステップ値、ウェイト値などが記憶される。これらの情報は、ユーザによって、選択ラインアドレス生成回路１２２ａ〜１２２ｄのそれぞれに対して設定されるもので、各選択ラインアドレス生成回路において、アドレスカウンタ１２２５のカウント動作の制御に用いられる。

本実施の形態において、上記動作モードとしては、通常モード、繰り返しモード及び初期値加算モードがある。これらの詳細については後述する。
オフセット値は、アドレスカウンタ１２２５のカウント動作の開始タイミングを決定するために用いられる。
スタートライン値は、アドレスカウンタ１２２５のカウント値の初期値と、カウントを行うカウント幅（範囲）を設定するための値である。

ライン幅値は、アドレスカウンタ１２２５がカウントを行うカウント幅（範囲）を設定するための値である。具体的に、スタートライン値とライン幅値とからカウント幅を設定する。
ステップ値は、アドレスカウンタ１２２５のカウントアップ時のステップ幅を設定するための値である。

ウェイト値は、繰り返しモード又は初期値加算モードが設定されているときに、カウントの初期値から最大カウント値までの範囲内で行われるカウント動作を繰り返すときの、各回のカウント動作間にウェイトを入れるための値である。
比較回路Ａ１２２０は、レジスタ１１から取得したオフセット値と、基準カウンタ１２１のカウント値とを比較する回路であり、オフセット値とカウント値とが一致したときはこのことを通知する信号を制御部１２２１に出力する。

制御部１２２１は、初期値生成回路１２２２、加算回路Ａ１２２３、セレクタ回路１２２４の動作を制御することで、アドレスカウンタ１２２５のカウント動作を制御する機能を有している。また、アドレスカウンタ１２２５のカウント動作に応じて、ＡＣマスク信号発生回路１３４に対して選択ラインアドレスの有効／無効を制御するための、先述したアドレスカウンタ有効制御信号（第１ＡＣ有効制御信号）を出力する機能を有している。

初期値生成回路１２２２は、レジスタ１１に記憶されたスタートライン値をセレクタ回路１２２４に出力し、また、初期値加算モードが設定されているときに、レジスタ１１に記憶されたステップ値に基づき初期値を生成する回路である。
加算回路Ａ１２２３は、アドレスカウンタのカウント値とレジスタ１１に記憶されたステップ値とを加算する回路である。

セレクタ回路１２２４は、制御部１２２１からの制御信号に応じて、加算回路Ａ１２２３から入力された値と、初期値生成回路１２２２から入力された値とのいずれか一方をアドレスカウンタ１２２５に出力する回路である。
アドレスカウンタ１２２５は、セレクタ回路１２２４から入力された値を、選択ラインのアドレスとしてアドレス選択回路１２３に出力すると共に、加算回路Ａ１２２３に出力する機能を有している。

加算回路Ｂ１２２６は、レジスタ１１に記憶されたスタートライン値とライン幅値とを加算する回路である。
比較回路Ｂ１２２７は、加算回路Ａ１２２３の加算結果Ａと、加算回路Ｂ１２２６の加算結果Ｂとを比較し、「加算結果Ａ≧加算結果Ｂ」となったことを検出して、これを制御部１２２１に通知する回路である。

以下、通常モード、繰り返しモード、初期値加算モードにおいて共通の動作を説明する。
まず、制御部１２２１は、動作の開始を検出すると、「スタート待ち」の状態となり、この状態において、比較回路Ａ１２２０から、オフセット値と基準カウンタ１２１のカウント値とが一致したことを通知する信号が入力されると、初期値生成回路１２２２に、レジスタ１１から取得したスタートライン値をそのままセレクタ回路１２２４に入力するように指示信号を出力する。

初期値生成回路１２２２は、指示信号が入力されると、レジスタ１１から取得したスタートライン値をそのままセレクタ回路１２２４に出力する。
更に、制御部１２２１は、初期値生成回路１２２２からセレクタ回路１２２４に入力されたスタートライン値がそのままアドレスカウンタ１２２５に出力されるように、セレクタ回路１２２４を制御する。具体的に、オフセット値とカウント値とが一致したときに、そのことを通知する信号をセレクタ回路１２２４に出力する。

これにより、セレクタ回路１２２４は、初期値生成回路１２２２から入力されたスタートライン値をアドレスカウンタ１２２５に出力し、アドレスカウンタ１２２５において、スタートライン値がカウント値の初期値として設定される。
更に、制御部１２２１は、アドレスカウンタ１２２５を更新する（カウントアップさせる）タイミング（カウンタ更新クロックの立上がりエッジ）で、第１ＡＣ有効制御信号をＡＣマスク信号発生回路１３４に出力すると共に、内部の状態を「カウントアップモード」へと変更する。

アドレス選択回路１２３は、並列に選択ラインアドレス生成回路１２２ｂ〜１２２ｄからのアドレス値も入力されるので、ＡＣマスク信号発生回路１３４からの第１〜第４ＡＣマスク信号に基づき、時分割で有効な選択ラインアドレスを選択し、該選択したアドレス値をアドレスデコード部１２４に出力する。具体的に、第１〜第４ＡＣマスク信号のうちＨレベルのものに対応する選択ラインアドレス生成回路からのアドレス値を有効と判断し、このアドレス値をアドレスデコード部１２４に出力する。一方、ＡＣマスク信号がＬレベルである場合は、該当する選択ラインアドレス生成回路からのアドレス値は無効であると判断し、このアドレス値をアドレスデコード部１２４に出力しない。なお、第１〜第４ＡＣマスク信号は、先述したように、分割期間Ａ〜Ｄの各期間において１つだけがＨレベルとなるようにＡＣマスク信号発生回路１３４において生成される。

アドレスデコード部１２４は、アドレス選択回路１２３から入力されたアドレス値に対してデコード処理を行う。デコード処理は、具体的に、入力されたアドレス値の示すライン位置のセンサセルを有効にする選択信号を、駆動パルス発生器１４に出力する処理となる。駆動パルス発生器１４は、アドレスデコード部１２４からの選択信号に基づき、読出処理又はリセット処理のうち指定された処理に応じたパルス信号をセンサセルアレイ１５に出力する。

また、内部の状態が「カウントアップモード」へと変更されると、加算回路Ａ１２２３は、アドレスカウンタ１２２５からのカウント値に、レジスタ１１から取得したステップ値を加算して、該加算結果Ａを、セレクタ回路１２２４及び比較回路Ｂ１２２７に出力する。但し、制御部１２２１から「加算禁止」の指示がある場合は、アドレスカウンタ１２２５から入力されたカウント値を、そのままセレクタ回路１２２４及び比較回路Ｂ１２２７に出力する。

一方、加算回路Ｂ１２２６は、レジスタ１１から取得したスタートライン値とライン幅値とを加算し、該加算結果を比較回路Ｂ１２２７に入力する。これにより、加算結果Ｂは「最大カウント値（最終ラインのアドレス値）＋１」となる。
比較回路Ｂ１２２７は、加算回路Ｂ１２２６から入力された加算結果Ｂと、加算回路Ａ１２２３から入力された加算結果Ａとを比較し、「加算結果Ａ≧加算結果Ｂ」となったときに、制御部１２２１にこのことを通知する信号を出力する。
制御部１２２１は、比較回路Ｂ１２２７から上記通知を受けると、レジスタ１１に記憶された設定モードに応じた動作を行う。

次に、通常モード、繰り返しモード及び初期値加算モードの各動作について説明する。
まず、通常モードについて説明する。
通常モードは、繰り返しモード及び初期値加算モードが設定されていない状態を示し、基準カウンタ１２１とオフセット値とが一致する毎に、アドレスカウンタ１２２５に、上記「加算結果Ａ≧加算結果Ｂ」が検出されるまでのカウントアップ動作を実行させるモードである。

具体的に、制御部１２２１は、上記「加算結果Ａ≧加算結果Ｂ」が検出されると、カウンタ更新クロックの立上がりエッジで、再び「スタート待ち」の状態に戻ると共に、選択ラインのアドレスを無効とするための第１ＡＣ有効制御信号（Ｌレベル）をＡＣマスク信号発生回路１３４に出力する。
そして、再び、基準カウンタ１２１とオフセット値とが一致する（比較回路Ａ１２２０から一致の通知を受ける）と、初期値生成回路１２２２に、該初期値生成回路１２２２に入力されたスタートライン値をそのままセレクタ回路１２２４に入力するように指示信号を出力し、「加算結果Ａ≧加算結果Ｂ」が検出されるまで、上記同様のカウントアップ動作を実行させる。

次に、繰り返しモードについて説明する。
繰り返しモードは、アドレスカウンタ１２２５に、初期値から最大カウント値までの範囲内における、上記「加算結果Ａ≧加算結果Ｂ」となるまでのカウントアップ動作を、連続で繰り返し実行させるモードである。
具体的に、繰り返しモードが設定されている場合に、制御部１２２１は、比較回路Ｂ１２２７から「加算結果Ａ≧加算結果Ｂ」の通知を受けると、まず、レジスタ１１からウェイト値を取得し、ウェイト値の回数だけカウンタ更新クロックのカウントを行い、次に、上記同様に、スタートライン値を初期値生成回路１２２２及びセレクタ回路１２２４を介してアドレスカウンタ１２２５に設定し、該設定した初期値から再びカウント動作を実行させる。

また、制御部１２２１は、ウェイト動作を開始すると同時に、選択ラインのアドレスを無効とする第１ＡＣ有効制御信号（Ｌレベル）をＡＣマスク信号発生回路１３４に出力する。
これにより、ＡＣマスク信号発生回路１３４において、第１ＡＣ有効制御信号と第１ＡＣ割当信号との論理積結果がＬレベルとなり、Ｌレベルの第１ＡＣマスク信号がアドレス選択回路１２３に出力される。その結果、アドレス選択回路１２３では、選択ラインアドレス生成回路１２２ａからの選択ラインアドレスは無効と判断され、このアドレス値は、アドレスデコード部１２４に出力されない。従って、選択ラインに対応するセンサセルは非アクティブ（無効）のままとなる。

なお、ウェイト値が「０」である場合は、ウェイト動作は省かれて、初期値の設定が行われる。
また、繰り返しモードが設定されている場合に、制御部１２２１は、比較回路Ａ１２２０からの、オフセット値と基準カウンタ１２１のカウント値との一致が検出されたことを示す通知を最初の１回目だけ受け付け、以降の通知は無効とする。

次に、初期値加算モードについて説明する。
初期値加算モードは、ステップ幅の値が「２」以上のときに、アドレスカウンタ１２２５に、繰り返しカウント動作を行わせると共に、ステップ幅の値と繰り返し回数とが一致するまで、上記比較回路Ｂの比較結果が「加算結果Ａ≧加算結果Ｂ」となるまでのカウントアップ動作が行われる毎に、現在のアドレスカウンタ１２２５の初期値に「１」を加算し、該加算後の値を新たな初期値として次のカウント動作を行わせるモードである。

具体的に、初期値加算モードが設定されている場合に、制御部１２２１は、比較回路Ｂ１２２７から「加算結果Ａ≧加算結果Ｂ」の通知を受けると、まず、レジスタ１１からウェイト値を取得し、該ウェイト値の回数だけカウンタ更新クロックのカウントを行い、次に、初期値生成回路１２２２に、初期値の加算処理を実行させる指示信号を出力する。
初期値生成回路１２２２は、制御部１２２１から上記指示信号が入力されると、現在の初期値に「１」を加算し、該加算結果を新たな初期値として、セレクタ回路１２２４に出力する。

更に、制御部１２２１は、初期値生成回路１２２２からセレクタ回路１２２４に入力された新たな初期値がそのままアドレスカウンタ１２２５に出力されるように、セレクタ回路１２２４を制御する。
これにより、セレクタ回路１２２４は、初期値生成回路１２２２から入力された新たな初期値をアドレスカウンタ１２２５に出力し、アドレスカウンタ１２２５において、新たな初期値がカウント値の初期値として設定される。

上記ウェイト動作、初期値の加算動作は、ステップ幅の値と同じ回数だけ繰り返し実行される。そして、繰り返し回数値がステップ幅の値と同じ値になったときに、制御部１２２１は、加算後の初期値を、加算前の最初の初期値に戻し、該初期値から再び上記同様のカウント動作及び初期値の加算動作を実行する。例えば、ステップ幅が「４」で、加算前の最初の初期値が「１」の場合は、最初の初期値「１」、及び該初期値を１ずつ増加させた新たな初期値「２」、「３」、「４」からのカウント動作を順に行い、しかる後、４回目のカウント動作における初期値「４」を、最初の初期値「１」へと戻し、再び同様のカウント動作を繰り返す。

なお、ダウンカウントする場合には、ステップ値、ライン幅値をそれぞれ減算する処理に変更する。加算回路Ｂ１２２６の処理は具体的には『スタートライン値−ライン幅値＋１』となる。ダウンカウントなので、比較回路Ｂ１２２７の演算を『加算結果Ａ≦加算結果Ｂ）と変更し、初期値生成回路１２２２では、『スタートライン値＋ステップ値−１』を初期値とする。比較回路Ａ１２２０が一致を検出し、制御部１２２１に通知後、制御部１２２１はダウンカウントモードに移行する。その他の動作は基本的にはアップカウントと同様である。

また、選択ラインアドレス生成回路１２２ｂ〜１２２ｄについても、上記選択ラインアドレス生成回路１２２ａと同様の構成となるので説明を省略する。但し、選択ラインアドレス生成回路１２２ｂ〜１２２ｄに対しては、各信号名が、第２〜第４ＡＣ有効制御信号、第２〜第４ＡＣ割当信号、第２〜第４ＡＣマスク信号となる。

次に、図５〜図７に基づき、本実施の形態のより具体的な動作を説明する。
ここで、図５は、読出・リセットラインアドレス生成部１２の動作を説明するための図であり、（ａ）は、画素のライン構成の一例を示す図であり、（ｂ）は、制御データの一例を示す図であり、（ｃ）は、各カウンタの出力値の一例を示す図である。また、図６は、図５（ａ）の丸で囲まれた水平走査期間における、読出・リセットラインアドレス生成部１２及びタイミング制御部１３で生成される各信号のタイミングチャートである。また、図７は、読出・リセットラインアドレス生成部１２の各信号と基本制御信号発生回路１３３で発生する基本制御信号とのタイミングチャートである。

ここでは、各水平走査期間の分割期間Ａ〜Ｄの各期間において、同じ処理（蓄積電荷の読出処理、読み出した画素信号データのデジタル変換処理及び蓄積電荷のリセット処理）を行う場合を説明する。
更に、図５（ａ）に示すように、有効画素ラインをライン番号１〜ライン番号１６とし、帰線画素ラインをライン番号１７〜ライン番号２０とする。更に、有効画素ラインのうち、ライン番号１〜３を高速読み出し対象画素ラインとし、ライン番号４〜１６を通常読み出し対象画素ラインとする。なお、基準カウンタ１２１は、「０」〜「１９」の範囲のカウント動作をステップ幅「１」で繰り返し行うように制御される。

まず、システムコントローラから、撮像素子１００に対して、制御データが送信され、該制御データが通信部１０を介してレジスタ１１に記憶される。
制御データは、図５（ｂ）に示すように、オフセット値が、選択ラインアドレス生成回路１２２ａに対して「０」、同回路１２２ｂに対して「１」、同回路１２２ｃに対して「４」、同回路１２２ｄに対して「１０」がそれぞれ設定（記憶）されている。

また、スタートライン値は、選択ラインアドレス生成回路１２２ａ及び１２２ｂに対して「１」が設定され、選択ラインアドレス生成回路１２２ｃ及び１２２ｄに対して「４」が設定されている。また、ライン幅値は、選択ラインアドレス生成回路１２２ａに対して「１６」が設定され、選択ラインアドレス生成回路１２２ｂに対して「３」が設定され、選択ラインアドレス生成回路１２２ｃ及び１２２ｄに対して「１３」が設定されている。

また、ステップ値は、選択ラインアドレス生成回路１２２ａ〜１２２ｄに対して「１」が設定され、ウェイト値は、選択ラインアドレス生成回路１２２ｂに対して「１」が設定されている。また、選択ラインアドレス生成回路１２２ｂに対して繰り返しモードが設定され、残りの回路に対しては通常モードが設定されている。
そして、読出・リセットラインアドレス生成部１２は、システムコントローラから動作開始の指示を受けると、各選択ラインアドレス生成回路１２２ａ〜１２２ｄがスタート待ち状態へと移行する。以下、他の回路と区別するため、選択ラインアドレス生成回路１２２ａ〜１２２ｄの各構成要素に対して各符号の後にそれぞれａ〜ｄを付して説明する。

スタート待ち状態において、同期信号発生回路１３０からの垂直同期信号及び水平同期信号に同期して、基準カウンタ１２１のカウント値が「０」に初期化され、図５（ｃ）に示すように、基準カウンタ１２１が、初期値「０」からカウント動作を開始する。カウント値が「０」になると、選択ラインアドレス生成回路１２２ａのオフセット値「０」と一致するため、スタートライン値「１」がアドレスカウンタ１２２５ａに初期値として設定される。

このとき、制御部１２２１ａは、比較回路Ａ１２２０ａから、オフセット値「０」と基準カウンタ１２１のカウント値との一致検出の通知を受けると、現在「スタート待ち」の状態にあるため、次のカウンタ更新クロックの立上がりエッジのタイミングで「カウントアップモード」に移行すると共に、図５（ｃ）に示すように、Ｈレベルの第１ＡＣ有効制御信号をＡＣマスク信号発生回路１３４に出力する。

一方、タイミング制御部１３は、システムコントローラから動作開始の指示を受けると、選択ラインアドレス生成回路１２２ａ〜１２２ｄと同期をとって、同期信号発生回路１３０からの水平同期信号をトリガとして、水平基準カウンタ１３１のカウント値及び内部ステート値を「０」に初期化する。そして、水平基準カウンタ１３１において、同期信号発生回路１３０からのＰＣＬＫのカウントを開始すると共に、水平同期信号をトリガとした初期化処理と、分割期間Ａ〜Ｄの各期間が経過する毎に水平基準カウンタ１３１のカウント値を「０」に初期化する処理と、内部ステートに１を加算する処理とを繰り返し行う。このカウント値及びステート値は、ＡＣ割当信号発生回路１３２と基本制御信号発生回路１３３とにそれぞれ出力される。

ＡＣ割当信号発生回路１３２は、水平基準カウンタ１３１からカウント値及び内部ステート値「０」を受信すると、該内部ステート値「０」をデコードして、図６及び図７に示すように、分割期間ＡにおいてＨレベルとなる第１ＡＣ割当信号と、分割期間ＡにおいてＬレベルとなる第２〜第４ＡＣ割当信号とを生成し、これらをＡＣマスク信号発生回路１３４に出力する。

つまり、水平基準カウンタ１３１からの内部ステート値「０〜３」をそれぞれデコードすることで、分割期間ＡにおいてＨレベルとなり、分割期間Ｂ〜ＤにおいてＬレベルとなる第１ＡＣ割当信号と、分割期間ＢにおいてＨレベルとなり分割期間Ａ、Ｃ、ＤにおいてＬレベルとなる第２ＡＣ割当信号と、分割期間ＣにおいてＨレベルとなり分割期間Ａ、Ｂ、ＤにおいてＬレベルとなる第３ＡＣ割当信号と、分割期間ＤにおいてＨレベルとなり分割期間Ａ〜ＣにおいてＬレベルとなる第４ＡＣ割当信号とを生成し、これらを順次ＡＣマスク信号発生回路１３４に出力する。

また、基本制御信号発生回路１３３は、水平基準カウンタ１３１からのカウント値をデコードして、図６及び図７に示すように、蓄積電荷の読出処理に係るLOAD信号、読み出した信号のＡ／Ｄ変換処理に係るADC信号、蓄積電荷のリセット処理に係るReset信号をこの順番で順次生成し、該生成したLOAD信号、ADC信号及びReset信号を実効制御信号発生回路１３５に順次出力する。本実施の形態においては、分割期間Ａ〜Ｄにおいて、同じ処理を繰り返し行うため、同じ内容の基本制御信号のセット（LOAD信号、ADC信号及びReset信号）が分割期間毎に繰り返し出力される。

ＡＣマスク信号発生回路１３４は、制御部１２２１ａから第１ＡＣ有効制御信号を受信し、ＡＣ割当信号発生回路１３２から第１ＡＣ割当信号を受信すると、ＡＮＤ回路によってこれらの論理積を演算し、該論理積結果を示すＬレベル又はＨレベルの第１ＡＣマスク信号を生成して、これをアドレス選択回路１２３及び実効制御信号発生回路１３５にそれぞれ出力する。

具体的に、第１ＡＣ有効制御信号及び第１ＡＣ割当信号が共にＨレベルのときは、第１ＡＣマスク信号もＨレベルとなり、第１ＡＣ有効制御信号及び第１ＡＣ割当信号のいずれか一方がＬレベルのときは、第１ＡＣマスク信号もＬレベルとなる。
なお、第１ＡＣ割当信号は、分割期間Ａの間だけＨレベルとなるので、第１ＡＣ有効制御信号がＨレベルのときに、第１ＡＣマスク信号も分割期間Ａの間だけＨレベルとなる信号になる。

また、実効制御信号発生回路１３５では、ＡＮＤ回路によって、基本制御信号発生回路１３３から受信した基本制御信号と、第１ＡＣマスク信号との論理積演算が行われ、この論理積結果の信号が実効制御信号として制御対象の各構成要素に供給される。つまり、第１ＡＣ有効制御信号がＨレベルのときに、分割期間Ａの期間は第１ＡＣマスク信号がＨレベルの信号となるので、基本制御信号発生回路１３３からの基本制御信号がそのまま実効制御信号として制御対象の各構成要素に供給される。

更に、制御部１２２１ａは、初期値生成回路１２２２ａに対して、セレクタ回路１２２４ａに「スタートライン値＝１」を出力するように指示信号を出力すると共に、セレクタ回路１２２４ａに対して、初期値生成回路１２２２ａからの入力値（＝１）をアドレスカウンタ１２２５ａに出力するように指示信号を出力する。これにより、アドレスカウンタ１２２５ａには初期値「１」が設定される。そして、この設定値「１」がアドレス選択回路１２３に出力される。

アドレス選択回路１２３は、分割期間Ａの間は、第１ＡＣマスク信号がＨレベルとなるので、その間だけ、カウント値「１」をアドレスデコード部１２４に出力する。
これにより、アドレス値「１」に対応するライン位置のセンサセルがアクティブにされ、且つ基本制御信号が制御対象の各構成要素に供給されるので、アクティブにされたセンサセルに対して読出処理、Ａ／Ｄ変換処理及びリセット処理が実行される。

なお更に、カウントアップモードに移行した制御部１２２１ａは、セレクタ回路１２２４ａに対して、加算回路Ａ１２２３ａからの入力値をアドレスカウンタ１２２５ａに出力するように指示信号を出力する。一方、加算回路Ａ１２２３ａは、アドレスカウンタ１２２５ａから「１」が入力されるため、この「１」にステップ値「１」を加算し、該加算結果「２」をセレクタ回路１２２４ａに出力する。

従って、次のカウンタ更新クロックの立上がりエッジのタイミングで、セレクタ回路１２２４ａからは加算回路Ａ１２２３ａから入力された「２」が、アドレスカウンタ１２２５ａに出力される。これにより、アドレスカウンタ１２２５ａからは「２」がアドレス選択回路１２３及び加算回路Ａ１２２３ａに出力される。
このように、アドレスカウンタ１２２５ａの出力値に「ステップ値＝１」が加算されて、その加算結果が、アドレスカウンタ１２２５ａに出力され、且つアドレス選択回路１２３へと出力されることが順次行われる。

加算結果のアドレス値がアドレス選択回路１２３に入力されると、分割期間Ａの間は、このアドレス値がアドレスデコード部１２４に出力され、アドレス値に対応するライン位置のセンサセルがアクティブにされる。そして、分割期間Ａの間に、このアクティブにされたセンサセルに対して読出処理、Ａ／Ｄ変換処理及びリセット処理が実行される。
上記カウントアップ動作が行われている一方で、加算回路Ｂ１２２６ａでは、「スタートライン値＝１」と「ライン幅値＝１６」とが加算され、この加算結果「１７」が比較回路Ｂ１２２７ａに出力される。

比較回路Ｂ１２２７ａでは、加算回路Ｂ１２２６ａの加算結果「１７」と加算回路Ａ１２２３ａの加算結果とを比較し、「加算結果Ａ≧加算結果Ｂ」を検出すると、そのことを通知する信号を制御部１２２１ａに出力する。つまり、アドレスカウンタ１２２５ａのカウント値が「１６」になった時点で、加算回路Ａ１２２３ａの加算結果Ａが「１７」となるので、これにより「１７≧加算結果Ｂ（＝１７）」となり条件を満足するのでこれを検出し、通知信号を制御部１２２１ａに出力する。

制御部１２２１ａは、上記通知を受けると、加算回路Ａ１２２３ａに対して「加算禁止」の指示信号を出力すると共に、図５（ｃ）に示すように、Ｌレベルの第１ＡＣ有効制御信号をＡＣマスク信号発生回路１３４に出力する。そして、これらの信号の出力と同時に、「スタート待ち」状態へと移行する。このとき、アドレスカウンタ１２２５ａのカウント値は「１７」に更新されている。

ＡＣマスク信号発生回路１３４においては、制御部１２２１ａからＬレベルの第１ＡＣ有効制御信号が入力されるので、この期間は、Ｌレベルの第１ＡＣマスク信号をアドレス選択回路１２３及び実効制御信号発生回路１３５にそれぞれ出力する。
従って、第１ＡＣ有効制御信号がＬレベルの期間においては、カウント値「１７」に対応するライン位置のセンサセルはアクティブにされず、更に、実効制御信号発生回路１３５からのＬレベルの実効制御信号が制御対象の各構成要素に供給されるため、上記各処理は実行されない。

加算回路Ａ１２２３ａは、制御部１２２１ａから「加算禁止」の指示を受けているので、加算回路Ａの出力値として、アドレスカウンタ１２２５ａの出力値である「１７」を出力し続ける。これにより、図５（ｃ）に示すように、基準カウンタ１２１のカウント値が１７〜０の間は、アドレスカウンタ１２２５ａのカウント値は「１７」（無効な値）のままとなる。

そして、再び比較回路Ａ１２２０ａにおいてオフセット値と基準カウンタ１２１のカウント値との一致が検出されると、制御部１２２１ａは、「カウントアップモード」へと移行し、これと同時に、ＡＣマスク信号発生回路１３４へのＨレベルのＡＣ有効制御信号の出力及び加算回路Ａ１２２３ａへの「加算禁止」の解除信号の出力を行う。
システムコントローラから動作停止の指示を受けるまでは、上記同様の動作を繰り返し実行する。ここで、基準カウンタ１２１の更新タイミングと、各アドレスカウンタの更新タイミングとは同じとなっている。

従って、図５（ｃ）中のLOAD０に示すように、水平走査期間毎に、初期値「１」からカウント幅値（最大カウント値）「１６」まで１ずつカウントアップしていくアドレス値がアドレス選択回路１２３に順次出力される。更に、LOAD０のカウント値が「１」〜「１６」の期間は、制御部１２２１ａからＨレベルの第１ＡＣ有効制御信号が出力されるので、第１ＡＣ割当信号がＨレベルの間（分割期間Ａの間）は、第１ＡＣマスク信号はＨレベルとなり、これにより、アドレスデコード部１２４において、アドレス値「１」〜「１６」に対応するライン位置のセンサセルが各水平走査期間の分割期間Ａにおいて順次アクティブにされ、図６及び図７に示すように、該アクティブにされたセンサセルに対して読出処理、Ａ／Ｄ変換処理及びリセット処理の各処理が順次実行される。

一方、カウント値「１７」の期間（無効期間）は、制御部１２２１ａからＬレベルの第１ＡＣ有効制御信号が出力されるので、第１ＡＣマスク信号はＬレベルとなり、このＬレベルの期間は、分割期間Ａにおいてアドレス値「１７」に対応するライン位置のセンサセルは非アクティブとなり、更に、Ｌレベルの実効制御信号が各構成要素に供給されるので、該センサセルに対する各処理は実行されない。

一方、基準カウンタ１２１が、初期値「０」からカウンタ更新クロックに応じて１ずつカウントアップしていき、そのカウント値が「１」になると、選択ラインアドレス生成回路１２２ｂのオフセット値「１」と一致するため、スタートライン値「１」がアドレスカウンタ１２２５ｂに初期値として設定される。
このとき、制御部１２２１ｂは、比較回路Ａ１２２０ｂからの一致検出の通知を受けると、現在「スタート待ち」の状態にあるため、次のカウンタ更新クロックの立上がりエッジのタイミングで「カウントアップモード」に移行すると共に、図５（ｃ）に示すように、Ｈレベルの第２ＡＣ有効制御信号をＡＣマスク信号発生回路１３４に出力する。

ＡＣマスク信号発生回路１３４では、ＡＮＤ回路によって、第２ＡＣ割当信号と第２ＡＣ有効制御信号との論理積演算が行われ、この論理積結果の信号が第２ＡＣマスク信号としてアドレス選択回路１２３及び実効制御信号発生回路１３５にそれぞれ出力される。第２ＡＣ割当信号は、分割期間Ｂの間だけＨレベルとなるので、第２ＡＣ有効制御信号がＨレベルのときは、第２ＡＣマスク信号も分割期間Ｂの間だけＨレベルとなる信号になる。

また、実効制御信号発生回路１３５では、ＡＮＤ回路によって、基本制御信号発生回路１３３から受信した基本制御信号と、第２ＡＣマスク信号との論理積演算が行われ、この論理積結果の信号が実効制御信号として制御対象の各構成要素に供給される。つまり、第２ＡＣ有効制御信号がＨレベルのときに、分割期間Ｂの期間は第２ＡＣマスク信号がＨレベルの信号となるので、基本制御信号発生回路１３３からの基本制御信号がそのまま実効制御信号として制御対象の各構成要素に供給される。

更に、制御部１２２１ｂは、初期値生成回路１２２２ｂに対して、セレクタ回路１２２４ｂに「スタートライン値＝１」を出力するように指示信号を出力すると共に、セレクタ回路１２２４ｂに対して、初期値生成回路１２２２ｂからの入力値（＝１）をアドレスカウンタ１２２５ｂに出力するように指示信号を出力する。これにより、アドレスカウンタ１２２５ｂには初期値「１」が設定される。そして、この設定値「１」がアドレス選択回路１２３及び加算回路Ａ１２２３ｂに出力される。

アドレス選択回路１２３は、分割期間Ｂの間は、第２ＡＣマスク信号がＨレベルとなるので、その間だけ、カウント値「１」をアドレスデコード部１２４に出力する。
これにより、アドレス値「１」に対応するライン位置のセンサセルがアクティブにされ、且つ基本制御信号が制御対象の各構成要素の構成要素に供給されるので、アクティブにされたセンサセルに対して読出処理、Ａ／Ｄ変換処理及びリセット処理が実行される。

なお更に、カウントアップモードに移行した制御部１２２１ｂは、セレクタ回路１２２４ｂに対して、加算回路Ａ１２２３ｂからの入力値をアドレスカウンタ１２２５ｂに出力するように指示信号を出力する。一方、加算回路Ａ１２２３ｂは、アドレスカウンタ１２２５ｂから「１」が入力されるため、この「１」にステップ幅値「１」を加算し、該加算結果「２」をセレクタ回路１２２４ｂに出力する。

従って、次のカウンタ更新クロックの立上がりエッジのタイミングで、セレクタ回路１２２４ｂからは加算回路Ａ１２２３ｂから入力された「２」が、アドレスカウンタ１２２５ｂに出力される。これにより、アドレスカウンタ１２２５ｂからは「２」がアドレス選択回路１２３及び加算回路Ａ１２２３ｂに出力される。
この場合も、図５（ｃ）に示すように、第２ＡＣ有効制御信号がＨレベルとなり、分割期間Ｂの間は第２ＡＣマスク信号がＨレベルとなるので、分割期間Ｂにおいて、アドレス「２」に対応するライン位置のセンサセルがアクティブにされ、且つ実効制御信号として基本制御信号が制御対象の各構成要素に供給される。従って、アクティブにされたセンサセルに対して読出処理、Ａ／Ｄ変換処理及びリセット処理が実行される。

このように、アドレスカウンタ１２２５ｂの出力値に「ステップ値＝１」が加算されて、その加算結果が、アドレスカウンタ１２２５ｂに出力され、且つアドレス選択回路１２３へと出力される動作が順次行われる。
上記カウントアップ動作が行われている一方で、加算回路Ｂ１２２６ｂでは、「スタートライン値＝１」と「ライン幅値＝３」とが加算され、この加算結果「４」が比較回路Ｂ１２２７ｂに出力される。

比較回路Ｂ１２２７ｂでは、加算回路Ｂ１２２６ｂの加算結果「４」と加算回路Ａ１２２３ｂの加算結果とを比較し、「加算結果Ａ≧加算結果Ｂ」を検出すると、そのことを通知する信号を制御部１２２１ｂに出力する。つまり、アドレスカウンタ１２２５ｂのカウント値が「３」になった時点で、加算回路Ａ１２２３ｂの加算結果Ａが「４」となるので、これにより「４≧加算結果Ｂ（＝４）」となり条件を満足するのでこれを検出し、通知信号を制御部１２２１ｂに通知する。

制御部１２２１ｂは、繰り返しモードが設定されているため、上記通知を受けると、カウンタ更新クロックの立上がりエッジのタイミングでレジスタ１１に記憶されたウェイト値を参照し、ここでは、「ウェイト値＝１」となっているので、直ちにＡＣマスク信号発生回路１３４にＬレベルの第２ＡＣ有効制御信号を出力する。
これにより、ＡＣマスク信号発生回路１３４では、Ｌレベルの第２ＡＣマスク信号が生成され、これがアドレス選択回路１２３及び実効制御信号発生回路１３５とにそれぞれ出力される。図５（ｃ）に示すように、第２ＡＣ有効制御信号は、１水平走査期間（ウェイト期間）の間、Ｌレベルとなるので、第２ＡＣマスク信号も１水平走査期間の間、Ｌレベルとなる。

また、ウェイト値は「１」であるため、引き続き、次のカウンタ更新クロックの立上がりエッジのタイミングで、初期値生成回路１２２２ｂ及びセレクタ回路１２２４ｂを制御して、スタートライン値「１」をアドレスカウンタ１２２５ｂに設定する。これと同時に、ＡＣマスク信号発生回路１３４にＨレベルの有効制御信号を出力する。
上記の処理を繰り返し行うことで、アドレスカウンタ１２２５ｂの出力値は、「１→２→３→４→１→２→３→４→・・・」とカウント動作を連続で繰り返す。但し、カウント値「４」のときはウェイト期間となり、この期間の選択ラインアドレスは無効となる。

従って、図５（ｃ）中のLOAD１に示すように、水平走査期間毎に、初期値「１」からカウント幅値（最大カウント値）「３」まで１ずつカウントアップしていくアドレス値がアドレス選択回路１２３に順次出力される。更に、「１」〜「３」までのカウントアップ動作が終了すると、ウェイトを１クロック分挟み、再び、初期値「１」〜最大カウント値「３」までカウントアップしていく動作が繰り返し行われるため、ウェイトを１クロック分挟みながら「１」〜「３」までのカウントアップされるアドレス値が連続して繰り返しアドレス選択回路１２３に出力される。

更に、LOAD１のカウント値が「１」〜「３」の期間は、制御部１２２１ｂからＨレベルの第２ＡＣ有効制御信号が出力されるので、第２ＡＣ割当信号がＨレベルの間（分割期間Ｂの間）は、第２ＡＣマスク信号はＨレベルとなり、これにより、アドレスデコード部１２４において、アドレス値「１」〜「３」に対応するライン位置のセンサセルが各水平走査期間の分割期間Ｂにおいて順次アクティブにされ、該アクティブにされたセンサセルに対して読出処理、Ａ／Ｄ変換処理及びリセット処理の各処理が順次実行される。

一方、図６に示すように、カウント値「４」の期間（ウェイト期間）は、制御部１２２１ｂからＬレベルの第２ＡＣ有効制御信号が出力されるので、第２ＡＣマスク信号はＬレベルとなり、このＬレベルの期間は、アドレス値「４」に対応するライン位置のセンサセルは非アクティブとなり、更に、Ｌレベルの実効制御信号が各構成要素に供給されるので、該センサセルに対する上記各処理は実行されない。

また、基準カウンタ１２１のカウント値が「４」になると、選択ラインアドレス生成回路１２２ｃのオフセット値「４」と一致するため、スタートライン値「４」がアドレスカウンタ１２２５ｃに初期値として設定される。選択ラインアドレス生成回路１２２ｃのステップ幅は「１」であるため、アドレスカウンタ１２２５ｃは、初期値「４」から最大カウント値「１６」（初期値４＋カウント幅値１３−１）まで１ずつカウントアップしていく（図５（ｃ）中のLOAD２）。なお、オフセット値及び初期値が異なるだけで、選択ラインアドレス生成回路１２２ｃに対するタイミング制御部１３の動作は、上記選択ラインアドレス生成回路１２２ａと同様となる。

つまり、図５（ｃ）に示すように、LOAD２のカウント値が「４」〜「１６」の期間は、制御部１２２１ｃからＨレベルの第３ＡＣ有効制御信号が出力されるので、第３ＡＣ割当信号がＨレベルの間（分割期間Ｃの間）は、第３ＡＣマスク信号はＨレベルとなり、これにより、アドレスデコード部１２４において、アドレス値「４」〜「１６」に対応するライン位置のセンサセルが各水平走査期間の分割期間Ｃにおいて順次アクティブにされ、図６及び図７に示すように、該アクティブにされたセンサセルに対して読出処理、Ａ／Ｄ変換処理及びリセット処理の各処理が順次実行される。

一方、図５（ｃ）に示すように、カウント値「１７」の期間（無効期間）は、制御部１２２１ｃからＬレベルの第３ＡＣ有効制御信号が出力されるので、第３ＡＣマスク信号はＬレベルとなり、このＬレベルの期間は、分割期間Ｃにおいてアドレス値「１７」に対応するライン位置のセンサセルは非アクティブとなり、更に、Ｌレベルの実効制御信号が各構成要素に供給されるので、該センサセルに対する上記各処理は実行されない。

また、基準カウンタ１２１のカウント値が「１０」になると、選択ラインアドレス生成回路１２２ｄのオフセット値「１０」と一致するため、スタートライン値「４」がアドレスカウンタ１２２５ｄに初期値として設定される。選択ラインアドレス生成回路１２２ｄのステップ幅は「１」であるため、アドレスカウンタ１２２５ｄは、初期値「４」からカウント幅値（最大カウント値）「１６」まで１ずつカウントアップしていく（図５（ｃ）中のLOAD３）。なお、オフセット値が異なるだけで、選択ラインアドレス生成回路１２２ｄに対するタイミング制御部１３の動作は、上記選択ラインアドレス生成回路１２２ｃと同様となる。

つまり、図５（ｃ）に示すように、LOAD３のカウント値が「４」〜「１６」の期間は、制御部１２２１ｄからＨレベルの第４ＡＣ有効制御信号が出力されるので、第４ＡＣ割当信号がＨレベルの間（分割期間Ｄの間）は、第４ＡＣマスク信号はＨレベルとなり、これにより、アドレスデコード部１２４において、アドレス値「４」〜「１６」に対応するライン位置のセンサセルが各水平走査期間の分割期間Ｄにおいて順次アクティブにされ、図６及び図７に示すように、該アクティブにされたセンサセルに対して読出処理、Ａ／Ｄ変換処理及びリセット処理の各処理が順次実行される。

一方、図５（ｃ）に示すように、カウント値「１７」の期間（無効期間）は、制御部１２２１ｄからＬレベルの第４ＡＣ有効制御信号が出力されるので、第４ＡＣマスク信号はＬレベルとなり、このＬレベルの期間は、分割期間Ｄにおいてアドレス値「１７」に対応するライン位置のセンサセルは非アクティブとなり、更に、Ｌレベルの実効制御信号が各構成要素に供給されるので、該センサセルに対する上記各処理は実行されない。

以上、本実施の形態の撮像素子１００は、選択ラインアドレス生成回路を、蓄積電荷の読み出し処理及びリセット処理の時分割数分設け、それぞれの動作を独立で制御できる構成としたので、センサセルアレイ１５の一部のセンサセルから高速で繰り返し電荷を読み出したり、任意の行数を飛び越しながら電荷を読み出したり、インターレース読み出しを行わせたりなど様々な読出処理を実行させることができる。

更に、各選択ラインアドレス生成回路を独立に制御できるので、一部の選択ラインアドレス生成回路だけを停止、設定変更、稼動を行うことができ、これにより、通常の露光画像を出力し続けながら、状況に応じた撮像画像を切り替えて出力することも実現できる。
また、複数の選択ラインアドレス生成回路（１２２ａ〜１２２ｄ）の出力値を、アドレス選択回路１２３によって時分割で選択し、該選択した出力値を１つのアドレスデコード部１２４に出力する構成としたので、回路構成をシンプルにすることができる。

更に、基本制御信号発生回路１３３において、各分割期間において実行される処理の基本制御信号を生成し、該生成した基本制御信号を、分割期間毎に順次出力する構成としたので、時分割数が増加しても、回路を増加させずに済むので、各分割期間に対してそれぞれ基本制御信号発生回路を設ける構成と比較して、回路構成をシンプルにすることができる。

また、選択ラインアドレス生成回路１２２ａ〜１２２ｄにおいて、各水平走査期間における各回路１２２ａ〜１２２ｄが有効か無効かを示す第１ＡＣ有効制御信号を発生し、ＡＣ割当信号発生回路１３２において、各分割期間に対する選択ラインアドレス回路の割当の有無を示す第１〜第４ＡＣ割当信号を発生し、これらの信号から、各選択ラインアドレス生成回路で生成したアドレスのラインに対する蓄積電荷の読み出しに係る処理の有効及び無効を示す第１〜第４ＡＣマスク信号を生成するようにした。そして、該第１〜第４ＡＣマスク信号と基本制御信号とから、処理が有効な期間だけ基本制御信号と同じ信号が制御対象の各構成要素に供給されるように実効制御信号を生成して、これを各構成要素に供給するようにした。

つまり、第１〜第４ＡＣマスク信号によって、各分割期間における制御対象への基本制御信号の供給の有無を制御することができるので、例えば、各分割期間のうち、一時的に処理を停止したい期間（例えば、上記無効期間や上記ウェイト期間など）があった場合に、その期間に対しては、無効を示す（例えばＬレベルの）実効制御信号を出力することで、処理の実行を停止することができる。つまり、基本制御信号発生回路１３３側で何ら制御をすることなく、処理の実行と停止を簡易に制御することができる。従って、簡易な回路構成を追加することで、複雑な制御処理を実行することができる。

上記実施の形態において、センサセルアレイ１５は、形態１又は１０に記載の光電変換部に対応し、読出・リセットラインアドレス生成部１２は、形態１、２及び１０のいずれか１に記載のアドレス生成手段に対応し、アドレスデコード部１２４は、形態１又は１０に記載のアドレスデコード手段に対応し、レジスタ１１は、形態５に記載の制御情報取得手段に対応し、ＡＣマスク信号発生回路１３４は、形態１、２、３及び１０のいずれか１に記載の期間判定信号発生手段に対応し、基本制御信号発生回路１３３は、形態１、２、３及び１０のいずれか１に記載の制御信号発生手段に対応し、駆動パルス発生器１４及び水平転送部１６は、形態１、４及び１０のいずれか１に記載の処理実行手段に対応し、実効制御信号発生回路１３５は、形態１又は４に記載の供給制御手段に対応し、ＡＣ割当信号発生回路１３２は、形態２又は３に記載のアドレスカウンタ割当信号発生手段に対応し、制御部１２２１におけるＡＣ有効制御信号の生成及び出力処理は、形態２又は３に記載のアドレスカウンタ有効制御信号発生手段に対応する。

また、上記実施の形態において、制御データは、形態５、６、７及び９のいずれか１に記載の制御情報に対応し、比較回路Ａ１２２０、制御部１２２１、加算回路Ｂ１２２６及び比較回路Ｂ１２２７は、形態２及び５乃至９のいずれか１に記載の動作制御部に対応し、初期値生成回路１２２２、加算回路Ａ１２２３、セレクタ回路１２２４及びアドレスカウンタ１２２５は、形態２、３及び５乃至９のいずれか１に記載のアドレスカウンタに対応し、アドレス選択回路１２３は、形態２に記載の選択回路に対応し、基準カウンタ１２１は、形態６に記載の基準カウンタに対応する。

なお、上記実施の形態においては、読出・リセットラインアドレス生成部１２を、ハードウェアで構成したが、これに限らず、例えば、比較回路Ａ１２２０、制御部１２２１、加算回路Ｂ１２２６及び比較回路Ｂ１２２７によって構成されるアドレスのカウンタ動作を制御する回路機能などをソフトウェアで実現する構成としてもよい。
また、上記実施の形態においては、タイミング制御部１３を、ハードウェアで構成したが、これに限らず、例えば、実効制御信号発生回路１３５などの構成要素の一部をソフトウェアで実現する構成としてもよい。

また、上記実施の形態においては、撮像素子１００の動作を、通常モード、繰り返しモード、初期値加算モードのみについて説明したが、これらの動作のみに限定されるものではなく、制御の仕方によって、他の様々な動作を行わせることも可能である。

本発明に係る撮像素子１００の構成を示すブロック図である。 読出・リセットラインアドレス生成部１２及びタイミング制御部１３の内部構成を示すブロック図である。 アドレス選択回路１２３ａの動作例を示す図である。 アップカウントをする場合の選択ラインアドレス生成回路１２２ａの内部構成例を示すブロック図である。 （ａ）〜（ｃ）は、読出・リセットラインアドレス生成部１２の動作を説明するための図である。 読出・リセットラインアドレス生成部１２及びタイミング制御部１３で生成される各信号のタイミングチャートである。 読出・リセットラインアドレス生成部１２の各信号と基本制御信号発生回路１３３で発生する基本制御信号とのタイミングチャートである。

符号の説明

１００…撮像素子、１０…通信部、１１…レジスタ、１２…読出・リセットラインアドレス生成部、１３…タイミング制御部、１４…駆動パルス発生器、１５…センサセルアレイ、１６…水平転送部、１６ａ…画素信号読出回路、１６ｂ…Ａ／Ｄコンバータ、１２０…カウンタ更新クロック生成部、１２１…基準カウンタ、１２２…選択ラインアドレス生成部、１２２ａ〜１２２ｄ…選択ラインアドレス生成回路、１２３…アドレス選択回路、１２４…アドレスデコード部、１３０…同期信号発生回路、１３１…水平基準カウンタ（ＨＢＣ）、１３２…ＡＣ割当信号発生回路、１３３…基本制御信号発生回路、１３４…ＡＣマスク信号発生回路、１３５…実効制御信号発生回路、１２２０…比較回路Ａ、１２２１…制御部、１２２２…初期値生成回路、１２２３…加算回路Ａ、１２２４…セレクタ回路、１２２５…アドレスカウンタ、１２２６…加算回路Ｂ、１２２７…比較回路Ｂ

Claims (10)

1. 受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部を備え、該光電変換部の前記光電変換素子の形成する複数のラインにおける所定のラインに対して、各水平走査期間において時分割で複数回の蓄積電荷の読み出しに係る処理を行う撮像素子であって、
   前記各水平走査期間を時分割してなる複数の分割期間の各分割期間に対応する処理対象の前記ラインの位置を示すアドレスを生成し、該生成したアドレスを前記分割期間毎に順次出力するアドレス生成手段と、
   前記アドレス生成手段から順次出力される前記アドレスに対応するライン位置の前記光電変換素子を各前記分割期間においてアクティブな状態にするアドレスデコード手段と、
   前記各分割期間に対する前記処理の有効及び無効を示す期間判定信号を生成し、該生成した期間判定信号を前記分割期間毎に順次出力する期間判定信号発生手段と、
   前記複数の分割期間に対する前記各分割期間において前記処理を実行するための制御信号を生成し、該生成した制御信号を前記分割期間毎に順次出力する制御信号発生手段と、
   前記制御信号に基づき、前記アドレスデコード手段でアクティブにされた前記光電変換素子のラインに対して前記処理を実行する処理実行手段と、
   前記期間判定信号に基づき、前記制御信号発生手段から順次出力される前記制御信号に対して、前記分割期間が有効なときは前記制御信号が前記処理実行手段に供給されるようにし、前記分割期間が無効なときは前記制御信号が前記処理実行手段に供給されないようにする供給制御手段と、を備えることを特徴とする撮像素子。
2. 前記アドレス生成手段は、前記時分割数と少なくとも同数のアドレスカウンタと、前記各アドレスカウンタの動作を独立に制御する動作制御部と、前記各アドレスカウンタを時分割で順次選択し、該選択したアドレスカウンタのカウント値を前記ラインの位置を示すアドレスとして出力するアドレス選択回路とを含んで構成される手段であり、
   前記各水平走査期間における前記各アドレスカウンタの有効及び無効の状態を示すアドレスカウンタ有効制御信号を生成し、該生成したアドレスカウンタ有効制御信号を出力するアドレスカウンタ有効制御信号発生手段と、
   前記各分割期間に対する前記各アドレスカウンタの割り当ての有無の状態を示すアドレスカウンタ割当信号を生成し、該生成したアドレスカウンタ割当信号を出力するアドレスカウンタ割当信号発生手段と、を備え、
   前記期間判定信号発生手段は、前記アドレスカウンタ有効制御信号が有効状態を示し、且つ前記アドレスカウンタ割当信号が割り当て有りを示す状態のときに、前記処理の有効を示す前記期間判定信号を生成し、この組み合わせ以外の状態のときに、前記処理の無効を示す前記期間判定信号を生成することを特徴とする請求項１に記載の撮像素子。
3. 前記アドレスカウンタ有効制御信号発生手段は、前記有効及び無効の状態をハイレベル及びローレベルの２種類の信号状態で示す前記アドレスカウンタ有効制御信号を生成し、
   前記アドレスカウンタ割当信号発生手段は、前記割り当ての有無の状態をハイレベル及びローレベルの２種類の信号状態で示す前記アドレスカウンタ割当信号を生成し、
   前記期間判定信号発生手段は、前記アドレスカウンタ有効制御信号と前記アドレスカウンタ割当信号との論理積を演算する第１の論理積演算部を含み、該第１の論理積演算部の演算結果を示す信号に基づき前記期間判定信号を生成することを特徴とする請求項２に記載の撮像素子。
4. 前記供給制御手段は、前記制御信号と前記期間判定信号との論理積を演算する第２の論理積演算部を含み、該第２の論理積演算部の演算結果を示す信号を前記処理実行手段に供給するようになっていることを特徴とする請求項３に記載の撮像素子。
5. 前記各アドレスカウンタを制御するための制御情報を取得する制御情報取得手段を備え、
   前記動作制御部は、前記制御情報取得手段で取得した制御情報に基づき、前記各アドレスカウンタを独立に制御することを特徴とする請求項２乃至請求項４のいずれか１項に記載のアドレス生成装置。
6. 水平同期信号に基づき生成されたカウンタ更新クロックに基づきカウント動作を行う基準カウンタを備え、
   前記制御情報は、前記各アドレスカウンタのオフセット値を含み、
   前記動作制御部は、前記オフセット値と前記基準カウンタのカウント値とが一致したときに、該一致のタイミングをトリガとして、前記各アドレスカウンタにカウント動作を開始させることを特徴とする請求項５に記載の撮像素子。
7. 前記制御情報は、前記各アドレスカウンタのステップ幅値、スタートライン値及びライン幅値を含み、
   前記動作制御部は、前記ステップ幅値に基づき、前記各アドレスカウンタのカウント動作時のステップ幅を設定すると共に、前記各アドレスカウンタに、前記設定したステップ幅でカウントをさせ、前記スタートライン値に基づき、前記各アドレスカウンタの初期値を設定すると共に、前記各アドレスカウンタのカウントを、前記設定した初期値から開始させ、前記ライン幅値に基づき、前記各アドレスカウンタの最大カウント値を設定すると共に、前記各アドレスカウンタに、前記設定した初期値から前記設定した最大カウント値までの範囲内でカウント動作を行わせることを特徴とする請求項５又は請求項６に記載の撮像素子。
8. 前記アドレスカウンタに、前記初期値から前記最大カウント値までの範囲内で行われるカウント動作を連続で繰り返し行わせる繰り返しモードが設定可能となっており、
   前記動作制御部は、前記繰り返しモードが設定された前記アドレスカウンタに対して、前記設定した初期値から前記設定した最大カウント値までの範囲内で行われるカウント動作を連続で繰り返し行わせることを特徴とする請求項５乃至請求項７のいずれか１項に記載の撮像素子。
9. 前記制御情報は、前記各アドレスカウンタのウェイト値を含み、
   前記動作制御部は、前記ウェイト値に基づき、前記各アドレスカウンタのウェイト用のカウント数であるウェイトカウント数を設定し、前記繰り返しモードが設定された前記アドレスカウンタにおいて、前記繰り返し行われるカウント動作の各回の動作が終了する毎に、該アドレスカウンタに、前記設定したウェイトカウント数をカウントさせると共に、該ウェイトカウント数をカウントしている間は、該カウント値を無効とする信号を前記アドレスデコード手段に出力することを特徴とする請求項８に記載の撮像素子。
10. 受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列された構成の光電変換部を備え、該光電変換部の前記光電変換素子の形成する複数のラインにおける所定のラインに対して、各水平走査期間において時分割で複数回の蓄積電荷の読み出しに係る処理を行う撮像素子であって、
    前記各水平走査期間を時分割してなる複数の分割期間の各分割期間に対応する処理対象の前記ラインの位置を示すアドレスを生成し、該生成したアドレスを前記分割期間毎に順次出力するアドレス生成手段と、
    前記アドレス生成手段から順次出力される前記アドレスに対応するライン位置の前記光電変換素子を各前記分割期間においてアクティブな状態にするアドレスデコード手段と、
    前記各分割期間に対する前記処理の有効及び無効を示す期間判定信号を生成し、該生成した期間判定信号を前記分割期間毎に順次出力する期間判定信号発生手段と、
    前記複数の分割期間に対する前記各分割期間において前記処理を実行するための制御信号を生成し、該生成した制御信号を前記分割期間毎に順次出力する制御信号発生手段と、
    前記制御信号発生手段から出力された制御信号に基づき、前記アドレスデコード手段でアクティブにされた前記光電変換素子のラインに対して前記処理を実行する処理実行手段と、を備えることを特徴とする撮像素子。

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