JP5598126B2 - 固体撮像素子およびカメラシステム - Google Patents

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Description

本発明は、固体撮像素子およびカメラシステムに関するものである。
CMOS(Complimentary Metal Oxide Semiconductor)イメージセンサ(CIS)は、CCD(Charge Coupled Devise)イメージセンサに対して、比較的自由に読み出しアドレスを設定できるという特徴を持つ。
たとえば、センサの全ての画素を読み出す以外に、複数の画素の信号を同時に読み出す「加算」、行や列を飛ばしながら間欠的に読み出す「間引き」、一部の画素からのみ読み出す「切り出し」などの機能を備えたセンサが広く使用されている。
「加算」、「間引き」、「切り出し」は同時に行われる場合もある。
「間引き」や「加算」、「切り出し」の機能を備えたセンサでは、読み出しやシャッタの動作が複雑になるため、行選択のためにシフトレジスタではなく、デコーダが使用される場合が多い。
イメージセンサでは、飽和したフォトダイオード(以下、PD)から隣接するPDに信号電荷があふれ出して信号量が変わってしまう、ブルーミングと呼ばれる現象が知られている。
換言すれば、ブルーミングとは、フォトダイオードに電荷が飽和状態になるまで蓄積し、さらに光が入射され続けた場合にフォトダイオードから電荷が隣接画素へあふれ出す現象を言う。
ブルーミングによる画質劣化のモードには大きく2種類があり、その1つはCMOSセンサの間引き動作において、センサの出力信号に寄与しない画素の余剰電荷が溜まり、これがセンサ出力信号に寄与する画素へ溢れ出すような場合には画質劣化が著しい。
この間引きモードのブルーミングの対策として、たとえば、デコーダと2ビットのメモリを垂直選択回路の各行に配置する回路構成によって、電子シャッタを発生させて余剰電荷を掃き捨てる方法が提案されている(特許文献1参照)。
またその具体的なデコーダのアドレス制御方法が提案されている(特許文献2参照)。
特開2008−288903号公報 特開2008−288904号公報 特開2009−65585号公報 特許第3915161号
ところが、これらの方法では、高い間引き率を実現するには多数の電子シャッタによる電荷掃き捨て動作が必要になる。結果として、デコーディングのアクセス数が増加することによる消費電力のほか、デコーディング時間が必要になり、読み出し動作の高速化の課題になっていた。
これを解決する方法として特許文献3に開示された技術が知られている。
この技術は、上記した特許文献1に開示されたV選択回路内に配置された2ビットのメモリに加えて、この2ビットのメモリ出力信号を用いて第3のメモリのセット信号およびリセット信号とする方法を採用している。
この方法により、3ビットのメモリ(ラッチ)で4つの状態を生成している。
ところが、一般的に2ビットのメモリを用いると最大4状態、3ビットのメモリを用いると最大8状態を制御可能になるのに対して、メモリの利用効率が低いことが課題であった。
一方、CMOSセンサの間引き動作だけでなく全画素動作含めて発生するブルーミングのモードがある。
センサ出力信号に寄与する画素同士が隣接して読み出される駆動モードにおいて、一方の読み出し画素の電荷が飽和後にさらに光が入射することによって電荷が周辺画素へ溢れ出す現象がある。
この対策方法として,電荷蓄積期間において少なくとも2種類の画素転送ゲート電圧の期間を生成する画素電圧設定方法が提案されている。この方法では、オーバーフロー・レベルを第一期間よりも第二期間を高くすることにより、電荷蓄積画素のブルーミング抑制を行う(特許文献4参照)。
ところが、この方法では、画素アクセス制御は複雑になるために、従来の回路構成では実現することが難しく、画素駆動する垂直選択回路の具体的な回路および垂直選択回路の制御方法の提案がなかった。
本発明は、回路の大規模化を抑止しつつ、電荷のブルーミングを的確に抑制することが可能で、高速化読み出しを行うことが可能な固体撮像素子およびカメラシステムを提供することにある。
本発明の第1の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する行選択回路を含む画素駆動部と、を有し、上記行選択回路は、アドレス信号および制御信号に従い、信号の読み出しを行う読み出し行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッタ行を選択する機能を含み、上記アドレス信号および制御信号に従い、選択された行の画素を、少なくとも読み出し状態、上記光電変換素子に蓄積された電荷を上記リセットより少なくはき捨てる電荷はき捨て状態、電子シャッタ状態、および上記光電変換素子に電荷を蓄積する蓄積状態を設定可能であり、かつ、上記行選択回路は、上記アドレス信号と第1のセット制御信号に応答してデータを保持し、上記アドレス信号と第1のリセット制御信号に応答して保持したデータを消去する少なくとも一つの第1のラッチと、上記アドレス信号と第2のセット制御信号に応答してデータを保持し、上記アドレス信号と第2のリセット制御信号のうち少なくとも第2のリセット制御信号に応答してデータを消去する第2のラッチと、を少なくとも有し、上記第1のラッチおよび上記第2のラッチの保持、消去の状態の組み合わせにより、少なくとも上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態を設定可能であり、上記第1のラッチおよび上記第2のラッチの出力側に、上記第1のラッチおよび上記第2のラッチの出力状態のうちのうち少なくとも3状態に対応した論理演算回路を有する
本発明の第2の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する行選択回路を含む画素駆動部と、を有し、上記行選択回路は、アドレス信号および制御信号に従い、信号の読み出しを行う読み出し行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッタ行を選択する機能を含み、上記アドレス信号および制御信号に従い、選択された行の画素を、少なくとも読み出し状態、上記光電変換素子に蓄積された電荷を上記リセットより少なくはき捨てる電荷はき捨て状態、電子シャッタ状態、および上記光電変換素子に電荷を蓄積する蓄積状態を設定可能であり、かつ、上記行選択回路は、上記アドレス信号と第1のセット制御信号に応答してデータを保持し、上記アドレス信号と第1のリセット制御信号に応答して保持したデータを消去する少なくとも一つの第1のラッチと、上記アドレス信号と第2のセット制御信号に応答してデータを保持し、上記アドレス信号と第2のリセット制御信号のうち少なくとも第2のリセット制御信号に応答してデータを消去する第2のラッチと、を少なくとも有し、上記第1のラッチおよび上記第2のラッチの保持、消去の状態の組み合わせにより、少なくとも上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態を設定可能であり、上記第1のラッチおよび上記第2のラッチの出力側に、上記第1のラッチおよび上記第2のラッチの出力状態のうちのうち少なくとも3状態に対応した論理演算回路を有する。
本発明によれば、回路の大規模化を抑止しつつ、電荷のブルーミングを的確に抑制することが可能で、高速化読み出しを行うことができる。
本発明の第1の実施形態に係るCMOSイメージセンサ(固体撮像素子)の構成例を示す図である。 本実施形態に係る画素回路の一例を示す図である。 本第1の実施形態に係る画素がとり得る4状態およびその遷移関係例を示す図である。 本第1の実施形態における画素回路に供給される転送ゲート制御信号およびリセットゲート制御信号の4状態に対応した供給レベルを模式的に示す図である。 一般的なCMOSイメージセンサの画素の状態およびその遷移関係を示す図である。 第1の実施形態に係る垂直(行)選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。 本第1の実施形態に係る画素駆動タイミング制御回路の画素ドライバの構成例を示す回路図である。 本第1の実施形態に係る画素駆動タイミング制御回路の画素ドライバの他の構成例を示す回路図である。 本第1の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。 前フレームよりも露光時間が長くなった場合に電子シャッタが同一タイミングに2行分のアドレス生成が発生する場合を説明するための図である。 本第2の実施形態に係るCMOSイメージセンサ(固体撮像素子)における垂直(行)選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。 本第2の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。 本第3の実施形態に係る画素がとり得る6状態およびその遷移関係例を示す図である。 本第3の実施形態に係るCMOSイメージセンサ(固体撮像素子)における垂直(行)選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。 本第3の実施形態に係る3つのメモリ(ラッチ)の状態割り当てを示す図である。 画素の転送トランジスタのゲートの保持電圧とフォトダイオードの飽和信号の関係を示す図である。 2段階で画素の転送トランジスタのゲート電圧を変化させた場合のブルーミング発生時間の効果を説明するための図である。 本第3の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。 本発明の第4の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
1.第1の実施形態(CMOSイメージセンサ(固体撮像素子)の第1の構成例)
2.第2の実施形態(CMOSイメージセンサ(固体撮像素子)の第2の構成例)
3.第3の実施形態(CMOSイメージセンサ(固体撮像素子)の第3の構成例)
4.第4の実施形態(カメラシステムの構成例)
<1.第1の実施形態>
図1は、本発明の第1の実施形態に係るCMOSイメージセンサ(固体撮像素子)の構成例を示す図である。
本CMOSイメージセンサ100は、画素部110、アドレスデコーダ120、ラッチ(メモリ)制御回路130、画素駆動タイミング制御回路140、センサコントローラ150、および読み出し回路(AFE)160を有する。
アドレスデコーダ120、メモリ制御回路130、画素駆動タイミング制御回路140、およびセンサコントローラ150により画素駆動部が構成される。
本実施形態において、アドレスデコーダ120、メモリ制御回路130、および画素駆動タイミング制御回路140により行(垂直)選択回路170が構成される。
この垂直選択回路170は、画素駆動部に含まれる。
画素部110は、複数の画素回路がM行×N列の2次元状(マトリクス状)に配列されている。
図2は、本実施形態に係る画素回路の一例を示す回路図である。
この画素回路110Aは、たとえばフォトダイオード(PD)からなる光電変換素子(以下、単にPDというときもある)を有する。
そして、この1個の光電変換素子PDに対して、転送トランジスタTR−Tr、リセットトランジスタRST−Tr、増幅トランジスタAMP−Tr、および選択トランジスタSEL−Trをそれぞれ一つずつ有する。
光電変換素子PDは、入射光量に応じた量の信号電荷(ここでは電子)を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがN型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがP型トランジスタであっても構わない。
転送トランジスタTR−Trのゲートには、画素駆動タイミング制御回路140により電圧値が制御される転送ゲート制御信号TRが供給される。
リセットトランジスタRST−Trのゲートには、画素駆動タイミング制御回路140により電圧値が制御されるリセットゲート制御信号RSTが供給される。
選択トランジスタSEL−Trのゲートには、画素駆動タイミング制御回路140により電圧値が制御されるセレクト制御信号SELが供給される。
これらの各トランジスタは、N型トランジスタで形成される場合、たとえば転送トランジスタTR−Trは、ゲート供給される制御信号の電圧レベルが第1レベル電圧VHi、たとえば2.7Vの場合に完全導通(オン)状態となる。
転送トランジスタTR−Trは、ゲートに供給される制御信号の電圧レベルが第2レベル電圧VLo、たとえば−1.2Vの場合に完全非導通(オフ)状態となる。
転送トランジスタTR−Trは、ゲートに供給される制御信号の電圧レベルが第1レベル電圧VHiと第2レベル電圧VLoの中間電圧Vmid、たとえば0Vの場合に中間導通(オン)状態となる。
ここで、中間導通状態とは、完全導通状態より弱い電荷転送能力を持つ状態をいい、たとえば転送トランジスタTR−Trのゲートに中間電圧Vmidが印加されると上述する電荷掃き捨て状態となる。
なお、本実施形態は、複数の光電変換素子間で、各トランジスタを共有している場合や、選択トランジスタを有していない3トランジスタ(3Tr)画素を採用している場合にも有効である。
転送トランジスタTR−Trは、光電変換素子PDとFD(Floating Diffusion)の間に接続され、制御線LTRを通じて制御される。
転送トランジスタTR−Trは、制御線LTRに伝搬される転送ゲート制御信号TRがハイレベルである第1レベル電圧VHiの期間に選択されて完全導通状態となり、光電変換素子PDで光電変換された電子をFDに転送する。
転送トランジスタTR−Trは、制御線LTRに伝搬される転送ゲート制御信号TRが中間電圧Vmidの期間に選択されて中間導通状態となり、光電変換素子PDで光電変換された電子をFDにはき捨てる。
リセットトランジスタRST−Trは、電源線LVRstとFDの間に接続され、制御線LRSTを通して制御される。
リセットトランジスタRST−Trは、制御線LRSTに伝搬されるリセット制御信号RSTがたとえばVHiの期間に選択されて導通状態となり、FDを電源線LVRstの電位VRstにリセットする。
増幅トランジスタAMP−Trと選択トランジスタSEL−Trは、電源線LVDDと出力信号線LSGNの間に直列に接続されている。
増幅トランジスタAMP−TrのゲートにはFDが接続され、選択トランジスタSEL−Trは制御線LSELを通じて制御される。
選択トランジスタSEL−Trは、制御線LSELに伝搬されるセレクト制御信号SELがたとえばVHiの期間に選択されて導通状態となる。これにより、増幅トランジスタAMP−TrはFDの電位に応じた信号VSLを出力信号線LSGNに出力する。
画素部110には、画素回路110AがM行×N列配置されているので、各制御線LSEL、LRST、LTRはそれぞれM本、信号VSLの出力信号線LSGNはN本ある。
垂直選択回路170は、垂直(行)方向のアドレスを選択するアドレスデコーダ120を有する。
垂直選択回路170は、アドレスデコーダの出力信号と制御信号の組合せ論理によってメモリ(ラッチ)状態を制御し、その出力値の論理演算により各行の状態を決定するメモリ制御回路130を有する。
垂直選択回路170は、メモリ制御回路130の状態信号を使って画素の転送トランジスタ(スイッチ)TR−Trやリセットトランジスタ(スイッチ)RST−Trを制御するための画素ドライバである画素駆動タイミング制御回路140を有する。
図3は、本第1の実施形態に係る画素がとり得る4状態およびその遷移関係例を示す図である。
本実施形態においては、画素駆動部一部である垂直選択回路170は、アドレスデコーダ120によりデコードされる行(垂直)アドレスで指定される行画素状態を、図3に示すように、4状態に制御可能に構成される。
4状態とは、図3に示すように、読み出し状態RDST、電荷のはき捨て状態DCST、電子シャッタ状態SHST、および蓄積状態CGSTを含む。
そして、この4状態が順番に遷移していくような制御が行われる。
本第1の実施形態においては、メモリ制御回路130に2つのラッチであるメモリ(A,B)を有し、4状態はこの2つのメモリのセット状態(1)とリセット状態(0)の組み合わせで設定され、制御される。
読み出し状態RDSTはメモリ(A,B)が(0,1)に設定され、はき捨て状態はメモリ(A,B)が(0,0)に設定される。
電子シャッタ状態SHSTはメモリ(A,B)が(1,1)に設定され、蓄積状態CGSTはメモリ(A,B)が(1,0)に設定される。
ここでは、それぞれ第1メモリ(Aメモリ)131、第2メモリ(Bメモリ)132の順に2進数表記で記載になるように状態割り当てを行った場合を記載している。
本第1の実施形態においては、水平走査期間単位で読み出し行、シャッタ行のアドレスの切り替えを実施する。
通常、読み出し行は読み出し状態RSDTから電荷はき捨て状態DSCSTへ、電子シャッタ行は電子シャッタ状態SHSTから蓄積状態CGSTに設定し、順次読み出し状態の設定と規定の露光時間に設定されるように電子シャッタ状態が設定される。
図4は、本第1の実施形態における画素回路110Aに供給される転送ゲート制御信号TRおよびリセットゲート制御信号RSTの4状態に対応した供給レベルを模式的に示す図である。
この例において、読み出し状態RDSではリセットゲート制御信号RSTが一定期間ハイレベルに設定される。この間転送ゲート制御信号TRは第2レベル電圧VLoに設定されて、完全非導通状態に制御されている。
次に、リセットゲート制御信号RSTがローレベルに設定された後、転送ゲート制御信号TRが一定期間、第1レベル電圧VHiに設定されて読み出しが行われる。
次に、はき捨て状態DCSTに遷移する場合に、転送ゲート制御信号TRが一定期間、中間電圧Vmidに設定され、また、リセットゲート制御信号RSTはハイレベルに設定されて導通状態に保持される。これにより、電荷のはき捨てが行われる。
リセットゲート制御信号RSTははき捨て状態DCST、電子シャッタ状態SHST、蓄積状態CGSTを通してハイレベルに保持される。
はき捨て状態DCSTから電子シャッタ状態SHSTに遷移する場合、転送ゲート制御信号TRが中間電圧Vmidから第2レベル電圧VLoに切り替えられる。そして、電子シャッタを実行する際に、転送ゲート制御信号TRが中間電圧Vmidから第1レベル電圧VHiに一定期間切り替えられ、転送トランジスタTR−Trが完全導通状態に制御される。
そして、転送ゲート制御信号TRが第1レベル電圧VHiから第2レベル電圧VLoに切り替えられて、蓄積状態CGSTに遷移する。
以上のように、本第1の実施形態においては、画素の状態を、読み出し状態RDST、電荷のはき捨て状態DCST、電子シャッタ状態SHST、および蓄積状態CGSTを順に遷移するように制御する。その結果、回路の大規模化を抑止しつつ、電荷のブルーミングを的確に抑制することが可能となっている。
図5は、一般的なCMOSイメージセンサの画素の状態およびその遷移関係を示す図である。
このように、一般的なCMOSイメージセンサは、蓄積状態CGSTと読み出し状態RDST間の遷移、および蓄積状態CGSTと電子シャッタ状態SHST間の遷移の3状態の遷移制御を行っている。
したがって、電荷のブルーミングを的確にかつ十分に抑制することが困難である。
以下、本第1の実施形態に係る垂直(行)選択回路170の上記4状態を含めて制御する具体的な構成例について説明する。
なお、特徴的な構成を有するメモリ(ラッチ)制御回路130および画素駆動タイミング制御回路140の具体例について示す。
アドレスデコーダ120は、センサコントローラ150からの行アドレス信号RADDRをデコードし、特定の行を選択する。
図6は、第1の実施形態に係る垂直(行)選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。
図6のメモリ制御回路130は、2入力ANDゲートAG131〜AG138、第1メモリ(Aメモリ)131、および第2メモリ(Bメモリ)132を有する。
メモリ制御回路130は、センサコントローラ150からAメモリ(ラッチ)用セット制御信号ALatchSET、Aメモリ(ラッチ)用リセット制御信号ALatchRSTが供給される。
メモリ制御回路130は、センサコントローラ150からBメモリ(ラッチ)用セット制御信号BLatchSET、Bメモリ(ラッチ)用リセット制御信号BLatchRSTが供給される。
ANDゲートAG131〜134の一方の入力端子にアドレスデコーダ120の出力信号ADDRiが供給される。
ANDゲートAG131の他方の入力端子にAメモリ(ラッチ)用セット制御信号ALatchSETが供給され、ANDゲートAG132の他方の入力端子にAメモリ(ラッチ)用リセット制御信号ALatchRSTが供給される。
ANDゲートAG133の他方の入力端子にBメモリ(ラッチ)用セット制御信号BLatchSETが供給され、ANDゲートAG134の他方の入力端子にBメモリ(ラッチ)用リセット制御信号BLatchRSTが供給される。
第1メモリ(Aメモリ)131のセット端子SがANDゲートAG131の出力が接続され、リセット端子RがANDゲートAG132の出力に接続されている。
第1メモリ(Aメモリ)131の出力端子QがANDゲートAG135,AG136の一方の入力端子に接続され、反転出力端子/QがANDゲートAG137,AG138の一方の入力端子に接続されている。
第2メモリ(Bメモリ)132のセット端子SがANDゲートAG133の出力が接続され、リセット端子RがANDゲートAG134の出力に接続されている。
第2メモリ(Bメモリ)132の出力端子QがANDゲートAG135,AG137の他方の入力端子に接続され、反転出力端子/QがANDゲートAG136,AG138の他方の入力端子に接続されている。
ANDゲートAG135の出力が電子シャッタ状態SHSTの制御信号となり、ANDゲートAG136の出力が蓄積状態CGSTの制御信号となる。
ANDゲートAG137の出力が読み出し状態RDSTの制御信号となり、ANDゲートAG138の出力がはき捨て状態DCSTの制御信号となる。
上述したように、本第1の実施形態においては、メモリ制御回路130に2つのラッチであるメモリ(A,B)を有し、4状態はこの2つのメモリのセット状態(1)とリセット状態(0)の組み合わせで設定され、制御される。
読み出し状態RDSTはメモリ(A,B)が(0,1)に設定され、はき捨て状態はメモリ(A,B)が(0,0)に設定される。
電子シャッタ状態SHSTはメモリ(A,B)が(1,1)に設定され、蓄積状態CGSTはメモリ(A,B)が(1,0)に設定される。
なお、本発明は、本実施形態に記載のメモリ状態の割り当てだけを限定するものではない。
メモリ制御回路130において、第1ラッチ(Aメモリ)131は、アドレスデコーダ120の出力とセンサコントローラ150によりAメモリ(ラッチ)用セット制御信号ALatchSETの論理積でセットされ
第1メモリ(Aメモリ)131は、アドレスデコーダ120の出力とセンサコントローラ150によるAメモリ(ラッチ)用リセット制御信号ALatchRSTとの論理積でリセットされる。
メモリ制御回路130において、第2ラッチ(Bメモリ)132は、アドレスデコーダ120の出力とセンサコントローラ150によりBメモリ(ラッチ)用セット制御信号BLatchSETの論理積でセットされる。
第2メモリ(Bメモリ)132は、アドレスデコーダ120の出力とセンサコントローラ150によるBメモリ(ラッチ)用リセット制御信号BLatchRSTとの論理積でリセットされる。
さらに、画素駆動タイミング制御回路140においては、画素転送パルス生成回路141、画素リセットパルス生成回路142、および画素セレクトパルス生成回路143において、以下の処理が行われる。
第1メモリ(Aメモリ)131の出力信号と第2メモリ(Bメモリ)132の出力信号の組合せ論理(A・B)、(notA・B)、(A・notB)、(notA・notB)のいずれか3つ以上の論理生成演算が行われる。
そして、画素転送ドライバ144、画素リセットドライバ145、および画素セレクトドライバ146により、各論理の割り当てに対応した画素制御信号をパルス信号として発生させる。
なお、本第1の実施形態において、垂直(行)選択回路170内に第1メモリ(Aメモリ)131、第2メモリ(Bメモリ)132の2つの出力から4つの状態を直接的に論理積によって生成する方法であっても良い。
たとえば、(A・B)、(notA・B),(notA・notB)の3状態を作る論理回路と、これら3つの状態信号のNORであっても同じ4つの状態を制御する画素制御信号は等価となる。
図7は、本第1の実施形態に係る画素駆動タイミング制御回路の画素ドライバの構成例を示す回路図である。
図7は、通常のシャッタ状態信号SSHSTと読み出し状態信号SRDSTの2つの信号の他、電荷はき捨て状態信号SDCSTを加えて4状態を制御した画素制御信号の回路図を示している。
図7において、画素転送ドライバ144は、2入力ANDゲートAG141、AG142、および3入力ORゲートOG141により形成されている。
画素転送ドライバ145は、2入力ANDゲートAG143、AG144、および3入力ORゲートOG142により形成されている。
画素転送ドライバ146は、2入力ANDゲートAG145により形成されている。
画素転送ドライバ144は、画素の転送ゲート制御信号TRを出力する。
画素転送ドライバ144は、ANDゲートAG14において、読み出し状態信号SRDSTとセンサコントローラ150による読み出し用の画素転送制御信号RTRとのAND(論理積)をとる。
画素転送ドライバ144は、ANDゲートAG14において、シャッタ状態信号SSHSTとセンサコントローラ150によるシャッタ用の画素転送制御信号STRとのANDをとる。
そして、画素転送ドライバ144は、ORゲートOG141において、ANDゲートAG141、AD142のAND結果、および電荷すき捨て状態信号SDCSTの3つの信号のOR(論理和)で制御する。
画素リセットドライバ145は、画素のリセットゲート制御信号RSTを出力する。
画素リセットドライバ145は、ANDゲートAG14において、読み出し状態信号SRDSTとセンサコントローラ150による読み出し用画素リセット制御信号RRSTとのANDをとる。
画素リセットドライバ145は、ANDゲートAG14において、シャッタ状態信号SSHSTとセンサコントローラ150によるシャッタ用画素リセット制御信号SRSTとのANDをとる。
画素リセットドライバ145は、OGゲート142において、ANDゲートAG143、AD144のAND結果、および電荷はき捨て状態信号SDCSTの3つの信号のORで制御する。
画素セレクトドライバ146は、画素のセレクト制御信号SELを出力する。
画素セレクトドライバ146は、ANDゲートAG145において、読み出し状態信号SRDSTとセンサコントローラ150による読み出し用画素セレクト制御信号RSELとのANDで制御する。
図8は、本第1の実施形態に係る画素駆動タイミング制御回路の画素ドライバの他の構成例を示す回路図である。
図8の画素ドライバが図7の画素ドライバと異なる点は、次の通りである。
前述したように、本第1の実施形態に係る画素の転送トランジスタTR−Trは完全導通状態、完全非導通状態、およびはき捨て状態時の中間導通状態の3つの状態をとる。
これらの各トランジスタは、N型トランジスタで形成される場合、たとえば転送トランジスタTR−Trは、ゲート供給される制御信号の電圧レベルが第1レベル電圧VHi、たとえば2.7Vの場合に完全導通(オン)状態となる。
転送トランジスタTR−Trは、ゲートに供給される制御信号の電圧レベルが第2レベル電圧VLo、たとえば−1.2Vの場合に完全非導通(オフ)状態となる。
転送トランジスタTR−Trは、ゲートに供給される制御信号の電圧レベルが第1レベル電圧VHiと第2レベル電圧VLoの中間電圧Vmid、たとえば0Vの場合に中間導通(オン)状態となる。
図8の画素ドライバは、画素転送ドライバ144Bが3値出力ドライバとして形成されている。
図8の画素転送ドライバ144Bは、ANDゲートAG141、AG142、2入力ORゲートOG141B、2入力NORゲートNG141、およびインバータIV141、IV142を有する。
さらに、画素転送ドライバ144Bは、PMOSトランジスタPT141、PT142、NMOSトランジスタNT141、および出力ノードNDTRを有する。
ORゲートOG141Bの一方の入力がANDゲートAG141の出力に接続され、ORゲートOG141Bから画素完全転送制御信号TRHが出力される。
NORゲートNG141の一方の入力がORゲートOG141Bの出力に接続され、NORゲートNG141の出力がNMOSトランジスタNT141のゲートに接続されている。
インバータIV141の入力はORゲートOG141に出力に接続され、インバータIV141の出力がPMOSトランジスタPT141のゲートに接続されている。
インバータIV142の入力がはき捨て状態信号SDCVST(TRM)の供給ラインに接続され、出力がPMOSトランジスタPT142のゲートに接続されている。
PMOSトランジスタPT141のソースが第1レベル電圧VHiの供給ラインに接続され、ドレインが出力ノードNDTRに接続されている。
PMOSトランジスタPT142のゲートが中間電圧Vmidの供給ラインに接続され、ドレインが出力ノードNDTRに接続されている。
NMOSトランジスタNT141のソースが第2レベル電圧VLoの供給ラインに接続され、ドレインが出力ノードNDTRに接続されている。
上述したように、電荷はき捨て状態DCSTの画素の転送トランジスタ(スイッチ)TR−Trは中間導通状態(半開きの状態)であってもよい。
この場合には画素の転送ゲート制御信号TRは3値制御が必要になる。
図8の例において、PMOSを2つとNMOSを1つ用いた画素転送ドライバを例に示している。そのほかにもPMOSを1つ、NMOSを2つから構成する場合であっても良い。
図8の画素転送ドライバ144Bにおいて、画素完全転送制御信号TRHは、読み出し状態信号SRDSTと読み出し用の画素転送制御信号RTRとのAND、シャッタ状態信号SSHSTとシャッタ用の画素転送制御信号STRとのANDで制御される。
画素中間転送制御信号TRMは電荷吐き捨て状態信号SDCSTで制御される。
この画素完全転送制御信号TRHと画素中間転送制御信号TRMの2つの信号から画素3値制御ドライバ回路で出力が制御される。
たとえば、はき捨て状態DCではき捨て信号SDCSTがハイレベルの場合、PMOSトランジスタPT142が導通状態となり、PMOSトランジスタPT141およびNMOSトランジスタNT141が非導通状態となる。その結果、転送ゲート制御信号TRは中間電圧Vmidレベルで出力される。
読み出し状態RDSTまたは電子シャッタ状態SHSTにおいては、PMOSトランジスタPT142は非導通状態に保持され、PMOSトランジスタPT141およびNMOSトランジスタNT141の一方が導通状態、他方が非導通状態に保持される。
図8の画素リセットドライバ145および画素セレクトドライバ146は図7の回路と同様の機能を有する。
図9は、本第1の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。
図10は、前フレームよりも露光時間が長くなった場合に電子シャッタが同一タイミングに2行分のアドレス生成が発生する場合を説明するための図である。
図9のタイミングチャートは、図10に示すように、前フレームよりも露光時間が長くなった場合に電子シャッタが同一タイミングに2行分のアドレス生成が発生する。ここでは、この場合について示す。
水平走査期間単位で読み出し行、シャッタ行のアドレスの切り替えを実施する。
通常、読み出し行は読み出し状態RDSTから電荷吐き捨て状態DCSTへ、電子シャッタ行は電子シャッタ状態SHSTから蓄積状態CGSRに設定される。そして、順次読み出し状態RDSTの設定と規定の露光時間に設定されるように電子シャッタ状態SHSTが設定される。
図9に示すタイミングチャートはその一例であり、メモリ(ラッチ)への書き込み順序は本質ではない。
ただし、読み出し状態RDSTを示す行の変更の順序は、高速読み出し化の視点で水平走査期間を短縮するために連続して設定することが望ましい。
本第1の実施形態では、読み出し動作完了後に読み出し状態にセットされている行を電荷はき捨て状態(Aメモリ(ラッチ)=0,Bメモリ(ラッチ)=0)に再設定する。
新たな読み出し行にアドレスデコーダを設定後に読み出し状態(Aメモリ=0,Bメモリ=1)に設定する。
この動作が完了後は有効期間になるため、電子シャッタ行の再設定が完了前であっても読み出し動作を開始させてよい。
次の電子シャッタ行の再設定を行う。図では先の水平走査期間にシャッタ行に設定されていた“S1−”と“S2−”を蓄積状態に切り替え、新たに“S1”と“S2”に電子シャッタ状態SHSTに再設定する。
このタイミングチャートの一例として,デコーダアドレスを“S1−”に設定後に、蓄積状態(Aメモリ=1,Bメモリ=0)CGSTに設定する。
同様にして、デコーダアドレスを“S2−”に設定して蓄積状態CGSTに設定する。
次に、電子シャッタ動作を施すアドレス“S1”をデコーダ選択し電子シャッタ状態(Aメモリ=1,Bメモリ=1)SHSTにAメモリ、Bメモリを設定する。
その後、“S2”においても同じ設定を行う。
<2.第2の実施形態>
図11は、本第2の実施形態に係るCMOSイメージセンサ(固体撮像素子)における垂直(行)選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。
本第2の実施形態において、回路構成的には第1の実施形態と略同様である。
したがって、画素ドライバ等も図7や図8の構成が採用される。
本第2の実施形態が上述した第1の実施形態と異なる点は、図11に示すように、第2メモリ(Bメモリ)132をBメモリ(ラッチ)用リセット制御信号BLatchRSTによって各行の第2メモリ(Bメモリ)132が一括でリセットされる。
図11のメモリ制御回路130Cは、第2メモリ(Bメモリ)132のリセット端子Rの入力段にANDゲートAG134が配置されておらず、Bメモリ(ラッチ)用リセット制御信号BLatchRSTが直接供給される。
これにより、高速化が図られている。
第2の本実施形態においても、第1の実施形態と同様に、画素駆動部一部である垂直選択回路170は、アドレスデコーダ120によりデコードされる行(垂直)アドレスで指定される行画素状態を、図3に示すように、4状態に制御可能に構成される。
4状態とは、図3に示すように、読み出し状態RDST、電荷のはき捨て状態DCST、電子シャッタ状態SHST、および蓄積状態CGSTを含む。
そして、この4状態が順番に遷移していくような制御が行われる。
本第1の実施形態においては、メモリ制御回路130に2つのラッチであるメモリ(A,B)を有し、4状態はこの2つのメモリのセット状態(1)とリセット状態(0)の組み合わせで設定され、制御される。
読み出し状態RDSTはメモリ(A,B)が(0,1)に設定され、はき捨て状態はメモリ(A,B)が(0,0)に設定される。
電子シャッタ状態SHSTはメモリ(A,B)が(1,1)に設定され、蓄積状態CGSTはメモリ(A,B)が(1,0)に設定される。
図12は、本第2の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。
この場合も、図10に示すように、前フレームよりも露光時間が長くなった場合に電子シャッタが同一タイミングに2行分のアドレス生成が発生する。ここでは、この場合について示す。
水平走査期間単位で読み出し行、シャッタ行のアドレスの切り替えを実施する。
通常、読み出し行は次の水平走査期間には電荷はき捨て状態DCSTに、また、電子シャッタ行は次の水平走査期間には蓄積状態CGSTに移行する特徴がある。
本第2の実施形態では、この特徴を利用した回路構成および画素アクセスのタイミングを実現することによって、デコーダのアクセス回数を削減するように構成されている。
図11のタイミングチャートに示すように、読み出し動作完了後に本第2の実施形態では第2メモリ(Bメモリ)132をリセットするために、制御信号BLRSTをハイレベルに設定する。
このとき、第1メモリ(Aメモリ)131、第2メモリ(Bメモリ)132、すなわちメモリ(A,B)が(1,1)の状態は(1,0)状態,つまり電子シャッタ状態SHSTの行は蓄積状態CGSTに移行(遷移)する。
また、メモリ(A,B)が(0,1)の状態は(0,0)状態、つまり読み出し状態RDSTの行は電荷はき捨て状態に移行(遷移)する。
その後、デコーダを読み出し行のアドレスに設定し第1メモリ(Aメモリ)131をリセット、第2メモリ(Bメモリ)132をセットすることで電荷読み出し状態RDSTの(0,1)状態にセットする。
その後、デコーダを電子シャッタ行のアドレスに設定し、第1メモリ(Aメモリ)131および第2メモリ(Bメモリ)132の両方をハイレベルにセットする。
その後、“S2”においても同じ電子シャッタ状態設定を行う。
このように本発明の実施形態による回路構成を用いることによって,メモリのセット回数を先の第1の実施形態の6回のアクセスに対して、本発明の第2の実施形態の回路構成によって3回のアクセスに減らすことができる。
その結果,デコーダのアクセス回数を減らすことにより、水平ブランキング期間を短くすることができることによって高速化、並びにデコーダアクセスによる充放電電流の抑制によって低消費電力化が可能になる。
このように、本発明の第2の実施形態では、イメージセンサ特有の読み出し状態RDSTとはき捨て状態DCSTと電子シャッタ状態SHSTと蓄積状態CGSTの4状態の規則的な遷移順序を利用する。
また、第2の実施形態では、読み出し状態および電子シャッタ状態が2回の水平走査期間に連続して繰り返されることが発生しないことを利用して、水平走査期間に毎回デコーダの選択とは無関係にメモリ(ラッチ)の状態をクリアするような動作を行う。
本発明の第2の実施形態の本質はメモリ(ラッチ)の状態の割り当てを限定するものではなく、イメージセンサの動作順序の特徴を利用したメモリ(ラッチ)割り当てと共通にメモリをリセット(またはセット)することによるデコーディング回数の低減にある。
たとえば、電子シャッタ状態SHSTを(10)、蓄積状態CGSTを(00)、読み出し状態RDSTを(11)、電荷はき捨て状態を(01)と設定して水平走査期間毎に第1メモリ(Aメモリ)をリセットする方法でも良い。
<3.第3の実施形態>
図13は、本第3の実施形態に係る画素がとり得る6状態およびその遷移関係例を示す図である。
図14は、本第3の実施形態に係るCMOSイメージセンサ(固体撮像素子)における垂直(行)選択回路のメモリ制御回路および画素駆動タイミング制御回路の一例を示す図である。
本第3の実施形態では、図3の蓄積状態CGSTを2つの状態CGST1,CGST2に分けて画素の転送トランジスタTR−Trのゲート電圧を2段階に分け、また、プリシャッタ状態PSHSTを含んでいる。
蓄積状態CGSTは、電子シャッタ直後で転送トランジスタTR−Trを完全に非導通(オフ)としないため、転送ゲート制御信号TRを中間電圧Vmid2、たとえば−0.6Vに設定する第1蓄積状態CGST1を1段階目に設けている。
そして、転送トランジスタTR−Trを完全に非導通(オフ)とするため、転送ゲート制御信号TRを第2中間電圧Vmid2から第2レベル電圧、たとえば−1.2Vに設定する第2蓄積状態CGST2を2段階目に設けている。
このように、本第3の実施形態においては、画素駆動部に一部である垂直選択回路170は、アドレスデコーダ120によりデコードされる行(垂直)アドレスで指定される行画素状態を、図13に示すように、6状態に制御可能に構成される。
6状態とは、図13に示すように、読み出し状態RDST、電荷のはき捨て状態DCST、電子シャッタ状態SHST、第1蓄積状態CGST1、第2蓄積状態CGST2、およびプリシャッタ状態PSHSTを含む。
そして、この6状態が順番に遷移していくような制御が行われる。
本第3の実施形態においては、メモリ制御回路130Cに3つのラッチであるメモリ(A,B,C)を有し、6状態はこの3つのメモリのセット状態(1)とリセット状態(0)の組み合わせで設定され、制御される。
読み出し状態RDSTはメモリ(A,B、C)が(0,0,1)に設定され、はき捨て状態はメモリ(A,B,C)が(0,*,0)に設定される。
電子シャッタ状態SHSTはメモリ(A,B,C)が(1,1,1)に設定され、第1蓄積状態CGST1はメモリ(A,B,C)が(1,1,0)に設定され、第2蓄積状態CGST2はメモリ(A,B,C)が(1,0,1)に設定される。
また、プリシャッタ状態PSHSTはメモリ(A,B,C)が(0,1,1)に設定される。
ここでは、それぞれ第1メモリ(Aメモリ)131、第2メモリ(Bメモリ)132、第3メモリ(Cメモリ)133の順に2進数表記で記載になるように状態割り当てを行った場合を記載している。
本発明の第3の実施形態の本質は、蓄積期間を転送ゲート電圧の異なる2つの状態を制御することにあり、そのメモリの割り当てを限定するものではない。
また、本発明の第3の実施形態ではプリシャッタ状態PSHSTを含んでいる。
このプリシャッタ状態PSHSTは電子シャッタと同じ画素アクセスの動きを行う。これは露光を規定する電子シャッタの電荷の読み出し残しを防ぐために、2回以上連続、または、ほぼ連続に電子シャッタ動作を行うための動作になる。
また、本発明は本実施形態に記載のメモリ状態の割り当てだけを限定するものではない。
以下、本第3の実施形態に係る垂直(行)選択回路170Cの上記6状態を含めて制御する具体的な構成例について、図14に関連付けて説明する。
なお、特徴的な構成を有するメモリ(ラッチ)制御回路130Cおよび画素駆動タイミング制御回路140Cの具体例について示す。
図14のメモリ制御回路130Cは、2入力または3入力ANDゲートAG131C〜AG140C、第1メモリ(Aメモリ)131C、第2メモリ(Bメモリ)132C、および第3メモリ(Cメモリ)133Cを有する。
メモリ制御回路130Cは、センサコントローラ150からAメモリ(ラッチ)用セット制御信号ALatchSET、Aメモリ(ラッチ)用リセット制御信号ALatchRSTが供給される。
メモリ制御回路130Cは、センサコントローラ150からBメモリ(ラッチ)用セット制御信号BLatchSET、Bメモリ(ラッチ)用リセット制御信号BLatchRSTが供給される。
メモリ制御回路130Cは、センサコントローラ150からCメモリ(ラッチ)用セット制御信号CLatchSET、Cメモリ(ラッチ)用リセット制御信号CLatchRSTが供給される。
ANDゲートAG131C〜135Cの一方の入力端子にアドレスデコーダ120の出力信号ADDRiが供給される。
ANDゲートAG131Cの他方の入力端子にAメモリ(ラッチ)用セット制御信号ALatchSETが供給され、ANDゲートAG132Cの他方の入力端子にAメモリ(ラッチ)用リセット制御信号ALatchRSTが供給される。
ANDゲートAG133Cの他方の入力端子にBメモリ(ラッチ)用セット制御信号BLatchSETが供給され、ANDゲートAG134Cの他方の入力端子にBメモリ(ラッチ)用リセット制御信号BLatchRSTが供給される。
ANDゲートAG135Cの他方の入力端子にCメモリ(ラッチ)用セット制御信号CLatchSETが供給される。
第1メモリ(Aメモリ)131Cのセット端子SがANDゲートAG131Cの出力接続され、リセット端子RがANDゲートAG132Cの出力に接続されている。
第1メモリ(Aメモリ)131Cの出力端子QがANDゲートAG138C,AG139Cの第1の入力端子に接続されている。第1メモリ(Aメモリ)131Cの反転出力端子/QがANDゲートAFG136Cの第1の入力端子およびANDゲートAG140Cの第1の入力端子に接続されている。
第2メモリ(Bメモリ)132Cのセット端子SがANDゲートAG133Cの出力接続され、リセット端子RがANDゲートAG134Cの出力に接続されている。
第2メモリ(Bメモリ)132Cの出力端子QがANDゲートAG137Cの第1の入力端子およびAG138Cの他方の第1入力端子に接続されている。第2メモリ(Bメモリ)132Cの反転出力端子/QがANDゲートAG136Cの第2の入力端子およびANDゲートAG138の第2の入力端子に接続されている。
第3メモリ(Cメモリ)133Cのセット端子SがANDゲートAG135Cの出力接続され、リセット端子RがCメモリ(ラッチ)用セット制御信号CLatchSETの供給ラインに接続されている。
第3メモリ(Cメモリ)133Cの出力端子QがANDゲートAG136Cの第3の入力端子およびAG137Cの他方の第2入力端子に接続されている。第3メモリ(Bメモリ)133Cの反転出力端子/QがANDゲートAG138Cの第の入力端子およびANDゲートAG140の第2の入力端子に接続されている。
ANDゲートAG136Cの出力が読み出し状態RDSTの制御信号となり、ANDゲート137Cの出力が電子シャッタ状態SHSTの制御信号となり、ANDゲートAG138Cの出力が第1蓄積状態CGST1の制御信号となる。
ANDゲートAG139Cの出力が第2蓄積状態CGDT2の制御信号となり、ANDゲートAG140Cの出力がはき捨て状態DCSTの制御信号となる。
上述したように、本第3の実施形態においては、メモリ制御回路130Cに3つのラッチであるメモリ(A,B,C)を有し、6状態はこの3つのメモリのセット状態(1)とリセット状態(0)の組み合わせで設定され、制御される。
読み出し状態RDSTはメモリ(A,B、C)が(0,0,1)に設定され、はき捨て状態はメモリ(A,B,C)が(0,*,0)に設定される。
電子シャッタ状態SHSTはメモリ(A,B,C)が(1,1,1)に設定され、第1蓄積状態CGST1はメモリ(A,B,C)が(1,1,0)に設定され、第2蓄積状態CGST2はメモリ(A,B,C)が(1,0,1)に設定される。
また、プリシャッタ状態PSHSTはメモリ(A,B,C)が(0,1,1)に設定される。
なお、本発明は、本実施形態に記載のメモリ状態の割り当てだけを限定するものではない。
メモリ制御回路130において、第1ラッチ(Aメモリ)131は、アドレスデコーダ120の出力とセンサコントローラ150によりAメモリ(ラッチ)用セット制御信号ALatchSETの論理積でセットされる。
第1メモリ(Aメモリ)131は、アドレスデコーダ120の出力とセンサコントローラ150によるAメモリ(ラッチ)用リセット制御信号ALatchRSTとの論理積でリセットされる。
メモリ制御回路130において、第2ラッチ(Bメモリ)132は、アドレスデコーダ120の出力とセンサコントローラ150によりBメモリ(ラッチ)用セット制御信号BLatchSETの論理積でセットされる。
第2メモリ(Bメモリ)132は、アドレスデコーダ120の出力とセンサコントローラ150によるBメモリ(ラッチ)用リセット制御信号BLatchRSTとの論理積でリセットされる。
メモリ制御回路130Cにおいて、第1ラッチ(Aメモリ)131Cは、アドレスデコーダ120の出力とセンサコントローラ150によりAメモリ(ラッチ)用セット制御信号ALatchSETの論理積でセットされる。
第1メモリ(Aメモリ)131Cは、アドレスデコーダ120の出力とセンサコントローラ150によるAメモリ(ラッチ)用リセット制御信号ALatchRSTとの論理積でリセットされる。
メモリ制御回路130Cにおいて、第2ラッチ(Bメモリ)132Cは、アドレスデコーダ120の出力とセンサコントローラ150によりBメモリ(ラッチ)用セット制御信号BLatchSETの論理積でセットされる。
第2メモリ(Bメモリ)132Cは、アドレスデコーダ120の出力とセンサコントローラ150によるBメモリ(ラッチ)用リセット制御信号BLatchRSTとの論理積でリセットされる。
メモリ制御回路130Cにおいて、第3ラッチ(Cメモリ)133Cは、アドレスデコーダ120の出力とセンサコントローラ150によりCメモリ(ラッチ)用セット制御信号CLatchSETの論理積でセットされる。
第3メモリ(Cメモリ)133Cは、Cメモリ(ラッチ)用リセット制御信号CLatcにより直接的にリセットされる。
図15は、本第3の実施形態に係る3つのメモリ(ラッチ)の状態割り当てを示す図である。
第3の実施形態においては、図15に示す論理生成演算を行い、各論理の割り当てに対応した画素制御信号を垂直選択回路170Cからパルスを発生させる。その状態遷移は図12に示すようになる。
画素の転送ゲート制御信号TRは、少なくとも3つの電圧状態で画素の転送トランジスタTR−Trの開閉状態を制御する。
その1つは完全導通状態であり電荷を読み出す際や電子シャッタでの電荷を捨てる際に設定される。
もうひとつは完全非導通状態でありフォトダイオード(光電変換素子)PDに電荷が多く蓄積できるように画素転送トランジスタTR−Trを完全にオフさせる状態である。
さらにもうひとつが中間電位(中間電圧)状態であり、本実施形態で用いる電荷は転送トランジスタのゲート下がピニングする状態が得られる電圧が望ましく、この結果暗電流の発生が抑制されている。
また同時に、フォトダイオードPDに電荷は完全非導通状態よりも低い状態であり、この原因は転送トランジスタTR−Trが閉じていないことによる電荷の溢れが発生する電圧設定がのぞましい。

図16は、画素の転送トランジスタのゲートの保持電圧とフォトダイオードの飽和信号の関係を示す図である。
図16では画素の転送トランジスタのゲート電圧を−1.2Vで規格化して記載している。
図17(A)および(B)は、2段階で画素の転送トランジスタのゲート電圧を変化させた場合のブルーミング発生時間の効果を説明するための図である。図17(A)は従来の駆動方法で読み出し場合を、図17(B)は本発明で実現する駆動方法による読み出しの場合を示している。
ここで、たとえば、完全非導通状態とする電圧を−1.2Vとし、飽和信号が75%になる−0.6Vを中間電圧Vmid2として用いる場合を考察する。
図16は、電子シャッタから読み出しするまでの露光時間で横軸を規格化し、フォトダイオードの飽和信号で縦軸を規格化して記載した。
図17では、露光時間でフォトダイオードが飽和する光に対して、2倍の強度を持つ光が入射した場合を線Xで記載した。
従来の回路の場合2倍の強度の光をもつ光に対して、露光時間の0.5倍の期間でフォトダイオードが飽和し、電荷が画素の周辺に漏れ出し、画質劣化が起こる。
一方で、本発明の実施形態に係る回路を用い、この中間電圧を飽和信号の75%になる中間電圧を転送トランジスタTR−Trのゲートに設定すると、先の例と同じ2倍の強度を持つ光が入射した場合に飽和信号の75%の出力で一度電荷が飽和する。
このときあふれ出した電荷はポテンシャルとして低い転送ゲートを介してFDにはき出され、隣接画素へは漏れ出さない。
さらに、所望の蓄積時間経過後に転送トランジスタのゲートが完全非導通状態となる電圧に設定されると電荷の出力が向上し、飽和信号出力でフォトダイオードから周辺画素にあふれ出す。
ただし、従来回路でのブルーミングの発生時間に対して発生時間が短いことからブルーミングによる画質劣化を抑制できることが期待できる。
また、この第1の蓄積電圧から第2の蓄積電圧への変化させるタイミングは、第1の蓄積電圧と第2の蓄積電圧の飽和信号の比程度、またはこれより短いことが望ましい。
今回の例ではこの比率は75%のため、第1の蓄積時間と第2の蓄積時間の比は75:25とした。
たとえば75%の時間よりも長い設定を同一電圧条件で行った場合には、1倍の強度を持つ光を入射しても飽和信号レベルに到達しないためである。
図18は、本第3の実施形態に係る垂直(行)選択回路の動作を中心としたタイミングチャートを示す図である。
図18においては、1水平走査期間の単位を記載している。
最初に第3メモリ(Cメモリ)133Cをリセットする。この設定によりプリシャッタ(pSH)状態PSHSTが吐き捨て状態に、電子シャッタ状態SHSTが第2電荷蓄積CGST2に、読み出し状態RDSTがはき捨て状態DCSTに一度に遷移する。
このようになるメモリ状態割り当てとデコーダ信号に依存しないメモリクリア信号によって、デコーティング期間を短縮できる。
次に読み出し行、電子シャッタ行、プリシャッタ行、第2電荷蓄積状態CGST2をそれぞれ設定する。
本第3の実施形態では蓄積時間が前のフレームよりも長くなった場合に、2つの電子シャッタドレス生成が発生する場合で記載した。
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態のCMOSセンサは、電荷を読み出さない画素(行)からの電荷のブルーミング抑制、または、電荷を読み出す画素(行)の飽和信号を大きく保ちながら読み出し画素間のブルーミング抑制のどちらか一方または両方を実現可能な垂直選択回路を有する。 本実施形態によれば、この垂直選択回路を小さな回路規模で実現することが可能である。
さらに、本質的による回路方式は、垂直選択回路内に複数の状態を小さな回路規模で実現するとともに、そのメモリ状態の制御に必要なデコーダのアクセス回数を減らすことが可能であり、高速化読み出しを可能にする。
また,画素の非選択期間において,画素の転送トランジスタを開いた状態の制御を行う。これにより、従来の1/2,1/3,1/4間引きなどのデコーダのアドレスが単調に増加する間引きモードだけでなく、アドレスが増加と減少を繰り返しながら読み出し動作が行われる複雑な間引きモードにも対応が可能になる。
なお、各実施形態に係るCMOSイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置(以下、ADC(Analog Digital Converter)と略す)を搭載したCMOSイメージセンサとして構成することも可能である。
上述したような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
<4.第4の実施形態>
図19は、本発明の第4の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム200は、図19に示すように、本実施形態に係るCMOSイメージセンサ(固体撮像素子)100が適用可能な撮像デバイス210を有する。
さらに、カメラシステム200は、この撮像デバイス210の画素領域に入射光を導く(被写体像を結像する)光学系、たとえば入射光(像光)を撮像面上に結像させるレンズ220を有する。
カメラシステム200は、撮像デバイス210を駆動する駆動回路(DRV)230と、撮像デバイス210の出力信号を処理する信号処理回路(PRC)240と、を有する。
駆動回路230は、撮像デバイス210内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス210を駆動する。
また、信号処理回路240は、撮像デバイス210の出力信号に対して所定の信号処理を施す。
信号処理回路240で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路240で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス210として、先述したCMOSイメージセンサ(固体撮像素子)100を搭載することで、低消費電力で、高精度なカメラが実現できる。
100,100A,100B・・・固体撮像素子、110・・・画素部、110A・・・画素回路、120・・・アドレスデコーダ、130,130A,130B、130C・・・メモリ(ラッチ)制御回路、140・・・画素駆動タイミング制御回路、150・・・センサコントローラ、160・・・読み出し回路、170・・・垂直(行選択回路)、PD・・・光電変換素子、TR−Tr・・・転送トランジスタ、RST−Tr・・・リセットトランジスタ、AMP−Tr・・・増幅トランジスタ、SEL−Tr・・・選択トランジスタ、200・・・カメラシステム、210・・・撮像デバイス、220・・・駆動回路、230・・・レンズ、240・・・信号処理回路。

Claims (11)

  1. 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
    上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する行選択回路を含む画素駆動部と、を有し、
    上記行選択回路は、
    アドレス信号および制御信号に従い、信号の読み出しを行う読み出し行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッタ行を選択する機能を含み、
    上記アドレス信号および制御信号に従い、選択された行の画素を、少なくとも読み出し状態、上記光電変換素子に蓄積された電荷を上記リセットより少なくはき捨てる電荷はき捨て状態、電子シャッタ状態、および上記光電変換素子に電荷を蓄積する蓄積状態を設定可能であり、
    上記行選択回路は、
    上記アドレス信号と第1のセット制御信号に応答してデータを保持し、上記アドレス信号と第1のリセット制御信号に応答して保持したデータを消去する少なくとも一つの第1のラッチと、
    上記アドレス信号と第2のセット制御信号に応答してデータを保持し、上記アドレス信号と第2のリセット制御信号のうち少なくとも第2のリセット制御信号に応答してデータを消去する第2のラッチと、を少なくとも有し、
    上記第1のラッチおよび上記第2のラッチの保持、消去の状態の組み合わせにより、少なくとも上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態を設定可能であり、
    上記第1のラッチおよび上記第2のラッチの出力側に、上記第1のラッチおよび上記第2のラッチの出力状態のうちのうち少なくとも3状態に対応した論理演算回路を有する
    固体撮像素子。
  2. 上記行選択回路は、
    読み出し行は上記読み出し状態から上記電荷はき捨て状態に遷移させ、電子シャッタ行は上記電子シャッタ状態から上記蓄積状態に遷移させる
    請求項1記載の固体撮像素子。
  3. 上記行選択回路は、
    画素アクセスの動作順序が、上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態に遷移し、さらに上記読み出し状態に戻るように制御する
    請求項1または2記載の固体撮像素子。
  4. 上記行選択回路は、
    プリシャッタ状態を設定可能である
    請求項1から3のいずれか一に記載の固体撮像素子。
  5. 上記画素は、
    出力ノードと、
    光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
    ゲートに印加される転送制御信号レベルに応じて導通状態、非導通状態、上記導通状態と非導通状態の中間の状態である中間導通状態に設定され、導通状態および中間導通状態で上記光電変換素子の電荷を上記出力ノードの転送する転送トランジスタと、を含み、
    上記行選択回路は、
    上記読み出し状態、上記電子シャッタ状態のときは、上記転送制御信号を上記転送トランジスタが導通状態となる第1レベル電圧または上記転送トランジスタが非導通状態となる第2レベル電圧に設定し、
    上記はき捨て状態ときは上記転送制御信号を上記転送トランジスタが中間導通状態となるように、上記第1レベル電圧と上記第2レベル電圧との間の中間電圧に設定する
    請求項1から4のいずれか一に記載の固体撮像素子。
  6. 上記行選択回路は、
    上記蓄積状態を蓄積電荷が少ない状態から段階的に多い状態となるように制御する
    請求項1から5のいずれか一に記載の固体撮像素子。
  7. 上記画素は、
    出力ノードと、
    光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
    ゲートに印加される転送制御信号レベルに応じて導通状態、非導通状態、上記導通状態と非導通状態の中間の状態である中間導通状態に設定され、導通状態および中間導通状態で上記光電変換素子の電荷を上記出力ノードの転送する転送トランジスタと、を含み、
    上記行選択回路は、
    上記蓄積電荷が少ない第1蓄積状態および第1蓄積状態より蓄積電荷が多い第2蓄積状態を段階的に設定可能で、
    上記第1蓄積状態のときは上記転送制御信号を上記転送トランジスタが導通状態となる第1レベル電圧と上記転送トランジスタが非導通状態となる第2レベル電圧との間の中間電圧に設定し、
    上記第2蓄積状態のときは上記転送制御信号を上記転送トランジスタが非導通状態となる第2レベル電圧に設定する
    請求項6記載の固体撮像素子。
  8. 上記3状態には、上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態を含む
    請求項1から7のいずれか一に記載の固体撮像素子。
  9. 上記行選択回路は、
    少なくとも、上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態の画素制御動作が独立な4種類以上の状態を単位アレイ毎に設定可能で、
    前の水平走査期間に上記読み出し状態に設定された単位アレイを上記はき捨て状態に設定するメモリ制御期間と、
    前の水平走査期間に上記電子シャッタ状態に設定された単位アレイを上記蓄積状態に設定するメモリ制御期間と、
    上記読み出し状態および上記電子シャッタ状態にそれぞれ設定するメモリ制御期間と、を含む
    請求項1から8のいずれか一に記載の固体撮像素子。
  10. 上記行選択回路は、
    少なくとも、上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態の画素制御動作が独立な4種類以上の状態を単位アレイ毎に設定可能で、
    前の水平走査期間に読み出し状態に設定された単位アレイを掃き捨て状態に設定するラッチ制御と,前の水平走査期間に電子シャッタ状態に設定された単位アレイを蓄積状態に設定するラッチ制御の2つの状態遷移を同時並列的に設定するメモリ制御期間と、
    上記読み出し状態および上記電子シャッタ状態にそれぞれ設定するメモリ制御期間と、を含み
    請求項1から8のいずれか一に記載の固体撮像素子。
  11. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、
    上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    上記固体撮像素子は、
    光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する光電変換素子を含む複数の画素が行列状に配列された画素部と、
    上記画素部の電子シャッタ動作、および読み出しを行うように上記画素の動作を制御する行選択回路を含む画素駆動部と、を有し、
    上記行選択回路は、
    アドレス信号および制御信号に従い、信号の読み出しを行う読み出し行と、上記光電変換素子に蓄積された電荷をはき捨ててリセットするシャッタ行を選択する機能を含み、
    上記アドレス信号および制御信号に従い、選択された行の画素を、少なくとも読み出し状態、上記光電変換素子に蓄積された電荷を上記リセットより少なくはき捨てる電荷はき捨て状態、電子シャッタ状態、および上記光電変換素子に電荷を蓄積する蓄積状態を設定可能であり、
    上記行選択回路は、
    上記アドレス信号と第1のセット制御信号に応答してデータを保持し、上記アドレス信号と第1のリセット制御信号に応答して保持したデータを消去する少なくとも一つの第1のラッチと、
    上記アドレス信号と第2のセット制御信号に応答してデータを保持し、上記アドレス信号と第2のリセット制御信号のうち少なくとも第2のリセット制御信号に応答してデータを消去する第2のラッチと、を少なくとも有し、
    上記第1のラッチおよび上記第2のラッチの保持、消去の状態の組み合わせにより、少なくとも上記読み出し状態、上記電荷はき捨て状態、上記電子シャッタ状態、上記蓄積状態を設定可能であり、
    上記第1のラッチおよび上記第2のラッチの出力側に、上記第1のラッチおよび上記第2のラッチの出力状態のうちのうち少なくとも3状態に対応した論理演算回路を有する
    カメラシステム。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201012631D0 (en) * 2010-07-28 2010-09-15 Isis Innovation Image sensor and method of sensing
JP2012249134A (ja) * 2011-05-30 2012-12-13 Sony Corp 固体撮像素子およびその駆動方法、カメラシステム
US9103400B2 (en) * 2012-05-09 2015-08-11 Fox Factory, Inc. Method and apparatus for an adjustable damper
CN103066097B (zh) * 2013-01-31 2015-05-06 南京邮电大学 一种高灵敏度固态彩色图像传感器件
CN103561218B (zh) * 2013-10-30 2019-07-19 上海集成电路研发中心有限公司 一种高光灵敏度cmos图像传感器像素结构
CN104811634B (zh) * 2013-12-29 2018-07-31 芯视达系统公司 支持多种电压的紧凑型行解码器
WO2016002382A1 (ja) * 2014-07-04 2016-01-07 シャープ株式会社 固体撮像素子及び電子情報機器
US9247164B1 (en) * 2014-10-21 2016-01-26 Pixart Imaging (Penang) Sdn. Bhd. Image pixel more robust to power supply noise, dark node for use in the image pixel, and control method thereof
CN104464817B (zh) * 2014-12-05 2018-06-15 深圳市华星光电技术有限公司 液晶显示装置及其移位寄存器
US9955091B1 (en) * 2016-12-20 2018-04-24 Omnivision Technologies, Inc. High dynamic range image sensor read out architecture using in-frame multi-bit exposure control
JP6882910B2 (ja) * 2017-02-22 2021-06-02 キヤノン株式会社 固体撮像装置、固体撮像装置の制御方法、撮像システム及び移動体
US10477133B2 (en) * 2017-10-02 2019-11-12 Sony Semiconductor Solutions Corporation Solid-state imaging sensor and solid-state imaging device
KR20230008496A (ko) * 2021-07-07 2023-01-16 삼성전자주식회사 이미지 센서 및 이미지 센서의 동작 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3915161B2 (ja) 1997-03-04 2007-05-16 ソニー株式会社 ブルーミング防止構造を備えた固体撮像素子のダイナミックレンジ拡大方法とその固体撮像素子
JPH1127582A (ja) * 1997-07-04 1999-01-29 Toshiba Corp 固体撮像装置の駆動方法
WO2006093096A1 (ja) * 2005-02-28 2006-09-08 Matsushita Electric Industrial Co., Ltd. 固体撮像装置、及びその駆動方法
JP5051994B2 (ja) * 2005-09-26 2012-10-17 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP4243870B2 (ja) * 2007-02-08 2009-03-25 ソニー株式会社 固体撮像装置及び撮像装置
JP5163935B2 (ja) * 2007-05-17 2013-03-13 ソニー株式会社 イメージセンサ
US8416222B2 (en) * 2007-05-17 2013-04-09 Sony Corporation Driving apparatus
JP4967801B2 (ja) * 2007-05-17 2012-07-04 ソニー株式会社 電源装置および電源装置の動作方法
JP5076635B2 (ja) * 2007-05-17 2012-11-21 ソニー株式会社 イメージセンサ
JP2009021889A (ja) * 2007-07-13 2009-01-29 Panasonic Corp 固体撮像装置及びその駆動方法
JP5262028B2 (ja) * 2007-09-10 2013-08-14 ソニー株式会社 イメージセンサおよび制御方法
JP4442675B2 (ja) * 2007-09-28 2010-03-31 ソニー株式会社 画素駆動回路および撮像装置ならびにカメラシステム
US7920193B2 (en) * 2007-10-23 2011-04-05 Aptina Imaging Corporation Methods, systems and apparatuses using barrier self-calibration for high dynamic range imagers
JP5181840B2 (ja) * 2008-05-30 2013-04-10 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、及び電子機器
JP4491060B1 (ja) 2010-01-16 2010-06-30 株式会社東芝 情報記憶媒体と情報再生方法と情報記録方法と情報再生装置

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