WO2016002382A1 - 固体撮像素子及び電子情報機器 - Google Patents

固体撮像素子及び電子情報機器 Download PDF

Info

Publication number
WO2016002382A1
WO2016002382A1 PCT/JP2015/064761 JP2015064761W WO2016002382A1 WO 2016002382 A1 WO2016002382 A1 WO 2016002382A1 JP 2015064761 W JP2015064761 W JP 2015064761W WO 2016002382 A1 WO2016002382 A1 WO 2016002382A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
solid
unit
pixel circuit
floating diffusion
Prior art date
Application number
PCT/JP2015/064761
Other languages
English (en)
French (fr)
Inventor
小林　充
幸三 星野
達哉 由井
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US15/312,191 priority Critical patent/US10212370B2/en
Priority to JP2016531190A priority patent/JP6353533B2/ja
Priority to CN201580034817.3A priority patent/CN106664380B/zh
Publication of WO2016002382A1 publication Critical patent/WO2016002382A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14654—Blooming suppression
    • H01L27/14656—Overflow drain structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a solid-state imaging device represented by an amplification type image sensor such as a CMOS (Complementary Metal Oxide Semiconductor) image sensor and an electronic information device including the solid-state imaging device.
  • an amplification type image sensor such as a CMOS (Complementary Metal Oxide Semiconductor) image sensor
  • an electronic information device including the solid-state imaging device.
  • Amplification type image sensors such as CMOS image sensors have low voltage operation, low power consumption, and easy formation of peripheral circuits as compared with charge transfer type image sensors such as CCD (Charge Coupled Device) image sensors.
  • CCD Charge Coupled Device
  • it is mounted on various electronic devices such as digital cameras, surveillance cameras, and mobile phone cameras.
  • the solid-state imaging device includes a pixel array in which pixel circuits that generate charges by photoelectric conversion are aligned.
  • a typical pixel array will be described with reference to the drawings.
  • FIG. 30 is a schematic diagram showing a typical pixel array.
  • a typical pixel array 100 has pixel circuits arranged in a matrix (matrix). Moreover, typical pixel array 100, the light is incident (which is exposed) pixel circuit of the effective pixel (hereinafter, "effective pixel circuit” hereinafter) other P N, the pixel circuit of optical black which is shielded ( hereinafter, comprising referred to as "OB pixel circuit") P OB. Since the signal or data obtained from the OB pixel circuit P OB includes only unnecessary components such as dark current and noise, the signal or data obtained from the OB pixel circuit P OB is obtained from the effective pixel circuit PN. This is used when performing offset correction processing for removing unnecessary components such as dark current and noise from the obtained signal or data.
  • the charge generated in each pixel circuit is converted into a pixel circuit adjacent in a predetermined transfer direction (for example, pixels in the same column adjacent in the vertical direction in the pixel array 100 of FIG. 30). Then, signals corresponding to the charges are sequentially acquired.
  • the amplification type image sensor it is possible to selectively acquire a signal corresponding to the charge generated in an arbitrary pixel circuit.
  • a plurality of pixel circuits for example, in the pixel array 100 of FIG. 30 are arranged in the left-right direction from the viewpoint of simplifying the configuration and control and speeding up the operation.
  • the signal lines of the pixel circuits in the same row are shared, and the operation is controlled in units of these pixel circuits (hereinafter referred to as “control group”).
  • smear when strong light is incident on a part of the pixel circuits, the pixel circuits belonging to the same control group as the pixel circuits are affected. A defect such as smear (hereinafter referred to as “pseudo smear”) may occur.
  • FIG. 31 is a circuit diagram of a pixel circuit for explaining the cause of the occurrence of pseudo-smear that occurs in a conventional solid-state imaging device.
  • FIG. 32 is a timing chart showing an operation when weak light is incident on the pixel circuit shown in FIG.
  • FIG. 33 is a timing chart showing an operation when strong light is incident on the pixel circuit shown in FIG.
  • the effective pixel circuit PN and the OB pixel circuit POB have the same circuit configuration.
  • Each of the effective pixel circuit PN and the OB pixel circuit POB includes a photodiode PD that generates charges by photoelectric conversion, a floating diffusion region FD that holds charges transferred from the photodiode PD, and a floating diffusion from the photodiode PD.
  • the transfer gate 101 that transfers charges to the region FD, the output transistor 102 that outputs a signal (voltage) corresponding to the amount of charges held in the floating diffusion region FD, and the charges in the photodiode PD and the floating diffusion region FD are used as effective pixels.
  • the effective pixel circuit P N and OB pixel circuits P OB shown in FIG. 31 is a charge photodiode PD floating diffusion region FD accumulated held electronic, each of the transistors N-channel type FET (Field Effect Transistor).
  • the anode of the photodiode PD is grounded.
  • the transfer gate 101 is connected to the transfer control line TX, and constitutes the gate of a transistor whose drain is the floating diffusion region FD and whose source is the cathode of the photodiode PD.
  • the output transistor 102 has a gate connected to the floating diffusion region FD, a drain connected to the common power supply line VD, and a source connected to the output signal line VS.
  • the reset transistor 103 has a gate connected to the reset control line RST, a drain connected to the reset power supply line VR, and a source connected to the floating diffusion region FD.
  • the effective pixel circuit P N and OB pixel circuits P OB shown in Figure 31 belong to the same control group. Therefore, in these pixel circuits P N and P OB , the transfer control line TX, the reset control line RST, and the reset power supply line VR are common. Further, the common power supply line VD is common to all the pixel circuits P N and P OB in the pixel array 100.
  • the effective pixel circuit PN has a parasitic capacitance CP1 between the output signal line VS and the transfer control line TX.
  • the OB pixel circuit P OB has a parasitic capacitance CP2 between the floating diffusion region FD and the transfer control line TX.
  • FIG. 31 only the parasitic capacitances CP1 and CP2 that are particularly related to the above problem are shown, and the other parasitic capacitances are not shown.
  • the effective pixel circuit PN and the OB pixel circuit POB the voltage of the output signal line VS when the floating diffusion region FD is reset, and the output signal line when the charge is transferred from the photodiode PD to the floating diffusion region FD.
  • Correlated Double Sampling (CDS) is performed to obtain the difference between the voltage of VS.
  • a / D (Analog to Digital) conversion is performed on each difference obtained from the effective pixel circuit PN and the OB pixel circuit POB , thereby obtaining data of effective pixels and OB pixels constituting the image data.
  • the reset control line RST becomes the high voltage H, so that the reset transistor 103 is turned on (the gate-source voltage is lower than the threshold voltage).
  • the charge is held in the floating diffusion region FD via the reset power supply line VR having the high voltage H, and the charge held in the floating diffusion region FD is discharged to the outside of the pixel circuits P N and P OB .
  • the reset control line RST becomes the low voltage L, so that the reset transistor 103 is in an off state (in contrast to the on state, the gate-source voltage is equal to or lower than the threshold voltage, may include a state in which the current or the like flows. hereinafter the same.
  • the transfer control line TX is set to the high voltage H, so that the transistor constituting the gate of the transfer gate 101 is turned on, and the charge in the photodiode PD is transferred to the floating diffusion region FD. .
  • transistor transfer control line TX transfer gate 101 to become a low voltage L constitutes the gate is turned off, the end of the period T 104, the floating of the effective pixel circuit P N the voltage V sN of the output signal line VS corresponding to the charges held in the diffusion region FD, the voltage V SOB of the output signal line VS corresponding to the charges held in the floating diffusion region FD of the OB pixel circuit P OB Are sampled respectively.
  • the difference between the post-correlated double sampling in the effective pixel circuit P N is V rN -V sN next difference after correlated double sampling in the OB pixel circuit P OB becomes V rOB -V sOB.
  • a / D conversion is performed on each difference to obtain data of effective pixels and OB pixels constituting image data.
  • the voltage of the output signal line VS of OB pixel circuit P OB has fluctuated in the period T 104.
  • This variation in the voltage of the output signal line VS in the effective pixel circuit P N is the parasitic capacitance CP1, through a transfer control line TX and the parasitic capacitance CP2, in order to propagate the floating diffusion region FD in the OB pixel circuit P OB is there.
  • the fluctuation of the output signal line VS is highlighted and the noise superimposed on the transfer control line TX and the reset control line RST is omitted.
  • the difference V rOB ⁇ V sOB after correlated double sampling is close to 0, and the data of the obtained OB pixel is close to the minimum value.
  • the data of the OB pixels are the data obtained from the shaded OB pixel circuits P OB as described above, in the state of no dark current or noise ideal, is data to a minimum value.
  • the description is given focusing on the OB pixel circuit POB , but other effective light that does not receive strong light and belongs to the same control group as the effective pixel circuit PN on which strong light is incident.
  • the pixel circuit PN is also affected by the same effect as the OB pixel circuit POB . That is, data of valid pixels obtained from the other active pixel circuit P N is also increased from the original value. Therefore, the data of effective pixels and OB pixels obtained from the pixel circuits P N and P OB belonging to the same control group as the effective pixel circuit P N to which strong light is incident is increased as a whole.
  • An increase in the data of effective pixels and OB pixels along this control group appears as white (bright) pseudo smear in the image data.
  • FIG. 34 and FIG. 35 are schematic diagrams showing the offset correction processing when pseudo smear occurs.
  • 34A and 35A show the image data before the offset correction process
  • FIGS. 34B and 35B show the image data after the offset correction process. Yes.
  • Image data illustrated in FIG. 34 (a) that the strong light in the effective pixel circuit P N in the center of the pixel array 100 is incident, high in position (center) corresponding to the effective pixel circuit P N in the image data A luminance region is generated, and as a result, pseudo smear is generated in the horizontal direction (row direction) in the figure.
  • the offset correction processing (for example, from the effective pixel data to the OB pixel data is performed on the effective pixel data including the pseudo smear so that the OB pixel including the pseudo smear illustrated in FIG. 34A becomes a black pixel.
  • the pseudo smear can be canceled and reduced or eliminated as shown in FIG.
  • the image data illustrated in FIG. 35A has a high luminance area at the same position as the image data illustrated in FIG. 34A, but the pseudo-smear is larger than the image data illustrated in FIG. Appears strongly (that is, the amount of increase in data due to pseudo-smear is large).
  • the offset correction process as described above is performed, the effective pixel is excessively corrected with reference to the excessively large OB pixel data, so that a pseudo-smear that is darker (darker) than the surroundings is generated. This may cause a problem (this black pseudo-smear will be described later with reference to FIG. 3).
  • Patent Document 1 in order to suppress pseudo-smear, in Patent Document 1, when the AGC gain is larger than a predetermined value and a high-luminance subject is detected by the high-luminance subject detection circuit, the OB clamp time constant is reduced. Therefore, a solid-state imaging device has been proposed in which the output fluctuation of the OB pixel circuit is quickly absorbed and corrected. Further, in Patent Document 2, in order to clip to the clip potential slightly lower than the lower limit of the potential of the vertical signal line, the voltage is set with reference to the pixel reset potential, and the elements constituting the control means There has been proposed a solid-state imaging device that performs correction according to the threshold voltage.
  • Patent Document 3 not only the electronic shutter (charge accumulation start), the charge accumulation, and the charge readout (the charge accumulated in the photodiode is transferred to the floating diffusion region) are sequentially performed.
  • a solid-state imaging device that sweeps out the charge accumulated in the photodiode has been proposed. .
  • the solid-state imaging device proposed in Patent Document 1 requires a separate circuit for detecting a high-luminance subject, so that the configuration and operation are complicated. Furthermore, in this solid-state imaging device, even if the OB clamp time constant is decreased, the output fluctuation of the OB pixel circuit may not be absorbed. In such a case, excessive correction is performed and black streak (pseudo smear) is generated. Can occur. That is, the solid-state imaging device proposed in Patent Document 1 has a problem that the configuration and operation are complicated and it is difficult to effectively suppress pseudo-smear. Further, in the solid-state imaging device proposed in Patent Document 2, a circuit for clipping the vertical signal line is separately required, so that the configuration and operation become complicated. Furthermore, when the voltage of the vertical signal line drops to a voltage close to the clip voltage during normal imaging, the current leaks in the clip circuit, so that correlated double sampling is not performed properly, and the obtained image data deteriorates. .
  • an object of the present invention is to provide a solid-state imaging device and an electronic information device capable of effectively suppressing pseudo-smear with a simple configuration and operation.
  • a photoelectric conversion unit that generates and accumulates charges by photoelectric conversion, a floating diffusion unit that holds charges transferred from the photoelectric conversion unit, and the photoelectric conversion unit accumulates.
  • a transfer unit for transferring charge to the floating diffusion unit, a reset unit for discharging the charge held by the floating diffusion unit to the outside, an output unit for outputting a signal corresponding to the amount of charge held by the floating diffusion unit,
  • a plurality of pixel circuit units, and an A / D conversion unit that acquires a signal output from the output unit and performs A / D conversion with a set gain
  • at least one of the pixel circuit units Is configured to limit the electric charge transferred and held from the photoelectric conversion unit to the floating diffusion unit so as not to exceed an upper limit amount set so as to decrease as the gain increases.
  • At least one of the pixel circuit units includes a first upper limit amount limiting operation for limiting an electric charge held by the floating diffusion unit so as not to exceed the upper limit amount, and the photoelectric conversion. It may be configured to perform at least one of a second upper limit amount limiting operation for limiting the electric charge accumulated in the unit so as not to exceed the upper limit amount.
  • the solid-state imaging device having the above-described characteristics may further include a charge holding unit that temporarily holds the charge transferred from the photoelectric conversion unit before transferring the charge to the floating diffusion unit, and the transfer unit includes the photoelectric conversion unit.
  • At least one pixel circuit comprising: a first transfer unit that transfers the charge accumulated in the unit to the charge holding unit; and a second transfer unit that transfers the charge held in the charge holding unit to the floating diffusion unit.
  • the first upper limit amount limiting operation for limiting the electric charge held by the floating diffusion unit so as not to exceed the upper limit amount, and the electric charge accumulated in the photoelectric conversion unit limited not to exceed the upper limit amount The second upper limit amount limiting operation to be performed and the third upper limit amount limiting operation for limiting the charge held by the charge holding unit so as not to exceed the upper limit amount may be performed. Good.
  • the transfer unit transfers charges exceeding the upper limit amount from the photoelectric conversion unit to the floating diffusion unit, and the reset unit
  • the second upper limit amount limiting operation may be performed by discharging the charge transferred from the photoelectric conversion unit to the floating diffusion unit.
  • an intermediate voltage generation unit configured to generate an intermediate voltage that is a magnitude between the first voltage and the second voltage so as to have a magnitude corresponding to the gain.
  • at least one of the pixel circuit units is a control terminal of a transistor in which the transfer unit is turned on when the first voltage is applied and is turned off when the second voltage is applied.
  • the intermediate voltage is preferably applied to the transfer unit.
  • the second transfer unit transfers charges exceeding the upper limit amount from the charge holding unit to the floating diffusion unit
  • the reset unit includes
  • the third upper limit amount limiting operation may be performed by discharging the charge transferred from the charge holding unit to the floating diffusion unit.
  • an intermediate voltage generation unit configured to generate an intermediate voltage that is a magnitude between the first voltage and the second voltage so as to have a magnitude corresponding to the gain.
  • at least one of the pixel circuit units is a transistor control circuit in which the second transfer unit is turned on when the first voltage is applied and is turned off when the second voltage is applied.
  • the reset unit discharges charges exceeding the upper limit amount from the floating diffusion unit, and the transfer unit stores the photoelectric conversion unit.
  • the first upper limit amount limiting operation may be performed by transferring the charge to be transferred to the floating diffusion portion.
  • an intermediate voltage generation unit configured to generate an intermediate voltage that is a magnitude between the first voltage and the second voltage so as to have a magnitude corresponding to the gain.
  • the at least one pixel circuit unit is turned on when the first voltage is applied to a control terminal and is turned off when the second voltage is applied to the control terminal.
  • the intermediate voltage is preferably applied to the control terminal of the transistor included in the reset unit.
  • At least one of the pixel circuit units includes a discharge unit that discharges the charge accumulated in the photoelectric conversion unit to the outside, and the discharge unit has a charge exceeding the upper limit amount. May be configured to perform the second upper limit amount limiting operation by discharging from the photoelectric conversion unit.
  • an intermediate voltage generation unit configured to generate an intermediate voltage that is a magnitude between the first voltage and the second voltage so as to have a magnitude corresponding to the gain.
  • the at least one pixel circuit unit is turned on when the first voltage is applied to a control terminal, and is turned off when the second voltage is applied to the control terminal.
  • the intermediate voltage is preferably applied to the control terminal of the transistor included in the discharge unit.
  • all the transistors are configured such that the first voltage, the intermediate voltage, and the second voltage are selectively applied to the control terminal. It is preferable.
  • exposure is performed with reference to data obtained by the A / D conversion performed by the A / D conversion unit on a signal output from the pixel circuit unit that is shielded from light.
  • An offset correction processing unit that performs an offset correction process on data obtained by the A / D conversion performed by the A / D conversion unit on a signal output from the pixel circuit unit. preferable.
  • the solid-state imaging device having the above characteristics, of a total period of a period in which the second voltage is applied to the control terminal of the transistor and a period in which the intermediate voltage is applied to the control terminal of the transistor, It is preferable that the period during which the second voltage is applied to the control terminal of the transistor occupy 90% or more.
  • the polarity of the second voltage is different from the polarity of the first voltage.
  • the intermediate voltage generation unit may generate the intermediate voltage having a polarity different from the polarity of the first voltage according to the magnitude of the gain.
  • the upper limit amount is equal to or more than a lower limit amount of electric charge at which data obtained when the A / D conversion unit performs A / D conversion with the gain is a maximum value, and It is preferable that it is 1.5 times or less of the lower limit amount.
  • an electronic information device of the present invention is characterized by including the above-described solid-state image sensor.
  • the upper limit amount of the charge transferred from the photoelectric conversion unit to the floating diffusion unit is limited, thereby belonging to the same control group that causes the pseudo smear.
  • the output fluctuation itself in the pixel circuit unit is directly suppressed. Therefore, it is possible to effectively suppress pseudo-smear by a simple configuration and operation in which the upper limit amount of electric charges held in the floating diffusion portion is finally limited.
  • the upper limit amount of the charge held in the floating diffusion portion is finally reduced in a situation where the gain of A / D conversion is large and the pseudo smear is likely to appear. Sufficiently suppress pseudo-smear. Therefore, it becomes possible to effectively suppress the pseudo smear as necessary.
  • FIG. 1 is a block diagram showing a configuration of a solid-state imaging element according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a pixel circuit included in the solid-state imaging device shown in FIG. 1. The figure shown about an example of the influence of the gain in A / D conversion.
  • 6 is a timing chart showing the operation of the pixel circuit to which strong light is incident when the set gain is small.
  • FIG. 5 is a potential diagram of an effective pixel circuit that performs the operation shown in FIG. 4.
  • 6 is a timing chart showing the operation of a pixel circuit to which strong light is incident when a set gain is large.
  • FIG. 7 is a potential diagram of an effective pixel circuit that performs the operation shown in FIG. 6.
  • FIG. 9 is a potential diagram of an effective pixel circuit that performs the operation of FIG. 8.
  • 10 is a timing chart illustrating an operation of a pixel circuit included in a solid-state imaging device according to a third embodiment of the present invention.
  • the circuit diagram of the pixel circuit with which the solid-state image sensing device concerning a 4th embodiment of the present invention is provided.
  • movement of the pixel circuit with which the solid-state image sensor which concerns on 4th Embodiment of this invention is provided.
  • FIG. 13 is a potential diagram of an effective pixel circuit that performs the operation of FIG. 12.
  • FIG. 16 is a schematic cross-sectional view illustrating a configuration example of a part of the pixel circuit in FIG. 15.
  • movement of the pixel circuit with which the solid-state image sensor which concerns on 6th Embodiment of this invention is provided.
  • FIG. 18 is a potential diagram of an effective pixel circuit that performs the operation of FIG. 17.
  • FIG. 18 is a potential diagram of an effective pixel circuit that performs the operation of FIG. 17.
  • FIG. 21 is a potential diagram of an effective pixel circuit that performs the operation of FIG. 20.
  • FIG. 21 is a potential diagram of an effective pixel circuit that performs the operation of FIG. 20.
  • movement of the pixel circuit with which the solid-state image sensor which concerns on 9th Embodiment of this invention is provided.
  • movement of the pixel circuit with which the solid-state image sensor which concerns on 10th Embodiment of this invention is provided.
  • FIG. 25 is a potential diagram of an effective pixel circuit that performs the operation of FIG. 24.
  • FIG. 25 is a potential diagram of an effective pixel circuit that performs the operation of FIG. 24.
  • FIG. 32 is a timing chart showing an operation when weak light is incident on the pixel circuit shown in FIG. 31.
  • FIG. 32 is a timing chart showing an operation when strong light is incident on the pixel circuit shown in FIG. 31.
  • FIG. The schematic diagram shown about the offset correction process in case pseudo
  • Solid-state imaging device is a CMOS image sensor that includes a plurality of pixel circuits that generate and store electrons and include N-channel FETs for the sake of specific description. The case is illustrated.
  • FIG. 1 is a block diagram showing the configuration of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram of a pixel circuit included in the solid-state imaging device shown in FIG.
  • the solid-state imaging device 1 includes a pixel array 10, a vertical scanning circuit 21, a pixel power supply regulator 22, an A / D conversion circuit (A / D conversion unit) 23, and a ramp wave generation circuit 24.
  • An intermediate voltage generation circuit (intermediate voltage generation unit) 25 a control circuit 26, a horizontal scanning circuit 27, and an offset correction processing circuit (offset correction processing unit) 28.
  • the pixel array 10 includes a plurality of pixel circuits (pixel circuit units) P N and P OB arranged in a matrix (matrix). Specifically, the pixel array 10 includes a plurality of each of the effective pixel circuits P N and OB pixel circuit P OB.
  • the effective pixel circuit PN is a pixel circuit of an effective pixel on which light is incident (exposed), and the OB pixel circuit POB is an optical black pixel circuit that is shielded from light.
  • the pixel circuits P N and P OB provided in the pixel array 10 are displayed extremely large and small.
  • the effective pixel circuit PN and the OB pixel circuit P OB both have the circuit configuration shown in FIG. Further, as shown in FIG. 31, at least the transfer control line TX is common to the effective pixel circuit PN and the OB pixel circuit P OB belonging to the same control group. Note that in the same active pixel circuits belonging to the control group P N and OB pixel circuits P OB, the reset control line RST and a reset power supply line VR may be common.
  • each of the effective pixel circuit PN and the OB pixel circuit POB holds a photodiode (photoelectric conversion unit) PD that generates charges by photoelectric conversion, and charges transferred from the photodiode PD.
  • a floating diffusion region (floating diffusion portion) FD a transfer gate (transfer portion) 11 that transfers charges from the photodiode PD to the floating diffusion region FD, and a signal (voltage) corresponding to the amount of charge held in the floating diffusion region FD.
  • an output transistor (output unit) 12 for outputting a reset transistor (reset section) 13 for discharging the charge of the photodiode PD and the floating diffusion region FD to the outside of the effective pixel circuit P N and OB pixel circuits P OB, the .
  • the anode of the photodiode PD is grounded.
  • the transfer gate 11 is connected to the transfer control line TX, and constitutes the gate of a transistor whose drain is the floating diffusion region FD and whose source is the cathode of the photodiode PD.
  • the output transistor 12 has a gate connected to the floating diffusion region FD, a drain connected to the common power supply line VD, and a source connected to the output signal line VS.
  • the reset transistor 13 has a gate connected to the reset control line RST, a drain connected to the reset power supply line VR, and a source connected to the floating diffusion region FD.
  • the vertical scanning circuit 21 outputs a signal (voltage) that controls the operation of the pixel circuits P N and P OB in the pixel array 10.
  • the signal lines for example, the transfer control line TX, the reset control line RST, and the reset power supply line VR
  • the vertical scanning circuit 21 uses the common signal.
  • the pixel circuits P N and P OB belonging to the same control group are controlled to perform the same operation at the same timing.
  • the pixel power regulator 22 supplies power for operation to all the pixel circuits P N and P OB in the pixel array 10.
  • the common power supply line VD is common to all the pixel circuits P N and P OB in the pixel array 10, and the pixel power supply regulator 22 supplies a voltage of a predetermined magnitude to the common power supply line VD. Further, the pixel power regulator 22 supplies power for generating a voltage for controlling the operation of the pixel circuits P N and P OB to the vertical scanning circuit 21.
  • the A / D conversion circuit 23 acquires the voltage of the output signal line VS and performs A / D conversion with the set gain. For example, the A / D conversion circuit 23 has the voltage of the output signal line VS when the floating diffusion region FD is reset, the voltage of the output signal line VS when the charge is transferred from the photodiode PD to the floating diffusion region FD, After performing correlated double sampling to obtain the difference, A / D conversion is performed on the voltage difference.
  • the ramp wave generation circuit 24 generates a ramp wave (sawtooth wave) having a slope corresponding to the gain set by the control circuit 26 and supplies the ramp wave to the A / D conversion circuit 23.
  • the A / D conversion circuit 23 counts, for example, the time from the rise of the ramp wave given from the ramp wave generation circuit 24 to the voltage to be A / D conversion target (difference after correlated double sampling) or more.
  • a / D conversion is performed.
  • the smaller the gain (the steep slope of the ramp wave) the smaller the count number, and the smaller the data value after A / D conversion.
  • the larger the gain the gentler the slope of the ramp wave
  • the intermediate voltage generation circuit 25 generates an intermediate voltage having a magnitude corresponding to the gain set by the control circuit 26 and supplies the intermediate voltage to the vertical scanning circuit 21.
  • the vertical scanning circuit 21 controls the operation of at least some of the transistors included in the pixel circuits P N and P OB using the intermediate voltage supplied from the intermediate voltage generation circuit 25 (details will be described later).
  • the control circuit 26 sets a gain, and supplies a signal or data indicating the magnitude of the gain to the ramp wave generation circuit 24 and the intermediate voltage generation circuit 25. For example, the control circuit 26 increases the gain as the subject becomes darker (that is, the light incident on the pixel array 10 is weaker as a whole and the amount of charge generated by the photodiode PD and held in the floating diffusion region FD decreases). Set to be larger.
  • the control circuit 26 is a gain as instructed by the user of the electronic information device in which the solid-state imaging device 1 is mounted (for example, a gain corresponding to an imaging mode such as “clear sky” or “night view” selected by the user, Set the gain directly specified by the user as a numerical value).
  • the horizontal scanning circuit 27 controls the timing at which the A / D conversion circuit 23 outputs the data after A / D conversion. Specifically, the horizontal scanning circuit 27 controls the output timing of the data in the A / D conversion circuit 23 so that the data is selectively input to the offset correction processing circuit 28 one by one or plural. To do.
  • the offset correction processing circuit 28 performs an offset correction process on the data output from the A / D conversion circuit 23. Specifically, the offset correction processing circuit 28 uses the effective pixel circuit P N based on data obtained by the A / D conversion circuit 23 performing A / D conversion on the signal (voltage) output from the OB pixel circuit P OB. The offset correction process is performed on the data obtained by the A / D conversion of the signal (voltage) output from the A / D converter 23. Specifically, for example, the offset correction processing circuit 28 converts the data (voltage) output from the OB pixel circuit P OB after A / D conversion into effective pixel circuits belonging to the same control group as the OB pixel circuit P OB. A process of subtracting the data (voltage) output from PN from the data after A / D conversion is performed.
  • FIG. 3 is a diagram for explaining the relationship between A / D conversion gain and pseudo-smear.
  • FIG. 3 shows a signal (voltage) before A / D conversion, data obtained when the signal is A / D converted with a gain of 1, and data when A / D converted with a gain of 4. Are shown side by side.
  • FIG. 3 illustrates an extremely simple case in which the data after A / D conversion is 2 bits.
  • the data after A / D conversion of the difference obtained from the OB pixel circuit POB becomes the minimum value [00]. Therefore, even when subjected to offset correction processing relative to the data, the data after A / D conversion of the difference resulting from the effective pixel circuit P N is either not at all corrected, will only be slightly corrected . That is, when the gain is small, pseudo-smear hardly appears in the image data (see FIG. 34).
  • the pseudo smear generated as described above is effectively obtained by configuring the pixel circuits P N and P OB so as to perform the operation described below. To suppress.
  • FIG. 4 is a timing chart showing the operation of the pixel circuit to which strong light is incident when the set gain is small
  • FIG. 5 is a potential diagram of the effective pixel circuit that performs the operation shown in FIG.
  • FIG. 6 is a timing chart showing the operation of the pixel circuit to which strong light is incident when the set gain is large
  • FIG. 7 is a potential diagram of the effective pixel circuit that performs the operation shown in FIG. Note that FIG. 5 and FIG. 7, but shows a potential diagram of the effective pixel circuit P N, the effective pixel circuit P N and OB pixel circuit P OB, the presence or absence of the charge E generated by the photoelectric conversion Since only the differences are present, the potential diagrams shown in FIGS.
  • FIGS. 4 and 6 are also applicable to the OB pixel circuit P OB except for the presence of the charge E.
  • the fluctuation of the output signal line VS is highlighted, and noise superimposed on the transfer control line TX and the reset control line RST is omitted.
  • both the transfer control line TX and the reset control line RST are first set to the high voltage H (first voltage), and both the transistor that forms the gate of the transfer gate 11 and the reset transistor 13 are turned on.
  • the charges in the photodiode PD are discharged outside the pixel circuits P N and P OB through the floating diffusion region FD and the reset power supply line VR.
  • the transfer control line TX becomes the low voltage L (second voltage)
  • the transfer gate 11 is turned off
  • the reset control line RST is an intermediate voltage
  • the charge E is accumulated in the photodiode PD. Is started. Since no light is incident on the OB pixel circuit P OB , charges due to photoelectric conversion are not generated and stored in the photodiode PD, but charges due to dark current or the like can be stored.
  • the reset control line RST goes high voltage H
  • the reset transistor 13 is turned on down the potential barrier below the gate of the reset transistor 13, high
  • the charges in the floating diffusion region FD are discharged to the outside of the pixel circuits P N and P OB through the reset power supply line VR having the voltage H.
  • the reset control line RST goes to an intermediate voltage M 1.
  • the intermediate voltage M 1 is a voltage generated by the intermediate voltage generating unit 25 described above, the magnitude of the voltage between the high voltage H and low voltage L.
  • the reset control line RST goes to an intermediate voltage M 1, a potential barrier at the gate of a reset transistor 13, rises to the height between the ON and OFF states.
  • a / D conversion circuit 23 the effective pixel circuit P N voltage of the output signal line VS in the state not held charges to the floating diffusion region FD of V rN and the voltage V rOB of the output signal line VS in a state where no charge is held in the floating diffusion region FD of the OB pixel circuit P OB are sampled.
  • the transfer control line TX is high voltage H
  • a transistor transfer gate 11 constitutes the gate is turned on, in the photodiode PD
  • the charge E is transferred to the floating diffusion region FD.
  • the charge E exceeding the potential barrier that is, the upper limit amount of charge held by the floating diffusion region FD
  • the reset transistor 13 is effective pixel circuit P N via the reset power supply line VR having the high voltage H. Is discharged outside.
  • the reset transistor 13 when the intermediate voltage M 1 is applied to the gate, the reset transistor 13, so that can take both states of ON and OFF states in response to variations in the charge of the source (floating diffusion region FD) ( The same applies to other transistors to which an intermediate voltage is applied to the gate).
  • the OB pixel circuit P OB since photoelectric conversion is not performed, almost no charge is transferred, and the voltage of the output signal line VS rises due to the influence of the transfer control line TX becoming the high voltage H (see FIG. 4). ).
  • the transfer control line TX is a low voltage L
  • a transistor transfer gate 11 constitutes the gate is turned off, suspended from the photodiode PD
  • the transfer of charge to the diffusion region FD stops.
  • the end of the period T 14 in (elapsed after settling time) A / D conversion circuit 23, the effective pixel circuit P N floating diffusion region FD to a voltage of the output signal line VS corresponding to the charges held in and V sN, sampling the voltage V SOB of the output signal line VS corresponding to the charges held in the floating diffusion region FD of the OB pixel circuit P OB, respectively.
  • a / D converter circuit 23 by the A / D converter for the differential V rN -V sN after correlated double sampling in the effective pixel circuit P N, and generates the data of effective pixels constituting the image data . Further, A / D converter circuit 23, by the A / D converter for the differential V Rob -V SOB after correlated double sampling in the OB pixel circuit P OB, generating the data of the OB pixels constituting the image data .
  • the reset control line RST becomes the intermediate voltage M 2 in the periods T 2 to T 4 .
  • Intermediate voltage M 2 is a voltage greater than the intermediate voltage M 1. Therefore, a potential barrier at the gate of a reset transistor 13 becomes further smaller than that of the intermediate voltage M 1. That is, the upper limit of the charge to the floating diffusion region FD is held, even smaller than that of the intermediate voltage M 1.
  • the intermediate voltage generation unit 25 generates a larger intermediate voltage as the A / D conversion gain set by the control circuit 26 increases.
  • the upper limit amount of the charge E that is finally held in the floating diffusion region FD increases.
  • the charge diffusion region FD is finally set in the floating diffusion region FD.
  • the upper limit amount of the charge E to be held becomes small.
  • the solid-state imaging device 1 by limiting the upper limit amount of the charge E held in the floating diffusion region FD, the same control group that causes the pseudo smear can be obtained.
  • the output fluctuation itself in the pixel circuits P N and P OB to which it belongs is directly suppressed. Therefore, the pseudo smear can be effectively suppressed by a simple configuration and operation of limiting the upper limit amount of the electric charge E held in the floating diffusion region FD finally.
  • the upper limit amount of the electric charge E held in the floating diffusion region FD is finally increased as the A / D conversion gain is large and the pseudo smear easily appears. Make it smaller. Therefore, it becomes possible to effectively suppress the pseudo smear as necessary.
  • solid-state image sensor according to a second embodiment of the present invention will be described.
  • the solid-state imaging device according to the second embodiment of the present invention is different from the above-described solid-state imaging device according to the first embodiment of the present invention only in part of the operations of the pixel circuits P N and P OB. ing. Therefore, here, the difference between the solid-state imaging device according to the second embodiment of the present invention and the solid-state imaging device according to the first embodiment of the present invention will be described with reference to the drawings.
  • FIG. 8 is a timing chart showing the operation of the pixel circuit included in the solid-state imaging device according to the second embodiment of the present invention
  • FIG. 9 is a potential diagram of the effective pixel circuit that performs the operation of FIG. 8 and 9 correspond to FIG. 6 and FIG. 7 showing the operation of the solid-state imaging device according to the first embodiment of the present invention when the set gain is large
  • FIG. 6 and FIG. 7 the intermediate voltage and potential barrier when the gain is small are displayed with the sign “M 11 ”
  • the intermediate voltage and potential barrier when the gain is large are displayed with the sign “M 12 ”. Is displayed.
  • the fluctuation of the output signal line VS is highlighted and displayed, and noise and the like superimposed on the transfer control line TX and the reset control line RST are omitted.
  • the reset control line RST goes high voltage H
  • the reset transistor 13 is turned on down the potential barrier below the gate of the reset transistor 13, high
  • the charges in the floating diffusion region FD are discharged to the outside of the pixel circuits P N and P OB through the reset power supply line VR having the voltage H.
  • the reset control line RST goes low voltage L.
  • the end of the period T 12 in (elapsed after settling time) A / D conversion circuit 23, the effective pixel circuit P N voltage of the output signal line VS in the state not held charges to the floating diffusion region FD of V rN and the voltage V rOB of the output signal line VS in a state where no charge is held in the floating diffusion region FD of the OB pixel circuit P OB are sampled.
  • the transfer control line TX is becomes the high voltage H, down the transfer gates 11 under the potential barrier, a transistor transfer gate 11 constitutes the gate is turned on, in the photodiode PD
  • the charge E is transferred to the floating diffusion region FD.
  • the charge E transferred from the photodiode PD to the floating diffusion region FD as described above, by the transfer control line TX to the intermediate voltage M 12, and accumulated by limiting the upper limit amount in the photodiode PD Charge E.
  • the OB pixel circuit POB since photoelectric conversion is not performed, almost no charge is transferred, and the voltage of the output signal line VS rises due to the influence of the transfer control line TX becoming the high voltage H (see FIG. 8). ).
  • the transfer control line TX is an intermediate voltage M 12
  • transfer gates 11 under the potential barrier is raised to between an on state and an off state, from the photodiode PD to the floating diffusion region FD Charge transfer stops.
  • the end of the period T 14 in (elapsed after settling time) A / D conversion circuit 23, the effective pixel circuit P N floating diffusion region FD to a voltage of the output signal line VS corresponding to the charges held in and V sN, sampling the voltage V SOB of the output signal line VS corresponding to the charges held in the floating diffusion region FD of the OB pixel circuit P OB, respectively.
  • the solid-state imaging device 1 by limiting the upper limit amount of the charge E accumulated in the photodiode PD, it belongs to the same control group that causes the pseudo smear.
  • the output fluctuation itself in the pixel circuits P N and P OB is directly suppressed. Therefore, the pseudo smear can be effectively suppressed by a simple configuration and operation of limiting the upper limit amount of the electric charge E held in the floating diffusion region FD finally.
  • the upper limit amount of the electric charge E held in the floating diffusion region FD is finally increased as the A / D conversion gain is large and the pseudo smear is likely to appear. Make it smaller. Therefore, it becomes possible to effectively suppress the pseudo smear as necessary.
  • FIG. 10 is a timing chart showing the operation of the pixel circuit included in the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 10 corresponds to FIG. 8 showing the operation of the solid-state imaging device according to the second embodiment of the present invention, and similarly to FIG. 8, the intermediate voltage when the gain is small is “M 11 ”.
  • the intermediate voltage when the gain is large is displayed with a sign “M 12 ”.
  • the fluctuation of the output signal line VS is highlighted and displayed, and noise and the like superimposed on the transfer control line TX and the reset control line RST are omitted.
  • the solid-state imaging device 1 in a period other than the period in which the transfer control line TX is high voltage H, it becomes a low voltage L or intermediate voltage M 12.
  • the transfer control line TX in the period other than the periods T 11 to T 14 , the transfer control line TX becomes the low voltage L, so that the transistor that forms the gate of the transfer gate 11 is turned off.
  • the transfer gate 11 turns off the transistor that constitutes the gate, the concentration of charges (holes) having the opposite polarity to the charges (electrons) accumulated in the photodiodes PD under the transfer gate 11 is set. It becomes possible to make it higher. Therefore, it is possible to suppress the charge due to the dark current from flowing into the photodiode PD.
  • a period during which the transfer control line TX is at a low voltage L (a period during which the low voltage L is applied to the transfer gate 11) and a period during which the transfer control line TX is at the intermediate voltages M 11 and M 12 (the intermediate voltage at the transfer gate 11).
  • the period during which the transfer control line TX is at the low voltage L occupies 90% or more of the total period of M 11 and M 12 ) It may be.
  • a solid-state image sensor according to a fourth embodiment of the present invention will be described.
  • the solid-state imaging device according to the fourth embodiment of the present invention is only part of the configuration and operation of the pixel circuits P N and P OB compared to the solid-state imaging device according to the first embodiment of the present invention described above. Is different. Therefore, here, the difference between the solid-state imaging device according to the fourth embodiment of the present invention and the solid-state imaging device according to the first embodiment of the present invention will be described with reference to the drawings.
  • FIG. 11 is a circuit diagram of a pixel circuit included in a solid-state imaging device according to the fourth embodiment of the present invention.
  • each of the effective pixel circuit PN and the OB pixel circuit POB includes a photodiode PD, a floating diffusion region FD, a transfer gate 11, an output transistor 12, a reset transistor 13, and an output transistor. It comprises a selection transistor 14 connected in series with 12, a discharge transistor 15 which discharges the charge in the photodiode PD to the outside of the effective pixel circuit P N and OB pixel circuits P OB, the.
  • the anode of the photodiode PD is grounded.
  • the transfer gate 11 is connected to the transfer control line TX, and constitutes the gate of a transistor whose drain is the floating diffusion region FD and whose source is the cathode of the photodiode PD.
  • the output transistor 12 has a gate connected to the floating diffusion region FD, a drain connected to the common power supply line VD, and a source connected to the drain of the selection transistor 14.
  • the reset transistor 13 has a gate connected to the reset control line RST, a drain connected to the common power supply line VD, and a source connected to the floating diffusion region FD.
  • the selection transistor 14 has a gate connected to the selection control line SEL and a source connected to the output signal line VS.
  • the discharge transistor 15 has a gate connected to the discharge control line OFG, a drain connected to the common power supply line VD, and a source connected to the cathode of the photodiode PD.
  • the reset control line RST and the selection control line SEL are common in the pixel circuits P N and P OB belonging to the same control group in the pixel array 10.
  • the transfer control line TX, the discharge control line OFG, and the common power supply line VD are common to all the pixel circuits P N and P OB in the pixel array 10.
  • FIG. 12 is a timing chart showing the operation of the pixel circuit included in the solid-state imaging device according to the fourth embodiment of the present invention
  • FIG. 13 is a potential diagram of the effective pixel circuit performing the operation of FIG.
  • FIGS. 12 and 13 correspond to FIGS. 6 and 7 illustrating the operation of the solid-state imaging device according to the first embodiment of the present invention when the set gain is large
  • FIGS. 7, the intermediate voltage and potential barrier when the gain is small are displayed with a sign of “M 21 ”
  • the intermediate voltage and potential barrier when the gain is large are displayed with a sign of “M 22 ”. Is displayed.
  • the fluctuation of the output signal line VS is highlighted and displayed, and noise and the like superimposed on the transfer control line TX and the reset control line RST are omitted.
  • the discharge control line OFG first becomes the high voltage H and the discharge transistor 15 is turned on, so that the charges in the photodiode PD are transferred to the pixel circuits P N and P OB through the common power supply line VD. It is discharged outside.
  • the emission control line OFG is that an intermediate voltage M 22, the accumulation of charge E is started in the photodiode PD. Since no light is incident on the OB pixel circuit P OB , charges due to photoelectric conversion are not generated and stored in the photodiode PD, but charges due to dark current or the like can be stored.
  • the electronic shutter using the discharge transistor 15 as in the above example can be performed independently of the floating diffusion region FD, it is performed simultaneously for all the pixel circuits P N and P OB in the pixel array 10. (Global shutter).
  • the charge E can be simultaneously transferred from the photodiode PD to the floating diffusion region FD.
  • signals (voltages) of all the pixel circuits P N and P OB in the pixel array 10 can be acquired. Become.
  • the reset control line RST goes high voltage H
  • the reset transistor 13 is turned on down the potential barrier below the gate of the reset transistor 13, common
  • the charges in the floating diffusion region FD are discharged to the outside of the pixel circuits P N and P OB through the power supply line VD.
  • the reset control line RST goes low voltage L
  • the reset transistor 13 is turned off up the potential barrier below the gate of the reset transistor 13.
  • the transfer control line TX is becomes the high voltage H, down the transfer gates 11 under the potential barrier, a transistor transfer gate 11 constitutes the gate is turned on, in the photodiode PD
  • the charge E is transferred to the floating diffusion region FD.
  • the OB pixel circuit P OB photoelectric conversion is not performed, so that charge is hardly transferred.
  • the discharge control line OFG has a higher voltage H
  • the discharge transistor 14 is turned on down the potential barrier below the gate of the discharge transistor 15, the photodiode PD via the common power supply line VD
  • the charge E is discharged outside the pixel circuits P N and P OB . Note that the operations from the above-described periods T 21 to T 25 can be performed simultaneously in all the pixel circuits P N and P OB in the pixel array 10.
  • the selection control line SEL is becomes the high voltage H
  • the selection transistor 14 is turned on
  • the output signal transistor 12 outputs (voltage) is applied to the output signal line VS.
  • the end of the period T 26 in (elapsed after settling time) A / D conversion circuit 23, the effective pixel circuit P N floating diffusion region FD to a voltage of the output signal line VS corresponding to the charges held in and V sN, sampling the voltage V SOB of the output signal line VS corresponding to the charges held in the floating diffusion region FD of the OB pixel circuit P OB, respectively.
  • the reset control line RST goes high voltage H
  • the reset transistor 13 is turned on down the potential barrier below the gate of the reset transistor 13, floating diffusion region via the common power supply line VD
  • the charges in the FD are discharged to the outside of the pixel circuits P N and P OB .
  • the selection control line SEL goes low voltage L, the selection transistor 14 is turned off. Note that the operations from the above-described periods T 26 to T 29 can be performed for each control group in the pixel circuits P N and P OB in the pixel array 10.
  • the discharge control line OFG is an intermediate voltage M 22, a potential barrier below the gate of the discharge transistor 15 is raised to between an on state and an off state, discharge of charges in the photodiode PD Stops.
  • the operation during the period T 30 can be performed simultaneously in all the pixel circuits P N and P OB in the pixel array 10. Further, from the period T 30, it may start accumulation of charge in the photodiode PD.
  • the timing of emission control line OFG becomes intermediate voltage M 22 in the period T 30 is an electronic shutter (in particular, global shutter) the timing.
  • the solid-state imaging device 1 by limiting the upper limit amount of the charge E accumulated in the photodiode PD, it belongs to the same control group that causes the pseudo smear.
  • the output fluctuation itself in the pixel circuits P N and P OB is directly suppressed. Therefore, the pseudo smear can be effectively suppressed by a simple configuration and operation of limiting the upper limit amount of the electric charge E held in the floating diffusion region FD finally.
  • the upper limit amount of the electric charge E held in the floating diffusion region FD is finally increased as the A / D conversion gain is large and the pseudo smear easily appears. Make it smaller. Therefore, it becomes possible to effectively suppress the pseudo smear as necessary.
  • a solid-state image sensor according to a fifth embodiment of the present invention will be described.
  • the solid-state image sensor according to the fifth embodiment of the present invention corresponds to a modification of the above-described solid-state image sensor according to the fourth embodiment of the present invention.
  • the solid-state imaging device according to the fifth embodiment of the present invention will be described with reference to the drawings, with respect to differences from the above-described solid-state imaging device according to the fourth embodiment of the present invention.
  • FIG. 14 is a timing chart showing the operation of the pixel circuit included in the solid-state imaging device according to the fifth embodiment of the present invention.
  • FIG. 14 corresponds to FIG. 12 illustrating the operation of the solid-state imaging device according to the fourth embodiment of the present invention.
  • the intermediate voltage when the gain is small is “M 21 ”.
  • the intermediate voltage when the gain is large is displayed with a symbol “M 22 ”.
  • the fluctuation of the output signal line VS is highlighted and displayed, and the noise and the like superimposed on the transfer control line TX and the reset control line RST are omitted.
  • the solid-state imaging device 1 in a period other than the period in which the discharge control line OFG has a higher voltage H, it becomes a low voltage L or intermediate voltage M 22.
  • the discharge control line OFG in a period other than the periods T 21 to T 29 , the discharge control line OFG becomes the low voltage L, so that the discharge transistor 15 is turned off.
  • the concentration of charges (holes) having the opposite polarity to the charges (electrons) accumulated in the photodiode PD can be increased under the gate of the discharge transistors 15. It becomes possible. Therefore, it is possible to suppress the charge due to the dark current from flowing into the photodiode PD.
  • a period during which the discharge control line OFG is at the low voltage L (a period during which the low voltage L is applied to the gate of the discharge transistor 15) and a period during which the discharge control line OFG is at the intermediate voltages M 21 and M 22 (of the discharge transistor 15
  • the period during which the discharge control line OFG is at a low voltage L (the period during which the low voltage L is applied to the gate of the discharge transistor 15) is the total of the periods during which the intermediate voltages M 21 and M 22 are applied to the gate). You may make it account for 90% or more.
  • the dark current increases by the place of the low voltage L using intermediate voltage M 21, M 22, it is possible to suppress to less than one tenth.
  • FIG. 15 is a circuit diagram of a pixel circuit included in a solid-state imaging device according to the sixth embodiment of the present invention.
  • each of the effective pixel circuit PN and the OB pixel circuit POB includes a photodiode PD, a floating diffusion region FD, an output transistor 12, a reset transistor 13, a selection transistor 14, and a discharge transistor.
  • a memory region (charge holding unit) MEM that temporarily holds the charge transferred from the photodiode PD before being transferred to the floating diffusion region FD, and a first that transfers the charge from the photodiode PD to the memory region MEM.
  • a transfer gate (first transfer unit) 16 and a second transfer gate (second transfer unit) 17 that transfers charges held in the memory region MEM to the floating diffusion region FD are provided.
  • the transfer gate in the solid-state imaging device Since the first transfer gate 16 and the second transfer gate 17 transfer the charge accumulated in the photodiode PD to the floating diffusion region FD, the transfer gate in the solid-state imaging device according to the first to fifth embodiments described above. It can be said that it corresponds to 11. However, the first transfer gate 16 and the second transfer gate 17 can be individually controlled, and temporarily hold the charge in the memory region MEM during the transfer of the charge from the photodiode PD to the floating diffusion region FD. This is different from the transfer gate 11 in the solid-state imaging device according to the first to fifth embodiments described above.
  • the anode of the photodiode PD is grounded.
  • the first transfer gate 16 is connected to the first transfer control line TRX.
  • the second transfer gate 17 is connected to the second transfer control line TRG.
  • the output transistor 12 has a gate connected to the floating diffusion region FD, a drain connected to the common power supply line VD, and a source connected to the drain of the selection transistor 14.
  • the reset transistor 13 has a gate connected to the reset control line RST, a drain connected to the common power supply line VD, and a source connected to the floating diffusion region FD.
  • the selection transistor 14 has a gate connected to the selection control line SEL and a source connected to the output signal line VS.
  • the discharge transistor 15 has a gate connected to the discharge control line OFG, a drain connected to the common power supply line VD, and a source connected to the cathode of the photodiode PD.
  • the reset control line RST, the selection control line SEL, and the second transfer control line TRG are common in the pixel circuits P N and P OB belonging to the same control group in the pixel array 10.
  • the first transfer control line TRX, the discharge control line OFG, and the common power supply line VD are common to all the pixel circuits P N and P OB in the pixel array 10.
  • FIG. 16 is a schematic cross-sectional view showing a configuration example of a part of the pixel circuit of FIG.
  • FIG. 16 shows a cross section on the path from the discharge transistor 15 to the floating diffusion region FD in the pixel circuit shown in FIG.
  • each part constituting the pixel circuit is provided for a P-type well W formed in the N-type substrate S and on the upper surface side (upper side in the figure, hereinafter referred to as “upper side”). It has been.
  • a gate oxide film X is provided on the upper surface of the substrate S (well W), and various gates such as the gate 15G of the discharge transistor, the first transfer gate 16 and the second transfer gate 17 are formed on the upper surface of the gate oxide film X. Is provided.
  • the photodiode PD includes an N-type (N ⁇ ) region formed inside the P-type well W, and charges (electrons) generated by photoelectric conversion are accumulated in the region.
  • a photodiode is constituted by a combination of a P-type well serving as a cathode and an N-type (N ⁇ ) region serving as an anode.
  • N-type N Only the region of-
  • a photodiode PD an N-type (N Only the region of-) is referred to as a photodiode PD.
  • a P-type (P +) buried region B is formed above the photodiode PD and in the vicinity of the upper surface inside the substrate S (well W).
  • the photodiode PD accumulates charges at a position away from the upper surface of the substrate S where there are many defects, so that dark current is suppressed.
  • the drain 15D and the floating diffusion region FD of the drain transistor are N-type (N +) regions formed near the upper surface inside the substrate S (well W).
  • the gate 15G of the discharge transistor is formed on the upper surface of the gate oxide film X at a position covering the region between the drain 15D of the discharge transistor and the photodiode PD. Note that the photodiode PD corresponds to the source of the discharge transistor.
  • the memory region MEM is an N-type (N) region formed near the upper surface inside the substrate S (well W).
  • the memory region MEM is provided in a region between the photodiode PD and the floating diffusion region FD.
  • the first transfer gate 16 is formed on the upper surface of the gate oxide film X so as to cover the region between the photodiode PD and the memory region MEM and part or all of the memory region MEM.
  • the second transfer gate 17 is formed on the upper surface of the gate oxide film X at a position covering the region between the memory region MEM and the floating diffusion region FD.
  • FIG. 17 is a timing chart showing the operation of the pixel circuit included in the solid-state imaging device according to the sixth embodiment of the present invention.
  • FIGS. 18 and 19 are potential diagrams of the effective pixel circuit that performs the operation of FIG. . 17, 18, and 19 correspond to FIGS. 12 and 13 that show the operation of the solid-state imaging device according to the fourth embodiment of the present invention, and similarly to FIGS. 12 and 13,
  • the intermediate voltage and potential barrier when the gain is small are displayed with the sign “M 31 ”, and the intermediate voltage and potential barrier when the gain is large are displayed with the sign “M 32 ”.
  • the fluctuation of the output signal line VS is emphasized and displayed, and the noise and the like superimposed on the second transfer control line TRG and the reset control line RST are omitted.
  • the second transfer gate 17 constitutes the gate Since both the reset transistor 13 and the reset transistor 13 are turned on, charges in the memory region MEM and the floating diffusion region FD are discharged to the common power supply line VD.
  • the reset control line RST goes low voltage L
  • the reset transistor 13 is turned off up the potential barrier below the gate of the reset transistor 13.
  • the second transfer control line TRG is an intermediate voltage M 32, the potential barrier under the second transfer gate 17 is made between the ON and OFF states.
  • the first transfer control line TRX has a higher voltage H
  • the potential barrier beneath the transfer gate 16 falls. That is, the potential barrier in the region between the photodiode PD and the memory region MEM is lowered, and the potential of the memory region MEM is lowered. Thereby, the electric charge E in the photodiode PD is transferred to the memory region MEM. Since the OB pixel circuit P OB In the photoelectric conversion is not performed, the charge to the memory area MEM is hardly transferred.
  • the first transfer control line TRX becomes a low voltage L
  • the potential barrier beneath the transfer gate 16 increases. That is, the potential barrier of the region between the photodiode PD and the memory region MEM is increased, and the potential of the memory region MEM is also increased. Thereby, the transfer of the charge E from the photodiode PD to the memory region MEM is stopped. At this time, the charge E exceeding the potential barrier (that is, the upper limit amount of charge held in the memory region MEM) under the second transfer gate 17 overflows from the memory region MEM and is discharged to the floating diffusion region FD.
  • the gain to be set is small, larger than the potential barrier of the intermediate voltage M 32 in smaller middle voltage M 31, and the lower second transfer gate 17 than the second control line TRG is an intermediate voltage M 32 .
  • the discharge control line OFG has a higher voltage H
  • the discharge transistor 15 is turned on down the potential barrier under the gate 15G of the discharge transistor 15, the photo diode via the common power supply line VD
  • the charge E in the PD is discharged outside the pixel circuits P N and P OB . Note that the operations from the above-described periods T 31 to T 35 can be performed simultaneously in all the pixel circuits P N and P OB in the pixel array 10.
  • the second transfer control line TRG is an intermediate voltage M 32
  • the potential barrier under the second transfer gate 17 is raised to between on and off states
  • the floating diffusion from the memory area MEM The transfer of charge to the region FD is stopped.
  • the end of the period duration T 40 (the elapsed after the settling time), A / D conversion circuit 23, the output signal line VS corresponding to the charges held in the floating diffusion region FD of the effective pixel circuit P N the voltage V sN, sampling the voltage V SOB of the output signal line VS corresponding to the charges held in the floating diffusion region FD of the OB pixel circuit P OB, respectively.
  • the selection transistor 14 is turned off. Note that the operations from the above-described periods T 36 to T 41 can be performed for each control group in the pixel circuits P N and P OB in the pixel array 10.
  • the discharge control line OFG is a low voltage L
  • the discharge transistor 15 is turned off up the potential barrier under the gate 15G of the discharge transistor 15, discharge of charges in the photodiode PD Stop.
  • the operation of the period T 42, all of the pixel circuits P N in the pixel array 10 may be performed simultaneously in P OB. Further, from the period T 42, it may start accumulation of charge in the photodiode PD.
  • the timing of emission control line OFG becomes low voltage L in the period T 42 is an electronic shutter (in particular, global shutter) the timing.
  • the control group, Figure 17 there is no need to start a period T 42 after the operation of the period T 36 ⁇ T 41 as illustrated in FIGS. 18 and 19, the period T 36 ⁇ T 41 in the middle of the operation before the start of the operation or the period T 36 ⁇ T 41 may be a control group to start the period T 42.
  • the solid-state imaging device 1 by limiting the upper limit amount of the charge E held in the memory region MEM, it belongs to the same control group that causes pseudo smear.
  • the output fluctuation itself in the pixel circuits P N and P OB is directly suppressed. Therefore, the pseudo smear can be effectively suppressed by a simple configuration and operation of limiting the upper limit amount of the electric charge E held in the floating diffusion region FD finally.
  • the upper limit amount of the electric charge E held in the floating diffusion region FD is finally increased as the A / D conversion gain is large and the pseudo smear is likely to appear. Make it smaller. Therefore, it becomes possible to effectively suppress the pseudo smear as necessary.
  • FIG. 20 is a timing chart showing the operation of the pixel circuit included in the solid-state imaging device according to the seventh embodiment of the present invention
  • FIGS. 21 and 22 are potential diagrams of the effective pixel circuit performing the operation of FIG. . 20,
  • FIG. 21 and FIG. 22 correspond to FIG. 17, FIG. 18 and FIG. 19 showing the operation of the solid-state imaging device according to the sixth embodiment of the present invention when the set gain is large.
  • the intermediate voltage and potential barrier when the gain is small are displayed with the sign “M 41 ”, and the intermediate voltage and potential barrier when the gain is large are displayed.
  • a symbol “M 42 ” is attached and displayed.
  • the fluctuation of the output signal line VS is highlighted and displayed, and noise and the like superimposed on the second transfer control line TRG and the reset control line RST are omitted.
  • the discharge control line OFG first becomes the high voltage H and the discharge transistor 15 is turned on, so that the charges in the photodiode PD are transferred to the pixel circuits P N and P OB through the common power supply line VD. It is discharged outside.
  • the emission control line OFG is that an intermediate voltage M 42, the accumulation of charge E is started in the photodiode PD. Since no light is incident on the OB pixel circuit P OB , charges due to photoelectric conversion are not generated and stored in the photodiode PD, but charges due to dark current or the like can be stored.
  • the first transfer control line TRX has a higher voltage H
  • the potential barrier beneath the transfer gate 16 falls. That is, the potential barrier in the region between the photodiode PD and the memory region MEM is lowered, and the potential of the memory region MEM is lowered. Thereby, the electric charge E in the photodiode PD is transferred to the memory region MEM.
  • the first transfer control line TRX becomes a low voltage L
  • the potential barrier beneath the transfer gate 16 increases. That is, the potential barrier of the region between the photodiode PD and the memory region MEM is increased, and the potential of the memory region MEM is also increased. Thereby, the transfer of the charge E from the photodiode PD to the memory region MEM is stopped.
  • the discharge control line OFG has a higher voltage H
  • the discharge transistor 15 is turned on down the potential barrier under the gate 15G of the discharge transistor 15, the photo diode via the common power supply line VD
  • the charge E in the PD is discharged outside the pixel circuits P N and P OB . Note that the operations from the above-described periods T 51 to T 55 can be performed simultaneously in all the pixel circuits P N and P OB in the pixel array 10.
  • the second transfer control line TRG is at a low voltage L, and the potential barrier up under the second transfer gate 17, transistor second transfer gate 17 constitutes the gate is turned off
  • the transfer of charges from the memory region MEM to the floating diffusion region FD stops.
  • the end of the period duration T 60 (the elapsed after the settling time), A / D conversion circuit 23, the output signal line VS corresponding to the charges held in the floating diffusion region FD of the effective pixel circuit P N the voltage V sN, sampling the voltage V SOB of the output signal line VS corresponding to the charges held in the floating diffusion region FD of the OB pixel circuit P OB, respectively.
  • the selection transistor 14 is turned off. Note that the operations from the above-described periods T 56 to T 61 can be performed for each control group in the pixel circuits P N and P OB in the pixel array 10.
  • the discharge control line OFG is an intermediate voltage M 42
  • the potential barrier under the gate 15G of the discharging transistor 15 is raised to between an on state and an off state
  • the operation in the period T 62 can be performed simultaneously in all the pixel circuits P N and P OB in the pixel array 10. Further, from the period T 62, it may start accumulation of charge in the photodiode PD.
  • the timing of emission control line OFG becomes intermediate voltage M 42 in the period T 62 is an electronic shutter (in particular, global shutter) the timing.
  • the solid-state imaging device 1 by limiting the upper limit amount of the charge E accumulated in the photodiode PD, it belongs to the same control group that causes the pseudo smear.
  • the output fluctuation itself in the pixel circuits P N and P OB is directly suppressed. Therefore, the pseudo smear can be effectively suppressed by a simple configuration and operation of limiting the upper limit amount of the electric charge E held in the floating diffusion region FD finally.
  • the upper limit amount of the electric charge E held in the floating diffusion region FD is finally increased as the A / D conversion gain is large and the pseudo smear is likely to appear. Make it smaller. Therefore, it becomes possible to effectively suppress the pseudo smear as necessary.
  • FIG. 23 is a timing chart showing the operation of the pixel circuit included in the solid-state imaging device according to the eighth embodiment of the present invention.
  • FIG. 23 corresponds to FIG. 20 illustrating the operation of the solid-state imaging device according to the seventh embodiment of the present invention.
  • the intermediate voltage when the gain is small is “M 41 ”.
  • the intermediate voltage when the gain is large is displayed with a sign of “M 42 ”.
  • the fluctuation of the output signal line VS is highlighted and displayed, and noise and the like superimposed on the transfer control line TX and the reset control line RST are omitted.
  • the solid-state imaging device 1 in a period other than the period in which the discharge control line OFG has a higher voltage H, it becomes a low voltage L or intermediate voltage M 42.
  • the discharge control line OFG in a period other than the periods T 51 to T 61 , the discharge control line OFG becomes the low voltage L, so that the discharge transistor 15 is turned off.
  • the concentration of charges (holes) having the opposite polarity to the charges (electrons) accumulated in the photodiode PD is increased under the gate 15G of the discharge transistors 15. Is possible. Therefore, it is possible to suppress the charge due to the dark current from flowing into the photodiode PD.
  • a period during which the discharge control line OFG is at the low voltage L (a period during which the low voltage L is applied to the gate 15G of the discharge transistor 15) and a period during which the discharge control line OFG is at the intermediate voltages M 41 and M 42 (the discharge transistor 15 Of the total of the intermediate voltages M 41 and M 42 to the gate 15G of the first gate 15G and a period during which the discharge control line OFG is at the low voltage L (the low voltage L is applied to the gate 15G of the discharge transistor 15). (Period) may occupy 90% or more.
  • the dark current increases by using the intermediate voltage M 41, M 42 instead of the low voltage L, it is possible to suppress to less than one tenth.
  • FIG. 24 is a timing chart showing the operation of the pixel circuit included in the solid-state imaging device according to the ninth embodiment of the present invention
  • FIGS. 25 and 26 are potential diagrams of the effective pixel circuit performing the operation of FIG. . 24, 25, and 26 correspond to FIGS. 17, 18, and 19 showing the operation of the solid-state imaging device according to the sixth embodiment of the present invention when the set gain is large.
  • the intermediate voltage and potential barrier when the gain is small are displayed with the sign “M 51 ”, and the intermediate voltage and potential barrier when the gain is large are displayed.
  • a symbol “M 52 ” is attached and displayed.
  • the fluctuation of the output signal line VS is highlighted and displayed, and the noise and the like superimposed on the second transfer control line TRG and the reset control line RST are omitted.
  • FIG. 24 and FIG. 26 has been described from the period T 71, at a predetermined timing before the period T 71, it is assumed that the accumulation of charge E in the photodiode PD is started (Electronic Shutter).
  • the discharge control line OFG first becomes the high voltage H and the discharge transistor 15 is turned on, so that the charges in the photodiode PD are transferred to the pixel circuits P N and P OB through the common power supply line VD. It is discharged outside.
  • the discharge control line OFG becomes the low voltage L, accumulation of the electric charge E is started in the photodiode PD. Since no light is incident on the OB pixel circuit P OB , charges due to photoelectric conversion are not generated and stored in the photodiode PD, but charges due to dark current or the like can be stored.
  • the second transfer gate 17 constitutes the gate Since both the reset transistor 13 and the reset transistor 13 are turned on, charges in the memory region MEM and the floating diffusion region FD are discharged to the common power supply line VD.
  • the first transfer control line TRX has a higher voltage H
  • the potential barrier beneath the transfer gate 16 falls. That is, the potential barrier in the region between the photodiode PD and the memory region MEM is lowered, and the potential of the memory region MEM is lowered. Thereby, the electric charge E in the photodiode PD is transferred to the memory region MEM. Since the OB pixel circuit P OB In the photoelectric conversion is not performed, the charge to the memory area MEM is hardly transferred.
  • the first transfer control line TRX becomes a low voltage L
  • the potential barrier beneath the transfer gate 16 increases. That is, the potential barrier of the region between the photodiode PD and the memory region MEM is increased, and the potential of the memory region MEM is also increased. Thereby, the transfer of the charge E from the photodiode PD to the memory region MEM is stopped.
  • the discharge control line OFG has a higher voltage H
  • the discharge transistor 15 is turned on down the potential barrier under the gate 15G of the discharge transistor 15, the photo diode via the common power supply line VD
  • the charge E in the PD is discharged outside the pixel circuits P N and P OB .
  • the operations from the above-described periods T 71 to T 75 can be performed simultaneously in all the pixel circuits P N and P OB in the pixel array 10.
  • the reset control line RST goes to an intermediate voltage M 52, up to between the potential barrier on and off states under the gate of the reset transistor 13. Then, the end of the period T 78 in (settling after ring time elapses), A / D conversion circuit 23, the voltage of the output signal line VS in the state that electric charge in the floating diffusion region FD is not held in the effective pixel circuit P N V and rN, the charge to the floating diffusion region FD of the OB pixel circuit P OB is respectively sampling the voltage V Rob, an output signal line VS in the state not held.
  • the second transfer control line TRG becomes the high voltage H
  • the potential barrier below the second transfer gate 17 is lowered, and the transistor constituting the gate of the second transfer gate 17 is turned on.
  • the electric charge E in the memory region MEM is transferred to the floating diffusion region FD.
  • the charge E exceeding the potential barrier (that is, the upper limit amount of charge held by the floating diffusion region FD) under the gate of the reset transistor 13 is transferred to the outside of the pixel circuits P N and P OB through the common power line VD. Discharged.
  • the reset control line RST becomes the intermediate voltage M 51 smaller than the intermediate voltage M 52
  • the potential barrier below the gate 17 of the reset transistor 13 becomes larger than the case of the intermediate voltage M 52. .
  • the second transfer control line TRG becomes a low voltage L
  • the potential barrier under the second transfer gate 17 is raised, and the transistor that constitutes the gate of the second transfer gate 17 is turned off.
  • the transfer of charges from the memory region MEM to the floating diffusion region FD stops.
  • the end of the period duration T 80 (the elapsed after the settling time), A / D conversion circuit 23, the output signal line VS corresponding to the charges held in the floating diffusion region FD of the effective pixel circuit P N the voltage V sN, sampling the voltage V SOB of the output signal line VS corresponding to the charges held in the floating diffusion region FD of the OB pixel circuit P OB, respectively.
  • the selection transistor 14 is turned off. Note that the operations from the above-described periods T 76 to T 81 can be performed for each control group in the pixel circuits P N and P OB in the pixel array 10.
  • the discharge control line OFG is a low voltage L
  • the discharge transistor 15 is turned off up the potential barrier under the gate 15G of the discharge transistor 15, discharge of charges in the photodiode PD Stop.
  • the operation in the period T 82 can be performed simultaneously in all the pixel circuits P N and P OB in the pixel array 10. Further, from the period T 82, it may start accumulation of charge in the photodiode PD.
  • the timing of emission control line OFG becomes low voltage L in the period T 82 is an electronic shutter (in particular, global shutter) the timing. Further in this case, all of the control group, Figure 24, there is no need to start a period T 82 after the operation of FIG.
  • the period T 76 ⁇ T 81 in the middle of the operation before the start of the operation or the period T 76 ⁇ T 81 may be a control group to start the period T 82.
  • the solid-state imaging device 1 by limiting the upper limit amount of the electric charge E held in the floating diffusion region FD, the same control group that causes the pseudo smear can be obtained.
  • the output fluctuation itself in the pixel circuits P N and P OB to which it belongs is directly suppressed. Therefore, the pseudo smear can be effectively suppressed by a simple configuration and operation of limiting the upper limit amount of the electric charge E held in the floating diffusion region FD finally.
  • the upper limit amount of the electric charge E held in the floating diffusion region FD is finally increased as the A / D conversion gain is large and the pseudo smear is likely to appear. Make it smaller. Therefore, it becomes possible to effectively suppress the pseudo smear as necessary.
  • the solid-state imaging device 1 according to each of the above-described embodiments can be implemented with a part thereof modified, for example, as follows.
  • FIG. 27 is a block diagram showing a configuration of a modified example of the solid-state imaging device according to the embodiment of the present invention.
  • a solid-state imaging device 1A shown in FIG. 27 is different from the solid-state imaging device 1 shown in FIG. 1 in that it includes a negative voltage generation circuit 29 that generates a negative voltage and supplies the negative voltage to the intermediate voltage generation circuit 25.
  • the intermediate voltage generation circuit 25 can generate intermediate voltages M 1 , M 2 , M 11 , M 12 to M 51 , M 52 that are negative voltages according to the magnitude of the gain.
  • FIG. 28 is a block diagram showing a configuration of another modification of the solid-state imaging device according to the embodiment of the present invention.
  • the solid-state imaging device 1B shown in FIG. 28 includes a negative voltage generation circuit 29 that generates a negative voltage and supplies the negative voltage to the intermediate voltage generation circuit 25 and the vertical scanning circuit 21, and is different from the solid-state imaging device 1 shown in FIG. Is different.
  • the intermediate voltage generation circuit 25 can generate intermediate voltages M 1 , M 2 , M 11 , M 12 to M 51 , M 52 that are negative voltages according to the magnitude of the gain.
  • the vertical scanning circuit 21 applies the negative voltage supplied from the negative voltage generation circuit 28 to the pixel circuits P N and P OB as the low voltage L described above.
  • the vertical scanning circuit 21 is negative with respect to the pixel circuits P N and P OB as intermediate voltages M 1 , M 2 , M 11 , M 12 to M 51 , M 52 and a low voltage L.
  • a voltage that is, a voltage having a polarity different from that of the high voltage H
  • the charge (hole) concentration can be increased. Therefore, it is possible to suppress the charge due to the dark current from flowing into the photodiode PD.
  • the intermediate voltages M 1 , M 2 , M 11 , M 12 to M 51 , M 52 and the low voltage L which are negative voltages, are low in the pixel circuits P N and P OB shown in FIGS.
  • Any transistor gate (the gates of the transistors 12 to 15, the transfer gate 11, the first transfer gate 16, and the second transfer gate 17) may be applied.
  • a negative voltage is applied to at least the transfer gate 11 and the gate of the discharge transistor 15, it is possible to suppress the charge due to the dark current from flowing into the photodiode PD. preferable.
  • the solid-state imaging device applies a low voltage L to the transfer gate 11 included in the pixel circuits P N and P OB of the solid-state imaging device according to the second embodiment of the present invention.
  • the transfer gate 11 can turn off the transistor constituting the gate.
  • the solid-state imaging device according to the fifth embodiment of the present invention applies a low voltage L to the gate of the discharge transistor 15 included in the pixel circuits P N and P OB of the solid-state imaging device according to the fourth embodiment of the present invention. It can be turned off.
  • the solid-state imaging device according to the first embodiment of the present invention is also configured such that the low voltage L can be applied to the gates of the reset transistors 13 included in the pixel circuits P N and P OB to turn them off. May be.
  • the solid-state imaging device applies a low voltage L to the gate 15G of the discharge transistor 15 included in the pixel circuits P N and P OB of the solid-state imaging device according to the seventh embodiment of the present invention. Can be turned off.
  • a low voltage L is applied to the second transfer gate 17 included in the pixel circuits P N and P OB so that the second transfer gate 17 You may comprise so that the transistor which comprises a gate can be made into an OFF state.
  • the low voltage L can be applied to the gates of the reset transistors 13 included in the pixel circuits P N and P OB so as to be turned off. You may comprise.
  • the A / D conversion circuit 23 is set with the gain set. It is preferable that the data obtained when A / D conversion is performed is not less than the lower limit amount of the electric charge at which the maximum value is obtained and not more than 1.5 times the lower limit amount.
  • the data after A / D conversion can take the maximum value, and the pseudo smear can be effectively suppressed.
  • the relationship between the set gain and the intermediate voltage generated by the intermediate voltage generation circuit 25 may be any relationship as long as the relationship that the intermediate voltage increases as the gain increases is satisfied. For example, there may be a relationship in which the intermediate voltage increases linearly or nonlinearly as the gain increases (that is, the upper limit amount of the charge E increases linearly or nonlinearly), or the intermediate voltage increases as the gain increases.
  • the voltage may increase stepwise (that is, the upper limit amount of the charge E increases stepwise).
  • the pixel circuit shown in FIG. 2 has been described as having the common reset power supply line VR for each control group.
  • the pixel circuit is configured to be common to all the pixel circuits P N and P OB in the pixel array 10.
  • the reset power supply line VR may be shared with the common power supply line VD (the drain of the reset transistor 13 may be connected to the common power supply line VD).
  • the selection transistor 14 as shown in FIGS. 11 and 15 is provided.
  • the drain of the reset transistor 13 is connected to the common power supply line VD, but the drain of the reset transistor 13 is connected to the reset power supply line VR provided separately from the common power supply line VD.
  • the reset power supply line VR may be shared by each control group (see FIG. 2 as in the first to third embodiments).
  • the pixel circuit shown in FIG. 2 may be configured to include the selection transistor 14 or may be configured to include the selection transistor 14 and the discharge transistor 15 as in the pixel circuits illustrated in FIGS. 11 and 15.
  • the pixel circuit illustrated in FIGS. 11 and 15 may not include the selection transistor 14 as in the pixel circuit illustrated in FIG.
  • the pixel circuits P N and P OB in the pixel array 10 are configured to operate sequentially for each control group. (Refer to FIGS. 4 to 10) It is preferable to perform modifications such as providing a signal output means instead of the selection transistor 14.
  • FIG. 1, FIG. 27 and FIG. 28 illustrate the configuration in which the A / D conversion circuit 23 performs A / D conversion using the ramp wave generated by the ramp wave generation circuit 24.
  • the A / D conversion circuit 23 may perform A / D conversion by any method.
  • it is preferable that the gain in A / D conversion can be easily changed as shown in FIGS.
  • the configuration in which the OB pixel circuit P OB (light shielding film) is provided only at the left end of the pixel array 10 is illustrated, but this configuration is merely an example, and the pixel array
  • the OB pixel circuit P OB may be provided at any position within 10. For example, across the pixel array 10 (e.g., left and right) to the may be provided OB pixel circuits P OB, the entire circumference (e.g., the left end, upper end, right end and lower end) in the OB pixel circuit P OB pixel array 10 May be provided.
  • 1, 27, and 28 exemplify a configuration in which the pixel circuits P N and P OB are arranged in a matrix in the pixel array 10 (aligned in the vertical and horizontal directions in the figure).
  • This configuration is merely an example, and the pixel circuits P N and P OB may be arranged in the pixel array 10 in any manner.
  • the pixel circuits P N and P OB are aligned in an oblique direction of FIGS. 1, 27, and 28 (for example, a direction that is ⁇ 45 ° with respect to the horizontal direction in the drawing). May be.
  • the A / D conversion circuit 23 includes the pixel circuits P N and P OB .
  • a / D conversion may be directly performed on the signal (voltage V sN , V sOB ) of the output signal line VS acquired in a state where charges are held in the floating diffusion region FD.
  • the solid-state imaging device that generates and accumulates electrons and each pixel circuit includes an N-channel FET has been illustrated and described.
  • the solid-state imaging device to which the present invention can be applied is limited to this example. is not.
  • the present invention can be applied to a solid-state imaging device that accumulates holes and each pixel circuit includes a P-channel FET.
  • the polarity and magnitude relationship of the voltages applied to the transistors included in the respective pixel circuits P N and P OB are appropriately changed according to the mode to be applied in order to perform the same operation as in the above example.
  • the solid-state imaging device performs an operation (first upper limit amount limiting operation) for limiting the electric charge E held by the floating diffusion region FD so as not to exceed the upper limit amount.
  • first upper limit amount limiting operation for limiting the electric charge E held by the floating diffusion region FD so as not to exceed the upper limit amount.
  • second upper limit amount the operation of limiting the charge E accumulated in the photodiode PD so as not to exceed the upper limit amount
  • the solid-state imaging device performs an operation for limiting the charge E accumulated in the memory region MEM so as not to exceed the upper limit amount (third upper limit amount limit operation).
  • any combination of these operations may be performed simultaneously.
  • FIG. 29 is a block diagram illustrating a configuration example of the electronic information device according to the embodiment of the present invention.
  • the electronic information device 50 shown in FIG. 29 is not limited to an imaging apparatus such as a digital still camera or a digital video camera in which the imaging function of the solid-state imaging devices 1, 1 ⁇ / b> A, and 1 ⁇ / b> B is a central function.
  • Various devices such as a mobile phone, a tablet-type terminal, and a notebook computer may be used, which can be a function followed by the imaging function of the elements 1, 1A, 1B.
  • the electronic information device 50 forms an optical image on the imaging unit 51 corresponding to the above-described solid-state imaging devices 1, 1 ⁇ / b> A, and 1 ⁇ / b> B and the imaging unit 51.
  • DSP Digital Signal Processor
  • a frame memory 54 for storing data when the data processing unit 53 processes the data, and image data generated by the data processing unit 53 and an operation image are displayed.
  • a display device 55 a recording unit 56 that records image data generated by the data processing unit 53 as necessary, and buttons and touches for accepting user operations.
  • a control unit 59 that controls the operation of the electronic information device 50, and a bus that connects the above-described units. 60.
  • control circuit 26 in the solid-state imaging devices 1, 1 ⁇ / b> A, 1 ⁇ / b> B may be part of the control unit 59 of the electronic information device 50.
  • the offset correction processing may be performed by the data processing unit 53 instead of the imaging unit 51 (the offset correction processing circuit 28 of the solid-state imaging devices 1, 1A, 1B).
  • the electronic information device 50 shown in FIG. 29 is only one example of application of the solid-state imaging devices 1, 1A, 1B.
  • the above-described solid-state imaging devices 1, 1 ⁇ / b> A, 1 ⁇ / b> B can be applied to an electronic information device having a configuration different from that of the electronic information device 50.
  • the solid-state imaging devices 1, 1A, 1B according to the embodiment of the present invention can be grasped as follows, for example.
  • the solid-state imaging device 1, 1A, 1B includes a photoelectric conversion unit PD that generates and accumulates charges E by photoelectric conversion, and a floating diffusion that holds the charges E transferred from the photoelectric conversion unit PD.
  • a transfer unit 11 that transfers the charge E accumulated in the photoelectric conversion unit PD to the floating diffusion unit FD, an output unit 12 that outputs a signal corresponding to the amount of charge held by the floating diffusion unit FD,
  • a plurality of pixel circuit units P N and P OB each having a reset unit 13 for discharging the electric charge E held by the floating diffusion unit FD to the outside, and signals output from the output unit 12 are acquired and set
  • An A / D conversion unit 23 that performs A / D conversion with a gain, and at least one of the pixel circuit units P N and P OB is transferred from the photoelectric conversion unit PD to the floating diffusion unit FD and held.
  • the solid-state imaging devices 1, 1A, and 1B belong to the same control group that causes pseudo smear by limiting the upper limit amount of the charge E that is transferred from the photoelectric conversion unit PD to the floating diffusion unit FD and held.
  • the output fluctuation itself in the pixel circuit portions P N and P OB is directly suppressed. Therefore, the pseudo smear can be effectively suppressed by a simple configuration and operation of limiting the upper limit amount of the electric charge E held in the floating diffusion portion FD finally.
  • At least one of the pixel circuit units P N and P OB limits the electric charge E held by the floating diffusion unit FD so as not to exceed the upper limit amount. It is configured to perform at least one of a first upper limit amount limiting operation and a second upper limit amount limiting operation for limiting the electric charge E accumulated in the photoelectric conversion unit PD so as not to exceed the upper limit amount.
  • the solid-state imaging device 1, 1A, 1B further includes a charge holding unit MEM that temporarily holds the charge E transferred from the photoelectric conversion unit PD before transferring to the floating diffusion unit FD,
  • the transfer unit transfers the charge E accumulated in the photoelectric conversion unit PD to the charge holding unit MEM and the charge E held in the charge holding unit MEM to the floating diffusion unit FD.
  • At least one of the pixel circuit units P N and P OB is such that the transfer unit 11 causes the charge E exceeding the upper limit amount to be floated from the photoelectric conversion unit PD.
  • the reset unit 13 is configured to perform the second upper limit amount limiting operation by discharging the charge E transferred from the photoelectric conversion unit PD to the floating diffusion unit FD. Yes.
  • the intermediate voltages M 11 and M 12 that are between the first voltage H and the second voltage L are generated so as to have a magnitude corresponding to the gain.
  • the intermediate voltage generator 25 is further configured such that at least one of the pixel circuit portions P N and P OB is turned on when the transfer unit 11 is supplied with the first voltage H.
  • the control terminal 11 of the transistor which is turned off is configured, and when the second upper limit amount limiting operation is performed, the intermediate voltages M 11 and M 12 are applied to the transfer unit. It is done.
  • the solid-state imaging devices 1, 1A, 1B by limiting the upper limit amount of the charge E accumulated in the photoelectric conversion unit PD, the pixel circuit units P N , P OB belonging to the same control group causing the pseudo smear. It is possible to directly suppress the fluctuation of the output itself.
  • At least one of the pixel circuit units P N and P OB is such that the second transfer unit 17 transfers the charge E exceeding the upper limit from the charge holding unit MEM. Transfer to the floating diffusion unit FD, and the reset unit 13 performs the third upper limit amount limiting operation by discharging the charge E transferred from the charge holding unit MEM to the floating diffusion unit FD. Has been.
  • the intermediate voltages M 31 and M 32 that are between the first voltage H and the second voltage L are generated so as to have a magnitude corresponding to the gain.
  • An intermediate voltage generator 25 configured as described above, and at least one of the pixel circuit units P N and P OB is in an ON state when the second transfer unit 17 is supplied with the first voltage H.
  • the control terminal of the transistor that is turned off is configured, and when the third upper limit amount limiting operation is performed, the intermediate voltage M 31 , M 32 is given.
  • the solid-state imaging devices 1, 1A, 1B by limiting the upper limit amount of the charge E accumulated in the charge accumulation unit MEM, the pixel circuit units P N , P OB belonging to the same control group causing the pseudo smear. It is possible to directly suppress the fluctuation of the output itself.
  • At least one of the pixel circuit units P N and P OB causes the reset unit 13 to discharge the charge E exceeding the upper limit amount from the floating diffusion unit FD.
  • the transfer unit 11 is configured to perform the first upper limit amount limiting operation by transferring the charge E accumulated in the photoelectric conversion unit PD to the floating diffusion unit FD.
  • intermediate voltages M 1 , M 2 , M 51 , M 52 that are magnitudes between the first voltage H and the second voltage L are set according to the gain.
  • An intermediate voltage generation unit 25 configured to generate the same is further provided, and at least one of the pixel circuit units P N and P OB has the reset unit 13 configured to control the first voltage H at a control terminal. Is provided, and the transistor 13 is turned on when the second voltage L is applied to the control terminal.
  • the reset unit 13 The intermediate voltages M 1 , M 2 , M 51 and M 52 are applied to the control terminals of the transistors provided.
  • the solid-state imaging devices 1, 1A, 1B by limiting the upper limit amount of the electric charge E held in the floating diffusion portion FD, the pixel circuit portions P N , P OB belonging to the same control group causing the pseudo smear. It is possible to directly suppress the fluctuation of the output itself.
  • At least one of the pixel circuit units P N and P OB includes a discharge unit 15 that discharges the electric charge E accumulated in the photoelectric conversion unit PD to the outside.
  • the discharge unit 15 is configured to perform the second upper limit amount limiting operation by discharging the charge E exceeding the upper limit amount from the photoelectric conversion unit PD.
  • intermediate voltages M 21 , M 22 , M 41 , M 42 which are magnitudes between the first voltage H and the second voltage L are set according to the gain.
  • An intermediate voltage generation unit 25 configured to generate a magnitude is further provided, and at least one of the pixel circuit units P N and P OB has the discharge unit 15 connected to the control terminal with the first voltage H
  • the transistor 15 is turned on when the second voltage L is applied to the control terminal, and is turned off when the second voltage L is applied to the control terminal.
  • the intermediate voltages M 21 , M 22 , M 41 , and M 42 are applied to the control terminal.
  • the solid-state imaging devices 1, 1A, 1B by limiting the upper limit amount of the charge E accumulated in the photoelectric conversion unit PD, the pixel circuit units P N , P OB belonging to the same control group causing the pseudo smear. It is possible to directly suppress the fluctuation of the output itself.
  • the concentration of charges having the opposite polarity to the charges accumulated in the photoelectric conversion unit PD is increased particularly under the transistor gate (gate of the transistor 15, transfer gate 11) Is possible. Therefore, it is possible to suppress the charge due to the dark current from flowing into the photoelectric conversion unit PD.
  • the solid-state imaging device 1, 1A, in 1B obtained by said A / D converter 23 with respect to signal the pixel circuit portion P OB being shielded from light output by performing the A / D converter data as a reference, an offset correction processing on the data to the a / D converter 23 with respect to signal the pixel circuit portion P N which is exposed to the output is obtained by performing the a / D converter An offset correction processing unit 28 is further provided.
  • the pseudo smear that has been reduced but remained by reducing the upper limit amount of the charge transferred and held from the photoelectric conversion unit PD to the floating diffusion unit FD is corrected by the offset correction process. Further, it can be reduced or eliminated.
  • a period in which the second voltage L is applied to the control terminals of the transistors (the gates of the transistors 13, 15; the transfer gate 11, the second transfer gate 17); wherein said control terminal of said transistor intermediate voltage M 1, M 2, M 11 , M 12 ⁇ M 51, a period in which M 52 is provided, of the total time period, said control terminal of said transistor (transistor 13,
  • the period during which the second voltage L is applied to the 15 gates, the transfer gate 11 and the second transfer gate 17) occupies 90% or more.
  • the dark current that increases by using the intermediate voltages M 1 , M 2 , M 11 , M 12 to M 51 , M 52 instead of the second voltage L is 10 minutes. It becomes possible to suppress to 1 or less.
  • the polarity of the second voltage L is different from the polarity of the first voltage H.
  • the concentration of charges having the opposite polarity to the charges accumulated in the photodiode PD can be increased particularly under the gate of the transistor (the gate of the transistor 15, the transfer gate 11). It becomes possible. Therefore, it is possible to suppress the charge due to the dark current from flowing into the photodiode PD.
  • the solid-state imaging device 1, 1A, in 1B, the intermediate voltage generating unit 25, in accordance with the magnitude of the gain, the intermediate voltage M 1 having a polarity different from the polarity of the first voltage H, M 2 , M 11 , M 12 to M 51 , and M 52 may be generated.
  • the concentration of charges having the opposite polarity to the charges accumulated in the photodiode PD can be increased particularly under the transistor gate (the gate of the transistor 15 and the transfer gate 11). It becomes possible. Therefore, it is possible to suppress the charge due to the dark current from flowing into the photodiode PD.
  • the upper limit amount is the charge E that has a maximum value when the A / D conversion unit 23 performs A / D conversion with the gain. It is not less than the lower limit amount and not more than 1.5 times the lower limit amount.
  • the data after A / D conversion can be set to the maximum value, and pseudo smear can be effectively suppressed.
  • the electronic information device 50 includes the solid-state imaging device 1, 1A, 1B.
  • the present invention is applicable to a solid-state image sensor typified by an amplification type image sensor such as a CMOS image sensor and an electronic information device equipped with the solid-state image sensor.
  • Pixel array 11 Transfer gate (transfer unit) 12 Output transistor (output unit) 13 Reset transistor (reset part) 14 selection transistor 15 discharge transistor (discharge section) 15G gate 15D drain 16 1st transfer gate (1st transfer part) 17 Second transfer gate (second transfer unit) 21 vertical scanning circuit 22 pixel power supply regulator 23 A / D conversion circuit (A / D conversion unit) 24 Ramp Wave Generation Circuit 25 Intermediate Voltage Generation Circuit (Intermediate Voltage Generation Unit) 26 control circuit 27 horizontal scanning circuit 28 offset correction processing circuit (offset correction processing unit) DESCRIPTION OF SYMBOLS 29 Negative voltage generation circuit 50 Electronic information apparatus 51 Imaging part 52 Optical system 53 Data processing part 54 Frame memory 55 Display part 56 Recording part 57 Operation part 58 Power supply part 59 Control part 60 Bus PN effective pixel circuit (pixel circuit part) P OB OB pixel circuit (pixel circuit section) PD photodiode (photoelectric converter) B buried region FD floating diffusion region (floating diffusion part) MEM

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

　簡素な構成及び動作で、擬似スミアを効果的に抑制することが可能な固体撮像素子及び電子情報機器を提供する。固体撮像素子１は、光電変換により電荷を生成して蓄積する光電変換部と、光電変換部から転送される電荷を保持する浮遊拡散部と、光電変換部が蓄積する電荷を浮遊拡散部に転送する転送部と、浮遊拡散部が保持する電荷量に対応した信号を出力する出力部と、浮遊拡散部が保持する電荷を外部に排出するリセット部と、を各別に備える複数の画素回路部ＰＮ，ＰＯＢと、出力部が出力する信号を取得し、設定されたゲインによるＡ／Ｄ変換を行うＡ／Ｄ変換部２３と、を備える。少なくとも１つの画素回路部ＰＮ，ＰＯＢは、光電変換部から浮遊拡散部に転送されて保持される電荷が、ゲインが大きくなるほど小さくなるように設定される上限量を超えないように、制限するように構成されている。

Description

固体撮像素子及び電子情報機器
　本発明は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等の増幅型イメージセンサに代表される固体撮像素子と、当該固体撮像素子を備えた電子情報機器に関する。
　ＣＭＯＳイメージセンサ等の増幅型イメージセンサは、ＣＣＤ（ChargeCoupled Device）イメージセンサ等の電荷転送型イメージセンサと比較して、低電圧動作や低消費電力、周辺回路の一体的な形成が容易、安価などの利点があるため、例えばデジタルカメラや監視カメラ、携帯電話用カメラなどの様々な電子機器に搭載されている。
　固体撮像素子は、光電変換により電荷を生成する画素回路が整列した画素アレイを備える。ここで、典型的な画素アレイについて、図面を参照して説明する。図３０は、典型的な画素アレイについて示す模式図である。
　図３０に示すように、典型的な画素アレイ１００は、画素回路がマトリクス状（行列状）に整列したものとなる。また、典型的な画素アレイ１００は、光が入射する（露光されている）有効画素の画素回路（以下、「有効画素回路」という）ＰＮのほか、遮光されているオプティカルブラックの画素回路（以下、「ＯＢ画素回路」という）ＰＯＢを備える。なお、ＯＢ画素回路ＰＯＢから得られる信号またはデータは、暗電流やノイズ等の不要な成分のみを含むものであるため、このＯＢ画素回路ＰＯＢから得られる信号またはデータは、有効画素回路ＰＮから得られる信号またはデータから暗電流やノイズ等の不要な成分を除去するためのオフセット補正処理を行う際などに利用される。
　電荷転送型イメージセンサでは、それぞれの画素回路で生成された電荷が、所定の転送方向に隣接した画素回路（例えば、図３０の画素アレイ１００内で図中の上下方向に隣接する同一列の画素回路）に順次転送された後で、当該電荷に応じた信号が順次取得される。これに対して、増幅型イメージセンサでは、任意の画素回路で生成される電荷に応じた信号を、選択的に取得することが可能である。ただし、通常の増幅型イメージセンサでは、構成及び制御の簡素化や動作の迅速化を図るなどの観点から、複数の画素回路（例えば、図３０の画素アレイ１００内で図中の左右方向に並ぶ同一行の画素回路）の信号線を共通化して、これらの複数の画素回路の単位（以下、「制御グループ」という）で動作を制御する。
　電荷転送型イメージセンサでは、一部の画素回路に強い光が入射すると、当該画素回路で過剰に生成された電荷が、転送方向に沿ってあふれ出すことで、当該転送方向に並ぶ画素回路の電荷量が全体的に多くなる。そのため、最終的に得られる画像データにおいて、転送方向に沿って白い筋（スミア）が生じる。これに対して、増幅型イメージセンサでは、一部の画素回路に強い光が入射する場合、周辺の画素回路に電荷があふれ出すこと（ブルーミング）は生じるとしても、特定の方向に沿って電荷があふれ出すことは生じないため、原則としてスミアは生じない。
　しかしながら、増幅型イメージセンサでは、一部の画素回路に強い光が入射した際、当該画素回路と同じ制御グループに属する画素回路が影響を受けることで、最終的に得られる画像データにおいて、上記のスミアのような不具合（以下、「擬似スミア」という）が生じることがある。
　この擬似スミアの発生原因について、図面を参照して説明する。図３１は、従来の固体撮像装置で生じる擬似スミアの発生原因について説明する画素回路の回路図である。図３２は、図３１に示す画素回路に弱い光が入射した場合の動作を示すタイミングチャートである。図３３は、図３１に示す画素回路に強い光が入射した場合の動作を示すタイミングチャートである。
　図３１に示すように、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、同様の回路構成を有する。有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれは、光電変換により電荷を生成するフォトダイオードＰＤと、フォトダイオードＰＤから転送される電荷を保持する浮遊拡散領域ＦＤと、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送する転送ゲート１０１と、浮遊拡散領域ＦＤが保持する電荷量に対応した信号（電圧）を出力する出力トランジスタ１０２と、フォトダイオードＰＤ及び浮遊拡散領域ＦＤ内の電荷を有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢの外部に排出するリセットトランジスタ１０３と、を備える。なお、図３１に示す有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、フォトダイオードＰＤが蓄積して浮遊拡散領域ＦＤが保持する電荷が電子であり、それぞれのトランジスタはＮチャネル型のＦＥＴ（Field Effect Transistor）である。
　フォトダイオードＰＤは、アノードが接地される。転送ゲート１０１は、転送制御線ＴＸに接続され、ドレインを浮遊拡散領域ＦＤ、ソースをフォトダイオードＰＤのカソードとするトランジスタのゲートを構成する。出力トランジスタ１０２は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが共通電源線ＶＤに接続され、ソースが出力信号線ＶＳに接続される。リセットトランジスタ１０３は、ゲートがリセット制御線ＲＳＴに接続され、ドレインがリセット電源線ＶＲに接続され、ソースが浮遊拡散領域ＦＤに接続される。
　ここで、図３１に示す有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、同一の制御グループに属している。そのため、これらの画素回路ＰＮ，ＰＯＢにおいて、転送制御線ＴＸ、リセット制御線ＲＳＴ及びリセット電源線ＶＲが共通している。また、画素アレイ１００内の全ての画素回路ＰＮ，ＰＯＢにおいて、共通電源線ＶＤが共通している。
　図３１に示すように、有効画素回路ＰＮは、出力信号線ＶＳと転送制御線ＴＸとの間の寄生容量ＣＰ１を有する。また、ＯＢ画素回路ＰＯＢは、浮遊拡散領域ＦＤと転送制御線ＴＸとの間の寄生容量ＣＰ２を有する。なお、図３１では、上記の問題と特に関連する寄生容量ＣＰ１，ＣＰ２のみを図示しており、その他の寄生容量については図示を省略している。
　また、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢでは、浮遊拡散領域ＦＤをリセットした時点の出力信号線ＶＳの電圧と、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送した時点の出力信号線ＶＳの電圧と、の差分を求める相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）が行われる。そして、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢから得られるそれぞれの差分をＡ／Ｄ（Analog to Digital）変換することで、画像データを構成する有効画素及びＯＢ画素のデータが得られる。
　具体的には、図３２及び図３３に示すように、まず、期間Ｔ１０１において、リセット制御線ＲＳＴが高電圧Ｈになることでリセットトランジスタ１０３がオン状態（ゲートソース間電圧が閾値電圧よりも大きくなる状態。以下同じ。）になり、高電圧Ｈであるリセット電源線ＶＲを介して浮遊拡散領域ＦＤが保持する電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。次に、期間Ｔ１０２において、リセット制御線ＲＳＴが低電圧Ｌになることでリセットトランジスタ１０３がオフ状態（オン状態とは逆に、ゲートソース間電圧が閾値電圧以下となる状態であって、リーク電流等が流れる状態を含み得る。以下同じ。）になり、当該期間Ｔ１０２の終わりに、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、がそれぞれサンプリングされる。次に、期間Ｔ１０３において、転送制御線ＴＸが高電圧Ｈになることで転送ゲート１０１がゲートを構成するトランジスタがオン状態になり、フォトダイオードＰＤ内の電荷が浮遊拡散領域ＦＤに転送される。次に、期間Ｔ１０４において、転送制御線ＴＸが低電圧Ｌになることで転送ゲート１０１がゲートを構成するトランジスタがオフ状態になり、当該期間Ｔ１０４の終わりに、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、がそれぞれサンプリングされる。この場合、有効画素回路ＰＮにおける相関二重サンプリング後の差分はＶｒＮ－ＶｓＮとなり、ＯＢ画素回路ＰＯＢにおける相関二重サンプリング後の差分はＶｒＯＢ－ＶｓＯＢとなる。そして、このそれぞれの差分に対してＡ／Ｄ変換を行うことで、画像データを構成する有効画素及びＯＢ画素のデータが得られる。
　ここで、図３２及び図３３において、ＯＢ画素回路ＰＯＢの出力信号線ＶＳの電圧が、期間Ｔ１０４において変動している。これは、有効画素回路ＰＮにおける出力信号線ＶＳの電圧の変動が、寄生容量ＣＰ１、転送制御線ＴＸ及び寄生容量ＣＰ２を介して、ＯＢ画素回路ＰＯＢにおける浮遊拡散領域ＦＤに伝播するためである。なお、図３２及び図３３では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図３２に示すように、有効画素回路ＰＮに入射する光が弱く、出力信号線ＶＳの電圧変動が小さければ、ＯＢ画素回路ＰＯＢにおける出力信号線ＶＳの電圧変動も小さくなる。そのため、相関二重サンプリング後の差分ＶｒＯＢ－ＶｓＯＢが０に近くなり、得られるＯＢ画素のデータが最小値に近くなる。なお、ＯＢ画素のデータは、上述のように遮光されたＯＢ画素回路ＰＯＢから得られるデータであるため、暗電流やノイズ等がない理想の状態では、最小値になるべきデータである。
　一方、図３３に示すように、有効画素回路ＰＮに入射する光が強く、有効画素回路ＰＮにおける出力信号線ＶＳの電圧変動が大きければ、ＯＢ画素回路ＰＯＢにおける出力信号線ＶＳの電圧変動も大きくなる。そのため、相関二重サンプリング後の差分ＶｒＯＢ－ＶｓＯＢが増大し、得られるＯＢ画素のデータも増大してしまう。
　ここで、図３３では、ＯＢ画素回路ＰＯＢに着目して説明しているが、強い光が入射した有効画素回路ＰＮと同一の制御グループに属する、強い光が入射していない他の有効画素回路ＰＮも、このＯＢ画素回路ＰＯＢと同様の影響を受ける。即ち、当該他の有効画素回路ＰＮから得られる有効画素のデータも、本来の値から増大する。したがって、強い光が入射した有効画素回路ＰＮと同一の制御グループに属する画素回路ＰＮ，ＰＯＢから得られる有効画素及びＯＢ画素のデータが、全体的に増加することになる。そして、この制御グループに沿った有効画素及びＯＢ画素のデータの増大が、画像データ中で白い（明るい）擬似スミアとして表れることになる。
　ただし、上記のように擬似スミアが生じる場合、有効画素及びＯＢ画素のデータがそれぞれ増大しているため、ＯＢ画素のデータを基準として有効画素のデータに対してオフセット補正処理を行うことによって、擬似スミアを低減または消滅させることが可能である。このオフセット補正処理について、図面を参照して説明する。図３４及び図３５は、擬似スミアが生じた場合におけるオフセット補正処理について示す模式図である。なお、図３４（ａ）及び図３５（ａ）は、オフセット補正処理前の画像データを示しており、図３４（ｂ）及び図３５（ｂ）は、オフセット補正処理後の画像データを示している。
　図３４（ａ）に例示する画像データは、画素アレイ１００の中央における有効画素回路ＰＮに強い光が入射したことで、画像データにおける当該有効画素回路ＰＮに対応する位置（中央）に高輝度領域が生じ、それによって図中の左右方向（行方向）に擬似スミアが発生したものである。このとき、図３４（ａ）に示す擬似スミアを含むＯＢ画素が黒画素となるように、擬似スミアを含む有効画素のデータに対してオフセット補正処理（例えば、有効画素のデータからＯＢ画素のデータを減算する補正処理）を行うと、図３４（ｂ）に示すように、擬似スミアを相殺して低減または消滅させることができる。
　しかしながら、上記のようなオフセット補正処理を行った場合において、擬似スミアを低減または消滅させることができず、さらには悪影響を及ぼす場合もある。図３５（ａ）に例示する画像データは、図３４（ａ）に例示する画像データと同様の位置に高輝度領域を有するものであるが、図３４（ａ）に示す画像データよりも擬似スミアが強く表れている（即ち、擬似スミアによるデータの増加量が大きい）。このような場合、上記のようなオフセット補正処理を行うと、過度に大きくなったＯＢ画素のデータを基準として有効画素が過度に補正されてしまうため、かえって周囲よりも黒い（暗い）擬似スミアが残ることがあるため、問題となる（なお、この黒い擬似スミアについては、後で図３を参照して説明する）。
　ところで、擬似スミアを抑制するために、特許文献１では、ＡＧＣゲインが所定値よりも大きく、かつ、高輝度被写体検出回路において高輝度被写体が検出された場合に、ＯＢクランプ時定数を小さくすることで、ＯＢ画素回路の出力変動を迅速に吸収して補正を行う固体撮像素子が提案されている。また、特許文献２では、垂直信号線の電位の下限を飽和電位よりわずかに下回るクリップ電位にクリップするために、画素リセット電位を基準とした電圧設定を行った上で、制御手段を構成する素子の閾値電圧に応じて補正する固体撮像素子が提案されている。
　また、特許文献３では、電子シャッタ（電荷の蓄積開始）、電荷の蓄積、電荷の読出（フォトダイオードに蓄積した電荷を浮遊拡散領域に転送）を順に行うだけでなく、電荷の読出後かつ電子シャッタ前の待機期間中において、フォトダイオードが蓄積する電荷が隣接する画素回路等にあふれ出すこと（ブルーミング）を防ぐために、フォトダイオードが蓄積する電荷の掃き捨てを行う固体撮像素子が提案されている。
特開２００９－５１６９号公報 特開２００９－２７８４５４号公報 特開２０１２－１９４９２号公報
　しかしながら、特許文献１で提案される固体撮像素子では、高輝度被写体を検出するための回路が別途必要になるために、構成及び動作が複雑化してしまう。さらに、この固体撮像素子では、ＯＢクランプ時定数を小さくしてもＯＢ画素回路の出力変動を吸収しきれない場合があり、そのような場合は過度な補正が行われて黒い筋（擬似スミア）が生じ得る。即ち、特許文献１で提案される固体撮像素子では、構成及び動作が複雑化するとともに、擬似スミアを効果的に抑制することが困難であるという問題がある。また、特許文献２で提案される固体撮像素子では、垂直信号線をクリップするための回路が別途必要になるために、構成及び動作が複雑化してしまう。さらに、通常撮像時に垂直信号線の電圧がクリップ電圧に近い電圧まで低下すると、クリップ回路において電流がリークするため、相関二重サンプリングが適正に行われず、得られる画像データが劣化するという問題がある。
　また、特許文献３で提案されている固体撮像素子では、待機期間中に生じるブルーミングを防止することは可能であるが、電子シャッタ後はそのまま電荷が生成及び蓄積される。そのため、強い光が入射すれば、フォトダイオードで大量の電荷が生成され、その大量の電荷は全て浮遊拡散領域に転送されてしまう。したがって、この固体撮像素子では、擬似スミアを抑制すること自体が不可能である。
　そこで、本発明は、簡素な構成及び動作で、擬似スミアを効果的に抑制することが可能な固体撮像素子及び電子情報機器を提供することを目的とする。
　上記目的を達成するため、本発明は、光電変換により電荷を生成して蓄積する光電変換部と、前記光電変換部から転送される電荷を保持する浮遊拡散部と、前記光電変換部が蓄積する電荷を前記浮遊拡散部に転送する転送部と、前記浮遊拡散部が保持する電荷を外部に排出するリセット部と、前記浮遊拡散部が保持する電荷量に対応した信号を出力する出力部と、を各別に備える複数の画素回路部と、前記出力部が出力する信号を取得し、設定されたゲインによるＡ／Ｄ変換を行うＡ／Ｄ変換部と、を備え、少なくとも１つの前記画素回路部は、前記光電変換部から前記浮遊拡散部に転送されて保持される電荷が、前記ゲインが大きくなるほど小さくなるように設定される上限量を超えないよう、制限するように構成されていることを特徴とする固体撮像素子を提供する。
　さらに、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記浮遊拡散部が保持する電荷が、前記上限量を超えないように制限する第１上限量制限動作と、前記光電変換部が蓄積する電荷が、前記上限量を超えないように制限する第２上限量制限動作と、の少なくとも一方を行うように構成されていてもよい。
　また、上記特徴の固体撮像素子において、前記光電変換部から転送される電荷を前記浮遊拡散部に転送する前に一時的に保持する電荷保持部を、さらに備え、前記転送部は、前記光電変換部が蓄積する電荷を前記電荷保持部に転送する第１転送部と、前記電荷保持部が保持する電荷を前記浮遊拡散部に転送する第２転送部と、を備え、少なくとも１つの前記画素回路部は、前記浮遊拡散部が保持する電荷が、前記上限量を超えないように制限する第１上限量制限動作と、前記光電変換部が蓄積する電荷が、前記上限量を超えないように制限する第２上限量制限動作と、前記電荷保持部が保持する電荷が、前記上限量を超えないように制限する第３上限量制限動作と、の少なくとも１つを行うように構成されていてもよい。
　また、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記転送部が、前記上限量を超える電荷を前記光電変換部から前記浮遊拡散部に転送し、前記リセット部が、前記光電変換部から前記浮遊拡散部に転送される電荷を排出することで、前記第２上限量制限動作を行うように構成されていてもよい。
　さらに、上記特徴の固体撮像素子において、第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさになるよう生成するように構成されている中間電圧生成部を、さらに備え、少なくとも１つの前記画素回路部は、前記転送部が、前記第１電圧が与えられるならばオン状態になり、前記第２電圧が与えられるならばオフ状態になるトランジスタの制御端子を構成し、前記第２上限量制限動作を行う際に、前記転送部に前記中間電圧が与えられるようにすると、好ましい。
　また、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記第２転送部が、前記上限量を超える電荷を前記電荷保持部から前記浮遊拡散部に転送し、前記リセット部が、前記電荷保持部から前記浮遊拡散部に転送される電荷を排出することで、前記第３上限量制限動作を行うように構成されていてもよい。
　さらに、上記特徴の固体撮像素子において、第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、少なくとも１つの前記画素回路部は、前記第２転送部が、前記第１電圧が与えられるならばオン状態になり、前記第２電圧が与えられるならばオフ状態になるトランジスタの制御端子を構成し、前記第３上限量制限動作を行う際に、前記第２転送部に前記中間電圧が与えられるようにすると、好ましい。
　また、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記リセット部が、前記上限量を超える電荷を前記浮遊拡散部から排出し、前記転送部が、前記光電変換部が蓄積する電荷を前記浮遊拡散部に転送することで、前記第１上限量制限動作を行うように構成されていてもよい。
　さらに、上記特徴の固体撮像素子において、第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさになるよう生成するように構成されている中間電圧生成部を、さらに備え、少なくとも１つの前記画素回路部は、前記リセット部が、制御端子に前記第１電圧が与えられるならばオン状態になり、前記制御端子に前記第２電圧が与えられるならばオフ状態になるトランジスタを備え、前記第１上限量制限動作を行う際に、前記リセット部が備える前記トランジスタの前記制御端子に前記中間電圧が与えられるようにすると、好ましい。
　また、上記特徴の固体撮像素子において、少なくとも１つの前記画素回路部は、前記光電変換部が蓄積する電荷を外部に排出する排出部を備えており、前記排出部が、前記上限量を超える電荷を前記光電変換部から排出することで、前記第２上限量制限動作を行うように構成されていてもよい。
　さらに、上記特徴の固体撮像素子において、第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさになるよう生成するように構成されている中間電圧生成部を、さらに備え、少なくとも１つの前記画素回路部は、前記排出部が、制御端子に前記第１電圧が与えられるならばオン状態になり、前記制御端子に前記第２電圧が与えられるならばオフ状態になるトランジスタを備え、前記第２上限量制限動作を行う際に、前記排出部が備える前記トランジスタの前記制御端子に前記中間電圧が与えられるようにすると、好ましい。
　さらに、上記特徴の固体撮像素子において、全ての前記トランジスタは、前記第１電圧と、前記中間電圧と、前記第２電圧と、が前記制御端子に対して選択的に与えられるように構成されていると、好ましい。
　さらに、上記特徴の固体撮像素子において、遮光されている前記画素回路部が出力する信号に対して前記Ａ／Ｄ変換部が前記Ａ／Ｄ変換を行うことで得られるデータを基準として、露光されている前記画素回路部が出力する信号に対して前記Ａ／Ｄ変換部が前記Ａ／Ｄ変換を行うことで得られるデータに対してオフセット補正処理を行うオフセット補正処理部を、さらに備えると、好ましい。
　さらに、上記特徴の固体撮像素子において、前記トランジスタの前記制御端子に前記第２電圧が与えられる期間と、前記トランジスタの前記制御端子に前記中間電圧が与えられる期間と、を合計した期間のうち、前記トランジスタの前記制御端子に前記第２電圧が与えられる期間が９割以上を占めると、好ましい。
　さらに、上記特徴の固体撮像素子において、前記第２電圧の極性が、前記第１電圧の極性と異なると、好ましい。
　さらに、上記特徴の固体撮像素子において、前記中間電圧生成部が、前記ゲインの大きさに応じて、前記第１電圧の極性とは異なる極性の前記中間電圧を生成することがあると、好ましい。
　さらに、上記特徴の固体撮像素子において、前記上限量が、前記Ａ／Ｄ変換部が前記ゲインでＡ／Ｄ変換を行った場合に得られるデータが最大値となる電荷の下限量以上、かつ、当該下限量の１．５倍以下であると、好ましい。
　また、本発明の電子情報機器は、上記の固体撮像素子を備えることを特徴とする。
　上記特徴の固体撮像素子及び電子情報機器によれば、光電変換部から浮遊拡散部に転送されて保持される電荷の上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部における出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散部で保持される電荷の上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
　さらに、上記特徴の固体撮像素子及び電子情報機器によれば、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散部で保持される電荷の上限量を小さくして擬似スミアを十分に抑制する。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
本発明の第１実施形態に係る固体撮像素子の構成について示すブロック図。 図１に示す固体撮像素子が備える画素回路の回路図。 Ａ／Ｄ変換におけるゲインの影響の一例について示す図。 設定されたゲインが小さい場合における強い光が入射した画素回路の動作を示すタイミングチャート。 図４に示す動作を行う有効画素回路のポテンシャル図。 設定されたゲインが大きい場合における強い光が入射した画素回路の動作を示すタイミングチャート。 図６に示す動作を行う有効画素回路のポテンシャル図。 本発明の第２実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。 図８の動作を行う有効画素回路のポテンシャル図。 本発明の第３実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。 本発明の第４実施形態に係る固体撮像素子が備える画素回路の回路図。 本発明の第４実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。 図１２の動作を行う有効画素回路のポテンシャル図。 本発明の第５実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。 本発明の第６実施形態に係る固体撮像素子が備える画素回路の回路図。 図１５の画素回路の一部の構成例を示す模式的な断面図。 本発明の第６実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。 図１７の動作を行う有効画素回路のポテンシャル図。 図１７の動作を行う有効画素回路のポテンシャル図。 本発明の第７実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。 図２０の動作を行う有効画素回路のポテンシャル図。 図２０の動作を行う有効画素回路のポテンシャル図。 本発明の第９実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。 本発明の第１０実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャート。 図２４の動作を行う有効画素回路のポテンシャル図。 図２４の動作を行う有効画素回路のポテンシャル図。 本発明の実施形態に係る固体撮像素子の変形例の構成について示すブロック図。 本発明の実施形態に係る固体撮像素子の別の変形例の構成について示すブロック図。 本発明の実施形態に係る電子情報機器の構成について示すブロック図。 典型的な画素アレイについて示す模式図。 従来の固体撮像装置で生じる擬似スミアの発生原因について説明する画素回路の回路図。 図３１に示す画素回路に弱い光が入射した場合の動作を示すタイミングチャート。 図３１に示す画素回路に強い光が入射した場合の動作を示すタイミングチャート。 擬似スミアが生じた場合におけるオフセット補正処理について示す模式図。 擬似スミアが生じた場合におけるオフセット補正処理について示す模式図。
＜＜固体撮像素子＞＞
　以下、本発明の各実施形態に係る固体撮像素子について、図面を参照して説明する。なお、以下では説明の具体化のため、本発明の各実施形態に係る固体撮像素子が、電子を生成して蓄積するとともにＮチャネル型のＦＥＴを備える画素回路を複数備えたＣＭＯＳイメージセンサである場合について例示する。
＜第１実施形態＞
　本発明の第１実施形態に係る固体撮像素子について、図面を参照して説明する。図１は、本発明の第１実施形態に係る固体撮像素子の構成について示すブロック図である。また、図２は、図１に示す固体撮像素子が備える画素回路の回路図である。
　図１に示すように、固体撮像素子１は、画素アレイ１０と、垂直走査回路２１と、画素電源レギュレータ２２と、Ａ／Ｄ変換回路（Ａ／Ｄ変換部）２３と、ランプ波生成回路２４と、中間電圧生成回路（中間電圧生成部）２５と、制御回路２６と、水平走査回路２７と、オフセット補正処理回路（オフセット補正処理部）２８と、を備える。
　画素アレイ１０は、マトリクス状（行列状）に整列した複数の画素回路（画素回路部）ＰＮ，ＰＯＢを備える。具体的に、画素アレイ１０は、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれを複数備える。有効画素回路ＰＮは、光が入射する（露光されている）有効画素の画素回路であり、ＯＢ画素回路ＰＯＢは、遮光されているオプティカルブラックの画素回路である。なお、図１では、図示及び説明の便宜上、画素アレイ１０が備える画素回路ＰＮ，ＰＯＢを極めて大きくかつ少なく表示している。
　有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、いずれも図２に示す回路構成となっている。また、図３１に示したように、同一の制御グループに属する有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢは、少なくとも転送制御線ＴＸが共通している。なお、同一の制御グループに属する有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢにおいて、リセット制御線ＲＳＴやリセット電源線ＶＲが共通してもよい。
　図２に示すように、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれは、光電変換により電荷を生成するフォトダイオード（光電変換部）ＰＤと、フォトダイオードＰＤから転送される電荷を保持する浮遊拡散領域（浮遊拡散部）ＦＤと、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送する転送ゲート（転送部）１１と、浮遊拡散領域ＦＤが保持する電荷量に対応した信号（電圧）を出力する出力トランジスタ（出力部）１２と、フォトダイオードＰＤ及び浮遊拡散領域ＦＤ内の電荷を有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢの外部に排出するリセットトランジスタ（リセット部）１３と、を備える。
　フォトダイオードＰＤは、アノードが接地される。転送ゲート１１は、転送制御線ＴＸに接続され、ドレインが浮遊拡散領域ＦＤでありソースがフォトダイオードＰＤのカソードであるトランジスタのゲートを構成する。出力トランジスタ１２は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが共通電源線ＶＤに接続され、ソースが出力信号線ＶＳに接続される。リセットトランジスタ１３は、ゲートがリセット制御線ＲＳＴに接続され、ドレインがリセット電源線ＶＲに接続され、ソースが浮遊拡散領域ＦＤに接続される。
　垂直走査回路２１は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢの動作を制御する信号（電圧）を出力する。上述のように、画素回路ＰＮ，ＰＯＢの動作を制御するための信号線（例えば、転送制御線ＴＸ、リセット制御線ＲＳＴ及びリセット電源線ＶＲ）は、画素アレイ１０内の同一の制御グループに属する画素回路ＰＮ，ＰＯＢ（例えば、画素アレイ１０内で図中の左右方向に並ぶ同一行の画素回路ＰＮ，ＰＯＢ）において共通しており、垂直走査回路２１がその共通する信号線に信号（電圧）を与えると、同一の制御グループに属する画素回路ＰＮ，ＰＯＢが同一のタイミングで同一の動作をするように制御される。
　画素電源レギュレータ２２は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢに対して、動作のための電力を供給する。例えば、共通電源線ＶＤは、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて共通しており、画素電源レギュレータ２２は共通電源線ＶＤに対して所定の大きさの電圧を供給する。また、画素電源レギュレータ２２は、垂直走査回路２１に対して、画素回路ＰＮ，ＰＯＢの動作を制御する電圧を生成するための電力を供給する。
　Ａ／Ｄ変換回路２３は、出力信号線ＶＳの電圧を取得し、設定されたゲインによるＡ／Ｄ変換を行う。例えば、Ａ／Ｄ変換回路２３は、浮遊拡散領域ＦＤをリセットした時点の出力信号線ＶＳの電圧と、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送した時点の出力信号線ＶＳの電圧と、の差分を求める相関二重サンプリングを行った上で、この電圧の差分に対してＡ／Ｄ変換を行う。
　ランプ波生成回路２４は、制御回路２６が設定するゲインに応じた傾きのランプ波（鋸波）を生成して、Ａ／Ｄ変換回路２３に与える。Ａ／Ｄ変換回路２３は、例えば、ランプ波生成回路２４から与えられるランプ波の立ち上がりからＡ／Ｄ変換対象の電圧（相関二重サンプリング後の差分）以上となるまでの時間をカウントすることによって、Ａ／Ｄ変換を行う。この場合、ゲインが小さい（ランプ波の傾きが急峻である）ほど、カウント数が少なくなることでＡ／Ｄ変換後のデータの値が小さくなる。反対に、ゲインが大きい（ランプ波の傾きが緩やかである）ほど、カウント数が多くなることでＡ／Ｄ変換後のデータの値が大きくなる。
　中間電圧生成回路２５は、制御回路２６が設定するゲインに応じた大きさの中間電圧を生成して、垂直走査回路２１に与える。垂直走査回路２１は、中間電圧生成回路２５から与えられる中間電圧を用いて、画素回路ＰＮ，ＰＯＢが備える少なくとも一部のトランジスタの動作を制御する（詳細については後述）。
　制御回路２６は、ゲインを設定して、当該ゲインの大きさを示す信号またはデータをランプ波生成回路２４及び中間電圧生成回路２５に対して与える。例えば、制御回路２６は、被写体が暗いほど（即ち、画素アレイ１０に入射する光が全体的に弱く、フォトダイオードＰＤで生成されて浮遊拡散領域ＦＤで保持される電荷量が少なくなるほど）、ゲインが大きくなるように設定する。また例えば、制御回路２６は、固体撮像素子１を搭載する電子情報機器のユーザが指示する通りのゲイン（例えば、ユーザが選択する「晴天」や「夜景」などの撮像モードに対応したゲインや、ユーザが直接的に数値で指定するゲインなど）を設定する。
　水平走査回路２７は、Ａ／Ｄ変換回路２３がＡ／Ｄ変換後のデータを出力するタイミングを制御する。具体的に、水平走査回路２７は、当該データが１つずつまたは複数ずつ選択的にオフセット補正処理回路２８に対して入力されるように、Ａ／Ｄ変換回路２３における当該データの出力タイミングを制御する。
　オフセット補正処理回路２８は、Ａ／Ｄ変換回路２３が出力するデータに対して、オフセット補正処理を行う。具体的に、オフセット補正処理回路２８は、ＯＢ画素回路ＰＯＢが出力する信号（電圧）をＡ／Ｄ変換回路２３がＡ／Ｄ変換することで得られるデータを基準として、有効画素回路ＰＮが出力する信号（電圧）をＡ／Ｄ変換回路２３がＡ／Ｄ変換することで得られるデータに対してオフセット補正処理を行う。具体的に例えば、オフセット補正処理回路２８は、ＯＢ画素回路ＰＯＢが出力する信号（電圧）のＡ／Ｄ変換後のデータを、当該ＯＢ画素回路ＰＯＢと同一の制御グループに属する有効画素回路ＰＮが出力する信号（電圧）のＡ／Ｄ変換後のデータから減算する処理を行う。
　ここで、Ａ／Ｄ変換のゲインと擬似スミアとの関係について、図面を参照して説明する。図３は、Ａ／Ｄ変換のゲインと擬似スミアとの関係について説明する図である。なお、図３は、Ａ／Ｄ変換前の信号（電圧）と、その信号をゲイン１倍でＡ／Ｄ変換した場合に得られるデータと、ゲイン４倍でＡ／Ｄ変換した場合のデータと、を並べて示したものである。また、図３では、Ａ／Ｄ変換後のデータが２ビットであるという極めて単純な場合について例示している。
　図３に示すように、Ａ／Ｄ変換前の電圧が、ゲインを１倍としたＡ／Ｄ変換を行った場合にデータが最小値［００］となる低レベルの場合であっても、ゲインを４倍に大きくしてＡ／Ｄ変換を行うと、データが最大値［１１］となってしまう。このように、ゲインを大きくすると、Ａ／Ｄ変換前の電圧が低レベルであったとしても、Ａ／Ｄ変換後のデータが著しく大きくなり得る。
　したがって、ゲインを大きくすると、有効画素回路ＰＮに強い光が入射して、当該有効画素回路ＰＮと同一の制御グループに属する他の画素回路ＰＮ，ＰＯＢが出力する信号（電圧）が増大する場合（図３１及び図３３参照）に、当該画素回路ＰＮ，ＰＯＢから得られるデータが著しく増大し得る。
　そして、上述のように、強い光が入射した有効画素回路ＰＮが他の画素回路ＰＮ，ＰＯＢに与える影響が大きくなると、その影響を良好に相殺することが困難になることから、画像データ内に擬似スミアが表れ易くなるため、問題となる（図３４及び図３５参照）。
　以下、この問題について、引き続き図３を参照して説明する。なお、以下では、図３に示すＡ／Ｄ変換前の電圧が、強い光が入射した有効画素回路ＰＮの影響を受けたＯＢ画素回路ＰＯＢから得られる信号（電圧）の相関二重サンプリング後の差分（ＶｒＯＢ－ＶｓＯＢ、図３２及び図３３参照）であるものとする。また、それぞれのゲインにおけるＡ／Ｄ変換後のデータが、この相関二重サンプリング後の差分に対して、それぞれのゲインでＡ／Ｄ変換を行うことで得られるデータであるものとする。
　図３に示すように、ゲイン１倍では、ＯＢ画素回路ＰＯＢから得られる上記差分のＡ／Ｄ変換後のデータは、最小値［００］になる。そのため、このデータを基準とするオフセット補正処理を行ったとしても、有効画素回路ＰＮから得られる上記差分のＡ／Ｄ変換後のデータは、全く補正されないか、僅かに補正されるに過ぎない。即ち、ゲインが小さい場合は、画像データ内に擬似スミアが表れ難い（図３４参照）。
　これに対して、ゲイン４倍では、ＯＢ画素回路から得られる上記差分のＡ／Ｄ変換後のデータは、最大値［１１］になる。そのため、このデータを基準とするオフセット補正処理を行うと、有効画素回路ＰＮから得られる上記差分のＡ／Ｄ変換後のデータは大きく補正される。即ち、ゲインが大きい場合は、画像データ内に擬似スミアが表れ易くなる。特に、図３に示すような極端な例では、有効画素回路ＰＮから得られる上記差分のＡ／Ｄ変換後のデータから、ＯＢ画素回路ＰＯＢから得られる上記差分のＡ／Ｄ変換後のデータである最大値［１１］を減算するオフセット補正処理が行われることになる。そのため、有効画素回路ＰＮから得られる上記差分のＡ／Ｄ変換後のデータの値にかかわらず、強制的に最小値［００］に補正されてしまうため、画像データ内に黒い擬似スミアが表れてしまう（図３５参照）。
　そこで、本発明の第１実施形態に係る固体撮像素子１では、以下説明する動作を行うように画素回路ＰＮ，ＰＯＢを構成することによって、上記のようにして発生する擬似スミアを効果的に抑制する。
　次に、画素回路ＰＮ，ＰＯＢの具体的な動作について図面を参照して説明する。特に、ここでは、設定されたゲインが小さい場合と大きい場合の２つの相対的な例を挙げるが、本発明の第１実施形態に係る固体撮像素子１の動作は２種類に限られるものではない。
　図４は、設定されたゲインが小さい場合における強い光が入射した画素回路の動作を示すタイミングチャートであり、図５は、図４に示す動作を行う有効画素回路のポテンシャル図である。また、図６は、設定されたゲインが大きい場合における強い光が入射した画素回路の動作を示すタイミングチャートであり、図７は、図６に示す動作を行う有効画素回路のポテンシャル図である。なお、図５及び図７は、有効画素回路ＰＮのポテンシャル図を示したものであるが、有効画素回路ＰＮとＯＢ画素回路ＰＯＢとは、光電変換によって生成される電荷Ｅの有無が異なるのみであるため、図５及び図７に示すポテンシャル図は、電荷Ｅの存在を除いてＯＢ画素回路ＰＯＢにも妥当する。また、図４及び図６では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図４～図７では、期間Ｔ１から記載しているが、期間Ｔ１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に転送制御線ＴＸ及びリセット制御線ＲＳＴが共に高電圧Ｈ（第１電圧）になり、転送ゲート１１がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、フォトダイオードＰＤ内の電荷が浮遊拡散領域ＦＤ及びリセット電源線ＶＲを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、転送制御線ＴＸが低電圧Ｌ（第２電圧）になり、転送ゲート１１がゲートを構成するトランジスタがオフ状態になるとともに、リセット制御線ＲＳＴが中間電圧、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
　最初に、設定されたゲインが小さい場合について、図４及び図５を参照して説明する。図４及び図５に示すように、まず、期間Ｔ１において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、高電圧Ｈであるリセット電源線ＶＲを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
　次に、期間Ｔ２において、リセット制御線ＲＳＴが中間電圧Ｍ１になる。この中間電圧Ｍ１は、上述の中間電圧生成部２５が生成する電圧であり、高電圧Ｈと低電圧Ｌとの間の大きさの電圧である。ここで、リセット制御線ＲＳＴが中間電圧Ｍ１になると、リセットトランジスタ１３のゲート下におけるポテンシャルバリアが、オン状態とオフ状態との間の高さまで上がる。
　そして、当該期間Ｔ２の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ３において、転送制御線ＴＸが高電圧Ｈになると、転送ゲート１１下のポテンシャルバリアが下がって、転送ゲート１１がゲートを構成するトランジスタがオン状態になり、フォトダイオードＰＤ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、リセットトランジスタ１３のゲート下におけるポテンシャルバリア（即ち、浮遊拡散領域ＦＤが保持する電荷の上限量）を超える電荷Ｅは、高電圧Ｈであるリセット電源線ＶＲを介して有効画素回路ＰＮの外部に排出される。このように、ゲートに中間電圧Ｍ１が与えられると、リセットトランジスタ１３は、ソース（浮遊拡散領域ＦＤ）の電荷の変動に応じてオン状態及びオフ状態の両方の状態をとり得ることになる（以下、中間電圧がゲートに与えられる他のトランジスタについても同じ）。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないために電荷がほとんど転送されず、転送制御線ＴＸが高電圧Ｈになる影響を受けて出力信号線ＶＳの電圧が上昇する（図４参照）。
　次に、期間Ｔ４において、転送制御線ＴＸが低電圧Ｌになると、転送ゲート１１下のポテンシャルバリアが上がって、転送ゲート１１がゲートを構成するトランジスタがオフ状態になり、フォトダイオードＰＤから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間Ｔ１４の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
　そして、Ａ／Ｄ変換回路２３は、有効画素回路ＰＮにおける相関二重サンプリング後の差分ＶｒＮ－ＶｓＮについてＡ／Ｄ変換をすることで、画像データを構成する有効画素のデータを生成する。さらに、Ａ／Ｄ変換回路２３は、ＯＢ画素回路ＰＯＢにおける相関二重サンプリング後の差分ＶｒＯＢ－ＶｓＯＢについてＡ／Ｄ変換をすることで、画像データを構成するＯＢ画素のデータを生成する。
　また、設定されたゲインが大きい場合について、図６及び図７を参照して説明する。ここで、図６及び図７に示すゲインが大きい場合における画素回路ＰＮ，ＰＯＢの動作は、図４及び図５に示すゲインが小さい場合における画素回路ＰＮ，ＰＯＢの動作と比較して、中間生成電圧の大きさが異なるのみである。そこで、ここでは、この中間生成電圧の差異に基づく動作の差異について説明する。なお、図６及び図７では、図４及び図５に示す動作との差異を明確化するために、図４及び図５に示したゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ２」の符号を付して表示している。
　図６及び図７に示すように、大きいゲインが設定された場合、期間Ｔ２～Ｔ４において、リセット制御線ＲＳＴが中間電圧Ｍ２になる。中間電圧Ｍ２は、中間電圧Ｍ１よりも大きい電圧である。そのため、リセットトランジスタ１３のゲート下におけるポテンシャルバリアが、中間電圧Ｍ１の場合よりもさらに小さくなる。即ち、浮遊拡散領域ＦＤが保持する電荷の上限量が、中間電圧Ｍ１の場合よりもさらに小さくなる。
　図４～図７に示したように、固体撮像素子１では、中間電圧生成部２５が、制御回路２６が設定するＡ／Ｄ変換のゲインが大きくなるほど、大きい中間電圧を生成する。これにより、小さいゲインが設定される場合は、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量が大きくなるが、大きいゲインが設定される場合は、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量が小さくなる。
　図３を参照して説明したように、小さいゲインが設定される場合、画像データ内に擬似スミアが表れ難い。そのため、図４に示すように、ＯＢ画素回路ＰＯＢにおける相関二重サンプリング後の差分ＶｒＯＢ－ＶｓＯＢが多少大きくなることを許容することができる。したがって、この場合は、ある程度小さい中間電圧Ｍ１を生成することで、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量をある程度大きくしても、十分に擬似スミアを抑制することができる。
　これに対して、大きいゲインが設定される場合は、画像データ内に擬似スミアが表れ易い。そのため、図６に示すように、ＯＢ画素回路ＰＯＢにおける相関二重サンプリング後の差分ＶｒＯＢ－ＶｓＯＢが可能な限り小さくすると好ましい。したがって、この場合は、大きい中間電圧Ｍ２を生成することで、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくして、擬似スミアを十分に抑制する。
　以上のように、本発明の第１実施形態に係る固体撮像素子１では、浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
　さらに、本発明の第１実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
＜第２実施形態＞
　次に、本発明の第２実施形態に係る固体撮像素子について説明する。なお、本発明の第２実施形態に係る固体撮像素子は、上述した本発明の第１実施形態に係る固体撮像素子と比較して、画素回路ＰＮ，ＰＯＢの動作の一部のみが異なっている。そこで、ここでは、本発明の第２実施形態に係る固体撮像素子について、上述した本発明の第１実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
　図８は、本発明の第２実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図９は、図８の動作を行う有効画素回路のポテンシャル図である。なお、図８及び図９は、設定されたゲインが大きい場合における本発明の第１実施形態に係る固体撮像素子の動作について示した図６及び図７に対応するものであり、図６及び図７と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ１１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ１２」の符号を付して表示している。また、図８では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図８及び図９では、期間Ｔ１１から記載しているが、期間Ｔ１１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に転送制御線ＴＸ及びリセット制御線ＲＳＴが共に高電圧Ｈになり、転送ゲート１１がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、フォトダイオードＰＤ内の電荷が浮遊拡散領域ＦＤ及びリセット電源線ＶＲを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、転送制御線ＴＸが中間電圧Ｍ１２となり、リセット制御線ＲＳＴが低電圧Ｌになることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
　このとき、転送制御線ＴＸが中間電圧Ｍ１２となっていることから、転送ゲート１１下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。そのため、フォトダイオードＰＤ内に電荷が蓄積されていくが、転送ゲート１１下におけるポテンシャルバリア（即ち、フォトダイオードＰＤが蓄積する電荷の上限量）を超える電荷は、フォトダイオードＰＤには蓄積されずに浮遊拡散領域ＦＤに流れ込む。なお、設定されるゲインが小さい場合は、転送制御線ＴＸが中間電圧Ｍ１２よりも小さい中間電圧Ｍ１１となり、転送ゲート１１下におけるポテンシャルバリアは中間電圧Ｍ１２の場合よりも大きくなる。
　そして、図８及び図９に示すように、期間Ｔ１１において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、高電圧Ｈであるリセット電源線ＶＲを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
　次に、期間Ｔ１２において、リセット制御線ＲＳＴが低電圧Ｌになる。そして、当該期間Ｔ１２の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ１３において、転送制御線ＴＸが高電圧Ｈになると、転送ゲート１１下のポテンシャルバリアが下がって、転送ゲート１１がゲートを構成するトランジスタがオン状態になり、フォトダイオードＰＤ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、フォトダイオードＰＤから浮遊拡散領域ＦＤに転送される電荷Ｅは、上述のように、転送制御線ＴＸを中間電圧Ｍ１２にすることによって、フォトダイオードＰＤにおいて上限量を制限して蓄積した電荷Ｅである。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないために電荷がほとんど転送されず、転送制御線ＴＸが高電圧Ｈになる影響を受けて出力信号線ＶＳの電圧が上昇する（図８参照）。
　次に、期間Ｔ１４において、転送制御線ＴＸが中間電圧Ｍ１２になると、転送ゲート１１下のポテンシャルバリアがオン状態とオフ状態との間まで上がって、フォトダイオードＰＤから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間Ｔ１４の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
　以上のように、本発明の第２実施形態に係る固体撮像素子１では、フォトダイオードＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
　さらに、本発明の第２実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
＜第３実施形態＞
　次に、本発明の第３実施形態に係る固体撮像素子について説明する。なお、本発明の第３実施形態に係る固体撮像素子は、上述した本発明の第２実施形態に係る固体撮像素子の変形例に相当するものである。そこで、ここでは、本発明の第３実施形態に係る固体撮像素子について、上述した本発明の第２実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
　図１０は、本発明の第３実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートである。なお、図１０は、本発明の第２実施形態に係る固体撮像素子の動作について示した図８に対応するものであり、図８と同様に、ゲインが小さい場合における中間電圧に「Ｍ１１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧に「Ｍ１２」の符号を付して表示している。また、図１０では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図１０に示すように、本発明の第３実施形態に係る固体撮像素子１では、転送制御線ＴＸが高電圧Ｈになる期間以外の期間において、低電圧Ｌまたは中間電圧Ｍ１２になる。特に、期間Ｔ１１～Ｔ１４以外の期間において、転送制御線ＴＸが低電圧Ｌとなることで、転送ゲート１１がゲートを構成するトランジスタがオフ状態になる。
　このように、転送ゲート１１がゲートを構成するトランジスタをオフ状態にすると、転送ゲート１１下において、フォトダイオードＰＤに蓄積される電荷（電子）とは反対の極性の電荷（正孔）の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
　なお、転送制御線ＴＸが低電圧Ｌになる期間（転送ゲート１１に低電圧Ｌが与えられる期間）と、転送制御線ＴＸが中間電圧Ｍ１１，Ｍ１２になる期間（転送ゲート１１に中間電圧Ｍ１１，Ｍ１２が与えられる期間）と、を合計した期間のうち、転送制御線ＴＸが低電圧Ｌになる期間（転送ゲート１１に低電圧Ｌが与えられる期間）が９割以上を占めるようにしてもよい。
　このように構成すると、低電圧Ｌの代わりに中間電圧Ｍ１１，Ｍ１２を用いることで増加する暗電流を、１０分の１以下に抑制することが可能になる。
＜第４実施形態＞
　次に、本発明の第４実施形態に係る固体撮像素子について説明する。なお、本発明の第４実施形態に係る固体撮像素子は、上述した本発明の第１実施形態に係る固体撮像素子と比較して、画素回路ＰＮ，ＰＯＢの構成及び動作の一部のみが異なっている。そこで、ここでは、本発明の第４実施形態に係る固体撮像素子について、上述した本発明の第１実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
　図１１は、本発明の第４実施形態に係る固体撮像素子が備える画素回路の回路図である。図１１に示すように、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれは、フォトダイオードＰＤと、浮遊拡散領域ＦＤと、転送ゲート１１と、出力トランジスタ１２と、リセットトランジスタ１３と、出力トランジスタ１２に直列に接続される選択トランジスタ１４と、フォトダイオードＰＤ内の電荷を有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢの外部に排出する排出トランジスタ１５と、を備える。
　フォトダイオードＰＤは、アノードが接地される。転送ゲート１１は、転送制御線ＴＸに接続され、ドレインが浮遊拡散領域ＦＤでありソースがフォトダイオードＰＤのカソードであるトランジスタのゲートを構成する。出力トランジスタ１２は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが共通電源線ＶＤに接続され、ソースが選択トランジスタ１４のドレインに接続される。リセットトランジスタ１３は、ゲートがリセット制御線ＲＳＴに接続され、ドレインが共通電源線ＶＤに接続され、ソースが浮遊拡散領域ＦＤに接続される。選択トランジスタ１４は、ゲートが選択制御線ＳＥＬに接続され、ソースが出力信号線ＶＳに接続される。排出トランジスタ１５は、ゲートが排出制御線ＯＦＧに接続され、ドレインが共通電源線ＶＤに接続され、ソースがフォトダイオードＰＤのカソードに接続される。
　ここで、例えばリセット制御線ＲＳＴ及び選択制御線ＳＥＬは、画素アレイ１０内の同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおいて共通している。また、例えば転送制御線ＴＸ、排出制御線ＯＦＧ及び共通電源線ＶＤは、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて共通している。
　図１２は、本発明の第４実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図１３は、図１２の動作を行う有効画素回路のポテンシャル図である。なお、図１２及び図１３は、設定されたゲインが大きい場合における本発明の第１実施形態に係る固体撮像素子の動作について示した図６及び図７に対応するものであり、図６及び図７と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ２１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ２２」の符号を付して表示している。また、図１２では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図１２及び図１３では、期間Ｔ２１から記載しているが、期間Ｔ２１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に排出制御線ＯＦＧが高電圧Ｈになり、排出トランジスタ１５がオン状態になることで、フォトダイオードＰＤ内の電荷が共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、排出制御線ＯＦＧが中間電圧Ｍ２２となることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
　このとき、排出制御線ＯＦＧが中間電圧Ｍ２２となっていることから、排出トランジスタ１５のゲート下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。そのため、フォトダイオードＰＤ内に電荷が蓄積されていくが、排出トランジスタ１５のゲート下におけるポテンシャルバリア（即ち、フォトダイオードＰＤが蓄積する電荷の上限量）を超える電荷は、フォトダイオードＰＤには蓄積されずに共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。なお、設定されるゲインが小さい場合は、排出制御線ＯＦＧが中間電圧Ｍ２２よりも小さい中間電圧Ｍ２１となり、排出トランジスタ１５のゲート下におけるポテンシャルバリアは中間電圧Ｍ２２の場合よりも大きくなる。
　上記の例のような、排出トランジスタ１５を用いた電子シャッタは、浮遊拡散領域ＦＤとは独立して行うことができるため、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢについて同時に行うことができる（グローバルシャッタ）。この場合、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて、フォトダイオードＰＤから浮遊拡散領域ＦＤに対して同時に電荷Ｅが転送されることになり得るが、画素アレイ１０内における画素回路ＰＮ，ＰＯＢの選択トランジスタ１４を、制御グループ毎に順番にオン状態にすることによって、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢの信号（電圧）を取得することが可能になる。
　そして、図１２及び図１３に示すように、期間Ｔ２１において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
　次に、期間Ｔ２２において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。
　次に、期間Ｔ２３において、転送制御線ＴＸが高電圧Ｈになると、転送ゲート１１下のポテンシャルバリアが下がって、転送ゲート１１がゲートを構成するトランジスタがオン状態になり、フォトダイオードＰＤ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、フォトダイオードＰＤから浮遊拡散領域ＦＤに転送される電荷Ｅは、上述のように、排出制御線ＯＦＧを中間電圧Ｍ２２にすることによって、フォトダイオードＰＤにおいて上限量を制限して蓄積した電荷Ｅである。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないため、電荷がほとんど転送されない。
　次に、期間Ｔ２４において、転送制御線ＴＸが低電圧Ｌになると、転送ゲート１１下のポテンシャルバリアが上がって、転送ゲート１１がゲートを構成するトランジスタがオフ状態になり、フォトダイオードＰＤから浮遊拡散領域ＦＤへの電荷の転送が停止する。
　次に、期間Ｔ２５において、排出制御線ＯＦＧが高電圧Ｈになると、排出トランジスタ１５のゲート下のポテンシャルバリアが下がって排出トランジスタ１４がオン状態になり、共通電源線ＶＤを介してフォトダイオードＰＤ内の電荷Ｅが画素回路ＰＮ，ＰＯＢの外部に排出される。なお、上述の期間Ｔ２１～Ｔ２５までの動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。
　次に、期間Ｔ２６において、選択制御線ＳＥＬが高電圧Ｈになると、選択トランジスタ１４がオン状態になり、出力トランジスタ１２が出力する信号（電圧）が出力信号線ＶＳに与えられる。そして、当該期間Ｔ２６の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ２７において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
　次に、期間Ｔ２８において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。そして、当該期間Ｔ２８の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ２９において、選択制御線ＳＥＬが低電圧Ｌになると、選択トランジスタ１４がオフ状態になる。なお、上述の期間Ｔ２６～Ｔ２９までの動作は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢにおいて制御グループ毎に行われ得る。
　次に、期間Ｔ３０において、排出制御線ＯＦＧが中間電圧Ｍ２２になると、排出トランジスタ１５のゲート下のポテンシャルバリアがオン状態とオフ状態との間まで上がって、フォトダイオードＰＤ内の電荷の排出が停止する。なお、この期間Ｔ３０の動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。また、この期間Ｔ３０から、フォトダイオードＰＤにおける電荷の蓄積を開始してもよい。この場合、期間Ｔ３０において排出制御線ＯＦＧが中間電圧Ｍ２２になったタイミングが、電子シャッタ（特に、グローバルシャッタ）のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図１２及び図１３に例示したように期間Ｔ２６～Ｔ２９の動作の後に期間Ｔ３０を開始する必要はなく、期間Ｔ２６～Ｔ２９の動作の開始前または期間Ｔ２６～Ｔ２９の動作の途中で期間Ｔ３０を開始する制御グループがあってもよい。
　以上のように、本発明の第４実施形態に係る固体撮像素子１では、フォトダイオードＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
　さらに、本発明の第４実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
＜第５実施形態＞
　次に、本発明の第５実施形態に係る固体撮像素子について説明する。なお、本発明の第５実施形態に係る固体撮像素子は、上述した本発明の第４実施形態に係る固体撮像素子の変形例に相当するものである。そこで、ここでは、本発明の第５実施形態に係る固体撮像素子について、上述した本発明の第４実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
　図１４は、本発明の第５実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートである。なお、図１４は、本発明の第４実施形態に係る固体撮像素子の動作について示した図１２に対応するものであり、図１２と同様に、ゲインが小さい場合における中間電圧に「Ｍ２１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧に「Ｍ２２」の符号を付して表示している。また、図１４では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図１４に示すように、本発明の第５実施形態に係る固体撮像素子１では、排出制御線ＯＦＧが高電圧Ｈになる期間以外の期間において、低電圧Ｌまたは中間電圧Ｍ２２になる。特に、期間Ｔ２１～Ｔ２９以外の期間において、排出制御線ＯＦＧが低電圧Ｌとなることで、排出トランジスタ１５がオフ状態になる。
　このように、排出トランジスタ１５をオフ状態にすると、排出トランジスタ１５のゲート下において、フォトダイオードＰＤに蓄積される電荷（電子）とは反対の極性の電荷（正孔）の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
　なお、排出制御線ＯＦＧが低電圧Ｌとなる期間（排出トランジスタ１５のゲートに低電圧Ｌが与えられる期間）と、排出制御線ＯＦＧが中間電圧Ｍ２１，Ｍ２２となる期間（排出トランジスタ１５のゲートに中間電圧Ｍ２１，Ｍ２２が与えられる期間）と、を合計した期間のうち、排出制御線ＯＦＧが低電圧Ｌとなる期間（排出トランジスタ１５のゲートに低電圧Ｌが与えられる期間）が９割以上を占めるようにしてもよい。
　このように構成すると、低電圧Ｌの代わりに中間電圧Ｍ２１，Ｍ２２を用いることで増加する暗電流を、１０分の１以下に抑制することが可能になる。
＜第６実施形態＞
　次に、本発明の第６実施形態に係る固体撮像素子について説明する。なお、本発明の第６実施形態に係る固体撮像素子は、上述した本発明の第４実施形態に係る固体撮像素子と比較して、画素回路ＰＮ，ＰＯＢの構成及び動作の一部のみ異なっている。そこで、ここでは、本発明の第６実施形態に係る固体撮像素子について、上述した本発明の第４実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
　図１５は、本発明の第６実施形態に係る固体撮像素子が備える画素回路の回路図である。図１５に示すように、有効画素回路ＰＮ及びＯＢ画素回路ＰＯＢのそれぞれは、フォトダイオードＰＤと、浮遊拡散領域ＦＤと、出力トランジスタ１２と、リセットトランジスタ１３と、選択トランジスタ１４と、排出トランジスタ１５と、フォトダイオードＰＤから転送される電荷を浮遊拡散領域ＦＤに転送する前に一時的に保持するメモリ領域（電荷保持部）ＭＥＭと、フォトダイオードＰＤからメモリ領域ＭＥＭに電荷を転送する第１転送ゲート（第１転送部）１６と、メモリ領域ＭＥＭが保持する電荷を浮遊拡散領域ＦＤに転送する第２転送ゲート（第２転送部）１７と、を備える。
　第１転送ゲート１６及び第２転送ゲート１７は、フォトダイオードＰＤが蓄積する電荷を浮遊拡散領域ＦＤに転送させるものであるため、上述した第１～第５実施形態に係る固体撮像素子における転送ゲート１１に相当するものと言える。ただし、第１転送ゲート１６及び第２転送ゲート１７は、個別に制御が可能であって、フォトダイオードＰＤから浮遊拡散領域ＦＤに電荷を転送する途中でメモリ領域ＭＥＭにおいて一時的に電荷を保持させ得る点で、上述した第１～第５実施形態に係る固体撮像素子における転送ゲート１１とは異なる。
　フォトダイオードＰＤは、アノードが接地される。第１転送ゲート１６は、第１転送制御線ＴＲＸに接続される。第２転送ゲート１７は、第２転送制御線ＴＲＧに接続される。出力トランジスタ１２は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが共通電源線ＶＤに接続され、ソースが選択トランジスタ１４のドレインに接続される。リセットトランジスタ１３は、ゲートがリセット制御線ＲＳＴに接続され、ドレインが共通電源線ＶＤに接続され、ソースが浮遊拡散領域ＦＤに接続される。選択トランジスタ１４は、ゲートが選択制御線ＳＥＬに接続され、ソースが出力信号線ＶＳに接続される。排出トランジスタ１５は、ゲートが排出制御線ＯＦＧに接続され、ドレインが共通電源線ＶＤに接続され、ソースがフォトダイオードＰＤのカソードに接続される。
　ここで、例えばリセット制御線ＲＳＴ、選択制御線ＳＥＬ及び第２転送制御線ＴＲＧは、画素アレイ１０内の同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおいて共通している。また、例えば第１転送制御線ＴＲＸ、排出制御線ＯＦＧ及び共通電源線ＶＤは、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて共通している。
　図１６は、図１５の画素回路の一部の構成例を示す模式的な断面図である。なお、図１６は、図１５に示す画素回路における、排出トランジスタ１５から浮遊拡散領域ＦＤに至るまでの経路上の断面を示したものである。
　図１６に示すように、画素回路を構成する各部は、Ｎ型の基板Ｓの内部かつ上面側（図中上側、以下「上側」という）に形成されているＰ型のウェルＷに対して設けられている。基板Ｓ（ウェルＷ）の上面にはゲート酸化膜Ｘが設けられており、このゲート酸化膜Ｘの上面に、排出トランジスタのゲート１５Ｇ、第１転送ゲート１６及び第２転送ゲート１７などの各種ゲートが設けられている。
　フォトダイオードＰＤは、Ｐ型のウェルＷの内部に形成されるＮ型（Ｎ－）の領域を備え、当該領域に光電変換によって生成した電荷（電子）を蓄積する。なお、厳密には、カソードとなるＰ型のウェルと、アノードとなるＮ型（Ｎ－）の領域と、の組み合わせによってフォトダイオードが構成されるが、ここでは電荷が蓄積されるＮ型（Ｎ－）の領域のみを指してフォトダイオードＰＤと言う。
　また、フォトダイオードＰＤの上側であって基板Ｓ（ウェルＷ）の内部の上面付近には、Ｐ型（Ｐ＋）の埋込領域Ｂが形成されている。この埋込領域Ｂを形成することによって、フォトダイオードＰＤが、欠陥が多い基板Ｓの上面から離間した位置で電荷を蓄積するため、暗電流が抑制される。
　排出トランジスタのドレイン１５Ｄ及び浮遊拡散領域ＦＤは、基板Ｓ（ウェルＷ）の内部の上面付近に形成される、Ｎ型（Ｎ＋）の領域である。排出トランジスタのゲート１５Ｇは、ゲート酸化膜Ｘの上面であって、排出トランジスタのドレイン１５ＤとフォトダイオードＰＤとの間の領域を覆う位置に形成される。なお、フォトダイオードＰＤは、排出トランジスタのソースに相当する。
　メモリ領域ＭＥＭは、基板Ｓ（ウェルＷ）の内部の上面付近に形成される、Ｎ型（Ｎ）の領域である。また、メモリ領域ＭＥＭは、フォトダイオードＰＤと浮遊拡散領域ＦＤとの間の領域に設けられている。
　第１転送ゲート１６は、ゲート酸化膜Ｘの上面であって、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域と、メモリ領域ＭＥＭの一部または全部と、を覆う位置に形成される。また、第２転送ゲート１７は、ゲート酸化膜Ｘの上面であって、メモリ領域ＭＥＭと浮遊拡散領域ＦＤとの間の領域を覆う位置に形成される。
　図１７は、本発明の第６実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図１８及び図１９は、図１７の動作を行う有効画素回路のポテンシャル図である。なお、図１７、図１８及び図１９は、本発明の第４実施形態に係る固体撮像素子の動作について示した図１２及び図１３に対応するものであり、図１２及び図１３と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ３１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ３２」の符号を付して表示している。また、図１７では、出力信号線ＶＳの変動を強調して表示するとともに、第２転送制御線ＴＲＧやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図１７、図１８及び図１９では、期間Ｔ３１から記載しているが、期間Ｔ３１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に排出制御線ＯＦＧが高電圧Ｈになり、排出トランジスタ１５がオン状態になることで、フォトダイオードＰＤ内の電荷が共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、排出制御線ＯＦＧが低電圧Ｌとなることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
　図１７、図１８及び図１９に示すように、まず、期間Ｔ３１において、第２転送制御線ＴＲＧ及びリセット制御線ＲＳＴが共に高電圧Ｈになり、第２転送ゲート１７がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、メモリ領域ＭＥＭ及び浮遊拡散領域ＦＤ内の電荷が共通電源線ＶＤに排出される。
　次に、期間Ｔ３２において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。また、これと同時に、第２転送制御線ＴＲＧが中間電圧Ｍ３２になると、第２転送ゲート１７下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。
　次に、期間Ｔ３３において、第１転送制御線ＴＲＸが高電圧Ｈになると、第１転送ゲート１６下のポテンシャルバリアが下がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが下がるとともに、メモリ領域ＭＥＭのポテンシャルが下がる。これにより、フォトダイオードＰＤ内の電荷Ｅが、メモリ領域ＭＥＭに転送される。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないため、メモリ領域ＭＥＭに対して電荷がほとんど転送されない。
　次に、期間Ｔ３４において、第１転送制御線ＴＲＸが低電圧Ｌになると、第１転送ゲート１６下のポテンシャルバリアが上がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが上がるとともに、メモリ領域ＭＥＭのポテンシャルも上がる。これにより、フォトダイオードＰＤからメモリ領域ＭＥＭへの電荷Ｅの転送が停止する。このとき、第２転送ゲート１７下におけるポテンシャルバリア（即ち、メモリ領域ＭＥＭが保持する電荷の上限量）を超える電荷Ｅは、メモリ領域ＭＥＭから溢れて浮遊拡散領域ＦＤに排出される。なお、設定されるゲインが小さい場合は、第２制御線ＴＲＧが中間電圧Ｍ３２よりも小さい中間電圧Ｍ３１となり、第２転送ゲート１７下におけるポテンシャルバリアは中間電圧Ｍ３２の場合よりも大きくなる。
　次に、期間Ｔ３５において、排出制御線ＯＦＧが高電圧Ｈになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが下がって排出トランジスタ１５がオン状態になり、共通電源線ＶＤを介してフォトダイオードＰＤ内の電荷Ｅが画素回路ＰＮ，ＰＯＢの外部に排出される。なお、上述の期間Ｔ３１～Ｔ３５までの動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。
　次に、期間Ｔ３６において、選択制御線ＳＥＬが高電圧Ｈになると、選択トランジスタ１４がオン状態になり、出力トランジスタ１２が出力する信号（電圧）が出力信号線ＶＳに与えられる。
　次に、期間Ｔ３７において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
　次に、期間Ｔ３８において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。そして、当該期間Ｔ３８の終わり（セトリングタイム経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ３９において、第２転送制御線ＴＲＧが高電圧Ｈになると、第２転送ゲート１７下のポテンシャルバリアが下がって、第２転送ゲート１７がゲートを構成するトランジスタがオン状態になり、メモリ領域ＭＥＭ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、メモリ領域ＭＥＭから浮遊拡散領域ＦＤに転送される電荷Ｅは、上述のように、第２転送制御線ＴＲＧを中間電圧Ｍ３２にすることによって、メモリ領域ＭＥＭにおいて上限量を制限して蓄積した電荷Ｅである。なお、ＯＢ画素回路ＰＯＢでは、上述のようにメモリ領域ＭＥＭに対して転送されて蓄積される電荷がほとんどないため、浮遊拡散領域ＦＤに対して電荷がほとんど転送されない。
　次に、期間Ｔ４０において、第２転送制御線ＴＲＧが中間電圧Ｍ３２になると、第２転送ゲート１７下におけるポテンシャルバリアがオン状態とオフ状態との間まで上がって、メモリ領域ＭＥＭから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間期間Ｔ４０の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ４１において、選択制御線ＳＥＬが低電圧になると、選択トランジスタ１４がオフ状態になる。なお、上述の期間Ｔ３６～Ｔ４１までの動作は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢにおいて制御グループ毎に行われ得る。
　次に、期間Ｔ４２において、排出制御線ＯＦＧが低電圧Ｌになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが上がって排出トランジスタ１５がオフ状態になり、フォトダイオードＰＤ内の電荷の排出が停止する。なお、この期間Ｔ４２の動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。また、この期間Ｔ４２から、フォトダイオードＰＤにおける電荷の蓄積を開始してもよい。この場合、期間Ｔ４２において排出制御線ＯＦＧが低電圧Ｌになったタイミングが、電子シャッタ（特に、グローバルシャッタ）のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図１７、図１８及び図１９に例示したように期間Ｔ３６～Ｔ４１の動作の後に期間Ｔ４２を開始する必要はなく、期間Ｔ３６～Ｔ４１の動作の開始前または期間Ｔ３６～Ｔ４１の動作の途中で期間Ｔ４２を開始する制御グループがあってもよい。
　以上のように、本発明の第６実施形態に係る固体撮像素子１では、メモリ領域ＭＥＭで保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
　さらに、本発明の第６実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
＜第７実施形態＞
　次に、本発明の第７実施形態に係る固体撮像素子について説明する。なお、本発明の第７実施形態に係る固体撮像素子は、上述した本発明の第６実施形態に係る固体撮像素子と比較して、動作の一部のみが異なっている。そこで、ここでは、本発明の第７実施形態に係る固体撮像素子について、上述した本発明の第６実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
　図２０は、本発明の第７実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図２１及び図２２は、図２０の動作を行う有効画素回路のポテンシャル図である。なお、図２０、図２１及び図２２は、設定されたゲインが大きい場合における本発明の第６実施形態に係る固体撮像素子の動作について示した図１７、図１８及び図１９に対応するものであり、図１７、図１８及び図１９と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ４１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ４２」の符号を付して表示している。また、図２０では、出力信号線ＶＳの変動を強調して表示するとともに、第２転送制御線ＴＲＧやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図２０、図２１及び図２２では、期間Ｔ５１から記載しているが、期間Ｔ５１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に排出制御線ＯＦＧが高電圧Ｈになり、排出トランジスタ１５がオン状態になることで、フォトダイオードＰＤ内の電荷が共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、排出制御線ＯＦＧが中間電圧Ｍ４２となることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
　このとき、排出制御線ＯＦＧが中間電圧Ｍ４２となっていることから、排出トランジスタ１５のゲート１５Ｇ下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。そのため、フォトダイオードＰＤ内に電荷が蓄積されていくが、排出トランジスタ１５のゲート１５Ｇ下におけるポテンシャルバリア（即ち、フォトダイオードＰＤが蓄積する電荷の上限量）を超える電荷は、フォトダイオードＰＤには蓄積されずに共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。なお、設定されるゲインが小さい場合は、排出制御線ＯＦＧが中間電圧Ｍ４２よりも小さい中間電圧Ｍ４１となり、排出トランジスタ１５のゲート１５Ｇ下におけるポテンシャルバリアは中間電圧Ｍ４２の場合よりも大きくなる。
　そして、図２０、図２１及び図２２に示すように、期間Ｔ５１において、第２転送制御線ＴＲＧ及びリセット制御線ＲＳＴが共に高電圧Ｈになり、第２転送ゲート１７がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、メモリ領域ＭＥＭ及び浮遊拡散領域ＦＤ内の電荷が共通電源線ＶＤに排出される。
　次に、期間Ｔ５２において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。また、これと同時に、第２転送制御線ＴＲＧが低電圧Ｌになると、第２転送ゲート１７下におけるポテンシャルバリアが上がって、第２転送ゲート１７がゲートを構成するトランジスタがオフ状態になる。
　次に、期間Ｔ５３において、第１転送制御線ＴＲＸが高電圧Ｈになると、第１転送ゲート１６下のポテンシャルバリアが下がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが下がるとともに、メモリ領域ＭＥＭのポテンシャルが下がる。これにより、フォトダイオードＰＤ内の電荷Ｅが、メモリ領域ＭＥＭに転送される。このとき、フォトダイオードＰＤからメモリ領域ＭＥＭに転送される電荷Ｅは、上述のように、排出制御線ＯＦＧを中間電圧Ｍ４２にすることによって、フォトダイオードＰＤにおいて上限量を制限して蓄積した電荷Ｅである。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないため、メモリ領域ＭＥＭに対して電荷がほとんど転送されない。
　次に、期間Ｔ５４において、第１転送制御線ＴＲＸが低電圧Ｌになると、第１転送ゲート１６下のポテンシャルバリアが上がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが上がるとともに、メモリ領域ＭＥＭのポテンシャルも上がる。これにより、フォトダイオードＰＤからメモリ領域ＭＥＭへの電荷Ｅの転送が停止する。
　次に、期間Ｔ５５において、排出制御線ＯＦＧが高電圧Ｈになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが下がって排出トランジスタ１５がオン状態になり、共通電源線ＶＤを介してフォトダイオードＰＤ内の電荷Ｅが画素回路ＰＮ，ＰＯＢの外部に排出される。なお、上述の期間Ｔ５１～Ｔ５５までの動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。
　次に、期間Ｔ５６において、選択制御線ＳＥＬが高電圧Ｈになると、選択トランジスタ１４がオン状態になり、出力トランジスタ１２が出力する信号（電圧）が出力信号線ＶＳに与えられる。
　次に、期間Ｔ５７において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
　次に、期間Ｔ５８において、リセット制御線ＲＳＴが低電圧Ｌになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが上がってリセットトランジスタ１３がオフ状態になる。そして、当該期間Ｔ５８の終わり（セトリングタイム経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ５９において、第２転送制御線ＴＲＧが高電圧Ｈになると、第２転送ゲート１７下のポテンシャルバリアが下がって、第２転送ゲート１７がゲートを構成するトランジスタがオン状態になり、メモリ領域ＭＥＭ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。なお、ＯＢ画素回路ＰＯＢでは、上述のようにメモリ領域ＭＥＭに対して転送されて蓄積される電荷がほとんどないため、浮遊拡散領域ＦＤに対して電荷がほとんど転送されない。
　次に、期間Ｔ６０において、第２転送制御線ＴＲＧが低電圧Ｌになると、第２転送ゲート１７下におけるポテンシャルバリアが上がって、第２転送ゲート１７がゲートを構成するトランジスタがオフ状態になり、メモリ領域ＭＥＭから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間期間Ｔ６０の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ６１において、選択制御線ＳＥＬが低電圧になると、選択トランジスタ１４がオフ状態になる。なお、上述の期間Ｔ５６～Ｔ６１までの動作は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢにおいて制御グループ毎に行われ得る。
　次に、期間Ｔ６２において、排出制御線ＯＦＧが中間電圧Ｍ４２になると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアがオン状態とオフ状態との間まで上がって、フォトダイオードＰＤ内の電荷の排出が停止する。なお、この期間Ｔ６２の動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。また、この期間Ｔ６２から、フォトダイオードＰＤにおける電荷の蓄積を開始してもよい。この場合、期間Ｔ６２において排出制御線ＯＦＧが中間電圧Ｍ４２になったタイミングが、電子シャッタ（特に、グローバルシャッタ）のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図２０、図２１及び図２２に例示したように期間Ｔ５６～Ｔ６１の動作の後に期間Ｔ６２を開始する必要はなく、期間Ｔ５６～Ｔ６１の動作の開始前または期間Ｔ５６～Ｔ６１の動作の途中で期間Ｔ６２を開始する制御グループがあってもよい。
　以上のように、本発明の第７実施形態に係る固体撮像素子１では、フォトダイオードＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
　さらに、本発明の第７実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
＜第８実施形態＞
　次に、本発明の第８実施形態に係る固体撮像素子について説明する。なお、本発明の第８実施形態に係る固体撮像素子は、上述した本発明の第７実施形態に係る固体撮像素子の変形例に相当するものである。そこで、ここでは、本発明の第８実施形態に係る固体撮像素子について、上述した本発明の第７実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
　図２３は、本発明の第８実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートである。なお、図２３は、本発明の第７実施形態に係る固体撮像素子の動作について示した図２０に対応するものであり、図２０と同様に、ゲインが小さい場合における中間電圧に「Ｍ４１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧に「Ｍ４２」の符号を付して表示している。また、図２３では、出力信号線ＶＳの変動を強調して表示するとともに、転送制御線ＴＸやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図２３に示すように、本発明の第８実施形態に係る固体撮像素子１では、排出制御線ＯＦＧが高電圧Ｈになる期間以外の期間において、低電圧Ｌまたは中間電圧Ｍ４２になる。特に、期間Ｔ５１～Ｔ６１以外の期間において、排出制御線ＯＦＧが低電圧Ｌとなることで、排出トランジスタ１５がオフ状態になる。
　このように、排出トランジスタ１５をオフ状態にすると、排出トランジスタ１５のゲート１５Ｇ下において、フォトダイオードＰＤに蓄積される電荷（電子）とは反対の極性の電荷（正孔）の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
　なお、排出制御線ＯＦＧが低電圧Ｌとなる期間（排出トランジスタ１５のゲート１５Ｇに低電圧Ｌが与えられる期間）と、排出制御線ＯＦＧが中間電圧Ｍ４１，Ｍ４２となる期間（排出トランジスタ１５のゲート１５Ｇに中間電圧Ｍ４１，Ｍ４２が与えられる期間）と、を合計した期間のうち、排出制御線ＯＦＧが低電圧Ｌとなる期間（排出トランジスタ１５のゲート１５Ｇに低電圧Ｌが与えられる期間）が９割以上を占めるようにしてもよい。
　このように構成すると、低電圧Ｌの代わりに中間電圧Ｍ４１，Ｍ４２を用いることで増加する暗電流を、１０分の１以下に抑制することが可能になる。
＜第９実施形態＞
　次に、本発明の第９実施形態に係る固体撮像素子について説明する。なお、本発明の第９実施形態に係る固体撮像素子は、上述した本発明の第６実施形態に係る固体撮像素子と比較して、動作の一部のみが異なっている。そこで、ここでは、本発明の第９実施形態に係る固体撮像素子について、上述した本発明の第６実施形態に係る固体撮像素子とは異なる点について、図面を参照して説明する。
　図２４は、本発明の第９実施形態に係る固体撮像素子が備える画素回路の動作を示すタイミングチャートであり、図２５及び図２６は、図２４の動作を行う有効画素回路のポテンシャル図である。なお、図２４、図２５及び図２６は、設定されたゲインが大きい場合における本発明の第６実施形態に係る固体撮像素子の動作について示した図１７、図１８及び図１９に対応するものであり、図１７、図１８及び図１９と同様に、ゲインが小さい場合における中間電圧やポテンシャルバリアに「Ｍ５１」の符号を付して表示するとともに、ゲインが大きい場合における中間電圧やポテンシャルバリアに「Ｍ５２」の符号を付して表示している。また、図２４では、出力信号線ＶＳの変動を強調して表示するとともに、第２転送制御線ＴＲＧやリセット制御線ＲＳＴに重畳するノイズ等を省略して示している。
　図２４、図２５及び図２６では、期間Ｔ７１から記載しているが、期間Ｔ７１よりも前の所定のタイミングにおいて、フォトダイオードＰＤにおける電荷Ｅの蓄積が開始されているものとする（電子シャッタ）。例えばこのとき、最初に排出制御線ＯＦＧが高電圧Ｈになり、排出トランジスタ１５がオン状態になることで、フォトダイオードＰＤ内の電荷が共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。そして、排出制御線ＯＦＧが低電圧Ｌとなることで、フォトダイオードＰＤにおいて電荷Ｅの蓄積が開始される。なお、ＯＢ画素回路ＰＯＢには光が入射しないため、フォトダイオードＰＤでは光電変換による電荷が生成されず蓄積されないが、暗電流等による電荷は蓄積され得る。
　図２４、図２５及び図２６に示すように、まず、期間Ｔ７１において、第２転送制御線ＴＲＧ及びリセット制御線ＲＳＴが共に高電圧Ｈになり、第２転送ゲート１７がゲートを構成するトランジスタ及びリセットトランジスタ１３が共にオン状態になることで、メモリ領域ＭＥＭ及び浮遊拡散領域ＦＤ内の電荷が共通電源線ＶＤに排出される。
　次に、期間Ｔ７２において、第２転送制御線ＴＲＧが低電圧Ｌになると、第２転送ゲート１７下のポテンシャルバリアが上がって、第２転送ゲート１７がゲートを構成するトランジスタがオフ状態になる。また、これと同時に、リセット制御線ＲＳＴが中間電圧Ｍ５２になると、リセットトランジスタ１３のゲート下におけるポテンシャルバリアは、オン状態とオフ状態との間になる。
　次に、期間Ｔ７３において、第１転送制御線ＴＲＸが高電圧Ｈになると、第１転送ゲート１６下のポテンシャルバリアが下がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが下がるとともに、メモリ領域ＭＥＭのポテンシャルが下がる。これにより、フォトダイオードＰＤ内の電荷Ｅが、メモリ領域ＭＥＭに転送される。なお、ＯＢ画素回路ＰＯＢでは光電変換が行われないため、メモリ領域ＭＥＭに対して電荷がほとんど転送されない。
　次に、期間Ｔ７４において、第１転送制御線ＴＲＸが低電圧Ｌになると、第１転送ゲート１６下のポテンシャルバリアが上がる。即ち、フォトダイオードＰＤとメモリ領域ＭＥＭとの間の領域のポテンシャルバリアが上がるとともに、メモリ領域ＭＥＭのポテンシャルも上がる。これにより、フォトダイオードＰＤからメモリ領域ＭＥＭへの電荷Ｅの転送が停止する。
　次に、期間Ｔ７５において、排出制御線ＯＦＧが高電圧Ｈになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが下がって排出トランジスタ１５がオン状態になり、共通電源線ＶＤを介してフォトダイオードＰＤ内の電荷Ｅが画素回路ＰＮ，ＰＯＢの外部に排出される。なお、上述の期間Ｔ７１～Ｔ７５までの動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。
　次に、期間Ｔ７６において、選択制御線ＳＥＬが高電圧Ｈになると、選択トランジスタ１４がオン状態になり、出力トランジスタ１２が出力する信号（電圧）が出力信号線ＶＳに与えられる。
　次に、期間Ｔ７７において、リセット制御線ＲＳＴが高電圧Ｈになると、リセットトランジスタ１３のゲート下のポテンシャルバリアが下がってリセットトランジスタ１３がオン状態になり、共通電源線ＶＤを介して浮遊拡散領域ＦＤ内の電荷が画素回路ＰＮ，ＰＯＢの外部に排出される。
　次に、期間Ｔ７８において、リセット制御線ＲＳＴが中間電圧Ｍ５２になると、リセットトランジスタ１３のゲート下におけるポテンシャルバリアがオン状態とオフ状態との間まで上がる。そして、当該期間Ｔ７８の終わり（セトリングタイム経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されていない状態における出力信号線ＶＳの電圧ＶｒＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ７９において、第２転送制御線ＴＲＧが高電圧Ｈになると、第２転送ゲート１７下のポテンシャルバリアが下がって、第２転送ゲート１７がゲートを構成するトランジスタがオン状態になり、メモリ領域ＭＥＭ内の電荷Ｅが浮遊拡散領域ＦＤに転送される。このとき、リセットトランジスタ１３のゲート下におけるポテンシャルバリア（即ち、浮遊拡散領域ＦＤが保持する電荷の上限量）を超える電荷Ｅは、共通電源線ＶＤを介して画素回路ＰＮ，ＰＯＢの外部に排出される。なお、設定されるゲインが小さい場合は、リセット制御線ＲＳＴが中間電圧Ｍ５２よりも小さい中間電圧Ｍ５１となり、リセットトランジスタ１３のゲート１７下におけるポテンシャルバリアは中間電圧Ｍ５２の場合よりも大きくなる。
　次に、期間Ｔ８０において、第２転送制御線ＴＲＧが低電圧Ｌになると、第２転送ゲート１７下におけるポテンシャルバリアが上がって、第２転送ゲート１７がゲートを構成するトランジスタがオフ状態になり、メモリ領域ＭＥＭから浮遊拡散領域ＦＤへの電荷の転送が停止する。そして、当該期間期間Ｔ８０の終わり（セトリングタイムの経過後）に、Ａ／Ｄ変換回路２３が、有効画素回路ＰＮの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＮと、ＯＢ画素回路ＰＯＢの浮遊拡散領域ＦＤに保持されている電荷に対応した出力信号線ＶＳの電圧ＶｓＯＢと、をそれぞれサンプリングする。
　次に、期間Ｔ８１において、選択制御線ＳＥＬが低電圧になると、選択トランジスタ１４がオフ状態になる。なお、上述の期間Ｔ７６～Ｔ８１までの動作は、画素アレイ１０内の画素回路ＰＮ，ＰＯＢにおいて制御グループ毎に行われ得る。
　次に、期間Ｔ８２において、排出制御線ＯＦＧが低電圧Ｌになると、排出トランジスタ１５のゲート１５Ｇ下のポテンシャルバリアが上がって排出トランジスタ１５がオフ状態になり、フォトダイオードＰＤ内の電荷の排出が停止する。なお、この期間Ｔ８２の動作は、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢにおいて同時に行われ得る。また、この期間Ｔ８２から、フォトダイオードＰＤにおける電荷の蓄積を開始してもよい。この場合、期間Ｔ８２において排出制御線ＯＦＧが低電圧Ｌになったタイミングが、電子シャッタ（特に、グローバルシャッタ）のタイミングとなる。さらにこの場合、全ての制御グループにおいて、図２４、図２５及び図２６に例示したように期間Ｔ７６～Ｔ８１の動作の後に期間Ｔ８２を開始する必要はなく、期間Ｔ７６～Ｔ８１の動作の開始前または期間Ｔ７６～Ｔ８１の動作の途中で期間Ｔ８２を開始する制御グループがあってもよい。
　以上のように、本発明の第９実施形態に係る固体撮像素子１では、浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
　さらに、本発明の第９実施形態に係る固体撮像素子１では、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散領域ＦＤで保持される電荷Ｅの上限量を小さくする。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
＜変形等＞
　上述した各実施形態に係る固体撮像素子１は、例えば、以下のようにその一部を変形して実施することが可能である。
［１］　垂直走査回路２１が画素回路ＰＮ，ＰＯＢに与える中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２が、ゲインの大きさによって、負電圧となる場合があってもよい。この場合における固体撮像素子の構成例について、図面を参照して説明する。図２７は、本発明の実施形態に係る固体撮像素子の変形例の構成について示すブロック図である。
　図２７に示す固体撮像素子１Ａは、負電圧を生成して中間電圧生成回路２５に与える負電圧生成回路２９を備えている点で、図１に示した固体撮像素子１と異なっている。この場合、中間電圧生成回路２５は、ゲインの大きさに応じて、負電圧となる中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２を生成し得ることになる。
　また、垂直走査回路２１が画素回路ＰＮ，ＰＯＢに与える低電圧Ｌが、負電圧となるようにしてもよい。この場合における固体撮像素子の構成例について、図面を参照して説明する。図２８は、本発明の実施形態に係る固体撮像素子の別の変形例の構成について示すブロック図である。
　図２８に示す固体撮像素子１Ｂは、負電圧を生成して中間電圧生成回路２５及び垂直走査回路２１に与える負電圧生成回路２９を備えている点で、図１に示した固体撮像素子１と異なっている。この場合、中間電圧生成回路２５は、ゲインの大きさに応じて、負電圧となる中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２を生成し得ることになる。また、垂直走査回路２１は、負電圧生成回路２８から与えられる負電圧を、上述の低電圧Ｌとして画素回路ＰＮ，ＰＯＢに対して与えることになる。
　これらの変形例のように、垂直走査回路２１が、画素回路ＰＮ，ＰＯＢに対して、中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２や低電圧Ｌとして負電圧（即ち、高電圧Ｈとは極性が異なる電圧）を与え得る構成にすると、転送ゲート１１や、排出トランジスタ１５のゲート下において、フォトダイオードＰＤに蓄積される電荷（電子）とは反対の極性の電荷（正孔）の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
　なお、負電圧とした中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２や低電圧Ｌは、図２、図１１及び図１５に示す画素回路ＰＮ，ＰＯＢ内のどのトランジスタのゲート（トランジスタ１２～１５のそれぞれのゲート、転送ゲート１１、第１転送ゲート１６、第２転送ゲート１７）に与えてもよい。特に、上述のように、少なくとも転送ゲート１１や、排出トランジスタ１５のゲートに対して負電圧を与える構成にすると、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になるため、好ましい。
［２］　本発明の第３実施形態に係る固体撮像素子は、本発明の第２実施形態に係る固体撮像素子の画素回路ＰＮ，ＰＯＢが備える転送ゲート１１に低電圧Ｌを与えて、転送ゲート１１がゲートを構成するトランジスタをオフ状態にし得るものである。また、本発明の第５実施形態に係る固体撮像素子は、本発明の第４実施形態に係る固体撮像素子の画素回路ＰＮ，ＰＯＢが備える排出トランジスタ１５のゲートに低電圧Ｌを与えてオフ状態にし得るものである。これらと同様に、本発明の第１実施形態に係る固体撮像素子についても、画素回路ＰＮ，ＰＯＢが備えるリセットトランジスタ１３のゲートに対して低電圧Ｌを与えてオフ状態にし得るように構成してもよい。
　また、本発明の第８実施形態に係る固体撮像素子は、本発明の第７実施形態に係る固体撮像素子の画素回路ＰＮ，ＰＯＢが備える排出トランジスタ１５のゲート１５Ｇに低電圧Ｌを与えてオフ状態にし得るものである。これと同様に、本発明の第６実施形態に係る固体撮像素子についても、画素回路ＰＮ，ＰＯＢが備える第２転送ゲート１７に対して低電圧Ｌを与えて、第２転送ゲート１７がゲートを構成するトランジスタをオフ状態にし得るように構成してもよい。また、これらと同様に、本発明の第９実施形態に係る固体撮像素子についても、画素回路ＰＮ，ＰＯＢが備えるリセットトランジスタ１３のゲートに対して低電圧Ｌを与えてオフ状態にし得るように構成してもよい。
［３］　電荷Ｅの上限量を小さくし過ぎると、電荷Ｅを十分に蓄積することができなくなり、Ａ／Ｄ変換後のデータが最大値を取り得なくなってしまう。また、電荷Ｅの上限量を大きくし過ぎると、擬似スミアの抑制が困難になる。
　そこで、電荷Ｅの上限量の設定方法（即ち、中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２の設定方法）として、Ａ／Ｄ変換回路２３が設定されたゲインでＡ／Ｄ変換を行った場合に得られるデータが最大値となる電荷の下限量以上、かつ、当該下限量の１．５倍以下にすると、好ましい。
　この設定方法で電荷Ｅの上限量を設定すると、Ａ／Ｄ変換後のデータが最大値を取り得るようにすることが可能になるとともに、擬似スミアを効果的に抑制することが可能になる。
［４］　設定されるゲインと中間電圧生成回路２５が生成する中間電圧との関係は、ゲインが大きいほど中間電圧が大きくなる関係性が満たされる限り、どのような関係であってもよい。例えば、ゲインが増大するにつれて中間電圧が線形的または非線形的に増大する（即ち、電荷Ｅの上限量が線形的または非線形的に増大する）関係であってもよいし、ゲインが増大するにつれて中間電圧が階段状に増大する（即ち、電荷Ｅの上限量が階段状に増大する）関係であってもよい。
［５］　図２に示す画素回路について、リセット電源線ＶＲが制御グループ毎に共通していると説明したが、画素アレイ１０内の全ての画素回路ＰＮ，ＰＯＢで共通するように構成してもよいし、さらにリセット電源線ＶＲを共通電源線ＶＤと共通にしてもよい（リセットトランジスタ１３のドレインを共通電源線ＶＤに接続してもよい）。ただし、リセット電源線ＶＲを画素回路ＰＮ，ＰＯＢで共通にする場合は、図１１及び図１５に示したような選択トランジスタ１４を備える構成とする。
　また、図１１及び図１５に示す画素回路では、リセットトランジスタ１３のドレインが共通電源線ＶＤに接続されているが、リセットトランジスタ１３のドレインを共通電源線ＶＤとは別に設けたリセット電源線ＶＲに接続してもよいし、さらに制御グループ毎でリセット電源線ＶＲが共通するように構成してもよい（第１～第３実施形態と同様、図２参照）。
［６］　図２に示す画素回路が、図１１及び図１５に示す画素回路と同様に、選択トランジスタ１４を備える構成としてもよいし、選択トランジスタ１４及び排出トランジスタ１５を備える構成としてもよい。
　また、図１１及び図１５に示す画素回路が、図１１に示す画素回路と同様に、選択トランジスタ１４を備えない構成としてもよい。ただし、この場合、本発明の第１～第３実施形態に係る固体撮像素子１と同様に、画素アレイ１０内の画素回路ＰＮ，ＰＯＢが制御グループ毎に順次動作するように構成したり（図４～図１０参照）、選択トランジスタ１４に代わる信号の選択的な出力手段を備えたりするなどの変形を行うと、好ましい。
［７］　図１、図２７及び図２８では、Ａ／Ｄ変換回路２３が、ランプ波生成回路２４が生成するランプ波を用いてＡ／Ｄ変換を行う構成について例示しているが、この構成は一例に過ぎず、Ａ／Ｄ変換回路２３はどのような方法でＡ／Ｄ変換を行ってもよい。ただし、図１、図２７及び図２８に示すような、Ａ／Ｄ変換におけるゲインを容易に変更することが可能な構成であると、好ましい。
［８］　図１、図２７及び図２８では、画素アレイ１０の左端にのみＯＢ画素回路ＰＯＢ（遮光膜）が設けられる構成について例示しているが、この構成は一例に過ぎず、画素アレイ１０内のどのような位置にＯＢ画素回路ＰＯＢを設けてもよい。例えば、画素アレイ１０の両端（例えば、左端及び右端）にＯＢ画素回路ＰＯＢを設けてもよいし、画素アレイ１０の全周（例えば、左端、上端、右端及び下端）にＯＢ画素回路ＰＯＢを設けてもよい。
　また、図１、図２７及び図２８では、画素アレイ１０内において画素回路ＰＮ，ＰＯＢがマトリクス状に整列する（図中の上下方向及び左右方向に整列する）構成について例示しているが、この構成は一例に過ぎず、画素アレイ１０内において画素回路ＰＮ，ＰＯＢがどのように整列するようにしてもよい。例えば、画素アレイ１０内において、画素回路ＰＮ，ＰＯＢが図１、図２７及び図２８の斜め方向（例えば、図中の左右方向に対して±４５°となる方向）に整列するようにしてもよい。
［９］　図１の左右方向に並ぶ同一行の画素回路ＰＮ，ＰＯＢが同一の制御グループに属する場合について例示して説明したが、この制御グループの設定方法は一例に過ぎず、どのような方法で制御グループを設定してもよい。例えば、隣接せず離間した画素回路ＰＮ，ＰＯＢが同一の制御グループに含まれるようにしてもよいし、複数行の画素回路が同一の制御グループに含まれるようにしてもよいし、行以外の所定の領域の画素回路が同一の制御グループに含まれるようにしてもよい。
［１０］　Ａ／Ｄ変換回路が相関二重サンプリング後の差分に対してＡ／Ｄ変換をする場合について例示して説明したが、Ａ／Ｄ変換回路２３が、画素回路ＰＮ，ＰＯＢの浮遊拡散領域ＦＤに電荷が保持されている状態で取得した出力信号線ＶＳの信号（電圧ＶｓＮ，ＶｓＯＢ）に対して、直接的にＡ／Ｄ変換を行ってもよい。
［１１］　電子を生成して蓄積するとともに、それぞれの画素回路がＮチャネル型のＦＥＴを備える固体撮像素子について例示して説明したが、本発明が適用され得る固体撮像素子は、この例の限りではない。例えば、正孔を蓄積し、それぞれの画素回路がＰチャネル型のＦＥＴを備える固体撮像素子に対しても、本発明は適用可能である。ただし、それぞれの画素回路ＰＮ，ＰＯＢが備えるトランジスタに与える電圧の極性や大小関係は、上述の例と同様の動作が行われるようにするために、適用する形態に応じて適宜変更する。
［１２］　上述した各実施形態に係る固体撮像素子は、矛盾しない限り、その特徴部分を組み合わせて実施することが可能である。
　例えば、本発明の第１及び第９実施形態に係る固体撮像素子は、浮遊拡散領域ＦＤが保持する電荷Ｅが上限量を超えないように制限する動作（第１上限量制限動作）を行うものであり、本発明の第２～第５、第７及び第８実施形態に係る固体撮像素子は、フォトダイオードＰＤが蓄積する電荷Ｅが上限量を超えないように制限する動作（第２上限量制限動作）を行うものであり、本発明の第６実施形態に係る固体撮像素子は、メモリ領域ＭＥＭが蓄積する電荷Ｅが上限量を超えないように制限する動作（第３上限量制限動作）を行うものであるが、これらの動作の任意の組み合わせを同時に実行し得るように構成してもよい。
＜＜電子情報機器＞＞
　上述の固体撮像素子１，１Ａ，１Ｂを備えた、本発明の実施形態に係る電子情報機器の構成例について、図２９を参照して説明する。図２９は、本発明の実施形態に係る電子情報機器の構成例を示すブロック図である。なお、図２９に示す電子情報機器５０は、例えば、固体撮像素子１，１Ａ，１Ｂによる撮像機能が中心的な機能となるデジタルスチルカメラやデジタルビデオカメラのような撮像装置に限られず、固体撮像素子１，１Ａ，１Ｂによる撮像機能が従たる機能となり得る携帯電話やタブレット型端末、ノートパソコンなどの各種機器であってもよい。
　図２９に示すように、本発明の実施形態に係る電子情報機器５０は、上述の固体撮像素子１，１Ａ，１Ｂに相当する撮像部５１と、撮像部５１上に光学像を結像するための光学部品（例えば、レンズや絞りなど）によって構成される光学系５２と、撮像部５１が生成するデータに対する各種処理（例えば、デモザイキングなど）を行って画像データを生成するＤＳＰ（Digital Signal Processor）などによって構成されるデータ処理部５３と、データ処理部５３がデータを処理する際にデータを記憶するフレームメモリ５４と、データ処理部５３が生成した画像データや操作用の画像などを表示する表示装置５５と、データ処理部５３が生成した画像データを必要に応じて記録する記録部５６と、ユーザの操作を受け付けるためのボタンやタッチパネルなどから構成される操作部５７と、電子情報機器５０が動作するための電力を供給する電源部５８と、電子情報機器５０の動作を制御する制御部５９と、上述の各部を接続するバス６０と、を備える。
　なお、固体撮像素子１，１Ａ，１Ｂにおける制御回路２６の一部または全部を、電子情報機器５０の制御部５９の一部としてもよい。また、オフセット補正処理を、撮像部５１（固体撮像素子１，１Ａ，１Ｂのオフセット補正処理回路２８）ではなく、データ処理部５３で行ってもよい。
　また、図２９に示す電子情報機器５０は、固体撮像素子１，１Ａ，１Ｂの適用例の１つに過ぎない。上述の固体撮像素子１，１Ａ，１Ｂは、電子情報機器５０とは異なる構成の電子情報機器に対しても、適用可能である。
＜＜まとめ＞＞
　本発明の実施形態に係る固体撮像素子１，１Ａ，１Ｂは、例えば以下のように把握され得る。
　本発明の実施形態に係る固体撮像素子１，１Ａ，１Ｂは、光電変換により電荷Ｅを生成して蓄積する光電変換部ＰＤと、前記光電変換部ＰＤから転送される電荷Ｅを保持する浮遊拡散部ＦＤと、前記光電変換部ＰＤが蓄積する電荷Ｅを前記浮遊拡散部ＦＤに転送する転送部１１と、前記浮遊拡散部ＦＤが保持する電荷量に対応した信号を出力する出力部１２と、前記浮遊拡散部ＦＤが保持する電荷Ｅを外部に排出するリセット部１３と、を各別に備える複数の画素回路部ＰＮ，ＰＯＢと、前記出力部１２が出力する信号を取得し、設定されたゲインによるＡ／Ｄ変換を行うＡ／Ｄ変換部２３と、を備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記光電変換部ＰＤから前記浮遊拡散部ＦＤに転送されて保持される電荷Ｅが、前記ゲインが大きくなるほど小さくなるように設定される上限量を超えないよう、制限するように構成されている。
　この固体撮像素子１，１Ａ，１Ｂでは、光電変換部ＰＤから浮遊拡散部ＦＤに転送されて保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制する。したがって、最終的に浮遊拡散部ＦＤで保持される電荷Ｅの上限量を制限するという簡素な構成及び動作によって、擬似スミアを効果的に抑制することが可能になる。
　さらに、この固体撮像素子１，１Ａ，１Ｂでは、Ａ／Ｄ変換のゲインが大きく擬似スミアが表れ易い状況ほど、最終的に浮遊拡散部ＦＤで保持される電荷Ｅの上限量を小さくして擬似スミアを十分に抑制する。したがって、必要に応じて効果的に擬似スミアを抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記浮遊拡散部ＦＤが保持する電荷Ｅが、前記上限量を超えないように制限する第１上限量制限動作と、前記光電変換部ＰＤが蓄積する電荷Ｅが、前記上限量を超えないように制限する第２上限量制限動作と、の少なくとも一方を行うように構成されている。
　この固体撮像素子１，１Ａ，１Ｂでは、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記光電変換部ＰＤから転送される電荷Ｅを前記浮遊拡散部ＦＤに転送する前に一時的に保持する電荷保持部ＭＥＭを、さらに備え、前記転送部は、前記光電変換部ＰＤが蓄積する電荷Ｅを前記電荷保持部ＭＥＭに転送する第１転送部１６と、前記電荷保持部ＭＥＭが保持する電荷Ｅを前記浮遊拡散部ＦＤに転送する第２転送部１７と、を備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記浮遊拡散部ＦＤが保持する電荷Ｅが、前記上限量を超えないように制限する第１上限量制限動作と、前記光電変換部ＰＤが蓄積する電荷Ｅが、前記上限量を超えないように制限する第２上限量制限動作と、前記電荷保持部ＭＥＭが保持する電荷が、前記上限量を超えないように制限する第３上限量制限動作と、の少なくとも１つを行うように構成されている。
　この固体撮像素子１，１Ａ，１Ｂでは、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記転送部１１が、前記上限量を超える電荷Ｅを前記光電変換部ＰＤから前記浮遊拡散部ＦＤに転送し、前記リセット部１３が、前記光電変換部ＰＤから前記浮遊拡散部ＦＤに転送される電荷Ｅを排出することで、前記第２上限量制限動作を行うように構成されている。
　特に、上記の固体撮像素子１，１Ａ，１Ｂにおいて、第１電圧Ｈ及び第２電圧Ｌの間の大きさである中間電圧Ｍ１１，Ｍ１２を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部２５を、さらに備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記転送部１１が、前記第１電圧Ｈが与えられるならばオン状態になり、前記第２電圧Ｌが与えられるならばオフ状態になるトランジスタの制御端子１１を構成し、前記第２上限量制限動作を行う際に、前記転送部に前記中間電圧Ｍ１１，Ｍ１２が与えられる。
　この固体撮像素子１，１Ａ，１Ｂでは、光電変換部ＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記第２転送部１７が、前記上限量を超える電荷Ｅを前記電荷保持部ＭＥＭから前記浮遊拡散部ＦＤに転送し、前記リセット部１３が、前記電荷保持部ＭＥＭから前記浮遊拡散部ＦＤに転送される電荷Ｅを排出することで、前記第３上限量制限動作を行うように構成されている。
　特に、上記の固体撮像素子１，１Ａ，１Ｂにおいて、第１電圧Ｈ及び第２電圧Ｌの間の大きさである中間電圧Ｍ３１，Ｍ３２を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部２５を、さらに備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記第２転送部１７が、前記第１電圧Ｈが与えられるならばオン状態になり、前記第２電圧Ｌが与えられるならばオフ状態になるトランジスタの制御端子を構成し、前記第３上限量制限動作を行う際に、前記第２転送部１７に前記中間電圧Ｍ３１，Ｍ３２が与えられる。
　この固体撮像素子１，１Ａ，１Ｂでは、電荷蓄積部ＭＥＭで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記リセット部１３が、前記上限量を超える電荷Ｅを前記浮遊拡散部ＦＤから排出し、前記転送部１１が、前記光電変換部ＰＤが蓄積する電荷Ｅを前記浮遊拡散部ＦＤに転送することで、前記第１上限量制限動作を行うように構成されている。
　特に、上記の固体撮像素子１，１Ａ，１Ｂにおいて、第１電圧Ｈ及び第２電圧Ｌの間の大きさである中間電圧Ｍ１，Ｍ２，Ｍ５１，Ｍ５２を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部２５を、さらに備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記リセット部１３が、制御端子に前記第１電圧Ｈが与えられるならばオン状態になり、前記制御端子に前記第２電圧Ｌが与えられるならばオフ状態になるトランジスタ１３を備え、前記第１上限量制限動作を行う際に、前記リセット部１３が備える前記トランジスタの前記制御端子に前記中間電圧Ｍ１，Ｍ２，Ｍ５１，Ｍ５２が与えられる。
　この固体撮像素子１，１Ａ，１Ｂでは、浮遊拡散部ＦＤで保持される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記光電変換部ＰＤが蓄積する電荷Ｅを外部に排出する排出部１５を備えており、前記排出部１５が、前記上限量を超える電荷Ｅを前記光電変換部ＰＤから排出することで、前記第２上限量制限動作を行うように構成されている。
　特に、上記の固体撮像素子１，１Ａ，１Ｂにおいて、第１電圧Ｈ及び第２電圧Ｌの間の大きさである中間電圧Ｍ２１，Ｍ２２，Ｍ４１，Ｍ４２を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部２５を、さらに備え、少なくとも１つの前記画素回路部ＰＮ，ＰＯＢは、前記排出部１５が、制御端子に前記第１電圧Ｈが与えられるならばオン状態になり、前記制御端子に前記第２電圧Ｌが与えられるならばオフ状態になるトランジスタ１５を備え、前記第２上限量制限動作を行う際に、前記トランジスタ１５の前記制御端子に前記中間電圧Ｍ２１，Ｍ２２，Ｍ４１，Ｍ４２が与えられる。
　この固体撮像素子１，１Ａ，１Ｂでは、光電変換部ＰＤで蓄積される電荷Ｅの上限量を制限することによって、擬似スミアの原因である同一の制御グループに属する画素回路部ＰＮ，ＰＯＢにおける出力の変動自体を、直接的に抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、全ての前記トランジスタ（トランジスタ１３，１５、転送ゲート１１がゲートを構成するトランジスタ、第２転送ゲート１７がゲートを構成するトランジスタ）は、前記第１電圧Ｈと、前記中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２と、前記第２電圧Ｌと、が前記制御端子（トランジスタ１３，１５のゲート、転送ゲート１１、第２転送ゲート１７）に対して選択的に与えられるように構成されている。
　この固体撮像素子１，１Ａ，１Ｂでは、特にトランジスタのゲート（トランジスタ１５のゲート、転送ゲート１１）下において、光電変換部ＰＤに蓄積される電荷とは反対の極性の電荷の濃度を高くすることが可能になる。そのため、光電変換部ＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、遮光されている前記画素回路部ＰＯＢが出力する信号に対して前記Ａ／Ｄ変換部２３が前記Ａ／Ｄ変換を行うことで得られるデータを基準として、露光されている前記画素回路部ＰＮが出力する信号に対して前記Ａ／Ｄ変換部２３が前記Ａ／Ｄ変換を行うことで得られるデータに対してオフセット補正処理を行うオフセット補正処理部２８を、さらに備える。
　この固体撮像素子１，１Ａ，１Ｂでは、光電変換部ＰＤから浮遊拡散部ＦＤに転送されて保持される電荷の上限量を制限したことで低減されたが残存した擬似スミアを、オフセット補正処理によってさらに低減または消滅させることが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記トランジスタの前記制御端子（トランジスタ１３，１５のゲート、転送ゲート１１、第２転送ゲート１７）に前記第２電圧Ｌが与えられる期間と、前記トランジスタの前記制御端子に前記中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２が与えられる期間と、を合計した期間のうち、前記トランジスタの前記制御端子（トランジスタ１３，１５のゲート、転送ゲート１１、第２転送ゲート１７）に前記第２電圧Ｌが与えられる期間が９割以上を占める。
　この固体撮像素子１，１Ａ，１Ｂでは、第２電圧Ｌの代わりに中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２を用いることで増加する暗電流を、１０分の１以下に抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記第２電圧Ｌの極性が、前記第１電圧Ｈの極性と異なる。
　この固体撮像素子１，１Ａ，１Ｂでは、特にトランジスタのゲート（トランジスタ１５のゲート、転送ゲート１１）下において、フォトダイオードＰＤに蓄積される電荷とは反対の極性の電荷の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記中間電圧生成部２５が、前記ゲインの大きさに応じて、前記第１電圧Ｈの極性とは異なる極性の前記中間電圧Ｍ１，Ｍ２，Ｍ１１，Ｍ１２～Ｍ５１，Ｍ５２を生成することがある。
　この固体撮像素子１，１Ａ，１Ｂでは、特にトランジスタのゲート（トランジスタ１５のゲート、転送ゲート１１）下において、フォトダイオードＰＤに蓄積される電荷とは反対の極性の電荷の濃度を高くすることが可能になる。そのため、フォトダイオードＰＤへ暗電流による電荷が流れ込むことを抑制することが可能になる。
　また、上記の固体撮像素子１，１Ａ，１Ｂにおいて、前記上限量が、前記Ａ／Ｄ変換部２３が前記ゲインでＡ／Ｄ変換を行った場合に得られるデータが最大値となる電荷Ｅの下限量以上、かつ、当該下限量の１．５倍以下である。
　この固体撮像素子１，１Ａ，１Ｂでは、Ａ／Ｄ変換後のデータが最大値を取り得るようにすることが可能になるとともに、擬似スミアを効果的に抑制することが可能になる。
　また、本発明の実施形態に係る電子情報機器５０は、上記の固体撮像素子１，１Ａ，１Ｂを備える。
　本発明は、ＣＭＯＳイメージセンサ等の増幅型イメージセンサに代表される固体撮像素子と、当該固体撮像素子を備えた電子情報機器に適用可能である。
　１，１Ａ，１Ｂ　固体撮像素子
　１０　　画素アレイ
　１１　　転送ゲート（転送部）
　１２　　出力トランジスタ（出力部）
　１３　　リセットトランジスタ（リセット部）
　１４　　選択トランジスタ
　１５　　排出トランジスタ（排出部）
　１５Ｇ　ゲート
　１５Ｄ　ドレイン
　１６　　第１転送ゲート（第１転送部）
　１７　　第２転送ゲート（第２転送部）
　２１　　垂直走査回路
　２２　　画素電源レギュレータ
　２３　　Ａ／Ｄ変換回路（Ａ／Ｄ変換部）
　２４　　ランプ波生成回路
　２５　　中間電圧生成回路（中間電圧生成部）
　２６　　制御回路
　２７　　水平走査回路
　２８　　オフセット補正処理回路（オフセット補正処理部）
　２９　　負電圧生成回路
　５０　　電子情報機器
　５１　　撮像部
　５２　　光学系
　５３　　データ処理部
　５４　　フレームメモリ
　５５　　表示部
　５６　　記録部
　５７　　操作部
　５８　　電源部
　５９　　制御部
　６０　　バス
　ＰＮ　　有効画素回路（画素回路部）
　ＰＯＢ　　ＯＢ画素回路（画素回路部）
　ＰＤ　　フォトダイオード（光電変換部）
　Ｂ　　　埋込領域
　ＦＤ　　浮遊拡散領域（浮遊拡散部）
　ＭＥＭ　メモリ領域（電荷保持部）
　ＴＸ　　転送制御線
　ＴＲＸ　第１転送制御線
　ＴＲＧ　第２転送制御線
　ＲＳＴ　リセット制御線
　ＳＥＬ　選択制御線
　ＯＦＧ　排出制御線
　ＶＲ　　リセット電源線
　ＶＤ　　共通電源線
　ＶＳ　　信号出力線
　Ｓ　　　基板
　Ｗ　　　ウェル
　Ｘ　　　ゲート絶縁膜
　Ｈ　　　高電圧（第１電圧）
　Ｌ　　　低電圧（第２電圧）
　Ｍ１，Ｍ２，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２　中間電圧
　Ｍ３１，Ｍ３２，Ｍ４１，Ｍ４２，Ｍ５１，Ｍ５２　中間電圧

Claims (10)

  1. 　光電変換により電荷を生成して蓄積する光電変換部と、前記光電変換部から転送される電荷を保持する浮遊拡散部と、前記光電変換部が蓄積する電荷を前記浮遊拡散部に転送する転送部と、前記浮遊拡散部が保持する電荷量に対応した信号を出力する出力部と、前記浮遊拡散部が保持する電荷を外部に排出するリセット部と、を各別に備える複数の画素回路部と、
    　前記出力部が出力する信号を取得し、設定されたゲインによるＡ／Ｄ変換を行うＡ／Ｄ変換部と、を備え、
    　少なくとも１つの前記画素回路部は、前記光電変換部から前記浮遊拡散部に転送されて保持される電荷が、前記ゲインが大きくなるほど小さくなるように設定される上限量を超えないよう、制限するように構成されていることを特徴とする固体撮像素子。
  2. 　少なくとも１つの前記画素回路部は、
    　前記浮遊拡散部が保持する電荷が、前記上限量を超えないように制限する第１上限量制限動作と、
    　前記光電変換部が蓄積する電荷が、前記上限量を超えないように制限する第２上限量制限動作と、
    　の少なくとも一方を行うように構成されていることを特徴とする請求項１に記載の固体撮像素子。
  3. 　前記光電変換部から転送される電荷を前記浮遊拡散部に転送する前に一時的に保持する電荷保持部を、さらに備え、
    　前記転送部は、前記光電変換部が蓄積する電荷を前記電荷保持部に転送する第１転送部と、前記電荷保持部が保持する電荷を前記浮遊拡散部に転送する第２転送部と、を備え、
    　少なくとも１つの前記画素回路部は、
    　前記浮遊拡散部が保持する電荷が、前記上限量を超えないように制限する第１上限量制限動作と、
    　前記光電変換部が蓄積する電荷が、前記上限量を超えないように制限する第２上限量制限動作と、
    　前記電荷保持部が保持する電荷が、前記上限量を超えないように制限する第３上限量制限動作と、
    　の少なくとも１つを行うように構成されていることを特徴とする請求項１に記載の固体撮像素子。
  4. 　第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、
    　少なくとも１つの前記画素回路部は、
    　前記転送部が、前記第１電圧が与えられるならばオン状態になり、前記第２電圧が与えられるならばオフ状態になるトランジスタの制御端子を構成し、
    　前記第２上限量制限動作を行う際に、前記転送部に前記中間電圧が与えられることを特徴とする請求項２に記載の固体撮像素子。
  5. 　第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、
    　少なくとも１つの前記画素回路部は、
    　前記第２転送部が、前記第１電圧が与えられるならばオン状態になり、前記第２電圧が与えられるならばオフ状態になるトランジスタの制御端子を構成し、
    　前記第３上限量制限動作を行う際に、前記第２転送部に前記中間電圧が与えられることを特徴とする請求項３に記載の固体撮像素子。
  6. 　第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、
    　少なくとも１つの前記画素回路部は、
    　前記リセット部が、制御端子に前記第１電圧が与えられるならばオン状態になり、前記制御端子に前記第２電圧が与えられるならばオフ状態になるトランジスタを備え、
    　前記第１上限量制限動作を行う際に、前記リセット部が備える前記トランジスタの前記制御端子に前記中間電圧が与えられることを特徴とする請求項２～５のいずれか１項に記載の固体撮像素子。
  7. 　第１電圧及び第２電圧の間の大きさである中間電圧を、前記ゲインに応じた大きさとなるよう生成するように構成されている中間電圧生成部を、さらに備え、
    　少なくとも１つの前記画素回路部は、
    　前記光電変換部が蓄積する電荷を外部に排出する排出部を備えており、
    　前記排出部が、制御端子に前記第１電圧が与えられるならばオン状態になり、前記制御端子に前記第２電圧が与えられるならばオフ状態になるトランジスタを備え、
    　前記第２上限量制限動作を行う際に、前記排出部が備える前記トランジスタの前記制御端子に前記中間電圧が与えられることを特徴とする請求項２～６のいずれか１項に記載の固体撮像素子。
  8. 　全ての前記トランジスタは、前記第１電圧と、前記中間電圧と、前記第２電圧と、が前記制御端子に対して選択的に与えられるように構成されていることを特徴とする請求項４～７のいずれか１項に記載の固体撮像素子。
  9. 　遮光されている前記画素回路部が出力する信号に対して前記Ａ／Ｄ変換部が前記Ａ／Ｄ変換を行うことで得られるデータを基準として、露光されている前記画素回路部が出力する信号に対して前記Ａ／Ｄ変換部が前記Ａ／Ｄ変換を行うことで得られるデータに対してオフセット補正処理を行うオフセット補正処理部を、さらに備えることを特徴とする請求項１～８のいずれか１項に記載の固体撮像素子。
  10. 　請求項１～９のいずれか１項に記載の固体撮像素子を備えることを特徴とする電子情報機器。
PCT/JP2015/064761 2014-07-04 2015-05-22 固体撮像素子及び電子情報機器 WO2016002382A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US15/312,191 US10212370B2 (en) 2014-07-04 2015-05-22 Solid-state image sensor and electronic information device
JP2016531190A JP6353533B2 (ja) 2014-07-04 2015-05-22 固体撮像素子及び電子情報機器
CN201580034817.3A CN106664380B (zh) 2014-07-04 2015-05-22 固体摄像元件与电子信息设备

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-139085 2014-07-04
JP2014139085 2014-07-04

Publications (1)

Publication Number Publication Date
WO2016002382A1 true WO2016002382A1 (ja) 2016-01-07

Family

ID=55018936

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/064761 WO2016002382A1 (ja) 2014-07-04 2015-05-22 固体撮像素子及び電子情報機器

Country Status (4)

Country Link
US (1) US10212370B2 (ja)
JP (1) JP6353533B2 (ja)
CN (1) CN106664380B (ja)
WO (1) WO2016002382A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106373537A (zh) * 2016-09-12 2017-02-01 上海乐相科技有限公司 一种减弱显示画面拖影的方法及装置
WO2018140012A1 (en) * 2017-01-25 2018-08-02 BAE Systems Imaging Solutions Inc. Imaging array with extended dynamic range
JP2018186335A (ja) * 2017-04-24 2018-11-22 キヤノン株式会社 光電変換装置及び撮像システム
WO2021153429A1 (ja) * 2020-01-31 2021-08-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9686488B2 (en) * 2015-09-30 2017-06-20 Semiconductor Components Industries, Llc Imaging systems with flicker mitigation and high dynamic range
JP2018019191A (ja) * 2016-07-27 2018-02-01 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
TWI754696B (zh) * 2016-12-14 2022-02-11 日商索尼半導體解決方案公司 固體攝像元件及電子機器
JP2019041170A (ja) * 2017-08-23 2019-03-14 キヤノン株式会社 撮像装置およびその制御方法
CN109087925B (zh) * 2018-08-09 2020-11-13 京东方科技集团股份有限公司 阵列基板、x射线平板探测器及x射线探测方法
US10785431B2 (en) * 2018-11-27 2020-09-22 Semiconductor Components Industries, Llc Image sensors having dark pixels and imaging pixels with different sensitivities
EP3661192B1 (en) 2018-11-30 2022-10-05 ams Sensors Belgium BVBA Pixel drive voltage generation using a charge pump
KR20210001733A (ko) * 2019-06-28 2021-01-06 삼성전자주식회사 디지털 픽셀 및 이를 포함하는 이미지 센서
US11089244B2 (en) * 2019-12-09 2021-08-10 BAE Systems Imaging Solutions Inc. Small pixel high dynamic range pixel sensor
JP2022154658A (ja) * 2021-03-30 2022-10-13 キヤノン株式会社 撮像装置、撮像素子、撮像装置の制御方法およびプログラム

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004032018A (ja) * 2002-06-21 2004-01-29 Fuji Film Microdevices Co Ltd 固体撮像装置
JP2006157263A (ja) * 2004-11-26 2006-06-15 Toshiba Corp 固体撮像装置
JP2008042673A (ja) * 2006-08-08 2008-02-21 Canon Inc 光電変換装置及びその駆動方法
JP2009218665A (ja) * 2008-03-07 2009-09-24 Olympus Corp 固体撮像素子
JP2011023590A (ja) * 2009-07-16 2011-02-03 Canon Inc 固体撮像装置及びその駆動方法
JP2012019492A (ja) * 2010-07-09 2012-01-26 Sony Corp 固体撮像素子およびカメラシステム
JP2013016904A (ja) * 2011-06-30 2013-01-24 Nikon Corp 撮像装置
JP2013183380A (ja) * 2012-03-02 2013-09-12 Canon Inc 撮像素子、撮像素子の駆動方法及び撮像システム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538695B1 (en) * 1998-11-04 2003-03-25 Ic Media Corporation On-chip fixed-pattern noise calibration for CMOS image sensors
US8045029B2 (en) * 2004-04-26 2011-10-25 Intellectual Ventures Ii Llc CMOS image sensor for high speed signal processing
JP4340296B2 (ja) * 2007-01-30 2009-10-07 シャープ株式会社 Ａ／ｄ変換器
JP2009005169A (ja) 2007-06-22 2009-01-08 Canon Inc 撮像装置
JP4685120B2 (ja) * 2008-02-13 2011-05-18 キヤノン株式会社 光電変換装置及び撮像システム
JP5131022B2 (ja) 2008-05-15 2013-01-30 株式会社ニコン 撮像装置
JP5212022B2 (ja) * 2008-10-30 2013-06-19 ソニー株式会社 固体撮像装置、撮像装置、画素駆動電圧適正化装置、画素駆動電圧適正化方法
JP5808162B2 (ja) * 2011-06-23 2015-11-10 キヤノン株式会社 撮像素子、撮像装置及び撮像素子の駆動方法
JP2013207433A (ja) 2012-03-28 2013-10-07 Sony Corp 固体撮像装置、撮像信号出力方法および電子機器
JP2014209696A (ja) * 2012-07-23 2014-11-06 ソニー株式会社 固体撮像装置、信号読み出し方法、および電子機器
JP6041593B2 (ja) 2012-09-14 2016-12-14 キヤノン株式会社 固体撮像装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004032018A (ja) * 2002-06-21 2004-01-29 Fuji Film Microdevices Co Ltd 固体撮像装置
JP2006157263A (ja) * 2004-11-26 2006-06-15 Toshiba Corp 固体撮像装置
JP2008042673A (ja) * 2006-08-08 2008-02-21 Canon Inc 光電変換装置及びその駆動方法
JP2009218665A (ja) * 2008-03-07 2009-09-24 Olympus Corp 固体撮像素子
JP2011023590A (ja) * 2009-07-16 2011-02-03 Canon Inc 固体撮像装置及びその駆動方法
JP2012019492A (ja) * 2010-07-09 2012-01-26 Sony Corp 固体撮像素子およびカメラシステム
JP2013016904A (ja) * 2011-06-30 2013-01-24 Nikon Corp 撮像装置
JP2013183380A (ja) * 2012-03-02 2013-09-12 Canon Inc 撮像素子、撮像素子の駆動方法及び撮像システム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106373537A (zh) * 2016-09-12 2017-02-01 上海乐相科技有限公司 一种减弱显示画面拖影的方法及装置
WO2018140012A1 (en) * 2017-01-25 2018-08-02 BAE Systems Imaging Solutions Inc. Imaging array with extended dynamic range
JP2018186335A (ja) * 2017-04-24 2018-11-22 キヤノン株式会社 光電変換装置及び撮像システム
WO2021153429A1 (ja) * 2020-01-31 2021-08-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Also Published As

Publication number Publication date
JP6353533B2 (ja) 2018-07-04
JPWO2016002382A1 (ja) 2017-04-27
CN106664380A (zh) 2017-05-10
CN106664380B (zh) 2020-03-13
US10212370B2 (en) 2019-02-19
US20170094202A1 (en) 2017-03-30

Similar Documents

Publication Publication Date Title
JP6353533B2 (ja) 固体撮像素子及び電子情報機器
US10356333B2 (en) Image pickup apparatus and image pickup system with increased saturation charge quantity of pixels
US8890982B2 (en) Solid-state imaging device and driving method as well as electronic apparatus
US10313613B2 (en) High dynamic range image sensors with flicker and fixed pattern noise mitigation
US9479715B2 (en) Solid-state imaging device, method of driving the same, and electronic system including the device
US9054009B2 (en) Solid-state image pickup device in which charges overflowing a memory during a charge transfer period are directed to a floating diffusion and method of driving same
US9674468B2 (en) Imaging device and driving method for solid-state image sensor with multiple different electric potentials
JP5012188B2 (ja) 固体撮像装置
KR20090105871A (ko) 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기
US8223240B2 (en) Image pickup device and image pickup apparatus
KR20140119028A (ko) 고체 촬상 소자와 구동 방법 및 전자 기기
US9451190B2 (en) Method for driving photoelectric conversion device
US8547452B2 (en) Image processing apparatus, image processing method, and image processing program
JP2017120967A (ja) 撮像装置、撮像システム、及び、撮像装置の制御方法
US9143712B2 (en) Solid state imaging device, driving method of solid state imaging device, and electronic device having a driving unit so that a potential of a drain of a charge reset unit is controlled
WO2011105018A1 (ja) 固体撮像装置及びカメラシステム
JP2009005285A (ja) 撮像装置及びその画素飽和状態検出方法
JP2013197697A (ja) 固体撮像装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15815144

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2016531190

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15312191

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15815144

Country of ref document: EP

Kind code of ref document: A1