KR20210001733A - 디지털 픽셀 및 이를 포함하는 이미지 센서 - Google Patents

디지털 픽셀 및 이를 포함하는 이미지 센서 Download PDF

Info

Publication number
KR20210001733A
KR20210001733A KR1020190078256A KR20190078256A KR20210001733A KR 20210001733 A KR20210001733 A KR 20210001733A KR 1020190078256 A KR1020190078256 A KR 1020190078256A KR 20190078256 A KR20190078256 A KR 20190078256A KR 20210001733 A KR20210001733 A KR 20210001733A
Authority
KR
South Korea
Prior art keywords
optical signal
signal
node
transistor
digital pixel
Prior art date
Application number
KR1020190078256A
Other languages
English (en)
Inventor
서민웅
추명래
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190078256A priority Critical patent/KR20210001733A/ko
Priority to US16/844,192 priority patent/US11431933B2/en
Publication of KR20210001733A publication Critical patent/KR20210001733A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N5/369—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/62—Detection or reduction of noise due to excess charges produced by the exposure, e.g. smear, blooming, ghost image, crosstalk or leakage between pixels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H04N5/357—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

디지털 픽셀이 제공된다. 본 발명의 몇몇 실시 예에 따른 디지털 픽셀은, 제1 노드에 연결되고, 입사광으로부터 광 신호를 생성하는 포토 다이오드, 광 신호를 제2 노드에 저장하는 스토리지 다이오드, 광 신호에 기초하여 검출 신호가 출력되는 플로팅 디퓨전 노드, 제1 및 제2 노드에 연결되고, 광 신호를 제1 노드에서 제2 노드로 전송하는 제1 전송 트랜지스터, 제2 노드 및 플로팅 디퓨전 노드에 연결되고, 광 신호를 제2 노드에서 플로팅 디퓨전 노드로 전송하는 제2 전송 트랜지스터 및 제1 노드에 연결되고, 제2 전송 트랜지스터가 턴-온(turn-on)되는 구간에서 턴-온되어 제1 노드에 생성되는 기생 전하(parasitic charge)를 배출하는 디스차지 트랜지스터를 포함한다.

Description

디지털 픽셀 및 이를 포함하는 이미지 센서{DIGITAL PIXEL AND IMAGE SENSOR INCLUDING THEREOF}
본 발명은 디지털 픽셀 및 이를 포함하는 이미지 센서에 관한 것이다
이미지 센서는 광학 영상을 전기 신호로 변환할 수 있다. 최근 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증가하고 있다.
종래의 이미지 센서는 아날로그 픽셀들을 기반으로 동작하였다. 아날로그 픽셀들 각각에서 입사광에 따른 아날로그 신호들이 출력될 수 있고 아날로그 신호들이 이미지 데이터로 변환되었다. 그러나, 상술한 아날로그 신호들은 디지털 신호들에 비해 노이즈 또는 커플링에 취약하므로, 종래의 이미지 센서는 고해상도 이미지 신호를 처리하는데 문제점이 있다.
본 발명이 해결하고자 하는 기술적 과제는, 광 신호가 플로팅 디퓨전 노드로 전달되는 구간에서 기생 차지(parasitic charge)가 스토리지 노드로 전달되는 것을 차단함으로써 동작 특성이 향상된 디지털 픽셀을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는, 광 신호가 플로팅 디퓨전(floating diffusion, FD) 노드로 전달되는 구간에서 기생 차지가 스토리지 노드로 전달되는 것을 차단함으로써 동작 특성이 향상된 이미지 센서를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시 예에 따른 디지털 픽셀은, 제1 노드에 연결되고, 입사광으로부터 광 신호를 생성하는 포토 다이오드, 광 신호를 제2 노드에 저장하는 스토리지 다이오드, 광 신호에 기초하여 검출 신호가 출력되는 플로팅 디퓨전 노드, 제1 및 제2 노드에 연결되고, 광 신호를 제1 노드에서 제2 노드로 전송하는 제1 전송 트랜지스터, 제2 노드 및 플로팅 디퓨전 노드에 연결되고, 광 신호를 제2 노드에서 플로팅 디퓨전 노드로 전송하는 제2 전송 트랜지스터 및 제1 노드에 연결되고, 제2 전송 트랜지스터가 턴-온(turn-on)되는 구간에서 턴-온되어 제1 노드에 생성되는 기생 전하(parasitic charge)를 배출하는 디스차지 트랜지스터를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시 예에 따른 디지털 픽셀은, 제1 구간에서, 입사광으로부터 제1 광 신호를 생성하는 광 신호 생성부, 제2 구간에서, 광 신호 생성부로부터 제1 광 신호를 수신하고, 제1 광 신호를 저장하는 광 신호 저장부, 제3 구간에서, 광 신호 저장부로부터 제1 광 신호를 수신하고, 제1 광 신호에 기초하여 검출 신호를 출력하는 검출 신호 출력부 및 제3 구간에, 광 신호 생성부로부터 생성되는 제2 광 신호를 배출하는 디스차지부를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시 예에 따른 이미지 센서는, 외부로부터 광 신호를 감지하고, 광 신호에 기초하여 디지털 픽셀 신호를 출력하는 복수의 디지털 픽셀들을 포함하는 디지털 픽셀 어레이, 디지털 픽셀 어레이를 제어하는 제어 신호를 출력하는 픽셀 드라이버 및 디지털 픽셀 어레이로부터 수신된 디지털 픽셀 신호에 대한 디지털 신호 처리를 수행하는 디지털 로직 회로를 포함할 수 있고, 복수의 디지털 픽셀들 각각은, 제1 구간에서, 입사광으로부터 제1 광 신호를 생성하는 광 신호 생성부, 제2 구간에서, 광 신호 생성부로부터 제1 광 신호를 수신하고, 제1 광 신호를 저장하는 광 신호 저장부, 제3 구간에서, 광 신호 저장부로부터 제1 광 신호를 수신하고, 제1 광 신호에 기초하여 검출 신호를 출력하는 검출 신호 출력부 및 제3 구간에, 광 신호 생성부로부터 생성되는 제2 광 신호를 배출하는 디스차지부를 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시 예에 따른 이미지 센서를 설명하기 위한 도면이다.
도 2는 도 1의 이미지 센서를 보다 상세하게 설명하기 위한 도면이다.
도 3은 본 발명의 몇몇 실시 예에 따른 디지털 픽셀을 설명하기 위한 도면이다.
도 4는 본 발명의 몇몇 실시 예에 따른 광 신호 검출부를 설명하기 위한 회로도이다.
도 5는 본 발명의 몇몇 실시 예에 따른 디지털 픽셀을 설명하기 위한 평면도이다.
도 6은 도 5의 A-A'를 절단한 단면도이다.
도 7은 도 5의 B-B'를 절단한 단면도이다.
도 8은 본 발명의 몇몇 실시 예에 따른 광 신호 검출부의 동작을 설명하기 위한 타이밍도이다.
도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a 및 도 15a는 본 발명의 몇몇 실시 예에 따른 광 신호 검출부의 동작을 설명하기 위한 평면도이다.
도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b 및 도 15b는 본 발명의 몇몇 실시 예에 따른 광 신호 검출부의 동작을 설명하기 위한 전하의 이동을 나타내는 도면이다.
도 16은 본 발명의 몇몇 실시 예에 따른 디지털 픽셀을 설명하기 위한 회로도이다.
도 17은 도 16의 디지털 픽셀을 예시적으로 보여주는 도면이다.
도 18은 본 발명의 몇몇 실시 예에 따른 디지털 픽셀의 동작을 설명하기 위한 타이밍도이다.
도 19는 본 발명의 몇몇 실시 예에 따른 디지털 픽셀을 설명하기 위한 회로도이다.
도 20은 본 발명의 몇몇 실시 예에 따른 디지털 픽셀 어레이를 설명하기 위한 도면이다.
도 1은 본 발명의 몇몇 실시 예에 따른 이미지 센서를 설명하기 위한 도면이고, 도 2는 도 1의 이미지 센서를 보다 상세하게 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 몇몇 실시 예에 따른 이미지 센서(100)는 디지털 픽셀 어레이(1000), 픽셀 드라이버(2000) 및 디지털 로직 회로(3000)를 포함할 수 있다.
디지털 픽셀 어레이(1000)는, 각각이 외부로부터의 광 신호를 감지하고 감지된 광 신호에 대응하는 데이터를 저장하고, 광 신호에 기초하여 디지털 변환된 디지털 픽셀 신호(DOUT)를 출력하는 디지털 픽셀들(DP, 1100)을 포함할 수 있다. 디지털 픽셀(1100)은 광 신호 검출부(PDT; Photo Detector), 아날로그 디지털 변환기(ADC), 및 메모리 셀들(MC)을 포함할 수 있다.
광 신호 검출부(PDT, 1100)는 외부로부터 감지된 광 신호를 검출하고 검출 신호를 출력할 수 있다. 아날로그 디지털 변환기(ADC, 1130)는 광 신호 검출부(1110)에 의해 검출된 검출 신호(아날로그 신호)를 디지털 신호로 변환한 디지털 픽셀 신호(DOUT)를 출력할 수 있다. 본 명세서에서, 아날로그 디지털 변환기(1130)은 비교 회로(1130)로도 지칭될 수 있다. 메모리 셀들(MC, 1150)은 검출 신호(DET)에 대응하는 디지털 픽셀 신호(DOUT)를 저장할 수 있다. 메모리 셀들(1150)은 저장된 디지털 픽셀 신호(DOUT)를 디지털 로직 회로(3000)로 출력할 수 있다.
픽셀 드라이버(2000)는 디지털 로직 회로(3000)의 제어에 기초하여 디지털 픽셀 어레이(1000)를 제어하기 위한 제어 신호(CTRL)를 출력할 수 있다.
디지털 로직 회로(3000)는 디지털 픽셀 어레이(1000)로부터 수신된 디지털 픽셀 신호(DOUT)에 대한 디지털 신호 처리를 수행하고 최종 이미지를 외부 장치(예를 들어, ISP(image signal processor), AP(application processor) 등)로 제공할 수 있다.
종래의 아날로그 픽셀과 달리, 디지털 픽셀(1100) 각각은 픽셀 레벨에서 광 신호 검출부(1110)에 의해 검출된 검출 신호에 대응하는 데이터, 즉 디지털 픽셀 신호(DOUT)를 저장할 수 있다. 따라서, 디지털 픽셀(1100)에 데이터를 저장시키거나, 저장된 데이터를 독출하거나, 또는 독출된 데이터를 처리하는데 필요한 면적, 시간, 전력 소모가 개선될 수 있다.
도 2를 참조하면, 픽셀 드라이버(2000)는 카운터(CNT), 행 드라이버(RDV), 램프 발생기(RAMP GEN) 및 전압 발생기(V GER)를 포함할 수 있다. 행 드라이버(RDV)는 행 단위로 디지털 픽셀(1100)을 선택할 수 있다. 행 드라이버(RDV)는 광 신호 검출부 제어 신호(CS_PD) 및 메모리 제어 신호(CS_MC)를 출력할 수 있다.
카운터(CNT)는 디지털 로직 회로(3000)의 제어에 따라, 램프 신호(RAMP)의 전압 레벨(VRAMP)이 변경됨에 기초하여 디지털 픽셀 신호(DOUT)에 대한 카운팅 동작을 개시할 수 있다. 카운터(CNT)는 램프 신호(RAMP)의 전압 레벨(VRAMP)이 변경되기 시작하면, 클럭 신호의 주기마다 코드(CODE)의 값(즉, 카운팅 값)을 순차적으로 증가시키거나 감소시킬 수 있다. 코드(CODE)은 값은 시간이 흐름에 따라 순차적으로 변화할 수 있다. 코드(CODE)의 값은 램프 신호(RAMP)의 전압 레벨(VRAMP)에 비례할 수 있다.
램프 발생기(RAMP GEN)는 디지털 로직 회로(3000)의 제어에 기초하여 일정하게 감소 또는 증가하는 신호(일정한 기울기를 갖는 증가/감소 신호)인 램프 신호(RAMP)를 출력할 수 있다. 램프 신호(RAMP)는 광 신호 검출부(1110)에 의해 검출된 검출 신호(DET)와 비교되므로 기준 신호로 지칭될 수 있다. 예를 들어, 램프 발생기(RAMP GEN)는 적분기(integrator)를 이용하여 구현될 수 있다.
전압 발생기(V GER)는 이미지 센서(100)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 전압 발생기(V GER)는 디지털 픽셀(1100) 내에서 아날로그 신호를 처리하는 회로들로 아날로그 전압(전원 전압(VDDA), 바이어스 전압(VB) 등)을 공급할 수 있고 디지털 픽셀(1100) 내에서 디지털 신호를 처리하는 회로들로 디지털 전압을 공급할 수 있다. 도 2의 광 신호 검출부 제어 신호(CS_PD), 메모리 제어 신호(CS_MC), 코드(CODE) 및 램프 신호(RAMP)는 도 1을 참조하여 설명된 제어 신호(CTRL)에 포함될 수 있다.
몇몇 실시 예에 따라, 코드(CODE)의 크기는 N-비트이고 복수의 전송 라인들(1300)의 개수는 N일 수 있다. 이에 따라, 하나의 전송 라인 당 1비트씩 전송할 수 있다. 디지털 픽셀(1100)은 카운터(CNT)로부터 제1 스위치(1210) 및 복수의 전송 라인들(1300)을 통해 코드(CODE)를 제공받을 수 있다. 디지털 픽셀(1100)은 코드(CODE)에 기초하여, 광 신호 검출부(1110)에 의해 검출된 검출 신호(DET)의 리셋 레벨 및 신호 레벨에 각각 대응하는 리셋 카운팅 값과 신호 카운팅 값을 래치하고 저장할 수 있다. 리셋 카운팅 값과 신호 카운팅 값은 디지털 로직 회로(3000)에 의해 수행되는 상관 이중 샘플링(CDS)에서 사용될 수 있다. 디지털 픽셀(1100)은 복수의 전송 라인들(1300) 및 제2 스위치(1230)를 통해 리셋 카운팅 값과 신호 카운팅 값을 디지털 픽셀 신호(DOUT)로서 디지털 로직 회로(3000)로 출력할 수 있다. 복수의 전송 라인들(1300)은 복수의 전송 라인들(1300)이 연장되는 방향(예를 들어, 행 방향 또는 열 방향)을 따라 배치되거나 복수의 전송 라인들(1300)에 연결된 하나 이상의 디지털 픽셀들에 의해 공유될 수 있다.
제1 스위치(1210)는 코드(CODE)가 디지털 픽셀(1100)로 전송되도록 카운터(CNT)와 복수의 전송 라인들(1300)을 전기적으로 연결할 수 있다. 제2 스위치(1230)는 디지털 픽셀(1100)에 저장된 리셋 카운팅 값과 신호 카운팅 값이 디지털 로직 회로(3000)의 감지 증폭기(SA, 3100)로 전송되도록 복수의 전송 라인들(1300)과 감지 증폭기(3100)를 전기적으로 연결할 수 있다. 도 2에서는 제1 스위치(1210)가 디지털 픽셀 어레이(1000)에 포함된 것으로 도시되었으나, 이미지 센서(100)의 임의의 위치에서 구현될 수도 있다.
제1 스위치(1210)가 카운터(CNT)와 복수의 전송 라인들(1300)을 전기적으로 연결하면 제2 스위치(1230)는 감지 증폭기(3100)와 복수의 전송 라인들(1300)을 전기적으로 연결하지 않을 수 있다. 반대로, 제2 스위치(1230)가 감지 증폭기(3100)와 복수의 전송 라인들(1300)을 전기적으로 연결하면 제1 스위치(1210)는 턴-오프되고 카운터(CNT)와 복수의 전송 라인들(1300)을 전기적으로 연결하지 않을 수 있다.
제1 및 제2 스위치(1210, 1230)은 코드(CODE)를 디지털 픽셀(1100)로 전송하고 디지털 픽셀(1100)로부터 리셋 카운팅 값과 신호 카운팅 값을 읽는데 사용되는 전송 라인들의 개수를 감소시킬 수 있다.
감지 증폭기(3100)는 복수의 전송 라인들(1300)을 통해 전송되는 디지털 픽셀 신호(DOUT)를 감지하고 증폭할 수 있다. 도 2에서 도시된 복수의 전송 라인들(1300)은 하나의 그룹에 해당하고, 디지털 픽셀 어레이(1000)에는 여러 그룹들의 전송 라인들이 배치될 수 있고, 감지 증폭기(3100)의 개수는 복수의 전송 라인들(1300)의 개수에 따라 하나 이상으로 구현될 수 있다.
도 3은 본 발명의 몇몇 실시 예에 따른 디지털 픽셀을 설명하기 위한 도면이다.
도 3을 참조하면, 디지털 픽셀(1100)은 픽셀 드라이버(2000)로부터 출력된 신호들(예를 들어, CS_PD)에 응답하여 동작할 수 있다. 디지털 픽셀(1100)은 광 신호 검출부(1110), 비교 회로(1130) 및 메모리 회로(1150)를 포함할 수 있다. 도 3의 비교 회로(1130) 및 메모리 회로(1150) 각각은 도 1의 ADC(1130) 및 메모리 셀들(1150)에 대응될 수 있다.
광 신호 검출부(1110)는 외부로부터 입사된 광 신호를 검출하고, 검출된 광 신호에 대응하는 검출 신호(DET)를 생성할 수 있다. 검출 신호(DET)는 아날로그 신호일 수 있다.
비교 회로(1130)는 1비트 ADC 또는 차동 증폭기로서 검출 신호(DET)와 램프 신호(RAMP)를 비교할 수 있다. 비교 회로(1130)는 싱글-슬로프(single-slope) ADC로도 지칭될 수 있다. 비교 회로(1130)는 (-) 입력 단자를 통해 검출 신호(DET)를 수신하고 (+) 입력 단자를 통해 램프 신호(RAMP)를 수신하는 증폭기일 수 있다. 다만, 입력 단자들의 극성들은 예시적인 것에 불과하다. 램프 신호(RAMP)의 전압 레벨(VRAMP)은 사전에 결정된 시간 동안 사전에 결정된 기울기로 (선형적으로) 감소하거나 증가할 수 있다. 비교 회로(1130)는 램프 신호(RAMP)의 전압 레벨(VRAMP)이 검출 신호(DET)의 전압 레벨(VFD)에 도달하면(전압 레벨(VRAMP)이 전압 레벨(VFD)보다 낮아지거나 높아지면) 비교 신호(CMP_OUT)의 로직 상태(또는 위상)를 변경할 수 있다. 비교 회로(1130)는 메모리 회로(1150)가 검출 신호(DET)의 리셋 레벨 및 신호 레벨에 각각 대응하는 리셋 카운팅 값과 신호 카운팅 값을 래치하도록 전압 레벨(VRAMP)이 검출 신호(DET)의 리셋 레벨 및 신호 레벨에 도달하면 비교 신호(CMP_OUT)의 로직 상태를 변경할 수 있다. 비교 회로의 동작에 관하여는 도 18을 참조하여 후술한다.
메모리 회로(1150)는 비교 신호(CMP_OUT) 및 메모리 제어 신호(CS_MC)에 응답하여 검출 신호(DET)에 대응하는 코드(CODE)를 저장할 수 있다. 메모리 회로(1150)는 메모리 제어 신호(CS_MC)에 응답하여 리셋 카운팅 값과 신호 카운팅 값을 디지털 픽셀 신호(DOUT)로서 출력할 수 있다.
도 4는 본 발명의 몇몇 실시 예에 따른 광 신호 검출부를 설명하기 위한 회로도이다.
도 4를 참조하면, 광 신호 검출부(1110)는 포토 다이오드(PD) 및 리드아웃(readout) 회로를 구성하는 하나 이상의 트랜지스터들(TX1, TX2, TX3, RX1, RX2, DX)을 포함할 수 있다.
광 신호 검출부(1110)는 광전 변환 소자(photoelectric conversion element)를 포함할 수 있다. 광전 변환 소자는 외부에서 입사되는 빛의 양에 비례하여 전하들을 생성하고 축적할 수 있다. 광전 변환 소자는 입사된 빛을 전기 신호로 변환할 수 있다. 예를 들어, 광전 변환 소자는 포토 다이오드(photo diode; PD), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD), 또는 이들의 조합일 수 있다. 예시적으로, 도 4에서 광전 변환 소자는 포토 다이오드(PD)인 것으로 도시되었으나, 이에 한정되지는 않고 다양한 종류의 광전 변환 소자로 구현될 수 있다.
몇몇 실시 예에 따라, 포토 다이오드(PD)는 제3 전송 트랜지스터(TX3)와 접지단 사이, 또는 제1 리셋 트랜지스터(RX1)와 접지단 사이, 또는 디스차지 트랜지스터(DX)와 접지단 사이에 연결될 수 있다.
제1 리셋 트랜지스터(RX1)는 제1 리셋 신호(RG1)에 기초하여 포토 다이오드(PD)를 전원 전압(VDDA)과 접속시켜 포토 다이오드(PD)에 축적되어 있는 광 전하를 제거하기 위해 사용될 수 있다.
제2 전송 트랜지스터(TX2) 및 제3 전송 트랜지스터(TX3)는 포토 다이오드(PD)와 스토리지 다이오드(SD) 사이에 전하를 전송할 수 있다. 몇몇 실시 예에 따라, 제3 전송 트랜지스터(TX3)는 제1 노드(n1) 및 제2 노드(n2) 사이에 연결되어 포토 다이오드(PD) 및 스토리지 다이오드(SD)의 제2 영역 사이에 전하를 전송할 수 있다. 몇몇 실시 예에 따라, 제2 전송 트랜지스터(TX2)는 제2 노드(n2) 및 제3 노드(n3) 사이에 연결되어 스토리지 다이오드(SD)의 제2 영역 및 제1 영역 사이에 전하를 전송할 수 있다. 제2 전송 트랜지스터(TX2) 및 제3 전송 트랜지스터(TX3)는 각각 제2 전송 신호(TG2) 및 제3 전송 신호(TG3)에 의해 턴-온되거나 턴-오프될 수 있다.
스토리지 다이오드(SD)는 포토 다이오드(PD)에서 발생된 광 전하를 일시적으로 저장할 수 있다. 비록 도 4에서는 수광 소자의 예로서 다이오드(SD)를 도시하였으나, 본 발명이 이제 제한되는 것은 아니며, 수광 소자의 형태는 얼마든지 변형될 수 있다. 예를 들어, 스토리지 다이오드(SD)는 커패시터로 구현될 수 있다. 몇몇 실시 예에 따라, 스토리지 다이오드(SD)는 제1 영역 및 제2 영역을 포함할 수 있다. 예를 들어, 제1 영역은 제2 영역보다 플로팅 디퓨전 노드(FD)에 근접한 영역일 수 있다. 본 발명의 몇몇 실시 예에 따라, 포토 다이오드(PD)에 축적된 광 전하가 플로팅 디퓨전 노드(FD)로 직접 전달되지 않고, 스토리지 다이오드(SD)에 임시 저장된 후 플로팅 디퓨전 노드(FD)로 전달됨으로써, 이미지 센서(100)의 글로벌 셔터 동작이 구현될 수 있다. 즉, 동일 구간에서 복수의 디지털 픽셀들에 저장되는 정보(예를 들어, 광 전하)를 축적하고 이를 스토리지 다이오드(SD)에 저장함으로써, 아날로그 디지털 컨버팅 동작이 수행되는 구간이 다를지라도 포토 다이오드(PD)가 노출되는 시점을 동일하게 할 수 있고, 이에 따라 글로벌 셔터로서 동작할 수 있다.
제1 전송 트랜지스터(TX1)는 제1 전송 신호(TG1)에 기초하여 제3 노드(n3)와 플로팅 디퓨전 노드(FD)를 전기적으로 연결할 수 있다. 제1 전송 트랜지스터(TX1)는 제1 전송 신호(TG1)에 의해 턴-온되거나 턴-오프될 수 있다. 제1 전송 트랜지스터(TX1)는 스토리지 다이오드(SD)에 축적된 전하를 플로팅 디퓨전 노드(FD)로 전달할 수 있다. 제1 전송 트랜지스터(TX1)를 통해 전송된 플로팅 디퓨전 노드(FD)의 전하량(Q)은 플로팅 디퓨전 노드(FD)의 커패시턴스(CFD)에 의해 전압차(=Q/CFD)로 변환될 수 있다. 검출 신호(DET)의 전압 레벨(VFD)은 플로팅 디퓨전 노드(FD)의 전압 레벨에 해당할 수 있다.
제2 리셋 트랜지스터(RX2)는 제2 리셋 신호(RG2)에 기초하여 플로팅 디퓨전 노드(FD)를 전원 전압(VDDA)으로 리셋할 수 있다. 제2 리셋 트랜지스터(RX2)는 플로팅 디퓨전 노드(FD)에 축적된 전하를 배출할 수 있다. 제2 리셋 트랜지스터(RX2)는 제2 리셋 신호(RG2)에 의해 턴-온되거나 턴-오프될 수 있다.
몇몇 실시 예에 따라, 제2 리셋 트랜지스터(RX2), 제1 내지 제3 전송 트랜지스터(TX1, TX2, TX3)가 턴-온되면, 포토 다이오드(PD)의 전하가 배출되어 포토 다이오드(PD)도 리셋될 수 있다.
디스차지 트랜지스터(DX)는 디스차지 신호(DG)에 기초하여 제1 노드(n1), 즉 포토 다이오드(PD)에 축적된 전하를 배출할 수 있다. 디스차지 트랜지스터(DX)는 디스차지 신호(DG)에 의해 턴-온되거나 턴-오프될 수 있다. 디스차지 트랜지스터의 동작에 대하여는 도 8을 참조하여 후술한다.
도 5는 본 발명의 몇몇 실시 예에 따른 디지털 픽셀을 설명하기 위한 평면도이다. 도 6은 도 5의 A-A'를 절단한 단면도이다. 도 7은 도 5의 B-B'를 절단한 단면도이다. 설명의 편의를 위하여, 도 5 내지 도 7에서는 도 4를 참조하여 설명한 디지털 픽셀(1100)의 일부 구성은 생략하였으나, 생략된 구성(예를 들어, 제1 및 제2 리셋 트랜지스터(RX1, RX2) 등)을 포함하여 구현될 수 있음은 물론이다.
도 5 내지 도 7을 참조하면, 본 발명의 몇몇 실시 예에 따른 디지털 픽셀(1100)은 기판(10), 제1 내지 제3 전송 트랜지스터(TX1, TX2, TX3), 디스차지 트랜지스터(DX), 포토 다이오드(PD), 스토리지 다이오드(SD), 플로팅 디퓨전(FD) 등을 포함할 수 있다.
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 내지 제3 전송 게이트(TX1, TX2, TX3)은 예를 들어, 도전성 물질을 포함할 수 있다. 이러한 도전성 물질의 예로는 도핑된 폴리 실리콘, 질화 티타늄(TiN), 질화 탄탈륨(TaN), 질화 텅스텐(WN), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
기판(10) 내부에, 포토 다이오드(PD)가 형성될 수 있다. 포토 다이오드(PD)는 복수의 도핑 영역이 적층되어 형성될 수 있다. 이 때, 포토 다이오드(PD)의 하부는 n+ 형 이온이 주입되어 형성된 것일 수 있고, 상부는 n- 이온이 주입되어 형성된 것일 수 있다. 포토 다이오드(PD)는 광 감지 소자로 기능하는 동시에, 광 신호의 감지에 의하여 발생한 전하를 저장하는 저장 영역으로 기능할 수 있다.
포토 다이오드(PD)는 기판(10)의 후면에 인접하여 형성될 수 있다. 또한, 기판(10)의 후면의 적어도 일부는 평탄화막(1115) 내에 형성되는 차폐막(1116)에 의하여 덮이나, 포토 다이오드(PD)와 중첩(overlap)되는 기판(10)의 후면은 차폐막(1116)에 의하여 노출될 수 있다. 이는, 렌즈로부터 집광된 광(Light)을 포토 다이오드(PD)로 전달하기 위함이다.
기판(10) 내부에, 스토리지 다이오드(SD)가 형성될 수 있다. 스토리지 다이오드(SD)는 복수의 도핑 영역이 적층되어 형성될 수 있다. 이 때, 스토리지 다이오드(SD)의 하부는 n+ 형 이온이 주입되어 형성된 것일 수 있고, 상부는 n- 이온이 주입되어 형성된 것일 수 있다.
제2 및 제3 트랜지스터(TX2, TX3)은 포토 다이오드(PD)에 저장된 전하를 스토리지 다이오드(SD)에 전달할 수 있다. 예를 들어, 제3 전송 트랜지스터(TX3)는 제3 전송 신호(TG3)에 따라 턴-온되어 포토 다이오드(PD)와 스토리지 다이오드(SD)의 제2 영역을 연결할 수 있다. 즉, 포토 다이오드(PD)는 제3 전송 트랜지스터(TX3)의 소스로 기능하고, 스토리지 다이오드(SD)의 제2 영역은 제3 전송 트랜지스터(TX3)의 드레인으로 기능할 수 있다.
또한, 제2 전송 트랜지스터(TX2)는 제2 전송 신호(TG2)에 따라 턴-온되어 스토리지 다이오드(SD)의 제2 영역과 제1 영역을 연결할 수 있다. 즉, 스토리지 다이오드(SD)의 제2 영역은 제2 전송 트랜지스터(TX2)의 소스로 기능하고, 스토리지 다이오드(SD)의 제1 영역은 제2 전송 트랜지스터(TX2)의 드레인으로 기능할 수 있다. 몇몇 실시 예에 따라, 스토리지 다이오드(SD)의 제1 영역은 제2 영역보다 상대적으로 플로팅 디퓨전(FD)에 근접한 영역일 수 있다.
비록 도 5 내지 도 7에서는 광 신호 검출부(1110)가 제2 및 제3 트랜지스터(TX2, TX3)을 포함하는 것으로 도시하였으나, 이에 한정되지는 않고, 포토 다이오드(PD)와 스토리지 다이오드(SD) 사이의 전하를 전달하는 하나의 트랜지스터로 구현될 수 있다. 다른 예로서, 포토 다이오드(PD)와 스토리지 다이오드(SD) 사이의 전하를 전달하는 3개 이상의 트랜지스터를 포함하도록 설계 변경될 수 있다.
제1 전송 트랜지스터(TX1)는 스토리지 다이오드(SD)에 일시적으로 저장된 전하를 플로팅 디퓨전(FD)으로 전달할 수 있다. 예를 들어, 제1 전송 트랜지스터(TX1)는 제1 전송 신호(TG1)에 따라 턴-온되어 스토리지 다이오드(SD)와 플로팅 디퓨전(FD)을 연결할 수 있다.
도 6을 참조하면, A-A' 단면의 경우 포토 다이오드(PD)가 DTI(Deep Trench Isolation, 1111) 및 DTI(1112)에 의해 둘러싸여 스토리지 다이오드(SD)와 연결되지 않을 수 있다. 또한, 스토리지 다이오드(SD)는 DTI(1112) 및 DTI(1113)에 의해 둘러 싸여 포토 다이오드(PD)와 연결되지 않을 수 있다. 즉, 포토 다이오드(PD) 및 스토리지 다이오드(SD) 사이의 채널이 형성되지 않을 수 있다. DTI(1111), DTI(1112) 및 DTI(1113)은 FDTI(Frontside Deep Trench Isolation) 공정에 의해 형성될 수 있다.
도 7을 참조하면, B-B' 단면의 경우 포토 다이오드(PD)와 스토리지 다이오드(SD) 사이의 제1 채널(CH1)이 형성될 수 있다. 즉, 포토 다이오드(PD) 및 스토리지 다이오드(SD) 사이에 형성되는 DTI(1114)는 기판(10)의 상면까지 연장되어 형성되지 않고, 기판의 높이 방향으로의 일부까지만 연장되어 형성되고, 이에 따라 포토 다이오드(PD) 및 스토리지 다이오드(SD) 사이에서 전하가 전달되는 제1 채널(CH1)이 형성될 수 있다. 몇몇 실시 예에 따라, DTI(1114)는 BDTI(Backside Deep Trench Isolation) 공정에 의해 형성될 수 있다.
몇몇 실시 예에 따라, 디지털 픽셀(1100)의 광 신호 검출부(1110)에는, 포토 다이오드(PD)와 스토리지 다이오드(SD) 사이에서 전하가 전달되는 제1 채널(CH1) 및 스토리지 다이오드(SD)와 플로팅 디퓨전(FD) 사이에서 전하가 전달되는 제2 채널(CH2)이 형성될 수 있다.
다시 도 5를 참조하면, 본 발명의 몇몇 실시 예에 따른 디스차지 트랜지스터(DX)는 기판(10) 상에 배치되어, 스토리지 다이오드(SD)에 저장된 전하가 플로팅 디퓨전(FD)으로 전달되는 과정에서 포토 다이오드(PD)에 생성되는 전하를 배출할 수 있다. 디스차지 트랜지스터(DX)는 포토 다이오드(PD)와 스토리지 다이오드(SD) 사이의 제1 채널(CH1)에 인접하여 배치될 수 있다.
본 발명의 실시 예에 따른 디지털 픽셀(1100)은, 획득하고자 하는 광 신호의 전달 과정에서 포토 다이오드(PD)에 생성되는 기생 전하가 스토리지 다이오드(SD)로 전달되지 않고 디스차지 트랜지스터(DX)의 드레인(Drain)으로 배출되도록 동작할 수 있고, 이에 따라 이미지 센서의 기생 감도(parasitic light sensitivity, PLS) 또는 SE(shutter efficiency)를 향상시킬 수 있다. 디스차지 트랜지스터(DX)의 동작에 관하여는 도 8 내지 도 15b를 참조하여 자세히 설명한다.
도 8은 본 발명의 몇몇 실시 예에 따른 광 신호 검출부의 동작을 설명하기 위한 타이밍도이다. 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a 및 도 15a는 본 발명의 몇몇 실시 예에 따른 광 신호 검출부의 동작을 설명하기 위한 평면도이고, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b 및 도 15b는 본 발명의 몇몇 실시 예에 따른 광 신호 검출부의 동작을 설명하기 위한 전하의 이동을 나타내는 도면이다. 이하에서, 도 8 내지 도 15b를 참조하여 본 발명의 실시 예에 따라 포토 다이오드(PD)에 광 전하(TC)를 축적하고, 제1 채널(CH1)을 통해 스토리지 다이오드(SD)에 광 전하(TC)를 저장하고, 제2 채널(CH2)을 통해 플로팅 디퓨전 노드(FD)에 광 전하(TC)를 전달하는 과정을 상세히 설명한다.
도 8을 참조하면, 제1 시점(t1)에서, 전압 레벨(VRG1)의 제1 리셋 신호(RG1)가 제1 리셋 트랜지스터(RX1)의 게이트로 제공된다. 제1 리셋 신호(RG1)는 제1 리셋 트랜지스터(RX1)을 턴-온시키고, 포토 다이오드(PD)를 전원 전압(VDDA)에 연결시켜 포토 다이오드(PD)에 축적된 전하를 리셋시킬 수 있다.
이어서 제2 시점(t2)에서 제1 리셋 신호(RG1)의 제공이 종료되고, 포토 다이오드(PD)에 전하 축적이 개시된다. 이 때, 제1 내지 제3 트랜지스터(TX1, TX2, TX3) 및 제2 리셋 트랜지스터(RX2)의 게이트로는 전압이 제공되지 않을 수 있다. 즉, 턴-오프 상태일 수 있다.
몇몇 실시 예에 따라, 제1 리셋 트랜지스터(RX1)가 턴-온되는 제1 시점(t1) 내지 제2 시점에서, 디스차지 트랜지스터(DX)의 게이트에 제1 디스차지 전압 레벨(VDG(0))을 갖는 디스차지 신호(DG)가 인가될 수 있다. 즉, 포토 다이오드(PD)의 리셋 동작에서 제1 리셋 트랜지스터(RX1)뿐만 아니라 디스차지 트랜지스터(DX)도 턴-온되어 동작할 수 있고, 리셋 동작의 효율이 높아질 수 있다.
이어서 제2 시점(t2) 내지 제4 시점(t4)에서, 포토 다이오드(PD)에 전하가 축적될 수 있다. 몇몇 실시 예에 따라, 제3 시점(t3)에서 전압 레벨(VRG2)을 갖는 제2 리셋 신호(RG2)가 제2 리셋 트랜지스터(RX2)의 게이트로 제공될 수 있다. 제2 리셋 신호(RG2)가 제2 리셋 트랜지스터(RX2)의 게이트로 인가되고, 제2 리셋 트랜지스터(RX2)의 플로팅 디퓨전(FD)과 연결되지 않은 단자에는 전원 전압(VDDA)이 인가되지 않을 수 있다. 이 경우 플로팅 디퓨전(FD)의 전압 레벨은 낮을 수 있고, 이후 수행될 포토 다이오드(PD)로부터 스토리지 다이오드(SD)로의 전하 전송 시 플로팅 디퓨전(FD)으로 전하가 넘어오지 않도록 할 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 제2 시점(t2) 내지 제4 시점(t4)에서 포토 다이오드(PD)에 광 전하(TC)가 축적될 수 있다. 도 9a 내지 도 15a에서, 광 전하(TC)는 획득하고자 하는 이미지에 대한 전하이고, 기생 전하(PC)는 광 전하(TC)의 전달 과정에서 포토 다이오드(PD)에 축적되고, 획득하고자 하는 이미지에 노이즈를 발생시키는 전하를 의미한다.
도 8, 도 10a 및 도 10b를 참조하면, 제4 시점(t4) 내지 제5 시점(t5)에서, 포토 다이오드(PD)에 축적된 광 전하(TC)가 스토리지 다이오드(SD)로 전달될 수 있다. 구체적으로, 제2 전송 트랜지스터(TX2)의 게이트에 전압 레벨(VTG2)을 갖는 제2 전송 신호(TG2)가 인가되고, 제3 전송 트랜지스터(TX3)의 게이트에 전압 레벨(VTG3(0))을 갖는 제3 전송 신호(TG3)가 인가되어 제2 및 제3 전송 트랜지스터(TX2, TX3)가 턴-온될 수 있다. 이에 따라, 포토 다이오드(PD) 및 스토리지 다이오드(SD) 사이에 제1 채널(CH1)이 형성되고, 제1 채널(CH1)을 통해 광 전하(TC)가 스토리지 다이오드(SD)로 전달될 수 있다.
도 8, 도 11a 및 도 11b를 참조하면, 제5 시점(t5) 내지 제6 시점(t6)에서, 광 전하(TC)가 스토리지 다이오드(SD)로 전달되되, 제3 전송 트랜지스터(TX3)의 게이트에 전압 레벨(VTG3(1))을 갖는 제3 전송 신호(TG3)이 인가될 수 있다. 즉, 전압 레벨(VTG3(0))보다 낮은 전압 레벨(VTG3(1))이 제3 전송 트랜지스터(TX3)의 게이트에 인가될 수 있다. 몇몇 실시 예에 따라, 제2 전송 트랜지스터(TX2)는 스토리지 다이오드(SD)의 제1 영역으로의 전송을 가능하게 하고, 제3 전송 트랜지스터(TX3)의 스토리지 다이오드(SD)의 제2 영역으로의 전송을 제어하되, 제1 영역은 제2 영역보다 플로팅 디퓨전(FD)에 근접한 영역일 수 있다. 전압 레벨(VTG3(0))보다 낮은 전압 레벨(VTG3(1))을 갖는 제3 전송 신호(VTG)가 제3 전송 트랜지스터(TX3)의 게이트에 인가됨에 따라, 플로팅 디퓨전(FD)에 상대적으로 근접하게 배치되는 제1 영역으로 광 전하(TC)가 안정적으로 저장될 수 있다.
도 8, 도 12a 및 도 12b를 참조하면, 제6 시점(t6) 내지 제7 시점(t7)에서, 제3 전송 트랜지스터(TX3)에 인가되던 제3 전송 신호(TG3)가 인가되지 않을 수 있다. 즉, 제3 전송 트랜지스터(TX3)가 턴-오프 상태로 전환될 수 있다. 이에 따라, 스토리지 다이오드(SD)의 제1 영역에 광 전하(TC)가 저장될 수 있다.
도 8, 도 13a 및 도 13b를 참조하면, 제7 시점(t7) 내지 제8 시점(t8)에서, 제2 및 제3 트랜지스터(TX2, TX3)가 턴-오프될 수 있다. 즉, 광 전하(TC)가 포토 다이오드(PD)에서 스토리지 다이오드(SD)로 전송된 이후 제2 및 제3 트랜지스터(TX2, TX3)에 인가되던 게이트 전압들이 제공되지 않고, 스토리지 다이오드(SD)에 광 전하(TC)가 저장된 상태일 수 있다.
도 8, 도 14a 및 도 14b를 참조하면, 제8 시점(t8) 내지 제9 시점(t9)에서, 스토리지 다이오드(SD)에 저장된 광 전하(TC)가 플로팅 디퓨전(FD)으로 전송될 수 있다. 구체적으로, 제8 시점(t8)에 제1 전송 트랜지스터(TX1)의 게이트에 제1 전송 신호(TG1)가 인가될 수 있다. 이에 따라 제1 전송 트랜지스터(TX1)가 턴-온되고, 스토리지 다이오드(SD)에 저장된 광 전하(TC)가 플로팅 디퓨전(FD)으로 전송될 수 있다.
제8 시점(t8)에, 디스차지 트랜지스터(DX)의 게이트에 전압 레벨(VDG(1)을 갖는 디스차지 신호(DG)가 인가되고, 이로 인해 디스차지 트랜지스터(DX)가 턴-온될 수 있다. 이에 따라, 포토 다이오드(PD)에 발생한 기생 전하(PC)가 디스차지 트랜지스터(DX)를 통해 디스차지 트랜지스터(DX)의 드레인 영역으로 배출될 수 있다. 본 발명의 몇몇 실시 예에 따라 광 전하(TC)가 스토리지 다이오드(SD)에서 플로팅 디퓨전(FD)으로 전송되는 과정에서 디스차지 트랜지스터(DX)가 턴-온되고, 포토 다이오드(PD)에 발생하는 기생 전하(PC)가 스토리지 다이오드(SD)로 전달되지 않고 디스차지 트랜지스터(DX)의 드레인으로 배출됨에 따라, 획득하고자 하는 이미지, 즉 광 전하(TC)에 기초한 이미지의 노이즈를 최소화할 수 있다.
도 8, 도 15a 및 도 15b를 참조하면, 제9 시점(t9) 이후, 제1 전송 트랜지스터(TX1) 및 디스차지 트랜지스터(DX)가 턴-오프될 수 있다. 즉, 광 전하(TC)가 플로팅 디퓨전(FD)으로 이동한 상태이고, 광 전하(TC)가 스토리지 다이오드(SD)에서 플로팅 디퓨전(FD)으로 전송되는 과정에서 포토 다이오드(PD)에 발생하는 기생 전하(PC)는 디스차지 트랜지스터(DX)의 드레인 영역으로 배출된 상태일 수 있다. 이 후, 플로팅 디퓨전(FD)에 전달된 광 전하(TC)에 기초하여 검출 신호(DET)가 출력되어 비교 회로(1130)의 입력으로 입력될 수 있다.
도 16은 본 발명의 몇몇 실시 예에 따른 디지털 픽셀을 설명하기 위한 회로도이고, 도 17은 도 16의 디지털 픽셀을 예시적으로 보여주는 도면이다. 이하에서, 도 4를 참조하여 설명한 광 신호 검출부(1110)의 구성 및 동작과 중복되는 설명은 생략한다.
도 16을 참조하면, 비교 회로(1130)는 트랜지스터들(MN1~MN4, MP1~MP3)을 포함할 수 있다. 트랜지스터들(MN1, MN2)의 게이트들은 차동 증폭기인 비교 회로(1130)의 입력 단자들일 수 있고 검출 신호(DET) 및 램프 신호(RAMP)를 각각 제공받을 수 있다. 트랜지스터들(MN1, MN2)의 소스들은 서로 전기적으로 연결되고 전류원인 트랜지스터(MN3)에 의해 바이어싱(biasing)될 수 있다. 트랜지스터(MN3)의 게이트는 바이어스 전압(VB)과 연결되고 트랜지스터(MN3)를 통해 바이어스 전압(VB)에 따른 바이어스 전류가 흐를 수 있다.
트랜지스터(MP1)는 전원 전압(VDDA)과 트랜지스터(MN1)의 드레인 사이에 연결될 수 있다. 트랜지스터(MP2)는 전원 전압(VDDA)과 트랜지스터(MN2)의 드레인 사이에 연결될 수 있다. 예를 들어, 비교 회로(1130)로 공급되는 전원 전압(VDDA)은 아날로그 전압으로서 다른 구성들(MC1, MC2, SEL1 등)로 공급되는 디지털 전원 전압(들)과 상이할 수 있다. 트랜지스터(MP1)의 드레인은 트랜지스터(MN1)의 드레인에 연결될 수 있다. 트랜지스터(MN1)의 드레인, 트랜지스터(MP1)의 게이트 및 드레인, 그리고 트랜지스터(MP2)의 게이트는 서로 연결될 수 있다. 트랜지스터들(MP1, MP2)은 전류 미러 로드(current mirror load)를 구성할 수 있다.
트랜지스터들(MN1, MN2, MN3, MP1, MP2)은 플로팅 디퓨전(FD) 노드의 전압 레벨(VFD)과 램프 신호(RAMP)의 전압 레벨(VRAMP) 간의 차이를 증폭할 수 있다. 전압 레벨(VFD)과 램프 신호(RAMP)의 전압 레벨(VRAMP)에 따라 트랜지스터들(MN2, MP2)의 드레인의 전압 레벨이 결정될 수 있다. 트랜지스터(MP3)의 게이트는 트랜지스터들(MN2, MP2)의 드레인들의 전압 레벨을 제공받을 수 있다. 트랜지스터(MN4)는 트랜지스터(MN3)와 유사하게 동작할 수 있다. 트랜지스터들(MN4, MP3)은 인버터(inverter)와 유사하게 트랜지스터들(MN2, MP2)의 드레인의 전압 레벨을 반전시킴으로써 비교 신호(CMP_OUT)를 생성할 수 있다. 예를 들어, 램프 신호(RAMP)의 전압 레벨(VRAMP)이 플로팅 디퓨전 노드(FD)의 전압 레벨(VFD)보다 높으면, 비교 신호(CMP_OUT)의 레벨은 로직 하이(예를 들어, "1")에 대응하는 전원 전압(VDDA)일 수 있다. 램프 신호(RAMP)의 전압 레벨(VRAMP)이 플로팅 디퓨전 노드(FD)의 전압 레벨(VFD)에 도달하거나 플로팅 디퓨전 노드(FD)의 전압 레벨(VFD)보다 낮아지면, 비교 신호(CMP_OUT)의 레벨은 예를 들어 전원 전압(VDDA)에서 로직 로우(예를 들어, "0")에 대응하는 전원 전압(GND)으로 스위칭될 수 있다.
전술한 트랜지스터들(MN1~MN4, MP1~MP3)의 타입들(P-type, N-type)과 전압 레벨들(VRAMP, VFD)에 따른 비교 신호(CMP_OUT)의 전압(로직) 레벨은 모두 예시적인 것에 불과하다. 몇몇 실시 예에 따라, 램프 신호(RAMP)의 전압 레벨(VRAMP)과 플로팅 디퓨전 노드(FD)의 전압 레벨(VFD) 간의 비교 결과가 변경되면, 비교 신호(CMP_OUT)의 레벨도 변경될 수 있다. 비교 회로(1130)를 구성하는 트랜지스터들의 개수도 도 16에서 도시된 것으로 한정되지 않고, 얼마든지 다르게 구현될 수 있음은 물론이다.
메모리 회로(1150)는 비교 신호(CMP_OUT) 및 메모리 제어 신호(CS_MC)에 응답하여 동작할 수 있다. 메모리 회로(1150)는 제1 선택 회로(SEL1), 제2 선택 회로(SEL2), 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 포함할 수 있다. 메모리 셀(MC1)은 검출 신호(DET)의 리셋 레벨에 대응하는 리셋 카운팅 값을 저장하고, 메모리 셀(MC2)은 검출 신호(DET)의 신호 레벨에 대응하는 신호 카운팅 값을 저장할 수 있다.
제1 및 제2 메모리 셀(MC1, MC2) 각각은 트랜지스터(TR) 및 커패시터(C1)를 포함하는 DRAM(dynamic access memory) 셀(1T-1C)일 수 있다. 제1 메모리 셀(MC1)의 트랜지스터(TR)는 제1 워드 라인(WL1)의 신호에 따라 제1 비트 라인(BL1)과 커패시터(C1)를 전기적으로 연결할 수 있다. 제2 메모리 셀(MC2)의 트랜지스터(TR)는 제2 워드 라인(WL2)의 신호에 따라 제2 비트 라인(BL2)과 커패시터(C1)를 전기적으로 연결할 수 있다. 몇몇 실시 예에 따라, 제1 및 제2 메모리 셀(MC1, MC2) 각각은 1비트를 저장할 수 있다. 제1 메모리 셀(MC1)의 개수는 N(단, N은 자연수)개일 수 있고 제2 메모리 셀(MC2)의 개수도 N일 수 있다. 예를 들어, 제1 메모리 셀(MC1)의 개수, 제2 메모리 셀(MC2)의 개수 및 복수의 전송 라인들(1300)의 개수는 모두 N으로 서로 동일할 수 있다. 다만, 제1 메모리 셀(MC1)의 개수, 제2 메모리 셀(MC2)의 개수 및 복수의 전송 라인들(1300)의 개수는 서로 상이하게 구현될 수 있다.
도 17을 참조하면, 제1 선택 회로(SEL1)는 비교 신호(CMP_OUT) 및 메모리 제어 신호(CS_MC)에 응답하여 제1 및 제2 워드 라인(WL1, WL2)을 제어할 수 있다. 제1 선택 회로(SEL1)는 제1 스위치(1210)을 포함할 수 있다. 제1 스위치(1210) 각각은 비교 신호(CMP_OUT) 및 메모리 제어 신호(CS_MC)에 응답하여, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2) 중 어느 하나로 제1 전압(V1)을 제공할 수 있다. 제1 전압(V1)은 제1 및 제2 메모리 셀(MC1, MC2) 각각의 트랜지스터들(TR)을 턴-온시키는 고전압일 수 있다.
메모리 제어 신호(CS_MC)는 제1 및 제2 샘플링 신호(SMP1, SMP2) 및 제1 및 제2 읽기 신호(RD1, RD2)을 포함할 수 있다. 제1 샘플링 신호(SMP1)는 리셋 샘플링 값을 제1 메모리 셀(MC1)에 저장하기 위한 신호일 수 있고 제2 샘플링 신호(SMP2)는 신호 샘플링 값을 제2 메모리 셀(MC2)에 저장하기 위한 신호일 수 있다. 제1 읽기 신호(RD1)는 제1 메모리 셀(MC1)에 저장된 리셋 샘플링 값을 출력 데이터(DOUT)로서 출력하기 위한 신호일 수 있고, 제2 읽기 신호(RD2)는 제2 메모리 셀(MC2)에 저장된 신호 샘플링 값을 출력 데이터(DOUT)로서 출력하기 위한 신호일 수 있다. 다만, 메모리 회로(1150)를 제어하기 위한 메모리 제어 신호(CS_MC)는 다양하게 변형될 수 있다.
제1 스위치(1210)은 제1 샘플링 신호(SMP1)가 활성화된 시간 동안에 비교 신호(CMP_OUT)의 레벨이 스위칭되면, 제1 메모리 셀(MC1)의 트랜지스터들(TR)을 턴-온시켜 제1 메모리 셀(MC1)을 선택(활성화)하고 제2 메모리 셀(MC2)의 트랜지스터들(TR)을 턴-오프시켜 제2 메모리 셀(MC2)을 비선택할 수 있다. 제1 스위치(1210)는 제1 샘플링 신호(SMP1)가 활성화된 시간 동안 카운터(CNT)와 복수의 전송 라인들(1300)을 전기적으로 연결할 수 있다. 제1 메모리 셀(MC1)은 제1 샘플링 신호(SMP1)가 활성화된 시간 동안에 비교 신호(CMP_OUT)의 레벨이 스위칭된 시점의 코드(CODE)의 값을 리셋 샘플링 값으로서 저장할 수 있다.
제1 스위치(1210)은 제2 샘플링 신호(SMP2)가 활성화된 시간 동안에 비교 신호(CMP_OUT)의 레벨이 스위칭되면, 제2 메모리 셀(MC2)의 트랜지스터들(TR)을 턴-온시켜 제2 메모리 셀(MC2)을 선택하고 제1 메모리 셀(MC1)의 트랜지스터들(TR)을 턴-오프시켜 제1 메모리 셀(MC1)을 비선택할 수 있다. 제1 스위치(1210)는 제2 샘플링 신호(SMP2)가 활성화된 시간 동안 카운터(CNT)와 복수의 전송 라인들(1300)을 전기적으로 연결할 수 있다. 제2 메모리 셀(MC2)은 제2 샘플링 신호(SMP2)가 활성화된 시간 동안에 비교 신호(CMP_OUT)의 레벨이 스위칭된 시점의 코드(CODE)의 값을 신호 샘플링 값으로서 저장할 수 있다.
제1 선택 회로(SEL1)는 제1 읽기 신호(RD1)가 활성화되면 제1 메모리 셀(MC1)을 선택하고 제2 메모리 셀(MC2)을 비선택할 수 있다. 제1 선택 회로(SEL1)는 제2 읽기 신호(RD2)가 활성화되면 제2 메모리 셀(MC2)을 선택하고 제1 메모리 셀(MC1)을 비선택할 수 있다. 제2 스위치(1230)는 제1 또는 제2 읽기 신호들(RD1, RD2)이 활성화되면 복수의 전송 라인들(1300)과 감지 증폭기(SA)를 전기적으로 연결할 수 있다. 제1 메모리 셀(MC1)에 저장된 리셋 샘플링 값이 감지 증폭기(SA)로 출력될 수 있다. 또한, 제2 메모리 셀(MC2)에 저장된 신호 샘플링 값이 감지 증폭기(SA)로 출력될 수 있다. 제1 및 제2 메모리 셀(MC1, MC2)에 저장된 카운팅 값들이 출력될 때에는 비교 신호(CMP_OUT)와 관계없이 제1 및 제2 메모리 셀들(MC1, MC2)이 제1 및 제2 읽기 신호들(RD1, RD2)에 의해 각각 선택될 수 있다.
제2 선택 회로(SEL2)는 메모리 제어 신호(CS_MC)에 응답하여, 복수의 전송 라인들(1300)과 제1 비트 라인(BL1) 및 제2 비트 라인(BL2) 중 하나를 전기적으로 연결하는 제2 스위치(1230)을 포함할 수 있다. 제2 스위치(1230)은 메모리 제어 신호(CS_MC, 예를 들어, SMP1, SMP2, RD1, RD2)에 응답하여, 제1 비트 라인(BL1), 제2 비트 라인(BL2) 및 복수의 전송 라인들(1300) 간의 스위칭 동작을 수행할 수 있다.
제1 샘플링 신호(SMP1)가 활성화된 경우, 제2 스위치(1230)은 제1 비트 라인(BL1)을 복수의 전송 라인들(1300)에 연결시킬 수 있다. 코드(CODE)가 복수의 전송 라인들(1300), 제2 스위치(1230) 및 제1 비트 라인(BL1)을 통해 제1 메모리 셀(MC1)로 제공될 수 있다. 제2 샘플링 신호(SMP2)가 활성화된 경우, 제2 스위치(1230)은 제2 비트 라인(BL2)을 복수의 전송 라인들(1300)과 연결시킬 수 있다. 코드(CODE)가 복수의 전송 라인들(1300), 제2 스위치(1230) 및 제2 비트 라인(BL2)을 통해 제2 메모리 셀(MC2)로 제공될 수 있다.
제1 읽기 신호(RD1)가 활성화된 경우, 제2 스위치(1230)은 제1 비트 라인(BL1)을 복수의 전송 라인들(1300)에 연결시킬 수 있다. 제1 메모리 셀(MC1)에 저장된 리셋 샘플링 값이 복수의 전송 라인들(1300)을 통해 출력 데이터(DOUT)로서 출력될 수 있다. 제2 읽기 신호(RD2)가 활성화된 경우, 제2 스위치(1230)은 제2 비트 라인(BL2)을 복수의 전송 라인들(1300)에 연결시킬 수 있다. 제2 메모리 셀(MC2)에 저장된 신호 샘플링 값이 복수의 전송 라인들(1300)을 통해 출력 데이터(DOUT)로서 출력될 수 있다.
몇몇 실시 예에 따라, 제1 및 제2 선택 회로들(SEL1, SEL2)은 동일한 타이밍에 동작하도록 구성된 다른 디지털 픽셀들에 포함된 복수의 메모리 셀들을 제어할 수도 있다. 다시 말해서, 복수의 디지털 픽셀들 중 적어도 2 이상의 디지털 픽셀들은 별도로 구비된 선택 회로들(SEL1, SEL2)을 공유하도록 구성될 수 있다. 이 때, 적어도 2 이상의 디지털 픽셀들 각각의 메모리 회로에서는 선택 회로들(SEL1, SEL2)이 생략될 수 있다.
몇몇 실시 예에 따라, 디지털 픽셀(1110)의 복수의 제1 메모리 셀들(MC1) 각각의 트랜지스터들(TR)의 일단(드레인)은 복수의 전송 라인들(1300) 각각과 연결될 수 있다. 디지털 픽셀(1110)의 제2 메모리 셀들(MC2)의 트랜지스터들(TR)의 일단(드레인)은 복수의 전송 라인들(1300) 각각과 연결될 수 있다. 몇몇 실시 예에 따라, 복수의 전송 라인들(1300)의 하나의 전송 라인마다 두 개의 메모리 셀들(MC1, MC2)이 연결될 수 있다. 하나의 전송 라인에 연결된 두 개의 메모리 셀들(MC1, MC2) 중 하나만이 제1 선택 회로(SEL1)에 의해 선택되고 나머지 하나는 비선택될 수 있다. 다른 실시 예에 따라, 도 16에 도시된 실시 예와 달리 디지털 픽셀(1110)은 제2 선택 회로(SEL2)를 포함하지 않을 수도 있다.
도 18은 본 발명의 몇몇 실시 예에 따른 디지털 픽셀의 동작을 설명하기 위한 타이밍도이다.
제11 시점(T11) 이전에, 포토 다이오드(PD), 스토리지 다이오드(SD) 및 플로팅 디퓨전 노드(FD)가 모두 리셋되고 검출 신호(DET)의 전압 레벨(VFD)이 리셋 레벨로 설정될 수 있다. 제11 시점(T11)부터 제13 시점(T13)까지 램프 신호(RAMP)의 전압 레벨(VRAMP)이 사전에 결정된 기울기로 감소(증가)할 수 있다. 제11 시점(T11)부터 제13 시점(T13)까지 제1 샘플링 신호(SMP1)가 활성화될 수 있다. 제1 샘플링 신호(SMP1)가 활성화된 시간은 리셋 레벨 샘플링을 위해 전압 레벨(VRAMP)이 사전에 결정된 기울기로 감소하는 시간에 대응할 수 있다. 제11 시점(T11)부터 전압 레벨(VRAMP)이 변경되기 시작하고 제11 시점(T11)부터 카운터(CNT)가 카운팅 동작을 개시할 수 있다. 코드(CODE)의 카운팅 값(R)은 시간에 따라 변경되는 전압 레벨(VRAMP)에 (반)비례하고 대응할 수 있다.
제12 시점(T12)에서, 전압 레벨(VRAMP)이 전압 레벨(VFD)에 도달하고 제12 시점(T12) 직후에는 전압 레벨(VRAMP)이 전압 레벨(VFD)보다 낮다. 제12 시점(T12)에서, 비교 신호(CMP_OUT)가 로직 하이(로우)에서 로직 로우(하이)로 스위칭될 수 있다. 제1 샘플링 신호(SMP1)가 활성화된 시간 동안에 비교 신호(CMP_OUT)의 레벨이 스위칭된 시점(T12)에서의 코드(CODE)의 카운팅 값(R)의 각각의 비트들이 리셋 카운팅 값으로서 각각의 제1 메모리 셀들(MC1)에 저장될 수 있다.
제11 시점(T11)부터 제13 시점(T13)까지의 시간은 광 신호 검출부(1110)의 리셋 레벨을 검출하기 위한 것이다. 제13 시점(T13)에서, 전압 레벨(VRAMP)은 초기(리셋) 레벨로 다시 변경될 수 있고 비교 신호(CMP_OUT)의 전압 레벨도 초기 레벨로 다시 변경될 수 있다.
제14 시점(T14)에서, 광 신호 검출부(1110)의 신호 레벨을 검출하기 위해, 제1 전송 신호(TG1)가 사전에 결정된 시간 동안 활성화되고 제1 전송 트랜지스터(TX1)가 턴-온될 수 있다. 이에 따라, 스토리지 다이오드(SD)에 저장된 광 전하(TC)가 제1 전송 트랜지스터(TX1)를 통해 플로팅 디퓨전 노드(FD)에 제공되고, 플로팅 디퓨전 노드(FD)의 전압 레벨(VFD)이 리셋 레벨에서 신호 레벨로 변경될 수 있다.
제14 시점(T14)은 도 8의 제8 시점(t8)에 대응될 수 있다. 이에 따라, 제14 시점(T14)에 제1 전송 트랜지스터(TX1)가 턴-온되고, 또한 디스차지 트랜지스터(DX)가 턴-온되어 포토 다이오드(PD)에 발생한 기생 전하(PC)가 스토리지 다이오드(SD)로 전달되지 않고 디스차지 트랜지스터(DX)의 드레인으로 배출될 수 있다.
몇몇 실시 예에 따라, 제2 및 제3 전송 트랜지스터(TX2, TX3)가 턴-온되어 포토 다이오드(PD)에 축적된 광 전하(TC)가 스토리지 다이오드(SD)로 전송되는 도 8의 제4 시점(t4) 내지 제7 시점(t7)은, 도 18의 제14시점 이전일 수 있다.
제15 시점(T15)부터 제17 시점(T17)까지, 광 신호 검출부(1110)의 신호 레벨을 검출하기 위해, 전압 레벨(VRAMP)이 사전에 결정된 기울기로 감소할 수 있다. 제15 시점(T15)부터 제17 시점(T17)까지 제2 샘플링 신호(SMP2)가 활성화될 수 있다. 제2 샘플링 신호(SMP2)가 활성화된 시간은 전압 레벨(VRAMP)이 신호 레벨 샘플링을 위해 사전에 결정된 기울기로 감소하는 시간에 대응할 수 있다. 제15 시점(T15)부터 전압 레벨(VRAMP)이 변경되기 시작하고 제15 시점(T15)부터 카운터(CNT)가 카운팅 동작을 다시 개시할 수 있다.
제16 시점(T16)에서, 전압 레벨(VRAMP)이 전압 레벨(VFD)에 도달하고 제16 시점(T16) 직후에는 전압 레벨(VRAMP)이 전압 레벨(VFD)보다 낮다. 제16 시점(T16)에서, 비교 신호(CMP_OUT)가 로직 하이에서 로직 로우로 스위칭될 수 있다. 제2 샘플링 신호(SMP2)가 활성화된 시간 동안에 비교 신호(CMP_OUT)의 레벨이 스위칭된 시점(T16)에서의 코드(CODE)의 카운팅 값(S)의 각각의 비트들이 신호 카운팅 값으로서 각각의 제2 메모리 셀들(MC2)에 저장될 수 있다.
제15 시점(T15)부터 제17 시점(T17)까지의 시간은 광 신호 검출부(1110)의 신호 레벨을 검출하기 위한 것이다. 제17 시점(T17)에서, 전압 레벨(VRAMP)은 초기 레벨로 다시 변경될 수 있고 비교 신호(CMP_OUT)의 레벨도 초기 레벨로 다시 변경될 수 있다. 제17 시점(T17)부터 제18 시점(T18)까지의 시간 동안에 메모리 셀들(MC1, MC2)에 저장된 리셋 카운팅 값과 신호 카운팅 값이 각각 독출될 수 있다. 제1 읽기 신호(RD1)가 활성화된 시간 동안 제1 메모리 셀들(MC1)에 저장된 리셋 카운팅 값이 독출될 수 있다. 제2 읽기 신호(RD2)가 활성화된 시간 동안 제2 메모리 셀들(MC2)에 저장된 신호 카운팅 값이 독출될 수 있다. 독출 순서는 도 18에서 도시된 것으로 한정되지 않으며, 리셋 카운팅 값이 독출되는데 사용되는 복수의 전송 라인들(1300)과 신호 카운팅 값이 독출되는데 사용되는 복수의 전송 라인들(1300)은 동일하고 공유될 수 있다. 디지털 픽셀(1100)은 제11 시점(T11)부터 제18 시점(T18)까지의 동작들을 반복적으로 수행할 수 있다.
도 19는 본 발명의 몇몇 실시 예에 따른 디지털 픽셀을 설명하기 위한 회로도이다.
도 19를 참조하면, 광 신호 검출부(1110')는 소스 팔로워(SF), 오토 제로 트랜지스터(AZX)를 더 포함할 수 있다. 또한 광 신호 검출부(1110')는 플로팅 디퓨전 노드(FD) 및 제4 노드(n4) 사이에 연결된 커패시터(CAZ)를 더 포함할 수 있다. 커패시터(CAZ)는 수동 소자, MOS(Metal Oxide Semiconductor) 트랜지스터, MIM(Metal Insulator Metal) 커패시터, 셀 커패시터 등일 수 있다. 커패시터(CAZ)는 비교 회로(1130)의 미스매치(mismatch), 트랜지스터들의 문턱 전압들의 차이, 비교 회로(1130)의 기하학적 구조(geometry) 차이 등으로 인하여 오프셋 전압을 무효화(cancel)하는데 사용될 수 있다. 광 신호 검출부(1110)의 오토 제로 트랜지스터(ACX)는 오토 제로 신호(AZG)에 응답하여 비교 회로(1130)의 입력 단자인 제4 노드(n4)와 비교 신호(CMP_OUT)가 출력되는 비교 회로(1130)의 출력 단자를 단락시킬 수 있다. 이 때, 오토 제로 트랜지스터(AZX)의 게이트에 오토 제로 신호(AZG)가 인가됨으로써 오토 제로 트랜지스터(AZX)가 턴-온되고, 이에 따라 비교 신호(CMP_OUT)가 제4 노드(n4)로 전달될 수 있다. 커패시터(CAZ)에 비교 회로(1130)의 오프셋 전압과 대응하는 전하가 저장될 수 있다. 플로팅 디퓨전 노드(FD)의 전압에 커패시터(CAZ)의 전압이 추가된 검출 신호(DET)가 비교 회로(CAZ)로 입력되므로, 비교 회로(1130)의 오프셋 전압이 제거될 수 있다.
도 20은 본 발명의 몇몇 실시 예에 따른 디지털 픽셀 어레이를 설명하기 위한 도면이다.
도 20을 참조하면, 본 발명의 몇몇 실시 예에 따른 디지털 픽셀(1100)은 하나의 플로팅 디퓨전 노드(FD node) 및 하나의 비교 회로(1130B)를 공유할 수 있다. 구체적으로, M개의 광 신호 검출부(1110A, 1110B, ??, 1110C), 비교 회로(1130B) 및 메모리 회로(1150B)를 포함할 수 있다. 메모리 회로(1150B)는 각각이 N개의 메모리 셀을 갖는 제1 및 제2 메모리 셀들(MC1, MC2), 제1 선택 회로(SEL1) 및 제2 선택 회로(SEL2)를 포함할 수 있다. M은 2 이상의 자연수이다. 하나의 디지털 픽셀(1100) 내에 포함되는 복수의 광 신호 검출부들(1110A, 1110B, ??, 1110C)은 동일하거나 상이한 컬러 필터를 가질 수 있다.
몇몇 실시 예에 따라, 광 신호 검출부(1110A)의 리셋 카운팅 값과 신호 카운팅 값이 메모리 셀들(MC1, MC2)에 저장되고 그 다음 메모리 셀들(MC1, MC2)로부터 광 신호 검출부(1110A)의 리셋 카운팅 값과 신호 카운팅 값이 독출될 수 있다. 유사하게, 광 신호 검출부(1110B)의 리셋 카운팅 값과 신호 카운팅 값이 메모리 셀들(MC1, MC2)에 저장되고 그 다음 메모리 셀들(MC1, MC2)로부터 광 신호 검출부(1110B)의 리셋 카운팅 값과 신호 카운팅 값이 독출될 수 있다. 마찬가지로, M번째 광 신호 검출부인 광 신호 검출부(1110C)까지 상기 광 신호 검출부(1110A) 및 광 신호 검출부(1110B)의 동작과 유사한 동작이 수행될 수 있다.
본 발명의 몇몇 실시 예에 따라, 광 신호 검출부(1110A, 1110B, ??, 1110C)가 플로팅 디퓨전 노드(FD node)를 공유함에 따라, 이미지 센서(100)의 집적도가 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였으나, 본 발명은 상기 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 이미지 센서 1000: 디지털 픽셀 어레이
1100: 디지털 픽셀 1110: 광 신호 검출부
1130: 비교 회로 1150: 메모리 회로
1210: 제1 스위치 1230: 제2 스위치
1300: 전송 라인 2000: 픽셀 드라이버
3000: 디지털 로직 회로 3100: 감지 증폭기

Claims (10)

  1. 제1 노드에 연결되고, 입사광으로부터 광 신호를 생성하는 포토 다이오드;
    상기 광 신호를 제2 노드에 저장하는 스토리지 다이오드;
    상기 광 신호에 기초하여 검출 신호가 출력되는 플로팅 디퓨전 노드;
    상기 제1 및 제2 노드에 연결되고, 상기 광 신호를 상기 제1 노드에서 상기 제2 노드로 전송하는 제1 전송 트랜지스터;
    상기 제2 노드 및 상기 플로팅 디퓨전 노드에 연결되고, 상기 광 신호를 상기 제2 노드에서 상기 플로팅 디퓨전 노드로 전송하는 제2 전송 트랜지스터; 및
    상기 제1 노드에 연결되고, 상기 제2 전송 트랜지스터가 턴-온(turn-on)되는 구간에서 턴-온되어 상기 제1 노드에 생성되는 기생 전하(parasitic charge)를 배출하는 디스차지 트랜지스터를 포함하는 디지털 픽셀.
  2. 제1항에 있어서,
    상기 검출 신호와 기준 신호를 비교하여 비교 결과 신호를 출력하는 비교 회로를 더 포함하는 디지털 픽셀.
  3. 제2항에 있어서,
    상기 플로팅 디퓨전 노드와 연결되는 소스 팔로워 트랜지스터; 및
    상기 소스 팔로워 트랜지스터 및 상기 비교 회로의 입력 단자 사이에 연결되는 커패시터를 더 포함하는 디지털 픽셀.
  4. 제2항에 있어서,
    상기 비교 결과 신호에 기초하여 상기 검출 신호의 제1 전압 레벨에 대응하는 제1 카운팅 값을 저장하고, 상기 제1 카운팅 값을 복수의 전송 라인들을 통해 출력하는 적어도 하나의 제1 메모리 셀; 및
    상기 비교 결과 신호에 기초하여 상기 검출 신호의 제2 전압 레벨에 대응하는 제2 카운팅 값을 저장하고, 상기 제2 카운팅 값을 상기 복수의 전송 라인들을 통해 출력하는 적어도 하나의 제2 메모리 셀을 더 포함하는 이미지 센서.
  5. 제1 구간에서, 입사광으로부터 제1 광 신호를 생성하는 광 신호 생성부;
    제2 구간에서, 상기 광 신호 생성부로부터 상기 제1 광 신호를 수신하고, 상기 제1 광 신호를 저장하는 광 신호 저장부;
    제3 구간에서, 상기 광 신호 저장부로부터 상기 제1 광 신호를 수신하고, 상기 제1 광 신호에 기초하여 검출 신호를 출력하는 검출 신호 출력부; 및
    상기 제3 구간에, 상기 광 신호 생성부로부터 생성되는 제2 광 신호를 배출하는 디스차지부를 포함하는 디지털 픽셀.
  6. 제5항에 있어서,
    상기 광 신호 생성부, 상기 광 신호 저장부 및 상기 디스차지부는 각각 포토 다이오드, 스토리지 다이오드 및 디스차지 트랜지스터를 포함하고,
    상기 제2 구간에, 상기 제1 광 신호를 상기 광 신호 생성부에서 상기 광 신호 저장부로 전송하는 제1 전송 트랜지스터; 및
    상기 제3 구간에, 상기 제1 광 신호를 상기 광 신호 저장부에서 상기 검출 신호 출력부로 전송하는 제2 전송 트랜지스터를 더 포함하는 디지털 픽셀.
  7. 제6항에 있어서,
    상기 제1 전송 트랜지스터는 상기 제1 광 신호를 상기 스토리지 다이오드의 제1 영역으로 전달하고,
    상기 제2 구간에, 상기 제1 광 신호를 상기 제1 영역에서 상기 스토리지 다이오드의 제2 영역으로 전달하는 제3 전송 트랜지스터를 더 포함하는 디지털 픽셀.
  8. 제7항에 있어서,
    상기 제3 전송 트랜지스터는,
    상기 제2 구간의 제1 서브 구간에 제1 레벨의 전압으로 게이팅되고, 상기 제2 구간의 상기 제1 서브 구간 이후의 제2 서브 구간에 제2 레벨의 전압으로 게이팅되되, 상기 제1 레벨은 상기 제2 레벨보다 높은 디지털 픽셀.
  9. 제6항에 있어서,
    상기 포토 다이오드를 리셋시키는 제1 리셋 트랜지스터를 더 포함하되,
    상기 디스차지 트랜지스터는, 상기 제1 리셋 트랜지스터에 의해 상기 포토 다이오드가 리셋되는 구간에서 제3 레벨의 전압으로 게이팅되고, 상기 제3 구간에서 제4 레벨의 전압으로 게이팅되되, 상기 제3 레벨은 상기 제4 레벨보다 높은 디지털 픽셀.
  10. 외부로부터 광 신호를 감지하고, 상기 광 신호에 기초하여 디지털 픽셀 신호를 출력하는 복수의 디지털 픽셀들을 포함하는 디지털 픽셀 어레이;
    상기 디지털 픽셀 어레이를 제어하는 제어 신호를 출력하는 픽셀 드라이버; 및
    상기 디지털 픽셀 어레이로부터 수신된 상기 디지털 픽셀 신호에 대한 디지털 신호 처리를 수행하는 디지털 로직 회로를 포함하되,
    상기 복수의 디지털 픽셀들 각각은,
    제1 구간에서, 입사광으로부터 제1 광 신호를 생성하는 광 신호 생성부;
    제2 구간에서, 상기 광 신호 생성부로부터 상기 제1 광 신호를 수신하고, 상기 제1 광 신호를 저장하는 광 신호 저장부;
    제3 구간에서, 상기 광 신호 저장부로부터 상기 제1 광 신호를 수신하고, 상기 제1 광 신호에 기초하여 검출 신호를 출력하는 검출 신호 출력부; 및
    상기 제3 구간에, 상기 광 신호 생성부로부터 생성되는 제2 광 신호를 배출하는 디스차지부를 포함하는 이미지 센서.
KR1020190078256A 2019-06-28 2019-06-28 디지털 픽셀 및 이를 포함하는 이미지 센서 KR20210001733A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190078256A KR20210001733A (ko) 2019-06-28 2019-06-28 디지털 픽셀 및 이를 포함하는 이미지 센서
US16/844,192 US11431933B2 (en) 2019-06-28 2020-04-09 Digital pixel and image sensor including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190078256A KR20210001733A (ko) 2019-06-28 2019-06-28 디지털 픽셀 및 이를 포함하는 이미지 센서

Publications (1)

Publication Number Publication Date
KR20210001733A true KR20210001733A (ko) 2021-01-06

Family

ID=74044791

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190078256A KR20210001733A (ko) 2019-06-28 2019-06-28 디지털 픽셀 및 이를 포함하는 이미지 센서

Country Status (2)

Country Link
US (1) US11431933B2 (ko)
KR (1) KR20210001733A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024117868A1 (ko) * 2022-12-01 2024-06-06 삼성전자 주식회사 이미지 데이터 획득을 위한 전자 장치 및 그 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3746622A (en) 1971-05-12 1973-07-17 Xerox Corp Composition and process
GB2438693B (en) 2005-03-30 2009-07-08 Micron Technology Inc High density row ram for column parallel CMOS image sensors
US8537241B2 (en) 2009-05-28 2013-09-17 Pixim, Inc. Image sensor with sensitivity control and sensitivity based wide dynamic range
US8786745B2 (en) 2010-02-05 2014-07-22 National University Corporation Shizuoka University Solid-state image pickup device
JP2014103133A (ja) 2011-03-10 2014-06-05 Panasonic Corp 固体撮像装置
JP5925713B2 (ja) 2013-02-26 2016-05-25 株式会社東芝 固体撮像装置
JP2016012905A (ja) 2014-06-02 2016-01-21 ソニー株式会社 撮像素子、撮像方法、および電子機器
JP6353533B2 (ja) * 2014-07-04 2018-07-04 シャープ株式会社 固体撮像素子及び電子情報機器
KR102263042B1 (ko) * 2014-10-16 2021-06-09 삼성전자주식회사 픽셀, 상기 픽셀을 포함하는 이미지 센서, 및 상기 픽셀을 포함하는 이미지 처리 시스템
JP2016219589A (ja) 2015-05-20 2016-12-22 株式会社東芝 固体撮像装置
US9736413B1 (en) 2016-02-03 2017-08-15 Sony Corporation Image sensor and electronic device with active reset circuit, and method of operating the same
KR102515664B1 (ko) 2016-03-08 2023-03-29 삼성전자주식회사 Led 플리커 완화 기능을 가지는 이미지 센서 및 상기 이미지 센서를 포함하는 이미지 처리 시스템
EP3439039B1 (en) * 2016-03-31 2023-08-02 Nikon Corporation Imaging element and imaging device
KR102570346B1 (ko) * 2016-10-20 2023-08-25 에스케이하이닉스 주식회사 쉴드들을 가진 이미지 센서 및 그 제조 방법
US10567689B2 (en) * 2018-05-08 2020-02-18 Semiconductor Components Industries, Llc Image sensors having multi-storage image sensor pixels
US10566359B1 (en) * 2018-08-22 2020-02-18 Omnivision Technologies, Inc. Variably biased isolation structure for global shutter pixel storage node
JP7043372B2 (ja) * 2018-09-14 2022-03-29 株式会社東芝 固体撮像装置
JP7341659B2 (ja) * 2018-12-25 2023-09-11 ブリルニクス シンガポール プライベート リミテッド 固体撮像装置、固体撮像装置の駆動方法、および電子機器

Also Published As

Publication number Publication date
US20200412995A1 (en) 2020-12-31
US11431933B2 (en) 2022-08-30

Similar Documents

Publication Publication Date Title
US10566379B2 (en) Image sensor with a gated storage node linked to transfer gate
US7728892B2 (en) Image sensor with a capacitive storage node linked to transfer gate
JP6261361B2 (ja) 固体撮像装置およびカメラ
KR100871056B1 (ko) 듀얼 변환 이득 이미저
KR102140482B1 (ko) 적층형 이미지 센서의 단위 픽셀 및 이를 포함하는 적층형 이미지 센서
US7969494B2 (en) Imager and system utilizing pixel with internal reset control and method of operating same
TWI443813B (zh) 全域性重設影像感應器像素
KR20070009278A (ko) 공유 능동 화소 센서 구조의 씨모스 이미지 센서 및 그구동 방법
US20230307480A1 (en) Image sensing device
KR20200098802A (ko) 디지털 픽셀을 포함하는 이미지 센서
KR20210001733A (ko) 디지털 픽셀 및 이를 포함하는 이미지 센서
US11282891B2 (en) Image sensor with a gated storage node linked to transfer gate
US11588989B2 (en) Image sensing device
US8648950B2 (en) Image sensor for minimizing variation of control signal level
US11665445B2 (en) Image sensing device for cancelling a horizontal banding noise
US11652117B2 (en) Image sensing device
KR102514403B1 (ko) 픽셀 신호 리드아웃 장치 및 그 방법과 그를 이용한 씨모스 이미지 센서
US11943552B2 (en) Depth sensor and image detecting system including the same
US11342366B2 (en) Image sensing device
US20240129649A1 (en) Image sensor
KR20240014960A (ko) 이미지 센서 및 그것의 구동 방법
CN112040159A (zh) 图像感测设备
CN112752043A (zh) 图像感测装置
JP2001119628A (ja) 固体撮像素子