TWI443813B - 全域性重設影像感應器像素 - Google Patents
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Description
本發明大致上係關於積體電路，且特別有關於(但非僅有關於)用於成像之積體電路。
積體電路已被研發以減少用於實施電路系統之組件的尺寸。舉例來說，積體電路使用越來越小的設計特徵，其將減小用於實施該電路系統之面積，使得現在設計特徵遠小於可見光之波長。隨著影像感應器及為一感應陣列之部分的個別像素之尺寸日益縮減，重要的係更有效地捕捉照射該感應陣列之入射光。因此，更有效地捕捉入射光有助於維持或改善被尺寸越來越小之感應陣列所捕捉之電子影像之品質。例如，一電子影像品質可藉由減少影像延遲及減少影像感應器之反應時間而改良。影像延遲係作為一先前影像曝光後之殘餘物的一像素之一光電二極體區域之電荷。影像感應器之反應時間可為一影像感應器初始化自身並捕捉一影像所需的時間量。
本文所揭示之一成像電路包括一像素陣列，該像素陣列係經配置以回應於一全域性重設信號而同時重設一像素陣列中之像素。該等像素成列配置，使得該等列可個別被一列選擇線選擇。一重設電晶體係藉由將一重設電壓耦接至該像素之一浮動擴散而同時重設該等像素。一傳遞閘電晶體選擇性將該浮動擴散耦接至一儲存區域。一儲存閘電晶體選擇性將該儲存區域耦接至一感光區域，使得每一像素的重設電晶體、傳遞閘電晶體及儲存閘電晶體可回應於該全域性重設信號而啟動。一相關雙重取樣器可用以使用當曝光該光電二極體區域於入射光時產生的一重設電壓之一第一取樣電壓及一像素電壓之一第二取樣電壓而提供一相關雙重取樣。
本發明之非限定及非詳盡之實施例參考附圖而描述，除非特定指出，其中相似參考數字代表遍及各圖之相似部分。
本文將描述一種全域性重設影像感測器像素之實施例。在如下之描述中將提到一些具體細節以徹底理解該等實施例。然而，相關技術熟練者將瞭解描述於此之該等技術可在不具有一個或更多個該等具體細節的情況下實施，或使用其他方法、組件、材料等而實施。在其他情況中，熟知之結構、材料或操作未被詳細顯示或描述以避免混淆某些態樣。
貫穿此說明，對「一個實施例」或「一實施例」之敘述意為相關於該實施例而描述的一特定特徵、結構或特性被包含於本發明之至少一個實施例中。因此，在貫穿此說明的多個地方出現的語句「在一個實施例中」或「在一實施例中」並不一定全都涉及同一個實施例。此外，該等特定特徵、結構或特性可以任何適當方式組合於一個或更多個實施例中。使用於此之用語「或」通常意為涵蓋一包含性功能的一種意思，諸如「及/或」。
大致上，積體電路包括多種應用所使用之電路系統。該等應用使用諸如邏輯裝置、成像器(包括CMOS及CCD成像器)及記憶體(諸如DRAM及基於NOR及基於NAND快閃記憶體裝置)之廣泛的多種裝置。此等裝置通常使用具有多種功能(包括切換及放大信號)之電晶體。
電晶體通常係藉由在一矽基板上執行微影製程而形成於積體電路中。該等製程包括諸如以下之步驟：施加一光阻層於該基板，利用光(包括深紫外光波長)將該光阻層曝光成一圖案，藉由蝕刻而消除光阻劑之被曝光部分(或未被曝光部分)，並藉由(例如)沈積或植入額外材料來調整被曝光結構，以形成電子組件(包括電晶體)之多種結構。
術語「基板」包括使用基於矽、矽-鍺、鍺、砷化鎵及其類似物而形成之基板。術語基板亦可指稱先前之已於該基板上執行以形成基板中之區域及/或接面的製程步驟。術語基板亦可包括多種技術，諸如摻雜及未摻雜半導體，矽磊晶層及其他形成於該基板上之半導體結構。
化學機械平坦化(CMP)可經執行以呈現適於形成額外之結構之經調整基板的表面。該等額外結構可藉由執行額外處理步驟(諸如以上介紹之製程)而增添於該基板。
圖1繪示一取樣影像感應器100之一方塊圖。影像感應器100包括像素陣列110、時序及控制組塊120、列解碼器130及行解碼器及讀出組塊140。在該實例中，像素陣列110包括複數個配置於許多預設行及列中的像素。像素之每一列可被列解碼器130選擇。每一行可被行解碼器及讀出組塊140選擇或讀取。據此，可使用列解碼器130及行解碼器及讀出組塊140二者來選擇個別像素，以處理一所需像素。時序及控制組塊120經典型地配置以控制列解碼器130及行解碼器及讀出組塊140二者。
圖2繪示具有被實施於一像素陣列中之一障壁植入的一取樣「一個共用」之像素結構。結構200包括一基板202(其中形成P井結構204及206)。光電二極體區域210被植入及/或擴散於基板202中。光電二極體區域210可為形成於該基板202上之氫化非晶矽。N型區域212、214及216形成於P井204中。一針紮層222可被形成於區域210之上，有助於在讀出時間內限制區域210中之光電子，區域208可為一摻雜P型或一輕摻雜N型。
絕緣結構220係被形成於P井結構206之上。絕緣結構220可使用諸如淺溝渠隔離(STI)或矽局部氧化(LOCOS)之製程而形成。使用一STI製程的一絕緣結構220可藉由蝕刻P井結構206內一空間並沈積一介電材料(諸如二氧化矽)於該空間內而形成。該沈積介電材料可使用CMP而平坦化。
一儲存閘電晶體具有在區域210與212之間(及之上)一區域中的一閘224。儲存閘(SG)電晶體係由信號SG控制(參考圖6更全面論述)。當被捕捉電荷傳遞至儲存閘時，該儲存閘電晶體控制自光電二極體區域210至儲存閘224之電子流。當傳遞閘被導通時，該儲存閘電晶體亦控制自浮動擴散214至儲存閘224之電子流。主要電荷儲存區域係儲存閘224。
一障壁植入208係被形成於基板202中之儲存閘224之下。該障壁植入可使用一P型植入而形成。障壁植入208有助於藉由助益於避免流經儲存閘224(當閘224啟動時)下方形成之通道之電荷回流至區域210內而減少影像延遲。
例如，光電二極體230係提供於儲存閘224之上，以助益於界定一孔徑之一邊緣(光子232穿過其而被捕捉)。光電二極體230亦助益於避免光子232於整合之後不利地影響儲存之像素電子電荷(像素之操作經參考圖6更全面地加以論述)。光電二極體230結構可藉由沈積一金屬層或矽化物於儲存閘224之間而形成。
一傳遞閘電晶體係藉由形成閘226於區域212與214之間及之上之一區域中而使用區域212及區域214形成。傳遞閘(TG)電晶體係由信號TG控制(參考圖6更全面論述)。當被捕捉之電荷正被傳遞用於讀出時，該傳遞閘電晶體控制自儲存閘224至浮動擴散區域214之電子流。若儲存閘及傳遞閘同時被導通時，則該傳遞閘電晶體亦控制自浮動擴散區域214至光電二極體210之電子流。
一全域性重設電晶體係藉由形成全域性重設閘228於區域216與214之間及之上之一區域中而使用區域216及區域214加以形成。全域性重設(GR)電晶體被信號GR控制(參考圖6更全面地加以論述)。當像素正被(全域性)重設時，該全域性重設電晶體控制自重設電壓(VRST)區域216至浮動擴散(FD)區域214之電子流。若儲存閘224及傳遞閘亦導通時，該全域性重設電晶體亦可用以實施FD之一列重設作為列內像素讀出之部分。
圖3繪示具有被實施於一像素陣列中之一障壁閘電晶體的一取樣「一個共用」之像素結構。結構300包括一基板302，其中形成P井結構304及306。光電二極體區域310被植入及/或擴散於基板302中。N型區域312、314及316係被形成於P井304中。一針紮層322可被形成於區域310之上，此有助於在讀出時間內限制區域310中之光電子。
絕緣結構320係被形成於P井結構306之上。絕緣結構320可使用諸如淺溝渠隔離(STI)或矽局部氧化(LOCOS)之製程而形成。使用一STI製程的一絕緣結構320可藉由蝕刻P井結構306內一空間並沈積一介電材料(諸如二氧化矽)於該空間內而形成。該沈積介電材料可使用CMP而平坦化。
一障壁閘電晶體係藉由形成電晶體閘334於區域310與318之間及之上之一區域中而使用區域310及318形成。該障壁閘(BG)電晶體係由信號BG控制(參考圖6而更全面地論述)。該障壁閘電晶體控制自光電二極體區域310至區域318之電子流。該障壁電晶體係藉由連同儲存閘電晶體(隨後加以論述)操作俾益於避免流經儲存閘324(當閘324啟動時)下方形成之通道之電荷回流至區域310內而減少影像延遲。
一儲存閘電晶體係藉由形成電晶體閘324於區域318及312之間及之上之一區域中而使用區域318及312形成。儲存閘(SG)電晶體被信號SG控制(參考圖6更全面論述)。該儲存閘電晶體控制自光電二極體區域318至區域312之電子流。
例如，光電二極體330係提供於儲存閘324及障壁閘334之上，以助益於界定一孔徑之一邊緣(光子332穿過其而捕捉)。光電二極體330亦助益於避免光子332於整合之後不利地影響儲存之像素電子電荷(像素之操作經參考圖6更全面地加以論述)。
一傳遞閘電晶體係藉由形成閘326於區域312與314之間及之上之一區域中而使用區域312及區域314形成。傳遞閘(TG)電晶體係由信號TG控制(參考圖6更全面論述)。當被捕捉之電荷正被傳遞用於稍後的測量時，該傳遞閘電晶體控制自(儲存)區域312至(浮動擴散)區域314之電子流。當像素正被(全域性)重設時，該傳遞閘電晶體控制自浮動擴散區域314至區域312之電子流。
一全域性重設電晶體係藉由形成全域性重設閘328於區域316與314之間及之上之一區域中而使用區域316及區域314形成。全域性重設(GR)電晶體被信號GR控制(參考圖6更全面地加以論述)。當像素正被(全域性)重設時，該全域性重設電晶體控制自重設電壓(VRST)區域316至浮動擴散(FD)區域314之電子流。
圖4繪示一取樣像素陣列400之一方塊圖。為簡化之故，像素陣列400係繪示成具有四像素配置於二行及列中。在實踐中，像素陣列通常具有數百萬個像素。像素陣列400包括像素X00、X01、X10及X11，其等之每一者可相似於參考圖3所描述之一像素。
在操作中，每一像素(像素值)之電荷係藉由量測存在於每一像素之浮動擴散(FD)節點上的信號而讀出。(以下參考圖6描述每一像素之包括一全域性重設的設定)。為了個別地讀取每一像素，確立用於該等像素每一列之一列選擇線(諸如RS0或RS1)，該列選擇線啟動在被選擇列中的像素。(在該實例中，每一列選擇線係在不同於其他列之列選擇線時確立)。
當傳遞閘(TG)電晶體被確立時，來自儲存閘的電荷被傳遞至浮動擴散節點。如圖4所示，用於每一像素之傳遞閘末被啟動，除非包含像素之列的列選擇線亦被確立。因此僅一被選擇列內之像素被讀出。
浮動擴散節點係耦接至經配置作為一源極隨耦器(例如電晶體SF00、SF01、SF10及SF11)之一電晶體閘。如所繪示之實例所示，每一源極隨耦器電晶體係耦接至一各自浮動擴散以放大浮動擴散之電壓。該源極隨耦器電晶體之源極係耦接至VDD
。(例如，耦接至源極隨耦器之VDD
僅當讀取像素值時可被轉換)。該源極隨耦器之汲極係耦接至一線選擇電晶體(例如，電晶體LS00、LS01、LS10及LS11)，其藉由一列選擇線而啟動，使得以一所選列進行像素讀取。如以下參考圖5之論述，每一行之像素值可使用相關雙重取樣(例如，信號FD0及FD1)而量測。
圖5係繪示一取樣相關雙重取樣器之一結構圖。取樣器500係適於一像素陣列之像素值的相關雙重取樣。在一實施例中，提供一個取樣器用於像素陣列之每一行。原則上，取樣器500藉由量測一完全充電像素、量測一曝光像素值及產生一不同於以上二量測之值而操作。
例如，一像素陣列內之全部像素可處於一跟隨一全域性重設之完全充電狀態。可藉由選擇包含像素(以上參考圖4之描述)之一列及確立SHR(取樣保持重設)線以啟動電晶體520，使得電荷可儲存於電容器522中，而取樣一完全經充電(例如重設)之像素。可藉由選擇包含像素之一列、傳遞來自像素之一感光部分以成為浮動擴散節點、確立SHR(取樣保持取樣)線以啟動電晶體510，使得電荷可儲存於電容器512中，而取樣一被曝光像素之值。確立SAMPLE信號提供二量測至比較器之輸入端以產生一信號，用於儲存於電容器512與522之間之電荷的差異(信號DCS)。信號DCS因此而係取樣之像素值之一相關雙重取樣。
圖6係繪示一取樣全域性重設像素陣列之操作的一時脈圖。時脈圖600繪示(例如)諸如圖3及圖4繪示之像素之操作及諸如圖5繪示之一相關雙重取樣器之操作。時間T0
時刻，信號GR(全域性重設)、TG(傳遞閘)、SG(儲存閘)、BG(障壁閘)係被確立。在某些實施例中，全部列選擇線於一全域性重設時間被同時確立，以同時重設全部像素。在某些實施例中，SG電晶體及TG電晶體係回應於GR信號而啟動。
參考圖3，電晶體閘334、324、326及328同時被全部啟動。與之對應地，信號VRST
(重設電壓)自節點316跨越形成
於閘328以下之N通道傳播，以使得將區域314(浮動擴散)充電而具有VRST
電壓(小於閘328之臨限電壓)，抑或當光電二極體完全空乏時將區域314充電而具有Vpin
。因閘326、324及334正被啟動，將區域310(像素光電二極體之一感光區域)預充電而具有VRST
電壓(小於中間閘之臨限電壓)。一旦光電二極體係一完全空乏之針紮光電二極體，只要Vpin
<VRST
-Vthreshold
，則該光電二極體被重設為Vpin
。相應地，像素陣列內之像素可根據本發明之全域性重設而同時加以重設。
再次參考圖6，吾人描述一例示性時脈圖。應瞭解，存在其他可能之時脈圖。在圖6中，該像素陣列中之每一像素於時間T1
時經歷一整合週期。在該整合週期中，像素光電二極體之感光部(區域310)被曝光於入射光322，此導致電子電洞對(電荷)將被創造並累積。該整合週期結束於時間T2
，其中障壁閘及儲存閘係被啟動。障壁閘及儲存閘之啟動容許累積之電荷自光電二極體被傳遞至儲存閘。如圖所示，該障壁閘於儲存閘停用之前被停用以助益於避免累積電荷自儲存閘至該光電二極體之回流(該傳遞閘未在此時被停用，此避免電荷流至浮動擴散區域且大體上保持其預充電電位)。當儲存閘導通時傳遞至儲存閘之電荷被儲存於其中。
在T3
時刻，一列選擇線被確立以準備將被量測之一像素陣列之列內的全部像素。經由使用作為一實例之圖4，確立列選擇線RS0準備將被量測之像素X00及X01。此時像素X00及X01之浮動擴散區域係各自被呈現至源極隨耦器電晶體SF00及SF01。因線選擇電晶體LS00及LS01被列選擇線RS0啟動，故源極隨耦器電晶體SF00及SF01(分別)驅動線FD0及FD1。
在T4
時刻，量測浮動擴散電壓(被源極隨耦器緩衝)。使用作為一實例之圖5，信號FDX傳送緩衝浮動擴散電壓(諸如圖4中一源極隨耦器產生之信號FD0及FD1)。當信號SHR用脈衝輸送時，信號FDX(傳送預充電值)取樣並保持於電容器522中。
在T5
時刻，傳遞閘導通，容許電荷自儲存閘至浮動擴散之傳遞。儲存閘主動斷開以助益於迫使電荷離開該儲存閘。因BG斷開，儲存閘中之電荷被強迫傳遞至浮動擴散。使用作為實例之圖3及圖4，圖3之信號TG因列選擇線RS0啟動(例如，如圖4中像素X00之AND閘繪示)而得以啟動。因此來自整合(曝光值)之經累積之電荷被傳遞至該浮動擴散。
在T6
時刻，量測浮動擴散電壓(被源極隨耦器緩衝)。使用作為一實例之圖5，信號FDX傳送圖4中一源極隨耦器之緩衝電壓。當信號SHS用脈衝輸送時，信號FDX(傳送曝光值)係被取樣並保持於電容器512中。相關雙重取樣可藉由啟動信號SAMPLE(諸如圖5中)而實現，以使得以決定取樣值(一被選擇列內之像素)之間之差異。相關雙重取樣縮減相關於像素陣列中每一像素間之製程變動的固定圖案雜訊。在T6
時間末，列選擇線RS0被停用。因此，以此方式，電荷可以一列接著一列之方式讀出。
圖7係一像素陣列之一取樣「二者共用」像素的一結構圖。為了最大化感光性，二鄰近像素可共用用於讀出一像素之電晶體(因此縮減全部像素之無感光組件的電晶體數量)。例如，共用像素電路700包括共用共同讀出電路之二光電二極體(PD0及PD1)。像素PD0藉由具有耦接至信號SG0(儲存閘0)及TG0(傳遞閘0)之閘而個別控制。像素PD1藉由具有耦接至信號SG1(儲存閘1)及TG1(傳遞閘1)之閘而個別控制。作為參考前述解釋之瞭解，像素PD0及像素PD1二者(雖在不同時間)均可藉由於不同時間確立傳遞閘信號而經由源極隨耦器X710讀取。然而，施加一全域性重設(GR)信號至電晶體X700，並同時啟動儲存資料及傳遞閘信號使得全部共用像素(及全部陣列像素)同時全域性重設。
圖8係一像素陣列之一取樣「四者共用」像素的一結構圖。仍為了進一步最大化感光性，四鄰近像素可共用用於讀出一像素之電晶體(因此進一步縮減全部像素之無感光組件的電晶體數值)。例如，共用像素電路800包括共用共同讀出電路之四光電二極體(PD00、PD01、PD10及PD11)。每一像素可被各自儲存閘信號(SG00、SG01、SG10及SG11)控制。信號SG00及SG01於讀出期間之分離時間啟動以將電荷傳遞至由TG0X控制之電晶體源極。信號SG10及SG11於讀出期間之分離時間啟動以將電荷傳遞至由TG1X控制之電晶體源極。信號TG0X及TG1X於讀出期間之分離時間啟動以將電荷傳遞至源極隨耦器X810，使得共用像素之每一像素可個別讀出。四者共用像素可藉由施加一全域性重設(GR)信號至電晶體X800，並同時啟動儲存資料及傳遞閘信號而同時重設。
圖9繪示一取樣系統，其包括具有一全域性重設之一影像感應器。系統900大致上包括諸如邏輯裝置、CMOS成像器及記憶體(包括DRAM及NOR及/或NAND快閃記憶體)之數位及/或類比電路。
系統900之組件典型地包括使用一匯流排920而與多種裝置通信的一處理器910。因該減少之閘電容容許電晶體更快地切換，處理器910之電晶體(具有一減少之閘接觸區域)可更快地操作。在邏輯電路中，更小電晶體之更大密度可用以提供額外之邏輯功能於用於增加處理能力之一給定基板區域。
多種裝置可包括成像器930、長期記憶體940、快速記憶體950及I/O裝置960。成像器930可包括基於CCD或基於CMOS之光電電晶體。該等光電電晶體可典型地按照以上之描述而高密度封裝，以容許更高解析度成像。
長期記憶體940典型地包括諸如磁性媒體、PROM、快閃記憶體裝置、光碟及其類似物的非揮發性記憶體。長期記憶體裝置典型地係非揮發性的(例如，當正常斷開時不丟失資訊)，但具有較於以上描述之快速記憶體950記憶體存取器更慢之記憶體。
快速記憶體950典型地係基於SRAM或DRAM技術。SRAM或DRAM技術之記憶單元之電晶體典型地係揮發性記憶體裝置(例如，當一揮發性記憶體裝置之電力移除時，其等丟失儲存記憶體資訊)，但較於以上描述之長期記憶體記憶體裝置更小、更快。
I/O裝置960係典型地被用以容許系統900與其他系統及/或感應器之間之通信。I/O裝置960可為回應於多種網路之一高速串列介面。I/O裝置960典型地發送並接收處於網路上之至及來自網路及系統之資訊。
本發明之上述實施例，包含發明摘要所描述之內容不具有排他性或將本發明限制為被揭示之精確形式。雖然本發明之具體實施例及實例為說明性之目的而被描述於此，但相關技術熟練者將理解本發明範圍中的多種修改係可行的。
鑑於如上之詳細描述，可對本發明做出這些修改。使用於如下請求項中的術語不應被解釋為將本發明限制為揭示於此說明書中的具體實施例。相反，本發明之範圍完全由如下之請求項界定，其根據請求項解釋之既定原則而被理解。
100．．．取樣影像感應器
110、400．．．像素陣列
120．．．時序及控制組塊
130．．．列解碼器
140．．．行解碼器及讀出組塊
200、300、700、800．．．像素結構
202、302．．．基板
204、206、304、306．．．P井結構
208．．．障壁植入
210、310．．．光電二極體區域
212、214、216、312、314、316．．．N型區域
214．．．浮動擴散
220、320．．．絕緣結構
222、322．．．針紮層
224、324．．．儲存閘
230、330．．．光電二極體
232、332．．．光子
328．．．全域性重設閘
334．．．障壁閘
512、522．．．電容器
520．．．電晶體
600．．．時脈圖
900．．．系統
910．．．處理器
920．．．匯流排
930．．．成像器
940．．．長期記憶體
950．．．快速記憶體
960．．．I/O裝置
圖1繪示一取樣影像感應器之一方塊圖。
圖2繪示具有實施於一像素陣列中之一障壁植入的一取樣「一個共用」像素結構。
圖3繪示具有實施於一像素陣列中之一障壁閘電晶體的一取樣「一個共用」像素結構。
圖4繪示一取樣像素陣列之一方塊圖。
圖5係繪示一取樣相關雙重取樣器之一結構圖。
圖6係繪示一取樣全域性重設像素陣列之操作的一時脈圖。
圖7係一像素陣列之一取樣「二者共用」像素的一結構圖。
圖8係一像素陣列之一取樣「四者共用」像素的一結構圖。
圖9繪示一取樣系統，其包括具有一全域性重設之一影像感應器。
400．．．像素陣列
Claims (18)
- 一種影像感應器，其包括：一像素陣列，其係使用一基板而形成，其中該陣列中之該等像素之每一像素包括：一感光區域，其形成於該基板上；一儲存閘電晶體；一障壁閘電晶體，其耦接於該儲存電晶體與該感光區域之間；一傳遞閘電晶體，其耦接至該儲存閘；一浮動擴散區域，其耦接至該傳遞閘電晶體；一放大器，其耦接至該浮動擴散區域，以放大該浮動擴散區域之一電壓；及一全域性重設電晶體，其係耦接至該浮動擴散區域，其中該全域性重設電晶體包括經耦接以接收一全域性重設信號而重設該像素之一閘。
- 如請求項1之影像感應器，其中該感光區域包括一二極體，其藉由一N型基板中之一P井而形成。
- 如請求項1之影像感應器，其中該儲存閘電晶體、該傳遞閘電晶體經耦接以回應於該全域性信號而啟動。
- 如請求項1之影像感應器，進一步包括該儲存電晶體之一閘之下之一P型障壁植入。
- 如請求項1之影像感應器，其中該等像素中一列之一像素之該傳遞閘電晶體經耦接以回應於該列像素之一列選擇線之一確立而啟動。
- 如請求項1之影像感應器，其中該像素陣列中之鄰近像素對係二者共用。
- 如請求項1之影像感應器，其中該像素陣列中之鄰近像素對係四者共用。
- 如請求項1之影像感應器，進一步包括一光電遮蔽結構，其置於該儲存閘電晶體之一閘之上，以遮蔽該儲存閘電晶體之閘極使其免受於入射光。
- 如請求項8之影像感應器，其中該光電遮蔽結構包括一導電材料。
- 一種方法，其包括：回應於一全域性重設信號而同時重設一像素陣列中之像素，其中該等像素係藉由以下步驟而同時重設：啟動一重設電晶體，以將一重設電壓耦接至該像素之一浮動擴散區域；啟動一傳遞閘電晶體，以將該浮動擴散區域耦接至一儲存區域；及啟動一儲存閘電晶體，透過耦接於該儲存電晶體與該感光區域之間的一障壁閘電晶體以將該儲存區域耦接至一感光區域，其中該等像素之每一像素之該重設電晶體、該傳遞閘電晶體及該儲存閘電晶體係同時啟動；產生一相關雙重取樣以將該光電二極體區域曝光於入射光，以產生一整合電壓；取樣該浮動擴散區域之一第一電壓； 啟動該儲存閘電晶體，以將該感光區域耦接至該儲存區域；啟動該傳遞閘電晶體，以將該儲存區域耦接至該浮動擴散區域；取樣該浮動擴散區域之一第二電壓；及使用該第一及第二取樣電壓而提供該相關雙重取樣。
- 如請求項10之方法，其中該等像素係成列配置，其中該等列係個別由一列選擇線選擇。
- 如請求項10之方法，其中將該第一及第二取樣電壓提供至一比較器，以產生該相關雙重取樣。
- 一種電子裝置，其包括：一像素陣列，其回應於一全域性重設信號而同時配置以重設該像素陣列內不同列之像素，其中該等像素列係個別由一列選擇線選擇用於讀出；其中每一像素包括：一重設電晶體，用於回應於該全域性重設信號，藉由將一重設電壓耦接至該像素之一浮動擴散而重設該像素；一傳遞閘電晶體，用於將該浮動擴散耦接至一儲存區域；一儲存閘電晶體，用於將該儲存區域耦接至一感光區域；及一障壁閘電晶體，其耦接於該儲存電晶體與該感光區域之間，其中該等像素之每一像素之該重設電晶體、該障壁 閘電晶體、該傳遞閘電晶體及該儲存閘電晶體回應於該全域性重設信號而同時啟動。
- 如請求項13之電子裝置，進一步包括一相關雙重取樣器，用以使用在將該光電二極體區域曝光於入射光時產生之一重設電壓之一第一取樣電壓及一像素電壓之一第二取樣電壓來提供一相關雙重取樣。
- 如請求項13之電子裝置，其中該像素陣列回應於一全域性重設信號而經進一步配置，以同時重設該像素陣列內不同行中之像素。
- 如請求項13之電子裝置，進一步包括該儲存閘電晶體之一閘之下之一P型障壁植入。
- 如請求項13之電子裝置，進一步包括一光電遮蔽結構，其形成於該儲存閘之上。
- 如請求項13之電子裝置，其中該重設電晶體經進一步配置以回應於包括該像素之該列之一列選擇線之確立，而重設該像素之浮動擴散。
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