JP2012084644A - 裏面照射型固体撮像装置 - Google Patents

裏面照射型固体撮像装置 Download PDF

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Abstract

【課題】フォトダイオードの感度の低下の軽減が可能なグローバルシャッタの機能を有する裏面照射型固体撮像装置を提供すること。
【解決手段】裏面照射型固体撮像装置は、半導体基板１にフォトダイオード３とＭＯＳトランジスタＱ１、Ｑ２、Ｑ３を具備して、このＭＯＳトランジスタは半導体基板の表面に形成され、フォトダイオード３は半導体基板の表面と反対の裏面に照射される入射光ＬＧに応答する。フォトダイオード３の主要部とその近傍の上部に位置する半導体基板１の表面には、グローバルシャッターの機能を実現するための第１転送ゲート１ＴＲと電荷蓄積部Ｇ２と第２転送ゲートＧ３が形成される。裏面照射型では、半導体基板の裏面からフォトダイオードへの照射光が入射されるので、グローバルシャッターの機能を実現する第１転送ゲート１ＴＲと電荷蓄積部Ｇ２と第２転送ゲートＧ３を形成しても、フォトダイオードの感度の低下が生じない。
【選択図】図１

Description

本発明は、裏面照射型ＣＭＯＳイメージ・センサ等の裏面照射型固体撮像装置に関し、特に、グローバルシャッタの機能を実現する際にフォトダイオード(ＰＤ)の感度の低下の軽減が可能とするのに有効な技術に関するものである。
固体撮像装置としてのイメージ・センサとしては、ＣＣＤイメージ・センサとＣＭＯＳイメージ・センサとが知られている。
ＣＣＤイメージ・センサ(Charge Coupled Device Image Sensor)は、受光素子としてのフォトダイオード(ＰＤ)から照射光によって発生された電荷を読み出すための回路が電荷結合素子(ＣＣＤ)と呼ばれる素子を使用するものである。ＣＣＤイメージ・センサでは、画素情報がＣＣＤによって逐次に出力されることだけが可能となる。それに対して、ＣＭＯＳイメージ・センサ(Complementary Metal Oxide Semiconductor Image Sensor)は、受光素子としてのフォトダイオード(ＰＤ)から照射光によって発生された電荷を増幅するトランジスタが画素内に含まれている。従って、ＣＭＯＳイメージ・センサでは選択された任意の画素の出力を増幅して読み出すことができるため、ランダムアクセスの画像読み出しが可能となる。
良く知られているようにＣＣＤイメージ・センサでは、マトリックスの行方向および列方向に複数のフォトダイオード(ＰＤ)が配列され、最初に列方向に配列された複数のフォトダイオード(ＰＤ)の画素蓄積情報は垂直ＣＣＤに読み出され、次に列方向に配列された複数の垂直ＣＣＤの画素蓄積情報は行方向に配列された水平ＣＣＤによって画像読出部に読み出される。全画素情報は画像読出部から逐次に出力されるものであるが、全画素情報は同一のタイミングで蓄積されるので、電子シャッタと組み合わせることによって、高速で移動する物体を撮影しても、露光タイミングの差に起因する撮像画像ひずみが生じないグローバルシャッタ(Global Shutter)撮影が可能である。それに対して、ＣＭＯＳイメージ・センサでは選択された一行分の画素情報の読み出しの逐次実行によって全ての画素を読み出すので、高速で移動する物体を撮影すると撮影画像が歪むと言うローリングシャッタ(Rolling Shutter)の撮影となるものである。
一方、下記特許文献１には、ＣＣＤイメージ・センサで実現可能なグローバルシャッタの機能をＣＭＯＳイメージ・センサで実現するために、単位画素に電荷蓄積部と転送ゲートとを付加したＸ−Ｙアドレス型のＣＭＯＳ固体撮像装置(ＣＭＯＳセンサ)が記載されている。
更に、下記特許文献２には、従来の表面照射型ＣＭＯＳイメージ・センサでは、フォトダイオード(ＰＤ)の上方に配置された配線層の間を通して入射光が照射される際に入射光の一部が配線層によって反射されると言う問題を解決するために、裏面照射型のＣＭＯＳイメージ・センサが記載されている。この裏面照射型のＣＭＯＳイメージ・センサでは、フォトダイオード(ＰＤ)が形成されるシリコン層の表面に配線層を形成する一方、配線層が形成された表面と反対側の裏面側から入射光を取り込むものであるため、受光面を考慮した配線が不要となり、画素の配線の自由度を向上することが可能となるものである。
また更に、下記特許文献３と下記特許文献４と下記特許文献５にも、上記特許文献２に記載されたものと同様な裏面照射型のＣＭＯＳイメージ・センサが記載されている。
特開２００４−１１１５９０号 公報 特開２００３−０３１７８５号 公報 特開２００５−２６８６４４号 公報 米国特許出願公開 ＵＳ２００８／０２１７７２３Ａ１号 明細書 米国特許出願公開 ＵＳ２０１０／０１４０６７５Ａ１号 明細書
本発明者等は本発明に先立って、グローバルシャッタの機能を有するＣＭＯＳイメージ・センサの開発に従事した。
まず、グローバルシャッタの機能を有するＣＭＯＳイメージ・センサを実現するには、上記特許文献１に記載されたように電荷生成部としてのフォトダイオード(ＰＤ)と読み出し選択トランジスタの間に電荷蓄積部と転送ゲート部とを従来のＣＭＯＳセンサ読み出し回路に付加することで可能となる。
しかし、上記特許文献１に記載されたように、この素子の付加を表面照射型のＣＭＯＳイメージ・センサのフォトダイオード(ＰＤ)が形成されたシリコン層表面で実現したとすると、シリコン層の表面積に対するフォトダイオード(ＰＤ)の照射光に対する受光面積が低下して、フォトダイオード(ＰＤ)の感度が低下すると言う問題が本発明者等の検討によって明らかとされた。
一方、本発明者等は本発明に先立って、上記特許文献２と上記特許文献３と上記特許文献４と上記特許文献５とに記載された裏面照射型のＣＭＯＳイメージ・センサについて詳細に検討を行った。
まず、上記特許文献３に記載された裏面照射型のＣＭＯＳイメージ・センサでは、シリコン半導体基板の表面にはフォトダイオード(ＰＤ)と読み出しＭＯＳトランジスタとが形成され、シリコン半導体基板の表面の上部にはシリコン酸化膜等の層間絶縁膜を介して多層配線層が形成され、シリコン半導体基板の裏面からオンチップレンズとカラーフィルタとを介してフォトダイオード(ＰＤ)に光が照射される。
しかし、発明者等の検討によって、上記特許文献３に記載の裏面照射型のＣＭＯＳイメージ・センサでは、シリコン半導体基板の表面に形成されたフォトダイオード(ＰＤ)の素子表面の主要部とこの素子表面の上部に形成された多層配線層との間には如何なる配線層やＭＯＳトランジスタのゲート電極が形成されていないと言う事実が明らかとされた。更に、上記特許文献２に記載の裏面照射型のＣＭＯＳイメージ・センサでも、フォトダイオード(ＰＤ)の素子表面の主要部とこの素子表面の上部に形成された多層配線層との間には如何なる配線層やＭＯＳトランジスタのゲート電極が形成されていない。また上記特許文献４と上記特許文献５に記載の裏面照射型のＣＭＯＳイメージ・センサでも、全く同様にシリコン半導体基板の表面に形成されたフォトダイオード(ＰＤ)の素子表面の主要部の上部には如何なる配線層やＭＯＳトランジスタのゲート電極が形成されていない。
このように従来の裏面照射型のＣＭＯＳイメージ・センサにおいて、フォトダイオード(ＰＤ)の素子表面の主要部の上部には如何なる配線層やＭＯＳトランジスタのゲート電極が形成されないのは、下記の歴史的な背景に起因することが本発明者等の検討によって明らかとされた。
すなわち、裏面照射型のＣＭＯＳイメージ・センサの以前の表面照射型のＣＭＯＳイメージ・センサでは、フォトダイオード(ＰＤ)の上方から入射光が照射されるので、フォトダイオード(ＰＤ)の素子表面の主要部の上部には如何なる配線層やＭＯＳトランジスタのゲート電極が形成されないものであった。その結果、表面照射型のＣＭＯＳイメージ・センサの後に開発された裏面照射型のＣＭＯＳイメージ・センサにおいても、このよう結果となったものである。
次はフォトダイオード(ＰＤ)の製造方法に関係するもので、フォトダイオード(ＰＤ)はＰ型半導体領域へのＮ型不純物の部分的導入によって形成される。この部分的導入の際に、導入許可と導入阻止とに使用されるマスクとして読み出しＭＯＳトランジスタのゲート絶縁膜とゲート電極としての多結晶シリコン層とが使用されるシリコンゲートプロセスが利用される。従って、Ｎ型不純物の導入の前に、フォトダイオード(ＰＤ)の素子表面の主要部の上部に何らかの配線層やＭＯＳトランジスタのゲート電極が形成されていたとすれば、それは不所望なマスクとして機能することになる。その結果、ＣＭＯＳ半導体集積回路にて極めて一般的なシリコンゲート製造プロセスを利用して表面照射型または裏面照射型のＣＭＯＳイメージ・センサのフォトダイオード(ＰＤ)を形成する際に、フォトダイオード(ＰＤ)の素子表面の主要部の上部に形成される配線層やＭＯＳトランジスタのゲート電極は極めて不所望なものであった。
以上のような歴史的背景によって、表面照射型のＣＭＯＳイメージ・センサの後に開発された裏面照射型のＣＭＯＳイメージ・センサにおいても、フォトダイオード(ＰＤ)の素子表面の主要部の上部には如何なる配線層やＭＯＳトランジスタのゲート電極が形成されなかったものである。
従って、このような表面照射型のＣＭＯＳイメージ・センサを提供するためのＣＭＯＳ半導体集積回路のシリコンゲート製造プロセスでの配線ルールに拘束された裏面照射型のＣＭＯＳイメージ・センサにおいてグローバルシャッタの機能を実現するための電荷蓄積部と転送部の素子付加を実行すれば、やはりフォトダイオード(ＰＤ)の感度の低下が生じる。それは、この素子付加はＣＭＯＳイメージ・センサのフォトダイオード(ＰＤ)が形成されたシリコン半導体基板の表面でフォトダイオード(ＰＤ)の形成領域以外の部分で実行されることになるので、シリコン半導体基板に対するフォトダイオード(ＰＤ)の占有面積が低下してフォトダイオード(ＰＤ)の感度が低下するためである。
しかし、このような表面照射型のＣＭＯＳイメージ・センサを提供するためのＣＭＯＳ半導体集積回路のシリコンゲート製造プロセスでの配線ルールに、裏面照射型のＣＭＯＳイメージ・センサは拘束される必要が無いことが本発明者等による検討の結果、明らかとされた。
まず、裏面照射型のＣＭＯＳイメージ・センサにおいては、シリコン半導体基板の裏面からフォトダイオード(ＰＤ)への照射光が入射されるので、シリコン半導体基板の表面に形成されたフォトダイオード(ＰＤ)の素子表面の主要部の上部に配線層やＭＯＳトランジスタのゲート電極を形成したとしても、フォトダイオード(ＰＤ)の感度の低下が生じることはない。
また、フォトダイオード(ＰＤ)の製造方法において、ＭＯＳトランジスタのゲート絶縁膜とゲート電極の多結晶シリコン層とをマスクとして使用したＰ型半導体領域へのＮ型不純物の部分的導入の後に、シリコン半導体基板の表面に形成されたフォトダイオード(ＰＤ)の素子表面の主要部の上部に二酸化シリコン層等の表面保護膜を介して配線層やＭＯＳトランジスタのゲート電極を形成することが可能である。
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
従って、本発明の目的とするところは、フォトダイオード(ＰＤ)の感度の低下の軽減が可能なグローバルシャッタの機能を有する裏面照射型固体撮像装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
すなわち、本発明の代表的な実施の形態は、半導体基板(１)にフォトダイオード(３)とＭＯＳトランジスタ(Ｑ１、Ｑ２、Ｑ３)を具備して、前記ＭＯＳトランジスタは前記半導体基板の表面に形成され、前記フォトダイオードは前記半導体基板の前記表面と反対の裏面に照射される入射光に応答する裏面照射型固体撮像装置である。
前記フォトダイオードの主要部の上部に位置する前記半導体基板の前記表面には、グローバルシャッターの機能を実現するための電荷蓄積部(Ｇ２)を更に具備したことを特徴とする(図１参照)。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、本発明によれば、フォトダイオード(ＰＤ)の感度の低下の軽減が可能なグローバルシャッタの機能を有する裏面照射型固体撮像装置を提供することができる。
図１は、本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。 図２は、図１に示した構造を有する本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサの等価回路を示す図である。 図３は、本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。 図４は、図３に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサのリセット動作時における素子の主要部のエネルギーバンド構造を示す図である。 図５は、図３に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサにて裏面照射による入射光ＬＧが照射された状態でフォトダイオード(ＰＤ)のＮ−不純物領域２に信号電子を蓄積する蓄積動作時における素子の主要部のエネルギーバンド構造を示す図である。 図６は、図３に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサの信号電子ＳＣの電荷蓄積部ＴＨへの転送動作時における素子の主要部のエネルギーバンド構造を示す図である。 図７は、本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。 図８は、本発明の実施の形態３による他の構成による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。 図９は、読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とリセット制御ＭＯＳトランジスタＱ３とが複数の画素構造に共用された本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサの回路構成を示す図である。 図１０は、図９に示した本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサに従って複数の画素構造ＰＩＸＥＬ１、ＰＩＸＥＬ２に読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とリセット制御ＭＯＳトランジスタＱ３とが共用された半導体集積回路１の半導体チップのレイアウト構造を示す図である。 図１１は、本発明の最も具体的な実施の形態５による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。 図１２は、図１１に示す本発明の実施の形態５による裏面照射型ＣＭＯＳイメージ・センサの動作に関係する信号波形を示す図である。
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕本発明の代表的な実施の形態は、半導体基板(１)にフォトダイオード(３)とＭＯＳトランジスタ(Ｑ１、Ｑ２、Ｑ３)を具備して、前記ＭＯＳトランジスタは前記半導体基板の表面に形成され、前記フォトダイオードは前記半導体基板の前記表面と反対の裏面に照射される入射光に応答する裏面照射型固体撮像装置である。
前記フォトダイオードの主要部の上部に位置する前記半導体基板の前記表面には、グローバルシャッターの機能を実現するための電荷蓄積部(Ｇ２)を更に具備したことを特徴とするものである(図１参照)。
前記実施の形態によれば、フォトダイオード(ＰＤ)の感度の低下の軽減が可能なグローバルシャッターの機能を有する裏面照射型固体撮像装置を提供することができる。
好適な実施の形態では、前記フォトダイオードは前記半導体基板に形成されたＰ型不純物領域(Ｐ−Ｗｅｌｌ)とＮ型不純物領域(２)とによって構成され、前記フォトダイオードの前記主要部は前記Ｎ型不純物領域によって構成されたことを特徴とするものである(図１参照)。
他の好適な実施の形態では、前記裏面照射型固体撮像装置は、前記半導体基板に形成された前記Ｐ型不純物領域とＰＮ接合を形成する読み出し用Ｎ型不純物半導体領域(４)を更に具備するものである。
前記電荷蓄積部から読み出される蓄積電荷は前記読み出し用Ｎ型不純物半導体領域の前記ＰＮ接合の容量によって信号電圧に変換され、前記信号電圧が前記ＭＯＳトランジスタの読み出しＭＯＳトランジスタ(Ｑ１)のゲート端子に供給されることを特徴とするものである(図１、図２参照)。
更に他の好適な実施の形態では、前記フォトダイオードの前記Ｎ型不純物領域は、前記入射光に応答した信号電子を蓄積する機能を持つものである。
前記裏面照射型固体撮像装置は、前記フォトダイオードの前記Ｎ型不純物領域(２)と前記電荷蓄積部(Ｇ２)との間に接続された第１転送ゲート(１ＴＲ)と、前記電荷蓄積部(Ｇ２)と前記読み出し用Ｎ型不純物半導体領域(４)との間に接続された第２転送ゲート(Ｇ３)とを更に前記半導体基板に具備したものである。
前記第１転送ゲートは前記フォトダイオードの前記Ｎ型不純物領域に蓄積された前記信号電子を前記電荷蓄積部に転送する機能を持ち、前記第２転送ゲートは前記電荷蓄積部に蓄積された前記信号電子を前記読み出し用Ｎ型不純物半導体領域に転送する機能を持つことを特徴とするものである(図１参照)。
より好適な実施の形態では、前記電荷蓄積部(Ｇ２)と前記第２転送ゲート(Ｇ３)との各構造は、前記Ｐ型不純物領域と前記半導体基板の前記表面に形成された表面絶縁膜とゲート電極とを有する表面型ＭＯＳキャパシタによって構成されたことを特徴とするものである(図２参照)。
他のより好適な実施の形態では、前記電荷蓄積部(Ｇ２)の前記ゲート電極(Ｇ２)の直下に位置する前記Ｐ型不純物領域と前記Ｎ型不純物領域(２)との間の他のＰＮ接合(ＰＤ)によって、前記第１転送ゲート(１ＴＲ)が形成されたことを特徴とするものである(図１参照)。
更に他のより好適な実施の形態では、前記電荷蓄積部(Ｇ２)の前記ゲート電極(Ｇ２)の直下の前記半導体基板の前記表面には、前記信号電子をその内部に蓄積する蓄積用Ｎ型Ｎ型不純物半導体領域(７)が形成されたことを特徴とするものである(図３参照)。
また更に他のより好適な実施の形態では、前記ＭＯＳトランジスタのリセット制御ＭＯＳトランジスタ(Ｑ３)によって、前記読み出し用Ｎ型不純物半導体領域(４)が所定の動作電位(Ｖcc)に設定されることを特徴とするものである(図１参照)。
別のより好適な実施の形態では、前記読み出しＭＯＳトランジスタ(Ｑ１)のドレイン・ソース電流経路に、ゲート端子に選択制御信号(ＳＥＬ)が供給される前記ＭＯＳトランジスタの垂直選択ＭＯＳトランジスタ(Ｑ２)のドレイン・ソース電流経路が直列に接続され、前記読み出しＭＯＳトランジスタと前記垂直選択ＭＯＳトランジスタとの直列接続は前記所定の動作電位と垂直信号線の間に接続されたことを特徴とするものである(図１、図２参照)。
更に別のより好適な実施の形態では、前記Ｎ型不純物領域(２)の一部は前記読み出し用Ｎ型不純物半導体領域(４)の直下の前記半導体基板(１)の内部に延在して形成されている。
前記半導体基板(１)の前記内部に延在して形成された前記Ｎ型不純物領域(２)の前記一部と前記読み出し用Ｎ型不純物半導体領域(４)との間には、高不純物濃度のＰ型半導体領域(８)が形成されたことを特徴とするものである(図７、図８参照)。
具体的な実施の形態では、前記フォトダイオードの前記Ｎ型不純物領域(２)に前記半導体基板の前記裏面に照射される前記入射光(ＬＧ)を導入するための開口部(ＯＰ)を有する遮光膜(ＳＨＬ)が前記半導体基板の前記裏面に形成されたことを特徴とするものである(図１、図３、図７、図８参照)。
他の具体的な実施の形態では、前記フォトダイオードと前記第１転送ゲートと前記電荷蓄積部と前記第２転送ゲートとをそれぞれ有する複数の画素構造(ＰＩＸＥＬ１、ＰＩＸＥＬ２)が前記半導体基板に形成され、前記複数の画素構造に、前記読み出しＭＯＳトランジスタ(Ｑ１)と前記垂直選択ＭＯＳトランジスタ(Ｑ２)と前記リセット制御ＭＯＳトランジスタ(Ｑ３)が共用されたことを特徴とするものである(図９、図１０参照)。
他のより具体的な実施の形態では、アレー(ＰＤＡ)の複数の行(Ｒｏｗ＿１、Ｒｏｗ＿２、Ｒｏｗ＿３〜Ｒｏｗ＿Ｎ)と複数の列(ＣＬ＿１、ＣＬ＿２、ＣＬ＿３〜ＣＬ＿Ｍ)の交点での複数の画素構造は、前記フォトダイオードと前記第１転送ゲートと前記電荷蓄積部と前記第２転送ゲートと前記読み出しＭＯＳトランジスタ(Ｑ１)と前記垂直選択ＭＯＳトランジスタ(Ｑ２)と前記リセット制御ＭＯＳトランジスタ(Ｑ３)とをそれぞれ含み、前記アレー(ＰＤＡ)にはＣＭＯＳ回路の垂直走査回路(１０)とＣＭＯＳ回路の水平走査回路(１１)とが接続されたことを特徴とするものである(図１１参照)。
最も具体的な実施の形態では、前記水平走査回路(１１)の出力にはＣＭＯＳ回路の出力回路(１２)の入力が接続されたことを特徴とするものである(図１１参照)。
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
［実施の形態１］
《裏面照射型ＣＭＯＳイメージ・センサの構成》
図１は、本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
図１に示したように、シリコン半導体基板１としてのＰ型ウェル領域Ｐ−Ｗｅｌｌの上部側の表面には、読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とリセット制御ＭＯＳトランジスタＱ３とがシリコンゲートＣＭＯＳ半導体製造プロセスを利用して形成されている。図１では、これらのＭＯＳトランジスタＱ１、Ｑ２、Ｑ３は、シリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの上部表面の上空に浮遊しているように描画されている。しかし、実際には、これらのＭＯＳトランジスタＱ１、Ｑ２、Ｑ３は、これらのＭＯＳトランジスタのゲート絶縁膜とゲート電極の多結晶シリコン層をマスクとしたＮ型不純物の部分的導入によってシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの上部側の表面に形成されているものである。
シリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの内部から裏面には、受光素子としてのフォトダイオード(ＰＤ)３を形成するためのＮ−不純物領域２が形成されている。シリコン半導体基板１の裏面には絶縁膜ＩＮＳを介して金属や多結晶シリコン層等の導電層の遮光膜ＳＨＬが形成され、シリコン半導体基板１の裏面の遮光膜ＳＨＬには、裏面照射による入射光ＬＧを受光素子としてのフォトダイオード(ＰＤ)３に照射させるための開口部ＯＰが形成されている。遮光膜ＳＨＬの開口部ＯＰの裏面絶縁膜ＩＮＳとフォトダイオード(ＰＤ)３のＮ−不純物領域２の間にはＰ型ウェル領域Ｐ−ＷｅｌｌのＰ型不純物領域が形成されているので、埋め込み型フォトダイオード(ＰＤ)が形成されて、裏面絶縁膜ＩＮＳとシリコン半導体基板１の裏面シリコンとのシリコン界面準位による雑音を低減することが可能となる。この埋め込み型フォトダイオード(ＰＤ)は、上記特許文献１に記載のｐ型高濃度層が付加されたフォトダイオードと、上記特許文献２に記載のＰ＋層が形成された埋め込みフォトダイオードと、上記特許文献３に記載のＰ＋アキュムレーション層を有するＨＡＤ(Hole Accumulation Diode)センサとして構成されたフォトダイオードと、上記特許文献４に記載のピンド・フォトダイオード(pinned photodiode)と、上記特許文献５に記載のＰ＋パッシベーションまたはピンニング層(passivation or pinning layer)等と類似の構造のものである。
更にシリコン半導体基板１の裏面には、オーバーフロー制御ＭＯＳトランジスタＱ４が形成されている。すなわち、このＭＯＳトランジスタＱ４は、Ｎ−不純物領域２をソース領域とし導電層Ｇ４をゲート電極としＮ型オーバーフロードレイン(ＯＦＤ)６をドレイン領域として構成されている。このオーバーフロー制御ＭＯＳトランジスタＱ４は、フォトダイオード(ＰＤ)３のカソードとして機能するＮ−不純物領域２の内部に蓄積された余剰電子を高電位の電源電圧Ｖccに放出する機能を有している。一方、シリコン半導体基板１の表面には、フォトダイオード(ＰＤ)３のアノードとして機能するシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌを低電位の接地電位ＧＮＤに接続するためのＰ＋不純物領域５が形成されている。従って、フォトダイオード(ＰＤ)３のアノードとして機能するＰ型ウェル領域Ｐ−Ｗｅｌｌの内部に蓄積された余剰正孔は、低電位の接地電位ＧＮＤに放出されることが可能となる。尚、図１の本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサでは図示されていないが、Ｎ型オーバーフロードレイン(ＯＦＤ)６の下部には、Ｎ型オーバーフロードレイン(ＯＦＤ)６へ裏面照射による入射光ＬＧが照射しないように他の遮光膜が形成されるものである。
《グローバルシャッターのための素子構造》
更に、図１の本発明の実施の形態１においては、グローバルシャッターの機能を実現するために、受光素子としてシリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２とによって構成されたフォトダイオード(ＰＤ)３の主要部の上部には、特に、第１転送ゲート１ＴＲと電荷蓄積部ＴＨと第２転送ゲート２ＴＲとが形成されている。
第１転送ゲート１ＴＲは、シリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２との間のＰＮ接合によって形成されている。電荷蓄積部ＴＨは、ゲート電極Ｇ２とシリコン半導体基板１の表面の絶縁膜ＩＮＳとシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌとの第１の表面型ＭＯＳキャパシタによって形成されている。第２転送ゲート２ＴＲは、ゲート電極Ｇ３とシリコン半導体基板１の表面の絶縁膜ＩＮＳとシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌとの第２の表面型ＭＯＳキャパシタとフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ＋不純物領域４によって形成されている。
尚、フローティング・ディフュージョン(ＦＤ)と呼ばれるＮ＋不純物領域４は、第２転送ゲート２ＴＲのゲート絶縁膜とゲート電極Ｇ３の多結晶シリコン層をマスクとしたＮ型不純物の部分的導入によってシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの上部側の表面に形成されたものである。また更にフォトダイオード(ＰＤ)３のＮ−不純物領域２は、電荷蓄積部ＴＨのゲート電極Ｇ２としての多結晶シリコン層の形成の以前に、シリコン半導体基板１の上方からＮ型不純物イオンの高エネルギー・イオン打ち込みによってシリコン半導体基板１の内部深くの部分に形成されたものである。
《裏面照射型ＣＭＯＳイメージ・センサの等価回路》
図２は、図１に示した構造を有する本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサの等価回路を示す図である。
図２に示したように、フォトダイオード(ＰＤ)３のＰ＋不純物領域５は低電位の接地電位ＧＮＤに接続されている。また図２に示したように、フォトダイオード(ＰＤ)３のＮ−不純物領域２は第１転送ゲート１ＴＲと電荷蓄積部ＴＨと第２転送ゲート２ＴＲとを介してフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４に接続され更にオーバーフロー制御ＭＯＳトランジスタＱ４のソース端子に接続されている。また、オーバーフロー制御ＭＯＳトランジスタＱ４のＮ型オーバーフロードレイン(ＯＦＤ)６は、高電位電源電圧Ｖccに接続されている。
フローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４はＰＮ接合の容量ＦＤ＿Ｃの一端と読み出しＭＯＳトランジスタＱ１のゲート端子とリセット制御ＭＯＳトランジスタＱ３のソース端子とに接続され、読み出しＭＯＳトランジスタＱ１のドレイン端子とリセット制御ＭＯＳトランジスタＱ３のドレイン端子は高電位の電源電圧Ｖccに接続され、ＰＮ接合容量ＦＤ＿Ｃの他端は低電位の接地電位ＧＮＤに接続される。読み出しＭＯＳトランジスタＱ１のソース端子は、ゲート端子に供給される選択制御信号ＳＥＬにより導通状態に制御される垂直選択ＭＯＳトランジスタＱ２のドレイン・ソース電流経路を介して垂直信号線ＶＳＬに接続されている。
《裏面照射型ＣＭＯＳイメージ・センサの撮像動作》
図１と図２とに示す本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサによれば、下記のような撮像動作が実行されるものである。
受光素子としてのフォトダイオード(ＰＤ)３に裏面照射による入射光ＬＧが照射されると、フォトダイオード(ＰＤ)３のＰＮ接合の空乏層において入射光ＬＧの光子によるシリコンの価電子帯から伝導帯への電子の励起が発生するので、ＰＮ接合の空乏層で電子・正孔対が生成される。従って、ＰＮ接合の空乏層で生成される電子・正孔対の電子と正孔とはＰＮ接合の空乏層の電位勾配に沿ってＰＮ接合のＮ−不純物領域２とシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌとにそれぞれ流入するので、ＰＮ接合には入射光ＬＧに応答した信号電流が流れるものである。その結果、シリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２との間のＰＮ接合によって構成されたフォトダイオード(ＰＤ)３は裏面照射による入射光ＬＧをその光量に略比例した信号電荷に変換するので、信号電子がＮ−不純物領域２に蓄積されるものである。
電荷蓄積部ＴＨのゲート電極Ｇ２に供給される高電位制御電圧に応答して、シリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２との間のＰＮ接合によって形成された第１転送ゲート１ＴＲのＰＮ接合の電位障壁の高さが低下するので、Ｎ−不純物領域２に蓄積されていた信号電子がシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌに注入される。更に、電荷蓄積部ＴＨのゲート電極Ｇ２に供給される高電位制御電圧によるＭＯＳ電界効果によってゲート電極Ｇ２の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面に高電位のポテンシャル・ウェル(電位の井戸)が形成されて、注入された信号電子ＳＣはゲート電極Ｇ２の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面のポテンシャル・ウェルに蓄積される。
更に第２転送ゲート２ＴＲのゲート電極Ｇ３に供給される高電位制御電圧によるＭＯＳ電界効果によって、ゲート電極Ｇ３の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面に高電位のポテンシャル・ウェルが形成される。その結果、電荷蓄積部ＴＨのゲート電極Ｇ２の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面のポテンシャル・ウェルに蓄積されていた信号電子ＳＣが、第２転送ゲート２ＴＲのゲート電極Ｇ３の直下のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面の高電位のポテンシャル・ウェルに転送される。
また、リセット制御ＭＯＳトランジスタＱ３の導通によってフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ＋不純物領域４は高電位電源電圧Ｖccのレベルにプリチャージされているので、第２転送ゲート２ＴＲのゲート電極Ｇ３の直下のポテンシャル・ウェルに転送された信号電子ＳＣはフローティング・ディフュージョン(ＦＤ)と呼ばれるＮ＋不純物領域４に転送される。その結果、信号電子ＳＣの電流は、フローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４とＰ型ウェル領域Ｐ−Ｗｅｌｌとの間のＰＮ接合の容量ＦＤ＿Ｃによって信号電圧に変換される。ＰＮ接合の容量ＦＤ＿Ｃの信号電圧は、ソースフォロワとして動作する読み出しＭＯＳトランジスタＱ１と選択制御信号ＳＥＬによって導通状態に制御される垂直選択ＭＯＳトランジスタＱ２とを介して、垂直信号線ＶＳＬに読み出されることが可能となる。
尚、シリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面には、Ｐ型シリコン半導体表面にＮ型の表面反転チャンネルが形成されることを防止するチャンネルストッパーとして機能する表面絶縁層ＩＳＯが局部酸化技術を利用して形成されている。
《実施の形態１の効果》
以上説明した図１の本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサによれば、下記の理由によって当初の目的を達成することができる。
すなわち、図１に示した裏面照射型ＣＭＯＳイメージ・センサによれば、グローバルシャッターの機能を実現するために、受光素子としてシリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２とによって構成されたフォトダイオード(ＰＤ)３の主要部の上部には、特に、第１転送ゲート１ＴＲと電荷蓄積部ＴＨと第２転送ゲート２ＴＲとが形成されている。
一方、シリコン半導体基板１の裏面からの裏面照射による入射光ＬＧは、シリコン半導体基板１の裏面の遮光膜ＳＨＬに形成された開口部ＯＰを介してシリコン半導体基板１の内部に形成されたフォトダイオード(ＰＤ)３のＰＮ接合に照射されることができる。
従って、図１の本発明の実施の形態１によれば、上述の裏面照射型ＣＭＯＳイメージ・センサを使用しているので、シリコン半導体基板１のＰ型ウェル領域Ｐ−ＷｅｌｌとＮ−不純物領域２とによって構成されたフォトダイオード(ＰＤ)３の主要部の上部に、グローバルシャッターの機能を実現するための第１転送ゲート１ＴＲと電荷蓄積部ＴＨと第２転送ゲート２ＴＲとを形成しても、フォトダイオード(ＰＤ)３の感度の低下が生じることがない。その結果、本発明の実施の形態１によれば、フォトダイオード(ＰＤ)の感度の低下の軽減が可能なグローバルシャッタの機能を有する裏面照射型ＣＭＯＳイメージ・センサの提供が可能となる。
［実施の形態２］
図３は、本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
図３に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサが図１に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサと相違するのは、以下の点である。
すなわち、図３に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサにおいては、電荷蓄積部ＴＨのゲート電極Ｇ２の直下のシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面にはＮ型不純物領域７が付加的に形成されている。
従って、図３に示した本発明の実施の形態２によれば、電荷蓄積部ＴＨは、ゲート電極Ｇ２と、シリコン半導体基板１の表面の絶縁膜ＩＮＳと、シリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌの表面に形成されたＮ型不純物領域７とで構成される第１の表面型ＭＯＳキャパシタによって形成されている。その結果、図３に示した本発明の実施の形態２によれば、電荷蓄積部ＴＨのゲート電極Ｇ２に供給される高電位の制御電圧に応答してＮ−不純物領域２に蓄積されていた信号電子が、第１転送ゲート１ＴＲのＰＮ接合を介して、第１の表面型ＭＯＳキャパシタのＮ型不純物領域７の内部に蓄積される。
その後に、電荷蓄積部ＴＨのゲート電極Ｇ２に供給される制御電圧が低電位に変化したとしても、第１の表面型ＭＯＳキャパシタのＮ型不純物領域７とシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌとの間のＰＮ接合の電位障壁によって、Ｎ型不純物領域７の内部に蓄積された信号電子がシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌへ拡散されることが防止される。その結果、図３に示した本発明の実施の形態２の裏面照射型ＣＭＯＳイメージ・センサによれば、図１に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサと比較して、電荷蓄積部ＴＨにおける信号電子ＳＣの蓄積能力を改善することが可能となる。
図４は、図３に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサのリセット動作時における素子の主要部のエネルギーバンド構造を示す図である。また、図４で、Ｅｃはシリコンの伝導帯のエネルギーを示し、Ｅｖはシリコンの価電子帯のエネルギーを示している。
尚、図４に示された領域(Ａ)と領域(Ｂ)と領域(Ｃ)と領域(Ｄ)とは、図３に示した裏面照射型ＣＭＯＳイメージ・センサの断面構造の段面線Ａ−Ａ´に沿った領域(Ａ)と領域(Ｂ)と領域(Ｃ)と領域(Ｄ)にそれぞれ対応するものである。すなわち、領域(Ａ)はシリコン界面準位による雑音を低減するための埋め込み型のフォトダイオード(ＰＤ)を形成するためのＰ型不純物領域であり、領域(Ｂ)はＮ−不純物領域２であり、領域(Ｃ)はシリコン半導体基板１のＰ型ウェル領域Ｐ−Ｗｅｌｌであり、領域(Ｄ)はＮ型不純物領域７である。
このリセット動作時には、電荷蓄積部ＴＨのゲート電極Ｇ２と第２転送ゲート２ＴＲのゲート電極Ｇ３とに高電位の制御電圧が供給されまたリセット制御ＭＯＳトランジスタＱ３のゲート端子に高電位のリセット制御信号ＲＥＳＥＴが供給される。従って、リセット制御ＭＯＳトランジスタＱ３と第２転送ゲート２ＴＲと電荷蓄積部ＴＨとが全て導通状態となり、特に領域(Ｃ)のＰ型ウェル領域Ｐ−Ｗｅｌｌの電位障壁の高さが低下されるので、領域(Ｂ)のＮ−不純物領域２の内部に蓄積されていた残留電子が高電位の電源電圧Ｖccにリセットされることが可能である。
図５は、図３に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサにて裏面照射による入射光ＬＧが照射された状態でフォトダイオード(ＰＤ)のＮ−不純物領域２に信号電子を蓄積する蓄積動作時における素子の主要部のエネルギーバンド構造を示す図である。
この蓄積動作時には、電荷蓄積部ＴＨのゲート電極Ｇ２と第２転送ゲート２ＴＲのゲート電極Ｇ３とには低電位の制御電圧が供給されまたリセット制御ＭＯＳトランジスタＱ３のゲート端子にも低電位のリセット制御信号ＲＥＳＥＴが供給される。従って、リセット制御ＭＯＳトランジスタＱ３と第２転送ゲート２ＴＲと電荷蓄積部ＴＨとが全て非導通状態となり、特に領域(Ｂ)のＮ−不純物領域２の内部に信号電子ＳＣが蓄積されるものである。
図６は、図３に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサの信号電子ＳＣの電荷蓄積部ＴＨへの転送動作時における素子の主要部のエネルギーバンド構造を示す図である。
この転送動作時には、電荷蓄積部ＴＨのゲート電極Ｇ２に高電位の制御電圧が供給され、第２転送ゲート２ＴＲのゲート電極Ｇ３に低電位の制御電圧が供給され、リセット制御ＭＯＳトランジスタＱ３のゲート端子に低電位のリセット制御信号ＲＥＳＥＴが供給される。従って、領域(Ｃ)のＰ型ウェル領域Ｐ−Ｗｅｌｌの電位障壁の高さが低下されるので、領域(Ｂ)のＮ−不純物領域２の内部に蓄積されていた残留電子が領域(Ｄ)のＮ型不純物領域７に転送されるものである。
［実施の形態３］
図７は、本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
図７に示した本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサが図１に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサと相違するのは、以下の点である。
すなわち、図１に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサにおいてシリコン半導体基板１の裏面に形成されていたオーバーフロー制御ＭＯＳトランジスタＱ４が、図７に示した本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサにおいてはシリコン半導体基板１の表面に形成されている。その結果、図７の裏面照射型ＣＭＯＳイメージ・センサでは、オーバーフロー制御ＭＯＳトランジスタＱ４のゲート電極Ｇ４とＮ型オーバーフロードレイン(ＯＦＤ)のＮ＋不純物領域６が、シリコン半導体基板１の表面に形成されている。
従って、図７に示した本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサにおいて、全てのＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４と電荷蓄積部ＴＨのゲート電極Ｇ２と第２転送ゲート２ＴＲのゲート電極Ｇ３の形成プロセスをシリコン半導体基板１の表面のみで実施すれば良くシリコン半導体基板１の裏面で実施する必要が無くなったので、半導体製造コストの削減が可能となったものである。
更に、図７の本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサでは、受光素子としてのフォトダイオード(ＰＤ)３を形成するためのＮ−不純物領域２が第２転送ゲート２ＴＲとフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４との直下にまで形成されている。従って、本発明の実施の形態１や本発明の実施の形態２と比較すると、図７の本発明の実施の形態３の裏面照射型ＣＭＯＳイメージ・センサによれば、シリコン半導体基板１の裏面の遮光膜ＳＨＬに形成される開口部ＯＰと入射光ＬＧに対するフォトダイオード(ＰＤ)３の面積が増大するので、入射光ＬＧに対するフォトダイオード(ＰＤ)３の感度を改善することが可能となる。
また更に、図７の本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサでは、フォトダイオード(ＰＤ)３を形成するＮ−不純物領域２の面積増大によって入射光ＬＧに応答した余剰な信号電子が第２転送ゲート２ＴＲやフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４に不所望に到達するのを防止するために、Ｐ＋不純物領域８が追加されている。このＰ＋不純物領域８がフォトダイオード(ＰＤ)３を形成するＮ−不純物領域２と第２転送ゲート２ＴＲおよびフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４との間に形成されているので、余剰な信号電子はＰ＋不純物領域８内部の正孔と再結合されることが可能となる。
図８は、本発明の実施の形態３による他の構成による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
図８に示す他の構成による裏面照射型ＣＭＯＳイメージ・センサが図７の裏面照射型ＣＭＯＳイメージ・センサと相違するのは、以下の点である。
すなわち、図８に示す他の構成による裏面照射型ＣＭＯＳイメージ・センサでは、第２転送ゲート２ＴＲとオーバーフロー制御ＭＯＳトランジスタＱ４の間にＰ型シリコン半導体表面にＮ型の表面反転チャンネルが形成されることを防止するチャンネルストッパーとして機能する表面絶縁層ＩＳＯが局部酸化技術を利用して形成されている。
従って、図８の他の構成による裏面照射型ＣＭＯＳイメージ・センサによれば、第２転送ゲート２ＴＲのゲート電極Ｇ２の直下に蓄積される信号電子がオーバーフロー制御ＭＯＳトランジスタＱ４を介して高電位の電源電圧Ｖccにリークされることが防止されることが可能となる。
［実施の形態４］
《複数の画素構造でのトランジスタ共用の回路構成》
図９は、読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とリセット制御ＭＯＳトランジスタＱ３とが複数の画素構造に共用された本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサの回路構成を示す図である。
すなわち、図９に示した本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサでは、複数の画素構造ＰＩＸＥＬ１、ＰＩＸＥＬ２に、読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とリセット制御ＭＯＳトランジスタＱ３とが共用されたものである。複数の画素構造ＰＩＸＥＬ１、ＰＩＸＥＬ２の各画素構造は、上述した本発明の実施の形態１または本発明の実施の形態２または本発明の実施の形態３で説明したフォトダイオード(ＰＤ)と電荷蓄積部ＴＨと第２転送ゲート２ＴＲとオーバーフロー制御ＭＯＳトランジスタＱ４とを含んでいる。図９に示す複数の画素構造ＰＩＸＥＬ１、ＰＩＸＥＬ２の各画素構造では上述した本発明の実施の形態１または本発明の実施の形態２または本発明の実施の形態３で説明した第１転送ゲート１ＴＲが図示されてはいないが、各画素構造の電荷蓄積部ＴＨの直下に上述した第１転送ゲート１ＴＲが形成されたものである。これは、上述した本発明の実施の形態１や本発明の実施の形態２や本発明の実施の形態３において、電荷蓄積部ＴＨの直下に第１転送ゲート１ＴＲが形成されていることに対応するものである。
従って、図９に示した本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサによれば、複数の画素構造ＰＩＸＥＬ１、ＰＩＸＥＬ２に、読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とリセット制御ＭＯＳトランジスタＱ３とが共用されているので、半導体集積回路１の半導体チップ面積が縮小され、低コストの裏面照射型ＣＭＯＳイメージ・センサを提供することが可能である。更には、同一画素サイズで比較した場合、フォトダイオード(ＰＤ)の面積を確保することが可能となり、感度や飽和電子数(電子蓄積量)を改善することが可能となる。
《複数の画素構造でのトランジスタ共用のレイアウト構成》
図１０は、図９に示した本発明の実施の形態４による裏面照射型ＣＭＯＳイメージ・センサに従って複数の画素構造ＰＩＸＥＬ１、ＰＩＸＥＬ２に読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とリセット制御ＭＯＳトランジスタＱ３とが共用された半導体集積回路１の半導体チップのレイアウト構造を示す図である。
図１０の左下には、図９に示した２個の画素構造ＰＩＸＥＬ１、ＰＩＸＥＬ２とリセット制御ＭＯＳトランジスタＱ３と読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とが素子配置されたものである。最初に、図１０の左下の左側には、第１の画素構造ＰＩＸＥＬ１のゲート電極Ｇ３を有する第２転送ゲート２ＴＲとゲート電極Ｇ２を有する電荷蓄積部ＴＨとフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４によって形成されたＰＮ接合の容量ＦＤ＿Ｃとが素子配置されて、電荷蓄積部ＴＨの直下にはフォトダイオード(ＰＤ)が形成されている。次に、第１の画素構造ＰＩＸＥＬ１の容量ＦＤ＿Ｃと第２転送ゲート２ＴＲと電荷蓄積部ＴＨの右側には、共用回路素子のリセット制御ＭＯＳトランジスタＱ３と半導体集積回路１のＰ型ウェル領域Ｐ−Ｗｅｌｌを接地電位ＧＮＤに接続する接地配線Ｐ−ＷｅｌｌＧＮＤが形成されている。尚、接地配線Ｐ−ＷｅｌｌＧＮＤは、Ｐ＋不純物領域５とオーミック接触されたものである。更にリセット制御ＭＯＳトランジスタＱ３と接地配線Ｐ−ＷｅｌｌＧＮＤの右側に、第２の画素構造ＰＩＸＥＬ１の容量ＦＤ＿Ｃとゲート電極Ｇ３を有する第２転送ゲート２ＴＲとゲート電極Ｇ２を有する電荷蓄積部ＴＨとが素子配置され、電荷蓄積部ＴＨの直下にはフォトダイオード(ＰＤ)が形成されている。最後に、第２の画素構造ＰＩＸＥＬ１の容量ＦＤ＿Ｃと第２転送ゲート２ＴＲと電荷蓄積部ＴＨとの右側には、共用回路素子の読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２とが素子配置されている。全く同様に、図１０の左上と右下と右上にも、同様な素子配置が行われている。
［実施の形態５］
《水平・垂直走査回路を有するＣＭＯＳイメージ・センサ》
図１１は、本発明の最も具体的な実施の形態５による裏面照射型ＣＭＯＳイメージ・センサの構成を示す図である。
すなわち、図１１に示す本発明の最も具体的な実施の形態５による裏面照射型ＣＭＯＳイメージ・センサでは、フォトダイオード・アレー(ＰＤＡ)の複数の行Ｒｏｗ＿１、Ｒｏｗ＿２、Ｒｏｗ＿３〜Ｒｏｗ＿Ｎと複数の列ＣＬ＿１、ＣＬ＿２、ＣＬ＿３〜ＣＬ＿Ｍの各交点には複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍ、Ｐ２１、Ｐ２２〜Ｐ２Ｍ〜ＰＮ１、ＰＮ２〜ＰＮＭが半導体集積回路１の半導体チップに集積化されている。
これらの複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍ、Ｐ２１、Ｐ２２〜Ｐ２Ｍ〜ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造には、図１と図２に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサと図３に示した本発明の実施の形態２による裏面照射型ＣＭＯＳイメージ・センサと図７または図８に示した本発明の実施の形態３による裏面照射型ＣＭＯＳイメージ・センサとのいずれかのセンサが利用されることが可能である。
フォトダイオード・アレー(ＰＤＡ)には垂直走査回路１０と水平走査回路１１が接続され、水平走査回路１１には出力回路１２が接続されている。尚、垂直走査回路１０と水平走査回路１１と出力回路１２とは、全てＣＭＯＳ回路によって構成されている。
垂直走査回路１０は、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造の垂直選択トランジスタＱ２のゲートと第２転送ゲート２ＴＲのゲート電極Ｇ３とに第１選択制御信号ＳＥＬ＿１と第２転送ゲート駆動信号ＳＧ３＿１をそれぞれ供給する。また垂直走査回路１０は、第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造の垂直選択トランジスタＱ２のゲートと第２転送ゲート２ＴＲのゲート電極Ｇ３とに第２選択制御信号ＳＥＬ＿２と第２転送ゲート駆動信号ＳＧ３＿２をそれぞれ供給する。以下同様にして、垂直走査回路１０は、第Ｎの行Ｒｏｗ＿Ｎの複数の画素構造ＰＮ１、ＰＮ２〜ＰＮＭの各画素構造の垂直選択トランジスタＱ２のゲートと第２転送ゲート２ＴＲのゲート電極Ｇ３とに第Ｎ選択制御信号ＳＥＬ＿Ｎと第２転送ゲート駆動信号ＳＧ３＿Ｎをそれぞれ供給する。
また、第１の列ＣＬ＿１の複数の画素構造Ｐ１１、Ｐ２１〜ＰＮ１と第２の列ＣＬ＿２の複数の画素構造Ｐ１２、Ｐ２２〜ＰＮ２と以下同様に第Ｍの列ＣＬ＿Ｍの複数の画素構造Ｐ１Ｍ、Ｐ２Ｍ〜ＰＮＭの各画素構造のオーバーフロー制御ＭＯＳトランジスタＱ４のゲート電極Ｇ４と電荷蓄積部ＴＨのゲート電極Ｇ２とリセット制御ＭＯＳトランジスタＱ３のゲート電極には、ゲート駆動信号ＳＧ４とゲート駆動信号ＳＧ２とリセット制御信号ＲＥＳＥＴとがそれぞれ供給される。
更に、第１の列ＣＬ＿１の複数の画素構造Ｐ１１、Ｐ２１〜ＰＮ１の複数の垂直選択トランジスタＱ２のソースに共通接続された第１垂直信号線ＶＳＬ１と、第２の列ＣＬ＿２の複数の画素構造Ｐ１２、Ｐ２２〜ＰＮ２の複数の垂直選択トランジスタＱ２のソースに共通接続された第２垂直信号線ＶＳＬ２と、以下同様に第Ｍの列ＣＬ＿Ｍの複数の画素構造Ｐ１Ｍ、Ｐ２Ｍ〜ＰＮＭの複数の垂直選択トランジスタＱ２のソースに共通接続された第Ｍ垂直信号線ＶＳＬＭとは、それぞれ水平走査回路１１を介して出力回路１２の入力端子に接続されている。
図１２は、図１１に示す本発明の実施の形態５による裏面照射型ＣＭＯＳイメージ・センサの動作に関係する信号波形を示す図である。
図１２に示すように、時刻Ｔ０において図１１に示した本発明の実施の形態５による裏面照射型ＣＭＯＳイメージ・センサの動作が開始される。
時刻Ｔ１で、フォトダイオード・アレー(ＰＤＡ)に含まれる全ての画素構造のリセット制御ＭＯＳトランジスタＱ３のゲート電極に供給されるリセット制御信号ＲＥＳＥＴと、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの電荷蓄積部ＴＨのゲート電極Ｇ２に供給されるゲート駆動信号ＳＧ２＿１と、第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの電荷蓄積部ＴＨのゲート電極Ｇ２に供給されるゲート駆動信号ＳＧ２＿２と、残りの全ての行の複数の画素構造の電荷蓄積部ＴＨのゲート電極Ｇ２に供給されるゲート駆動信号(図示せず)が、それぞれローレベルからハイレベルに変化する。その後に、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの第２転送ゲート２ＴＲのゲート電極Ｇ３に供給されるゲート駆動信号ＳＧ３＿１と、第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの第２転送部２ＴＲのゲート電極Ｇ３に供給されるゲート駆動信号ＳＧ３＿２と、残り全ての行の複数の画素構造の第２転送部２ＴＲのゲート電極Ｇ３に供給されるゲート駆動信号(図示せず)が、それぞれローレベルからハイレベルに変化する。
時刻Ｔ２でゲート駆動信号ＳＧ２＿１とゲート駆動信号ＳＧ２＿２とがハイレベルからローレベルに変化して、時刻Ｔ３でゲート駆動信号ＳＧ３＿１とゲート駆動信号ＳＧ３＿２とがハイレベルからローレベルに変化する。従って、時刻Ｔ１から時刻Ｔ３までの期間に、フォトダイオード・アレー(ＰＤＡ)中に含まれた全ての画素構造において、フォトダイオード(ＰＤ)とフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４と電荷蓄積部ＴＨとが初期状態にリセットされる。
時刻Ｔ４でゲート駆動信号ＳＧ２＿１とゲート駆動信号ＳＧ２＿２とがローレベルからハイレベルに変化するので、時刻Ｔ３から時刻Ｔ４までの期間に、フォトダイオード・アレー(ＰＤＡ)に含まれた全ての画素構造において同時露光が実行され、全ての画素構造のフォトダイオード(ＰＤ)のＮ−不純物領域２に信号電子が蓄積される。
時刻Ｔ５でゲート駆動信号ＳＧ２＿１とゲート駆動信号ＳＧ２＿２とがハイレベルからローレベルに変化するので、時刻Ｔ４から時刻Ｔ５までの期間に、フォトダイオード・アレー(ＰＤＡ)に含まれた全ての画素構造においてフォトダイオード(ＰＤ)のＮ−不純物領域２から電荷蓄積部ＴＨに信号電子が転送される。
時刻Ｔ５よりも若干遅延してオーバーフロー制御ＭＯＳトランジスタＱ４のゲート電極Ｇ４に供給されるゲート駆動信号ＳＧ４がローレベルからハイレベルに変化する一方、時刻Ｔ６より若干早期にリセット制御ＭＯＳトランジスタＱ３のゲート電極に供給されるリセット制御信号ＲＥＳＥＴがハイレベルからローレベルに変化する。従って、略時刻Ｔ５から時刻Ｔ６の期間に、オーバーフロー制御ＭＯＳトランジスタＱ４の導通によるフォトダイオード(ＰＤ)のリセット動作と、リセット制御ＭＯＳトランジスタＱ３の導通によるフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４のリセット動作とが実行される。
時刻Ｔ６で第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造の垂直選択トランジスタＱ２のゲートに供給される第１選択制御信号ＳＥＬ＿１がローレベルからハイレレベルに変化して、更に時刻Ｔ７で第１選択制御信号ＳＥＬ＿１がハイレベルからローレベルに変化する。従って、略時刻Ｔ６から時刻Ｔ７の期間に、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍのダーク読み出しが実行される。ダーク読み出しは、リセット動作直後のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４からの電圧レベルの読み出しを意味する。
時刻Ｔ７より若干遅延して第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造の第２転送ゲート２ＴＲのゲート電極Ｇ３に供給される第２転送ゲート駆動信号ＳＧ３＿１がローレベルからハイレレベルに変化して、更に時刻８よりも若干早期に第２転送ゲート駆動信号ＳＧ３＿１がハイレベルからローレベルに変化する。従って、略時刻Ｔ７から時刻Ｔ８の期間には、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造において、電荷蓄積部ＴＨに蓄積されていた信号電子がフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４に転送される。
時刻Ｔ８で第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの各画素構造の垂直選択トランジスタＱ２のゲートに供給される第１選択制御信号ＳＥＬ＿１がローレベルからハイレレベルに変化して、更に時刻Ｔ９で第１選択制御信号ＳＥＬ＿１がハイレベルからローレベルに変化する。従って、略時刻Ｔ８から時刻Ｔ９の期間に、第１の行Ｒｏｗ＿１の複数の画素構造Ｐ１１、Ｐ１２〜Ｐ１Ｍの信号電子がフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４で電圧に変換され、それぞれ第１垂直信号線ＶＳＬ１、第２垂直信号線ＶＳＬ２〜第Ｍ垂直信号線ＶＳＬＭに読み出される。
時刻Ｔ９より若干遅延してリセット制御信号ＲＥＳＥＴがローレベルからハイレレベルに変化して、時刻Ｔ１０よりも若干早期にリセット制御信号ＲＥＳＥＴがハイレベルからローレベルに変化する。従って、略時刻Ｔ９から時刻Ｔ１０の期間には、全ての画素構造のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４の信号電圧が高電位の電源電圧Ｖccにリセットされる。
時刻Ｔ１０で第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造の垂直選択トランジスタＱ２のゲートに供給される第２選択制御信号ＳＥＬ＿２がローレベルからハイレレベルに変化して、時刻Ｔ１１で第２選択制御信号ＳＥＬ＿２がハイレベルからローレベルに変化する。従って、略時刻Ｔ１０から時刻Ｔ１１の期間に、第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍのダーク読み出しが実行される。上述したように、ダーク読み出しは、リセット動作直後のフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４からの電圧レベルの読み出しを意味している。
時刻Ｔ１１よりも若干遅延して第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造の第２転送ゲート２ＴＲのゲート電極Ｇ３に供給される第２転送ゲート駆動信号ＳＧ３＿２がローレベルからハイレレベルに変化して、時刻１２よりも若干早期に第２転送ゲート駆動信号ＳＧ３＿１がハイレベルからローレベルに変化する。従って、略時刻Ｔ１１から時刻Ｔ１２の期間に、第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造において、電荷蓄積部ＴＨに蓄積されていた信号電子がフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４に転送される。
時刻Ｔ１２で第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの各画素構造の垂直選択トランジスタＱ２のゲートに供給される第２選択制御信号ＳＥＬ＿２がローレベルからハイレレベルに変化して、時刻Ｔ１３で第２選択制御信号ＳＥＬ＿２がハイレベルからローレベルに変化する。従って、略時刻Ｔ１２から時刻Ｔ１３の期間に、第２の行Ｒｏｗ＿２の複数の画素構造Ｐ２１、Ｐ２２〜Ｐ２Ｍの信号電子がフローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域４で電圧に変換され、それぞれ第１垂直信号線ＶＳＬ１、第２垂直信号線ＶＳＬ２〜第Ｍ垂直信号線ＶＳＬＭに読み出される。
時刻Ｔ１４の以降では、残りの全ての行の複数の画素構造に関して同様な読み出し動作が実行されることによって、フォトダイオード・アレー(ＰＤＡ)中に含まれた全ての画素構造から時刻Ｔ３〜時刻Ｔ４の撮影期間の同時露光すなわちグローバルシャッタ撮影による撮影情報がＣＭＯＳ出力回路１２から読み出されるものである。
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、図１の本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサ等において、直列接続された読み出しＭＯＳトランジスタＱ１と垂直選択ＭＯＳトランジスタＱ２との接続順序を変更することが可能である。すなわち、垂直選択ＭＯＳトランジスタＱ２のドレインとソースとを高電位の電源電圧Ｖccと読み出しＭＯＳトランジスタＱ１のドレインにそれぞれ接続して、また読み出しＭＯＳトランジスタＱ１のソースを垂直信号線ＶＳＬに直接接続するものである。
また更に、図１に示した本発明の実施の形態１による裏面照射型ＣＭＯＳイメージ・センサ等において、第１転送ゲート１ＴＲをＰＮ接合の構造から、第２転送ゲート２ＴＲのように、ゲート電極を有する表面型ＭＯＳキャパシタの構造に変更することも可能である。その際には、第１転送ゲート１ＴＲのゲート電極の直下のシリコン半導体表面の近傍に近接するまで、フォトダイオード(ＰＤ)のＮ−不純物領域２の一部を突出させることが必要となる。
また、図１や図３のオーバーフロー制御ＭＯＳトランジスタＱ４のゲート電極Ｇ４とＮ型オーバーフロードレイン(ＯＦＤ)のＮ＋不純物領域６は、図７と同様に、シリコン半導体表面に形成されることが可能である。その場合、シリコン半導体基板１の裏面は、遮光膜ＳＨＬに形成された開口部ＯＰのみを配置すれば良く、開口部ＯＰと入射光ＬＧに対するフォトダイオード(ＰＤ)３の面積が増大するので、入射光ＬＧに対するフォトダイオード(ＰＤ)３の感度を改善することが可能となる。
また、図１１に示した本発明の最も具体的な実施の形態５による裏面照射型ＣＭＯＳイメージ・センサにおいて、複数の画素構造にマイクロレンズと光の三原色の赤・緑・青のカラーフィルタとを適用することによって、カラー撮影が可能なＣＭＯＳイメージ・センサが提供可能となることは言うまでない。
１…シリコン半導体基板(Ｐ型ウェル領域)
２…フォトダイオード(ＰＤ)のＮ−不純物領域
３…フォトダイオード(ＰＤ)のＮ−不純物領域
４…フローティング・ディフュージョン(ＦＤ)のＮ＋不純物領域
５…Ｐ＋不純物領域
６…Ｎ型オーバーフロードレイン(ＯＦＤ)
７…Ｎ型不純物領域
８…Ｐ＋不純物領域
Ｑ１…読み出しＭＯＳトランジスタ
Ｑ２…垂直選択ＭＯＳトランジスタ
Ｑ３…リセット制御ＭＯＳトランジスタ
Ｑ４…オーバーフロー制御ＭＯＳトランジスタ
１ＴＲ…第１転送ゲート
ＴＨ…電荷蓄積部
２ＴＲ…第２転送ゲート
Ｇ２…ゲート電極
Ｇ３…ゲート電極
ＦＤ＿Ｃ…容量
ＳＥＬ…選択制御信号
ＶＳＬ…垂直信号線
Ｖcc…高電位の電源電圧
ＧＮＤ…低電位の接地電位
ＳＨＬ…遮光膜
ＯＰ…開口部
ＬＧ…入射光

Claims (14)

  1. 半導体基板にフォトダイオードとＭＯＳトランジスタを具備して、前記ＭＯＳトランジスタは前記半導体基板の表面に形成され、前記フォトダイオードは前記半導体基板の前記表面と反対の裏面に照射される入射光に応答する裏面照射型固体撮像装置であって、
    前記フォトダイオードの主要部の上部に位置する前記半導体基板の前記表面には、グローバルシャッターの機能を実現するための電荷蓄積部を更に具備したことを特徴とする裏面照射型固体撮像装置。
  2. 請求項１において、
    前記フォトダイオードは前記半導体基板に形成されたＰ型不純物領域とＮ型不純物領域とによって構成され、前記フォトダイオードの前記主要部は前記Ｎ型不純物領域によって構成されたことを特徴とする裏面照射型固体撮像装置。
  3. 請求項２において、
    前記裏面照射型固体撮像装置は、前記半導体基板に形成された前記Ｐ型不純物領域とＰＮ接合を形成する読み出し用Ｎ型不純物半導体領域を更に具備するものであり、
    前記電荷蓄積部から読み出される蓄積電荷は前記読み出し用Ｎ型不純物半導体領域の前記ＰＮ接合の容量によって信号電圧に変換され、前記信号電圧が前記ＭＯＳトランジスタの読み出しＭＯＳトランジスタのゲート端子に供給されることを特徴とする裏面照射型固体撮像装置。
  4. 請求項３において、
    前記フォトダイオードの前記Ｎ型不純物領域は、前記入射光に応答した信号電子を蓄積する機能を持つものであり、
    前記裏面照射型固体撮像装置は、前記フォトダイオードの前記Ｎ型不純物領域と前記電荷蓄積部との間に接続された第１転送ゲートと、前記電荷蓄積部と前記読み出し用Ｎ型不純物半導体領域との間に接続された第２転送ゲートとを更に前記半導体基板に具備したものであり、
    前記第１転送ゲートは前記フォトダイオードの前記Ｎ型不純物領域に蓄積された前記信号電子を前記電荷蓄積部に転送する機能を持ち、前記第２転送ゲートは前記電荷蓄積部に蓄積された前記信号電子を前記読み出し用Ｎ型不純物半導体領域に転送する機能を持つことを特徴とする裏面照射型固体撮像装置。
  5. 請求項４において、
    前記電荷蓄積部と前記第２転送ゲートとの各構造は、前記Ｐ型不純物領域と前記半導体基板の前記表面に形成された表面絶縁膜とゲート電極とを有する表面型ＭＯＳキャパシタによって構成されたことを特徴とする裏面照射型固体撮像装置。
  6. 請求項５において、
    前記電荷蓄積部の前記ゲート電極の直下に位置する前記Ｐ型不純物領域と前記Ｎ型不純物領域との間の他のＰＮ接合によって、前記第１転送ゲートが形成されたことを特徴とする裏面照射型固体撮像装置。
  7. 請求項５において、
    前記電荷蓄積部の前記ゲート電極の直下の前記半導体基板の前記表面には、前記信号電子をその内部に蓄積する蓄積用Ｎ型Ｎ型不純物半導体領域が形成されたことを特徴とする裏面照射型固体撮像装置。
  8. 請求項５において、
    前記ＭＯＳトランジスタのリセット制御ＭＯＳトランジスタによって、前記読み出し用Ｎ型不純物半導体領域が所定の動作電位に設定されることを特徴とする裏面照射型固体撮像装置。
  9. 請求項５において、
    前記読み出しＭＯＳトランジスタのドレイン・ソース電流経路に、ゲート端子に選択制御信号が供給される前記ＭＯＳトランジスタの垂直選択ＭＯＳトランジスタのドレイン・ソース電流経路が直列に接続され、前記読み出しＭＯＳトランジスタと前記垂直選択ＭＯＳトランジスタとの直列接続は前記所定の動作電位と垂直信号線の間に接続されたことを特徴とする裏面照射型固体撮像装置。
  10. 請求項５において、
    前記Ｎ型不純物領域の一部は前記読み出し用Ｎ型不純物半導体領域の直下の前記半導体基板の内部に延在して形成され、
    前記半導体基板の前記内部に延在して形成された前記Ｎ型不純物領域の前記一部と前記読み出し用Ｎ型不純物半導体領域との間には、高不純物濃度のＰ型半導体領域が形成されたことを特徴とする裏面照射型固体撮像装置。
  11. 請求項５において、
    前記フォトダイオードの前記Ｎ型不純物領域に前記半導体基板の前記裏面に照射される前記入射光を導入するための開口部を有する遮光膜が前記半導体基板の前記裏面に形成されたことを特徴とする裏面照射型固体撮像装置。
  12. 請求項５において、
    前記フォトダイオードと前記第１転送ゲートと前記電荷蓄積部と前記第２転送ゲートとをそれぞれ有する複数の画素構造が前記半導体基板に形成され、前記複数の画素構造に、前記読み出しＭＯＳトランジスタと前記垂直選択ＭＯＳトランジスタと前記リセット制御ＭＯＳトランジスタが共用されたことを特徴とする裏面照射型固体撮像装置。
  13. 請求項５において、
    アレーの複数の行と複数の列の交点での複数の画素構造は、前記フォトダイオードと前記第１転送ゲートと前記電荷蓄積部と前記第２転送ゲートと前記読み出しＭＯＳトランジスタと前記垂直選択ＭＯＳトランジスタと前記リセット制御ＭＯＳトランジスタとをそれぞれ含み、前記アレーにはＣＭＯＳ回路の垂直走査回路とＣＭＯＳ回路の水平走査回路とが接続されたことを特徴とする裏面照射型固体撮像装置。
  14. 請求項１３において、
    前記水平走査回路の出力にはＣＭＯＳ回路の出力回路の入力が接続されたことを特徴とする裏面照射型固体撮像装置。
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