WO2022085695A1 - 固体撮像装置 - Google Patents

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幹記 伊藤
奈津子 大谷
雄太郎 小室
明 岡田
悠平 青谷
裕一 山口
飛翔 榊
ますみ 阿部
航大 金安
悠太 野口
和暉 高橋
博文 山田
紘平 山科
良輔 高橋
祥基 齋藤
裕介 菊地
幸人 飯田
健一 小幡
隆一 伊藤
悠紀 植村
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This disclosure relates to a solid-state image sensor.
  • the solid-state image sensor includes, for example, a plurality of pixels arranged in a two-dimensional array and an element-separated insulating film that surrounds these pixels for each pixel.
  • Each pixel includes, for example, a pixel transistor such as a transfer transistor, a reset transistor, a selection transistor, and an amplification transistor, and a dummy transistor which is a dummy of the pixel transistor.
  • the present disclosure provides a solid-state image sensor capable of suppressing the occurrence of a sensitivity difference between pixels.
  • the fixed image pickup device on the first side surface of the present disclosure includes a first pixel and a second pixel located in the first direction of the first pixel, and each of the first and second pixels is a first transistor. And the second transistor, the first and second transistors in the second pixel are periodically arranged in the first direction with respect to the first and second transistors in the first pixel. There is. This makes it possible to suppress the occurrence of a sensitivity difference between the first pixel and the second pixel, for example.
  • the solid-state imaging device on the first side surface further includes a third pixel located in the second direction of the first pixel and a fourth pixel located in the second direction of the second pixel.
  • Each of the third and fourth pixels includes the first transistor and the second transistor, and the first and second transistors in the fourth pixel are the first and second transistors in the third pixel. It may be periodically arranged in the first direction with respect to the transistor. This makes it possible to suppress the occurrence of a sensitivity difference between, for example, the first pixel and the second pixel, or between the third pixel and the fourth pixel.
  • the first and second transistors in the third pixel are arranged symmetrically in the second direction with respect to the first and second transistors in the first pixel.
  • / or the first and second transistors in the fourth pixel are arranged symmetrically in the second direction with respect to the first and second transistors in the second pixel. May be good. This makes it possible to suppress the occurrence of a sensitivity difference between, for example, the first pixel and the second pixel, or between the third pixel and the fourth pixel.
  • the first and second transistors in the third pixel are periodically arranged in the second direction with respect to the first and second transistors in the first pixel.
  • / or the first and second transistors in the fourth pixel are periodically arranged in the second direction with respect to the first and second transistors in the second pixel. May be good. As a result, for example, it is possible to suppress the occurrence of a sensitivity difference between the first pixel and the third pixel and / or between the second pixel and the fourth pixel.
  • each of the first and second pixels may include a photoelectric conversion unit provided in the substrate, and may include the first and second transistors under the substrate. This makes it possible to suppress the occurrence of a sensitivity difference between pixels including the photoelectric conversion unit, for example.
  • the photoelectric conversion unit includes a first semiconductor region and a second semiconductor region surrounding the first semiconductor region, and the first and second semiconductor regions in the second pixel. May be periodically arranged in the first direction with respect to the first and second semiconductor regions in the first pixel. This makes it possible to suppress the occurrence of a sensitivity difference between pixels due to, for example, a photoelectric conversion unit.
  • each of the first and second pixels includes a floating diffusion portion in the substrate, and the floating diffusion portion in the second pixel is the floating diffusion portion in the first pixel. It may be periodically arranged in the first direction with respect to the diffusion portion. This makes it possible to suppress the occurrence of a sensitivity difference between pixels due to, for example, a floating diffusion portion.
  • the solid-state image sensor on the first side surface is provided under the substrate and further includes a first wiring layer including a plurality of first wirings, and the first wiring in the second pixel is the first wiring. It may be periodically arranged in the first direction with respect to the first wiring in the pixel. This makes it possible to suppress the occurrence of a sensitivity difference between pixels due to, for example, the first wiring layer.
  • each of the first and second pixels may include the plurality of first wirings extending in one of the first direction and the second direction. This makes it possible to preferably arrange the first wiring, for example.
  • the solid-state image pickup device on the first side surface is provided under the first wiring layer, further includes a second wiring layer including a plurality of second wirings, and the second wiring in the second pixel is.
  • the second wiring in the first pixel may be periodically arranged in the first direction. This makes it possible to suppress the occurrence of a sensitivity difference between pixels due to, for example, the second wiring layer.
  • each of the first and second pixels has the plurality of first wirings extending in one of the first direction and the second direction, and the first direction and the second direction. It may include the plurality of second wirings extending to the other side. This makes it possible to preferably arrange the first and second wirings, for example.
  • the first transistor may be a transfer transistor. This makes it possible to suppress the occurrence of a sensitivity difference between pixels due to, for example, a transfer transistor.
  • the second transistor may be a pixel transistor other than the transfer transistor, or may be a dummy transistor which is a dummy of the pixel transistor. This makes it possible to suppress the occurrence of a sensitivity difference between pixels due to, for example, a pixel transistor or a dummy transistor other than the transfer transistor.
  • At least one of the first and second pixels may not include an element separation insulating film between the first transistor and the second transistor.
  • the solid-state image pickup device on the first side surface may further include an element separation insulating film that surrounds the first and second pixels for each pixel. This makes it possible to suppress the occurrence of color mixing between pixels, for example.
  • the fixed image pickup device on the second side of the present disclosure includes a first pixel and a second pixel located in the first direction of the first pixel, and each of the first and second pixels is a first transistor. And a second transistor, and at least one of the first and second pixels does not include an element separation insulating film between the first transistor and the second transistor. As a result, for example, it is possible to suppress the occurrence of a sensitivity difference between pixels due to such an element-separating insulating film.
  • the solid-state image pickup device on the second side surface may further include an element separation insulating film that surrounds the first and second pixels for each pixel. This makes it possible to suppress the occurrence of color mixing between pixels, for example.
  • the fixed image pickup device on the third side surface of the present disclosure is positioned adjacent to the first pixel, the second pixel located adjacent to the first direction of the first pixel, and the second pixel of the first pixel.
  • a second element separation insulating film that surrounds the first to fourth pixels for each pixel is provided, and at least one of the first and second element separation insulating films has a portion having a first width in a plan view and the said. Includes a portion having a second width that is thicker than the first width. This makes it possible, for example, to suppress the occurrence of a sensitivity difference between the first to fourth pixels by the first or second element separation insulating film.
  • each of the first to fourth pixels includes the first and second transistors, and the first element separation insulating film is provided between the first transistor and the second transistor.
  • the first transistor arranged in the first to fourth pixels is periodically arranged in the first and second directions, and the second transistor in the first to fourth pixels is arranged.
  • a gate electrode having two or more types of areas in a plan view may be provided. This makes it possible to suppress, for example, the sensitivity difference caused by the second transistor.
  • each of the first to fourth pixels includes the first and second transistors, and the first element separating insulating film is provided between the first transistor and the second transistor.
  • the first transistor arranged in the first to fourth pixels is periodically arranged in the first and second directions, and the second transistor in the first to fourth pixels is arranged. , May be periodically arranged in the first and second directions. This makes it possible to suppress, for example, the sensitivity difference caused by other than the second transistor.
  • FIG. 1 is a block diagram showing a configuration of a solid-state image sensor according to the first embodiment.
  • the solid-state image sensor of FIG. 1 is a CMOS (Complementary Metal Oxide Semiconductor) type image sensor, which includes a pixel array region 2 having a plurality of pixels 1, a control circuit 3, a vertical drive circuit 4, and a plurality of column signal processes. It includes a circuit 5, a horizontal drive circuit 6, an output circuit 7, a plurality of vertical signal lines 8, and a horizontal signal line 9.
  • CMOS Complementary Metal Oxide Semiconductor
  • Each pixel 1 includes a photodiode that functions as a photoelectric conversion unit and a MOS transistor that functions as a pixel transistor.
  • Examples of pixel transistors are transfer transistors, reset transistors, selection transistors, amplification transistors, and the like.
  • Some pixels 1 include a dummy transistor which is a dummy of the pixel transistor.
  • the pixel array area 2 has a plurality of pixels 1 arranged in a two-dimensional array.
  • the pixel array region 2 is an effective pixel region that receives light and performs photoelectric conversion to amplify and output the signal charge generated by the photoelectric conversion, and a black reference pixel that outputs optical black as a reference for the black level. Includes areas and.
  • the black reference pixel region is arranged on the outer peripheral portion of the effective pixel region.
  • the control circuit 3 generates various signals that serve as reference for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc., based on the vertical sync signal, the horizontal sync signal, the master clock, and the like.
  • the signal generated by the control circuit 3 is, for example, a clock signal or a control signal, and is input to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • the vertical drive circuit 4 includes, for example, a shift register, and scans each pixel 1 in the pixel array area 2 in a row unit in the vertical direction.
  • the vertical drive circuit 4 further supplies a pixel signal based on the signal charge generated by each pixel 1 to the column signal processing circuit 5 through the vertical signal line 8.
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixel 1 in the pixel array area 2, and the signal processing of the signal output from the pixel 1 for one row is based on the signal from the black reference pixel area. Do it for each row. Examples of this signal processing are noise reduction and signal amplification.
  • the horizontal drive circuit 6 includes, for example, a shift register, and supplies pixel signals from each column signal processing circuit 5 to the horizontal signal line 9.
  • FIG. 2 is a cross-sectional view showing the structure of the solid-state image sensor of the first embodiment.
  • FIG. 2 shows a vertical cross section of two pixels 1 included in the pixel array region 2.
  • FIG. 2 shows the X-axis, Y-axis, and Z-axis that are perpendicular to each other.
  • the X and Y directions correspond to the horizontal direction
  • the Z direction corresponds to the vertical direction.
  • the + Z direction corresponds to the upward direction
  • the ⁇ Z direction corresponds to the downward direction.
  • the ⁇ Z direction may or may not exactly coincide with the direction of gravity.
  • the pixel array 2 of the present embodiment has a plurality of pixels 1 arranged in a two-dimensional array along the X direction and the Y direction.
  • the Y direction is an example of the first direction of the present disclosure
  • the X direction is an example of the second direction of the present disclosure.
  • the solid-state imaging device of the present embodiment includes a substrate 11, an n-type semiconductor region 12, a p-type semiconductor region 13, an n + type semiconductor region 14, and a light-shielding film 15 of each pixel 1, respectively.
  • a wiring layer 27 and a support substrate 28 are provided.
  • the solid-state image sensor of the present embodiment further includes a photodiode PD of each pixel 1 and a transfer transistor TG.
  • the substrate 11 is, for example, a semiconductor substrate such as a silicon (Si) substrate.
  • FIG. 2 shows the front surface S1 and the back surface S2 of the substrate 11.
  • the front surface S1 of the substrate 11 is a surface (lower surface) in the ⁇ Z direction of the substrate 11
  • the back surface S2 of the substrate 11 is a surface (upper surface) in the + Z direction of the substrate 11. Since the solid-state image sensor of this embodiment is a back-illuminated type, the back surface S2 of the substrate 11 is the light incident surface (light receiving surface) of the substrate 11.
  • the n-type semiconductor region 12 and the p-type semiconductor region 13 of each pixel 1 are provided in the substrate 11 and form a pn junction.
  • the photodiode PD of each pixel 1 is mainly realized by this pn junction.
  • the photodiode PD functions as a photoelectric conversion unit that converts light into electric charges. Specifically, the photodiode PD receives light from the back surface S2 of the substrate 11, generates a signal charge according to the amount of the received light, and stores the generated signal charge in the n-type semiconductor region 12.
  • the n-type semiconductor region 12 and the p-type semiconductor region 13 generally have a columnar and tubular shape extending in the Z direction, and the p-type semiconductor region 13 surrounds the n-type semiconductor region 12 in a tubular shape. There is.
  • the n-type semiconductor region 12 is an example of the first semiconductor region of the present disclosure
  • the p-type semiconductor region 13 is an example of the second semiconductor region of the present disclosure.
  • the n + type semiconductor region 14 of each pixel 1 is provided under the p-type semiconductor region 13 in the substrate 11, and functions as, for example, a floating diffusion portion.
  • the n + type semiconductor region 14 is formed, for example, by injecting an n-type impurity into a part of the p-type semiconductor region 13 at a high concentration.
  • the signal charge accumulated in the n-type semiconductor region 12 is transferred to the n + type semiconductor region 14.
  • the light-shielding film 15 is a film having an action of blocking light, and is formed on the back surface S2 of the substrate 11.
  • the light-shielding film 15 of the present embodiment is formed on the element separation insulating film 21 provided in the substrate 11 and has a mesh-like planar shape.
  • the light incident on the light-shielding film 15 is shielded by the light-shielding film 15 or passes through the opening (mesh) of the light-shielding film 15.
  • the light-shielding film 15 is a film containing a metal element such as tungsten (W), aluminum (Al), or copper (Cu).
  • the color filter 16 has a function of transmitting light having a predetermined wavelength, and is formed on the back surface S2 of the substrate 11 for each pixel 1.
  • the color filters 16 for red (R), green (G), and blue (B) are arranged above the photodiode PD of the red, green, and blue pixels 1, respectively.
  • the color filter 16 for infrared light may be arranged above the photodiode PD of the infrared light pixel 1.
  • the on-chip lens 17 has a function of condensing incident light, and is formed on the color filter 16 for each pixel 1.
  • the light collected by the on-chip lens 17 passes through the color filter 16 and is incident on the photodiode PD.
  • the photodiode PD converts this light into an electric charge.
  • the element separation insulating film 21 is provided in the substrate 11 and separates the pixels 1 of the solid-state image pickup device.
  • the element separation insulating film 21 is provided in order to suppress the occurrence of color mixing between the pixels 1.
  • the element separation insulating film 21 of the present embodiment penetrates the substrate 11 from the front surface S1 to the back surface S2. Further, the element separation insulating film 21 of the present embodiment has a shape that surrounds these pixels 1 for each pixel 1. This makes it possible to effectively suppress color mixing between the pixels 1.
  • the element separation insulating film 21 is, for example, a silicon oxide (SiO 2 ) film.
  • the element separation insulating film 21 may include a film having a negative fixed charge (fixed charge film).
  • the element-separating insulating film 21 of the present embodiment includes a portion that penetrates the substrate 11 alone and a portion that penetrates the substrate 11 together with the element-separating insulating film 29 described later.
  • the interlayer insulating film 22 is formed on the surface S1 of the substrate 11.
  • the interlayer insulating film 22 is, for example, a silicon oxide film or a laminated film including a silicon oxide film and another insulating film.
  • the gate insulating film 23 and the gate electrode 24 of each pixel 1 are sequentially provided on the surface S1 of the substrate 1 and are covered with the interlayer insulating film 22.
  • the gate insulating film 23 and the gate electrode 24 of the present embodiment are provided under the p-type semiconductor region 13 between the n-type semiconductor region 12 and the n + type semiconductor region 14, and form a transfer transistor TG.
  • the transfer transistor TG can transfer the signal charge accumulated in the n-type semiconductor region 12 to the n + type semiconductor region 14.
  • the transfer transistor TG is an example of the first transistor of the present disclosure.
  • the transfer transistor TG may be a vertical transistor. That is, the gate insulating film 23 and the gate electrode 24 of the transfer transistor TG may include a portion embedded in the groove formed in the substrate 11.
  • the wiring layers 25 to 27 are sequentially provided in the interlayer insulating film 22 on the surface S1 of the substrate 11 to form a multilayer wiring structure.
  • the multilayer wiring structure of the present embodiment includes three wiring layers 25 to 27, but may include four or more wiring layers.
  • Each of the wiring layers 25 to 27 includes a plurality of wirings, and a pixel transistor such as a transfer transistor TG is driven by using these wirings.
  • the wiring layers 25 to 27 are layers containing a metal element such as tungsten, aluminum, or copper.
  • the wiring layers 25 to 27 are examples of the first and second wiring layers of the present disclosure.
  • the support substrate 28 is provided on the surface S1 of the substrate 11 via the interlayer insulating film 22, and is provided to ensure the strength of the substrate 11.
  • the support substrate 28 is, for example, a semiconductor substrate such as a silicon substrate.
  • the light incident on the on-chip lens 17 is collected by the on-chip lens 17, passes through the color filter 16, passes through the opening of the light-shielding film 15, and is incident on the photodiode PD.
  • the photodiode PD converts this light into an electric charge by photoelectric conversion to generate a signal charge.
  • the signal charge is output as a pixel signal via the vertical signal line 8 in the wiring layers 25 to 27.
  • the n-type semiconductor region and the p-type semiconductor region in the substrate 11 of the present embodiment may be interchanged with each other. Specifically, the n-type semiconductor region 12, the p-type semiconductor region 13, and the n + -type semiconductor region 14 may be changed to the p-type semiconductor region, the n-type semiconductor region, and the p + -type semiconductor region, respectively.
  • the two pixels 1 shown in FIG. 2 are adjacent to each other in the X direction.
  • the structure of these pixels 1 is symmetrical in the X direction.
  • the components corresponding to each other in the pixel 1 have a shape symmetrical in the X direction and are arranged symmetrically in the X direction.
  • the boundary surface of the two pixels 1 shown in FIG. 2 is located in the element separation insulating film 21 between the pixels 1, and the structure of these pixels 1 is symmetrical with respect to this boundary surface.
  • the structure of these pixels 1 is a mirror image of this boundary surface.
  • Each component in the right pixel 1 shown in FIG. 2 is arranged symmetrically in the X direction with respect to the corresponding component in the left pixel 1 shown in FIG.
  • the gate insulating film 23 and the gate electrode 24 of the transfer transistor TG on the right are arranged symmetrically in the X direction with respect to the gate insulating film 23 and the gate electrode 24 of the transfer transistor TG on the left, respectively.
  • the n-type semiconductor region 12, the p-type semiconductor region 13, and the n + type semiconductor region 14 in the right pixel 1 are the n-type semiconductor region 12, the p-type semiconductor region 13, and the n + type in the left pixel 1, respectively. It is arranged symmetrically in the X direction with respect to the semiconductor region 14.
  • the wirings of the wiring layers 25 to 27 in the right pixel 1 are arranged symmetrically in the X direction with respect to the corresponding wirings of the wiring layers 25 to 27 in the left pixel 1.
  • one wiring of the wiring layer 25 in the right pixel 1, one wiring of the wiring layer 26, and one wiring of the wiring layer 27 are 1 of the wiring layer 25 in the left pixel 1, respectively. It is arranged symmetrically in the X direction with respect to the wiring of the book, one wiring of the wiring layer 26, and one wiring of the wiring layer 27.
  • the other wirings of the wiring layers 25 to 27 in the right pixel 1 are also arranged symmetrically in the X direction with respect to the corresponding wirings of the wiring layers 25 to 27 in the left pixel 1. ..
  • the components corresponding to each other do not have to be arranged symmetrically in the X direction.
  • the wiring of any of the wiring layers 25 to 27 in the right pixel 1 may not be arranged symmetrically in the X direction with respect to the corresponding wiring of the wiring layers 25 to 27 in the left pixel 1. good.
  • the wiring of any of the wiring layers 25 to 27 in the right pixel 1 may not correspond to any of the wirings of the wiring layers 25 to 27 in the left pixel 1.
  • FIG. 3 is another cross-sectional view showing the structure of the solid-state image sensor of the first embodiment.
  • FIG. 3 shows a vertical cross section of two pixels 1 included in the pixel array region 2, as in FIG. 2.
  • FIG. 2 shows an XZ cross section
  • FIG. 3 shows a YZ cross section.
  • Each pixel 1 shown in FIG. 3 contains the same structural elements as each pixel 1 shown in FIG. However, the relationship between the two pixels 1 shown in FIG. 3 is different from the relationship between the two pixels 1 shown in FIG. Hereinafter, the details of the relationship between these pixels 1 will be described.
  • the two pixels 1 shown in FIG. 3 are adjacent to each other in the Y direction.
  • the structure of these pixels 1 is periodic in the Y direction.
  • the components corresponding to each other in the pixel 1 have a periodic shape in the Y direction and are periodically arranged in the Y direction.
  • the boundary surface between the two pixels 1 shown in FIG. 3 is located in the element separation insulating film 21 between the pixels 1 as in the case of FIG.
  • the pitch in the Y direction between these pixels 1 is P
  • the pitch in the Y direction between the components corresponding to each other is also P.
  • Each component in the left pixel 1 shown in FIG. 3 is periodically arranged in the Y direction with respect to the corresponding component in the right pixel 1 shown in FIG.
  • the n-type semiconductor region 12, the p-type semiconductor region 13, and the n + type semiconductor region 14 in the left pixel 1 are the n-type semiconductor region 12, the p-type semiconductor region 13, and the p-type semiconductor region 13 in the right pixel 1, respectively. It is periodically arranged in the Y direction with respect to the n + type semiconductor region 14.
  • each of the n + type semiconductor regions 14 shown in FIG. 3 is not a stray diffusion portion for the transfer transistor TG, but a source or drain region for a pixel transistor other than the transfer transistor TG or a dummy transistor. .. Therefore, the transfer transistor TG is not shown in FIG.
  • the wirings of the wiring layers 25 to 27 in the left pixel 1 are periodically arranged in the Y direction with respect to the corresponding wirings of the wiring layers 25 to 27 in the right pixel 1.
  • one wiring of the wiring layer 25 in the left pixel 1, one wiring of the wiring layer 26, and one wiring of the wiring layer 27 are 1 of the wiring layer 25 in the right pixel 1, respectively. It is periodically arranged in the Y direction with respect to the wiring of the book, one wiring of the wiring layer 26, and one wiring of the wiring layer 27.
  • the other wirings of the wiring layers 25 to 27 in the left pixel 1 are also periodically arranged in the Y direction with respect to the corresponding wirings of the wiring layers 25 to 27 in the right pixel 1. ..
  • the solid-state image pickup device of the present embodiment includes a plurality of element-separating insulating films 29 as shown in FIG. 3, and these element-separating insulating films 29 are also periodically arranged in the Y direction.
  • the element separation insulating film 29 is, for example, a silicon oxide film.
  • the element separation insulating film 29 is provided in the substrate 11 under the element separation insulating film 21 and between the p-type semiconductor region 13 and the n + type semiconductor region 14.
  • the components corresponding to each other do not have to be periodically arranged in the Y direction.
  • the wiring of any of the wiring layers 25 to 27 in the left pixel 1 may not be periodically arranged in the Y direction with respect to the corresponding wiring of the wiring layers 25 to 27 in the right pixel 1. good.
  • the wiring of any of the wiring layers 25 to 27 in the left pixel 1 may not correspond to any of the wirings of the wiring layers 25 to 27 in the right pixel 1.
  • FIG. 4 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the first embodiment.
  • a in FIG. 4 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top. These pixels 1 are adjacent to each other in the Y direction and the X direction.
  • the lower left and upper left pixels 1 shown in A of FIG. 4 are examples of the first and second pixels of the present disclosure.
  • the lower right and upper right pixels 1 shown in A of FIG. 4 are examples of the first and second pixels of the present disclosure.
  • the lower left, upper left, lower right, and upper right pixels 1 shown in A of FIG. 4 are examples of the first, second, third, and fourth pixels of the present disclosure.
  • the lower left pixel 1 shown in FIG. 4A includes a transfer transistor TG and a reset transistor RST on the surface S1 of the substrate 11. Similar to the transfer transistor TG shown in FIG. 2, the reset transistor RST includes a gate insulating film 23 and a gate electrode 24 sequentially provided on the surface S1 of the substrate 1.
  • the reset transistor RST is an example of the second transistor of the present disclosure.
  • the upper left pixel 1 shown in FIG. 4A includes a transfer transistor TG and a selection transistor SEL on the surface S1 of the substrate 11. Similar to the transfer transistor TG shown in FIG. 2, the selection transistor SEL includes a gate insulating film 23 and a gate electrode 24 sequentially provided on the surface S1 of the substrate 1.
  • the selective transistor SEL is also an example of the second transistor of the present disclosure.
  • the upper right pixel 1 shown in FIG. 4A includes a transfer transistor TG and an amplification transistor AMP on the surface S1 of the substrate 11. Similar to the transfer transistor TG shown in FIG. 2, the amplification transistor AMP includes a gate insulating film 23 and a gate electrode 24 sequentially provided on the surface S1 of the substrate 1.
  • the amplification transistor AMP is also an example of the second transistor of the present disclosure.
  • the lower right pixel 1 shown in FIG. 4A includes a transfer transistor TG and a dummy transistor represented by the reference numeral “Dummy” on the surface S1 of the substrate 11. Similar to the transfer transistor TG shown in FIG. 2, the dummy transistor of the present embodiment includes a gate insulating film 23 and a gate electrode 24 sequentially provided on the surface S1 of the substrate 1. However, the dummy transistor of this embodiment is not used as a transistor that contributes to the operation of the solid-state image sensor. The dummy transistor is also an example of the second transistor of the present disclosure.
  • the lower left pixel 1 shown in FIG. 4A is surrounded by the element separation insulating film 21 and includes the element separation insulating film 29 provided in the pixel 1.
  • the element separation insulating film 29 is provided between the transfer transistor TG and the reset transistor RST in order to separate the transfer transistor TG and the reset transistor RST.
  • the element separation insulating film 29 extends in the X direction, and the end portion of the element separation insulating film 29 in the ⁇ X direction is in contact with the element separation insulating film 21.
  • the element separation insulating film 21 penetrates the substrate 11 from the front surface S1 to the back surface S2
  • the element separation insulating film 29 does not penetrate the substrate 11 from the front surface S1 to the back surface S2.
  • the element separation insulating film 29 is formed on the surface S1 side of the substrate 11.
  • the element separation insulating film 29 is provided between the transfer transistor TG and the selection transistor SEL.
  • the element separation insulating film 29 is provided between the transfer transistor TG and the amplification transistor AMP.
  • the element separation insulating film 29 is provided between the transfer transistor TG and the dummy transistor.
  • the lower left pixel 1 shown in FIG. 4A has one n + type semiconductor region 14 corresponding to the stray diffusion portion for the transfer transistor TG and two n + type semiconductor regions corresponding to the source and drain regions for the reset transistor RST. 14 and are included. Each of these n + type semiconductor regions 14 is provided under the p-type semiconductor region 13 in the substrate 11. However, the former one n + type semiconductor region 14 is provided in the vicinity of the transfer transistor TG, and the latter two n + type semiconductor regions 14 are provided so as to sandwich the reset transistor RST.
  • the upper left pixel 1 shown in FIG. 4A has one n + type semiconductor region 14 corresponding to the stray diffusion portion for the transfer transistor TG and two n + type semiconductor regions corresponding to the source and drain regions for the selection transistor SEL. 14 and are included.
  • the upper right pixel 1 shown in FIG. 4A has one n + type semiconductor region 14 corresponding to the stray diffusion portion for the transfer transistor TG and two n + type semiconductor regions corresponding to the source and drain regions for the amplification transistor AMP. 14 and are included.
  • the lower right pixel 1 shown in FIG. 4A has one n + type semiconductor region 14 corresponding to the stray diffusion portion for the transfer transistor TG and two n + type semiconductor regions corresponding to the source and drain regions for the dummy transistor. 14 and are included.
  • the four pixels 1 shown in A of FIG. 4 share the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP.
  • the reset transistor RST is used to initialize the floating diffusion portion (n + type semiconductor region 14) of these pixels 1, that is, to reset the potential of the floating diffusion portion to the power supply potential (VDD potential).
  • the selection transistor SEL is used to put these pixels 1 in the selected state.
  • the amplification transistor AMP functions as an input unit of a source follower circuit that reads a voltage signal from the stray diffusion unit of these pixels 1.
  • FIG. 2 shows an XZ cross section of two of the four pixels 1 shown in A of FIG. 4, specifically, a cross section along the JJ'line shown in A of FIG.
  • FIG. 3 shows a YZ cross section of two of the four pixels 1 shown in FIG. 4A, specifically, a cross section along the I-I'line shown in FIG. 4A. There is.
  • FIG. 4 shows a vertical cross section along the I-I'line shown in A in FIG. 4, and similarly to FIG. 3, shows a YZ cross section of the solid-state image sensor of the present embodiment.
  • B the color filter 16, the on-chip lens 17, the interlayer insulating film 22, the support substrate 28, and the like are not shown.
  • C in FIG. 4 shows a vertical cross section along the JJ'line shown in A in FIG. 4, and similarly to FIG. 2, shows an XZ cross section of the solid-state image sensor of the present embodiment.
  • C in FIG. 4 omits the illustration of the color filter 16, the on-chip lens 17, the interlayer insulating film 22, the support substrate 28, and the like.
  • the lower left pixel 1 including the reset transistor RST and the upper left pixel 1 including the selection transistor SEL are adjacent to each other in the Y direction.
  • the structure of these pixels 1 is periodic in the Y direction.
  • the components corresponding to each other in the pixel 1 have a periodic shape in the Y direction and are periodically arranged in the Y direction.
  • the gate electrode 24 of the transfer transistor TG on the upper left is periodically arranged in the Y direction with respect to the gate electrode 24 of the transfer transistor TG on the lower left.
  • the gate electrode 24 of the selection transistor SEL is periodically arranged in the Y direction with respect to the gate electrode 24 of the reset transistor RST.
  • the n-type semiconductor region 12, the p-type semiconductor region 13, the three n + -type semiconductor regions 14 of the upper left pixel 1 and the element separation insulating film 29 are the n-type semiconductor region 12 and the p-type semiconductor of the lower left pixel 1, respectively.
  • the regions 13, the three n + type semiconductor regions 14, and the element separation insulating film 29 are periodically arranged in the Y direction.
  • the lower right pixel 1 including the dummy transistor and the upper right pixel 1 including the amplification transistor AMP are adjacent to each other in the Y direction.
  • the structure of these pixels 1 is periodic in the Y direction.
  • the components corresponding to each other in the pixel 1 have a periodic shape in the Y direction and are periodically arranged in the Y direction.
  • the gate electrode 24 of the transfer transistor TG on the upper right is periodically arranged in the Y direction with respect to the gate electrode 24 of the transfer transistor TG on the lower right.
  • the gate electrode 24 of the amplification transistor AMP is periodically arranged in the Y direction with respect to the gate electrode 24 of the dummy transistor.
  • the n-type semiconductor region 12, the p-type semiconductor region 13, the three n + -type semiconductor regions 14 of the upper right pixel 1, and the element separation insulating film 29 are the n-type semiconductor region 12 and the p-type of the lower right pixel 1, respectively. It is periodically arranged in the Y direction with respect to the semiconductor region 13, the three n + type semiconductor regions 14, and the element separation insulating film 29.
  • the lower left pixel 1 including the reset transistor RST and the lower right pixel 1 including the dummy transistor are adjacent to each other in the X direction.
  • the structure of these pixels 1 is symmetrical in the X direction.
  • the components corresponding to each other in the pixel 1 have a shape symmetrical in the X direction and are arranged symmetrically in the X direction.
  • the gate electrode 24 of the transfer transistor TG at the lower right is arranged symmetrically in the X direction with respect to the gate electrode 24 of the transfer transistor TG at the lower left.
  • the gate electrode 24 of the dummy transistor is arranged symmetrically in the X direction with respect to the gate electrode 24 of the reset transistor RST.
  • the n-type semiconductor region 12, the p-type semiconductor region 13, the three n + -type semiconductor regions 14 of the lower right pixel 1, and the element separation insulating film 29 are the n-type semiconductor region 12 and the p-type of the lower left pixel 1, respectively. It is arranged symmetrically in the X direction with respect to the semiconductor region 13, the three n + type semiconductor regions 14, and the element separation insulating film 29.
  • the upper left pixel 1 including the selection transistor SEL and the upper right pixel 1 including the amplification transistor AMP are adjacent to each other in the X direction.
  • the structure of these pixels 1 is symmetrical in the X direction.
  • the components corresponding to each other in the pixel 1 have a shape symmetrical in the X direction and are arranged symmetrically in the X direction.
  • the gate electrode 24 of the transfer transistor TG on the upper right is arranged symmetrically in the X direction with respect to the gate electrode 24 of the transfer transistor TG on the upper left.
  • the gate electrode 24 of the amplification transistor AMP is arranged symmetrically in the X direction with respect to the gate electrode 24 of the selection transistor SEL.
  • the n-type semiconductor region 12, the p-type semiconductor region 13, the three n + -type semiconductor regions 14 of the upper right pixel 1 and the element separation insulating film 29 are the n-type semiconductor region 12 and the p-type semiconductor of the upper left pixel 1, respectively.
  • the regions 13, the three n + type semiconductor regions 14, and the element separation insulating film 29 are arranged symmetrically in the X direction.
  • these relationships are also established in the wiring layers 25 to 27.
  • the wirings of the wiring layers 25 to 27 in the upper left pixel 1 are periodically arranged in the Y direction with respect to the corresponding wirings of the wiring layers 25 to 27 in the lower left pixel 1 (FIG. 3). ..
  • the wirings of the wiring layers 25 to 27 in the upper right pixel 1 are periodically arranged in the Y direction with respect to the corresponding wirings of the wiring layers 25 to 27 in the lower right pixel 1.
  • the wirings of the wiring layers 25 to 27 in the lower right pixel 1 are arranged symmetrically in the X direction with respect to the corresponding wirings of the wiring layers 25 to 27 in the lower left pixel 1 (FIG. 2). ).
  • the wirings of the wiring layers 25 to 27 in the upper right pixel 1 are arranged symmetrically in the X direction with respect to the corresponding wirings of the wiring layers 25 to 27 in the upper left pixel 1.
  • the components corresponding to each other may not be arranged periodically in the Y direction or symmetrically in the X direction.
  • the wiring of any of the wiring layers 25 to 27 in the upper left pixel 1 may not be periodically arranged in the Y direction with respect to the corresponding wiring of the wiring layers 25 to 27 in the lower left pixel 1. good.
  • any of the wirings of the wiring layers 25 to 27 in the lower right pixel 1 is not arranged symmetrically in the X direction with respect to the corresponding wirings of the wiring layers 25 to 27 in the lower left pixel 1. May be good.
  • C in FIG. 5 shows, as an example, a pixel 1 including a reset transistor RST and a pixel 1 including a dummy transistor.
  • C shows light incident on these pixels 1 at the same incident angle by two arrows.
  • the left pixel 1 shown in FIG. 5C light is incident on the n + type semiconductor region 14.
  • the right pixel 1 shown in FIG. 5C the light is not incident on the n + type semiconductor region 14.
  • the two pixels 1 adjacent to each other in the Y direction have a periodic structure in the Y direction.
  • B in FIG. 5 shows a pixel 1 including a reset transistor RST and a pixel 1 including a selection transistor SEL.
  • the light incident on these pixels 1 at the same incident angle is indicated by two arrows.
  • the left pixel 1 shown in FIG. 5B light is incident on the n + type semiconductor region 14.
  • the right pixel 1 shown in FIG. 5B light is incident on the n + type semiconductor region 14.
  • the two pixels 1 adjacent to each other in the Y direction have a periodic structure, it is possible to suppress the occurrence of a sensitivity difference between these pixels 1.
  • the fact that two pixels 1 adjacent to each other in the X direction have a symmetrical structure means that, for example, a component in one pixel 1 and a component in the other pixel 1 are electrically connected by a short wiring. There is an advantage that it becomes possible to do. According to this embodiment, it is possible to suppress the difference in sensitivity and shorten the wiring at the same time.
  • the four pixels 1 shown in FIG. 4A form one unit.
  • the solid-state image sensor of the present embodiment includes a plurality of units arranged in a two-dimensional array along the X direction and the Y direction, and each unit has the same structure as the unit shown in FIG. 4A. ing. Therefore, in the solid-state image sensor of the present embodiment, a large number of pixels 1 are periodically arranged in the Y direction, and a large number of pixels 1 are arranged symmetrically by two in the X direction.
  • FIG. 5 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the comparative example of the first embodiment.
  • FIG. 5 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • FIG. 5B shows a vertical cross section along the I-I'line shown in FIG. 5A.
  • C in FIG. 5 shows a vertical cross section along the JJ'line shown in A in FIG.
  • the two pixels 1 adjacent to each other in the X direction have a structure symmetrical in the X direction. Therefore, as shown in C of FIG. 5, there is a high possibility that a sensitivity difference will occur between these pixels 1. Further, in this comparative example, the two pixels 1 adjacent to each other in the Y direction also have a structure symmetrical in the Y direction. Therefore, as shown in B of FIG. 5, there is a high possibility that a sensitivity difference will occur between these pixels 1.
  • this comparative example it is possible to electrically connect the components in the four pixels 1 with short wiring.
  • this comparative example there is a high possibility that a sensitivity difference will occur between these pixels 1.
  • the present embodiment it is possible to suppress the occurrence of a sensitivity difference between the different pixels 1 while electrically connecting the components in the different pixels 1 with short wiring.
  • FIG. 6 is a plan view schematically showing an example of the wiring layers 25 and 26 of the first embodiment.
  • a and B in FIG. 6 show the first example of the wiring layers 25 and 26 of the present embodiment.
  • the wiring layers 25 include a plurality of wirings 25a that are aligned with each other in the X direction and extend in the Y direction
  • the wiring layers 26 include a plurality of wirings 26a that are aligned with each other in the Y direction and extend in the X direction.
  • a and B in FIG. 6 further show a distance D1 between the wirings 25a and a distance D2 between the wirings 26a.
  • These wirings 25a are examples of the first wiring of the present disclosure
  • these wirings 26a are examples of the second wiring of the present disclosure.
  • each wiring 25a shown in FIG. 6A extends linearly in the Y direction
  • the wiring layer 25 of the present embodiment may include wiring 25a extending linearly in the Y direction.
  • each wiring 25b shown in FIG. 6B extends linearly in the X direction
  • the wiring layer 26 of the present embodiment may include wiring 26a extending linearly in the X direction.
  • the wiring layers 25 include a plurality of wirings 25a that are aligned with each other in the X direction and extend in the Y direction, and the wiring layers 26 are aligned with each other in the Y direction and X. It includes a plurality of wirings 26a extending in a direction.
  • the distances D1 and D2 in this example are set longer than the distances D1 and D2 in the first example.
  • the distance D1 between the wirings 25a and the distance D2 between the wirings 26a may be short as in the first example or long as in the second example. However, in order to effectively suppress the light from escaping from the substrate 11 to the support substrate 28, it is desirable that the distances D1 and D2 are short.
  • the distances D1 and D2 are preferably set to a length that does not allow light having a wavelength of ⁇ to pass through.
  • the two pixels 1 adjacent to each other in the X direction have a structure symmetrical in the X direction, and the two pixels 1 adjacent to each other in the Y direction have a periodic structure in the Y direction. are doing.
  • this relationship may be applied to a contact plug or via plug electrically connected to the wiring layers 25 to 27.
  • contact plugs corresponding to each other may be arranged symmetrically in the X direction.
  • via plugs corresponding to each other may be periodically arranged in the Y direction.
  • 7 to 12 are cross-sectional views showing a method of manufacturing the solid-state image sensor of the first embodiment.
  • an element separation groove H is formed in the substrate 11 from the surface S1 of the substrate 11 by photolithography and RIE (Reactive Ion Etching) (FIG. 7).
  • the element separation groove H is used for embedding the element separation insulating film 21 as described later.
  • the element separation groove H is formed so as not to penetrate the substrate 11.
  • the process of FIG. 7 is performed with the front surface S1 of the substrate 11 facing up and the back surface S2 of the substrate 11 facing down.
  • the material of the element separation insulating film 21 is formed on the surface S1 of the substrate 11, and the upper surface of the material is flattened by CMP (Chemical Mechanical Polishing) (FIG. 8). As a result, the material outside the element separation groove H is formed. Is removed by CMP, and the element separation insulating film 21 is formed in the element separation groove H. As a result, the region in the substrate 11 is divided into a plurality of regions for forming the plurality of pixels 1 by the element separation insulating film 21.
  • the n-type semiconductor region 12, the p-type semiconductor region 13, the n + type semiconductor region 14, the interlayer insulating film 22, the gate insulating film 23, the gate electrode 24, the wiring layer 25, and the wiring layer 26, a wiring layer 27, a support substrate 28, and the like are formed (FIG. 9).
  • the photodiode PD is formed in the substrate 11, and the transfer transistor TG is formed on the substrate 11.
  • the reset transistor RST, the selection transistor SEL, the amplification transistor AMP, and the gate insulating film 23 and the gate electrode 24 of the dummy transistor are the same insulating materials and electrodes as the gate insulating film 23 and the gate electrode 24 of the transfer transistor TG in the process of FIG. Formed from the material.
  • the element separation insulating film 29 shown in FIG. 4A is formed in the substrate 11 in any of the steps of FIGS. 7 to 9.
  • FIG. 10 shows a state in which the front surface S1 of the substrate 11 faces downward and the back surface S2 of the substrate 11 faces upward.
  • the substrate 11 is thinned from the back surface S2 of the substrate 11 (FIG. 11).
  • the element separation insulating film 21 is exposed on the back surface S2 of the substrate 11. In this way, a structure in which the element separation insulating film 21 penetrates the substrate 11 is realized.
  • the thinning of the substrate 11 is performed, for example, by etching or CMP.
  • a light-shielding film 15, a color filter 16, and an on-chip lens 17 are formed on the back surface S2 of the substrate 11 (FIG. 12).
  • a solid-state image pickup device including a plurality of pixels 1 is manufactured.
  • these pixels 1 are formed so as to have the symmetry and periodicity shown in A and the like in FIG.
  • FIG. 13 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the modified example of the first embodiment.
  • FIG. 13 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • FIG. 13B shows a vertical cross section along the I-I'line shown in FIG. 13A.
  • C in FIG. 13 shows a vertical cross section along the JJ'line shown in A in FIG.
  • the two pixels 1 adjacent to each other in the Y direction have a periodic structure in the Y direction. This makes it possible to suppress the occurrence of a sensitivity difference between the pixels 1 adjacent to each other in the Y direction. Further, in this modification, the two pixels 1 adjacent to each other in the X direction also have a periodic structure in the X direction. As a result, it is possible to suppress the occurrence of a sensitivity difference between the pixels 1 adjacent to each other in the X direction. Therefore, according to this modification, it is possible to more effectively suppress the occurrence of a sensitivity difference between different pixels 1.
  • FIG. 14 is a cross-sectional view showing the structure of the solid-state image sensor of the modified example of the first embodiment.
  • FIG. 14 shows an XZ cross section of the solid-state image sensor of this modification, similar to C in FIG. In FIG. 14, each wiring of the wiring layers 25 to 27 in the left pixel 1 is periodically arranged in the X direction with respect to the corresponding wiring of the wiring layers 25 to 27 in the right pixel 1. This makes it possible to more effectively suppress the sensitivity difference between the pixels 1.
  • FIG. 15 is another cross-sectional view showing the structure of the solid-state image sensor of the modified example of the first embodiment.
  • FIG. 15 shows a YZ cross section of the solid-state image sensor of this modified example, as in FIG. 13B.
  • each wiring of the wiring layers 25 to 27 in the right pixel 1 is periodically arranged in the Y direction with respect to the corresponding wiring of the wiring layers 25 to 27 in the left pixel 1. This makes it possible to more effectively suppress the sensitivity difference between the pixels 1.
  • the two pixels 1 adjacent to each other in the Y direction have a periodic structure in the Y direction.
  • the transfer transistor TG of one pixel 1 is periodically arranged in the Y direction with respect to the transfer transistor TG of the other pixel 1.
  • the n-type semiconductor region 12, the p-type semiconductor region 13, and the n + type semiconductor region 14 in one pixel 1 are the n-type semiconductor region 12, the p-type semiconductor region 13, and the n + type in the other pixel 1, respectively. It is periodically arranged in the Y direction with respect to the semiconductor region 14. Therefore, according to the present embodiment, it is possible to suppress the occurrence of a sensitivity difference between these pixels 1.
  • the two pixels 1 adjacent to each other in the Y direction have a structure symmetrical in the Y direction, and the two pixels 1 adjacent to each other in the X direction have a periodic structure in the X direction. You may be doing it.
  • FIG. 16 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the second embodiment.
  • the solid-state image sensor of the present embodiment will be mainly described as being different from the solid-state image sensor of the first embodiment, and the description of common points with the solid-state image sensor of the first embodiment will be omitted.
  • a of FIG. 16 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • B in FIG. 16 shows a YZ cross section along the KK'line shown in A in FIG.
  • the solid-state image sensor of the present embodiment has generally the same structure as the solid-state image sensor of the comparative example of the first embodiment shown in FIGS. 5A to 5C. Therefore, in the present embodiment, the two pixels 1 adjacent to each other in the X direction have a structure symmetrical in the X direction, and the two pixels 1 adjacent to each other in the Y direction have a structure symmetrical to the Y direction. Have.
  • the lower left pixel 1 shown in FIG. 16A does not include the element separation insulating film 29 between the transfer transistor TG and the reset transistor RST.
  • the p-type semiconductor region 13 is provided between the transfer transistor TG and the reset transistor RST instead of the element separation insulating film 29.
  • the p-type impurity concentration in the p-type semiconductor region 13 between the transfer transistor TG and the reset transistor RST may be the same as or different from the p-type impurity concentration in other portions in the p-type semiconductor region 13. This also applies to the other pixel 1 shown in FIG. 16A.
  • the upper left pixel 1 shown in FIG. 16A does not include the element separation insulating film 29 between the transfer transistor TG and the selection transistor SEL.
  • the upper right pixel 1 shown in FIG. 16A does not include the element separation insulating film 29 between the transfer transistor TG and the amplification transistor AMP.
  • the lower right pixel 1 shown in FIG. 16A does not include the element separation insulating film 29 between the transfer transistor TG and the dummy transistor.
  • the element-separating insulating film 29 of the present embodiment is provided under the element-separating insulating film 21 in the substrate 11 and has a planar shape substantially similar to that of the element-separating insulating film 21. ing.
  • the element-separating insulating film penetrating the substrate 11 is formed by the element-separating insulating film 21 and the element-separating insulating film 29.
  • Such element-separating insulating films 21 and 29 can be formed, for example, by forming the element-separating insulating films 21 and 29 in order in the steps of FIGS. 7 and 8.
  • the element separation insulating film 29 When the element separation insulating film 29 is provided between the transfer transistor TG and the reset transistor RST, the light incident on the substrate 11 may be reflected by the element separation insulating film 29. Such reflected light may cause color mixing between the pixels 1.
  • the solid-state image pickup device of the present embodiment does not include the element separation insulating film 29 between the transfer transistor TG and the reset transistor RST. Therefore, according to the present embodiment, it is possible to suppress the occurrence of color mixing between the pixels 1 due to such an element separation insulating film 29.
  • the step of forming the element separation insulating film 29 between the transfer transistor TG and the reset transistor RST is performed. This can be achieved by omitting it.
  • the step of FIG. Perform the necessary processing for that purpose.
  • FIG. 17 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the modified example of the second embodiment.
  • a of FIG. 17 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • B in FIG. 17 shows a YZ cross section along the KK'line shown in A in FIG.
  • two pixels 1 adjacent to each other in the Y direction have a periodic structure in the Y direction, similar to the solid-state image pickup device shown in FIG. 4A and the like. This makes it possible to suppress the occurrence of a sensitivity difference between the pixels 1 adjacent to each other in the Y direction. Further, according to the present modification, it is possible to suppress the occurrence of a sensitivity difference between the different pixels 1 while electrically connecting the components in the different pixels 1 with short wiring.
  • FIG. 18 is a plan view and a cross-sectional view showing the structure of a solid-state image sensor according to another modification of the second embodiment.
  • a of FIG. 18 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • B in FIG. 18 shows a YZ cross section along the KK'line shown in A in FIG.
  • two pixels 1 adjacent to each other in the Y direction have a periodic structure in the Y direction and each other in the X direction.
  • Two adjacent pixels 1 have a structure that is periodic in the X direction. This makes it possible to more effectively suppress the occurrence of a sensitivity difference between the different pixels 1.
  • the solid-state image sensor of the present embodiment does not include the element separation insulating film 29 between the transfer transistor TG and the reset transistor RST. Therefore, according to the present embodiment, it is possible to suppress the occurrence of color mixing between the pixels 1 due to such an element separation insulating film 29.
  • (Third Embodiment) 19 and 20 are a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the third embodiment, respectively.
  • the solid-state image sensor of the present embodiment will be described focusing on the differences from the solid-state image sensors of the first and second embodiments, and the common points with the solid-state image sensors of the first and second embodiments will be omitted. do.
  • FIG. 19 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • FIG. 20 shows a YZ cross section along the AA'line shown in FIG.
  • the structure of the solid-state image sensor of the present embodiment will be described with reference to FIG. 19, and FIG. 20 will be appropriately referred to in this description.
  • the solid-state image sensor of the present embodiment has generally the same structure as the solid-state image sensor of the modified example of the first embodiment shown in FIGS. 13 to 15. Therefore, in the present embodiment, the two pixels 1 adjacent to each other in the X direction have a substantially periodic structure in the X direction, and the two pixels 1 adjacent to each other in the Y direction are substantially periodic in the Y direction. It has a structure. As a result, the four pixels 1 shown in FIG. 19 have a substantially periodic structure in the X direction and the Y direction. For example, the gate electrodes 24 of the four transfer transistors TG shown in FIG. 19 are all arranged in the vicinity of the upper right corner (the corner in the + X direction and the + Y direction) in the corresponding pixel 1.
  • each pixel 1 shown in FIG. 19 includes four contact plugs 31 under the substrate 11 (see also FIG. 20), and these contact plugs 31 of the four pixels 1 shown in FIG. 19 also include these contact plugs 31 in the X direction and in the X direction. It is periodically arranged in the Y direction.
  • the areas of the reset transistor RST, the selection transistor SEL, the amplification transistor AMP, and the gate electrode 24 of the dummy transistor (Dummy) are not set to be the same in plan view.
  • the area of the gate electrode 24 of the amplification transistor AMP is set to be larger than the area of the gate electrode 24 of the reset transistor RST and the area of the gate electrode 24 of the dummy transistor.
  • the area of the gate electrode 24 of the selection transistor SEL is set to be smaller than the area of the gate electrode 24 of the reset transistor RST and the area of the gate electrode 24 of the dummy transistor.
  • the area of the gate electrode 24 of the reset transistor RST and the area of the gate electrode 24 of the dummy transistor are set to be the same.
  • these transistors shown in FIG. 19 include a gate electrode 24 having two or more types (here, three types) of areas in a plan view.
  • the solid-state imaging device of the present embodiment includes an element-separating insulating film 21 that reaches the back surface S2 of the substrate 11 and an element-separating insulating film 29 that does not reach the back surface S2 of the substrate 11 (also in FIG. 20).
  • the element-separating insulating film 29 of the present embodiment includes a plurality of internal element-separating insulating films 29a and an external element-separating insulating film 29b.
  • the element separation insulating film 21, the internal element separation insulating film 29a, and the external element separation insulating film 29b are silicon oxide films in the present embodiment, but other insulating films (for example, silicon nitride film) may be used.
  • the internal element separation insulating film 29a and the external element separation insulating film 29b are examples of the first and second element separation insulating films of the present disclosure, respectively.
  • Each internal element separation insulating film 29a is provided inside each pixel 1, and includes a transfer transistor TG of each pixel 1 and other pixel transistors (reset transistor RST, selection transistor SEL, amplification transistor AMP, or dummy transistor). It is sandwiched between.
  • FIG. 19 shows four internal element separation insulating films 29a provided in the four pixels 1. These internal element separation insulating films 29a are provided in the substrate 11 on the surface S1 side of the substrate 11 (see also FIG. 20), and extend in the X direction. Reference numerals ⁇ and ⁇ 'indicate the width of the internal element separation insulating film 29a in a plan view. The internal element separation insulating film 29a shown in FIG.
  • width ⁇ has a width ⁇ almost as a whole, but has a width ⁇ 'in the pixel 1 (pixel 1 on the upper right) including the amplification transistor AMP.
  • the width ⁇ ' is set thicker than the width ⁇ .
  • Width ⁇ is an example of the first width of the present disclosure, and width ⁇ 'is an example of the second width of the present disclosure.
  • the external element separation insulating film 29b is provided outside each pixel 1 and extends between the pixels 1 adjacent to each other in the X direction and the Y direction.
  • the external element-separating insulating film 29b has a planar shape similar to that of the element-separating insulating film 21, and has a shape that surrounds the four pixels 1 shown in FIG. 19 for each pixel 1.
  • the external element separation insulating film 29b is provided in the substrate 11 on the surface S1 side of the substrate 11 (see also FIG. 20), and the element separation insulating film 21 is provided in the substrate 11 on the external element separation insulating film 29b. Has been done. As a result, the element separation insulating film 21 of the present embodiment penetrates the substrate 11 together with the external element separation insulating film 29b.
  • Reference numeral ⁇ indicates the width of the external element separation insulating film 29b in a plan view.
  • the external element separation insulating film 29b of the present embodiment has a width ⁇ in any portion.
  • FIG. 19 shows a portion sandwiched between the four pixels 1 and a portion surrounding the entire four pixels 1 as a portion of the external element separation insulating film 29b. Note that FIG. 19 illustrates only half of the latter part. Therefore, the width of the latter part is not ⁇ / 2, but ⁇ as well as the width of the former part.
  • FIG. 19 shows the planar shape of the internal element separation insulating film 29a and the external element separation insulating film 29b of the present embodiment.
  • the internal element separation insulating film 29a of the present embodiment has substantially the same planar shape as the element separation insulating film 29 of the modified example of the first embodiment shown in FIG. 13, but not only the portion having the width ⁇ but also the portion. It also includes a portion having a width ⁇ '.
  • the external element-separating insulating film 29b of the present embodiment has substantially the same planar shape as the element-separating insulating film 21 of the modified example of the first embodiment shown in FIG.
  • the element-separating insulating film 21 of the modified example of the first embodiment is also provided on the element-separating insulating film 29 (see FIG. 15), but in the plan view of FIG. 13, it is under the element-separating insulating film 21.
  • the element separation insulating film 29 is not shown. This also applies to the other plan views of the first and second embodiments.
  • the internal element separation insulating film 29a and the external element separation insulating film 29b are used as the element separation insulating film 29. It can be realized by forming.
  • the element separation groove for the element separation insulating film 29 can be formed in the substrate 11 by lithography and etching. Further, the portion having the width ⁇ and the portion having the width ⁇ 'can be formed by providing the photomask for lithography with a pattern corresponding to the former and a pattern corresponding to the latter.
  • the solid-state image sensor of this embodiment is, for example, a NIR (near infrared light) sensor.
  • each pixel 1 of the present embodiment is used as an NIR pixel for detecting near-infrared light
  • the color filter 16 (FIG. 20) for these pixels 1 is a filter for near-infrared light.
  • the four pixels 1 shown in FIG. 19 share pixel transistors (reset transistor RST, selection transistor SEL, amplification transistor AMP, and dummy transistor) other than the transfer transistor TG.
  • all of these four pixels 1 are NIR pixels.
  • Sharing of pixel transistors among pixels 1 is performed, for example, in order to reduce the chip size of a solid-state image sensor.
  • the symmetry and periodicity of the pixel transistor and wiring between these pixels 1 may deteriorate.
  • the size of the amplification transistor AMP is different from the size of the reset transistor RST and the size of the dummy transistor. This is to increase the size of the amplification transistor AMP and reduce the noise of the amplification transistor AMP.
  • the effect of poor symmetry and periodicity also appears in the imaging characteristics of the NIR sensor.
  • Near-infrared light is less likely to be absorbed by the silicon substrate (board 11) than visible light, and easily reaches each pixel transistor without significantly reducing its intensity. Therefore, in the case of detecting near-infrared light, the influence of symmetry and periodicity appears more strongly in the imaging characteristics than in the case of detecting visible light. In the NIR sensor, for example, a large sensitivity difference is likely to occur between shared pixels.
  • aperture correction of the light-shielding film 15 (FIG. 20) can be mentioned.
  • the output of the high-sensitivity pixel 1 can be matched with the output of the low-sensitivity pixel 1.
  • this may reduce the Qe (quantum efficiency) of the NIR sensor.
  • it may be difficult in design to adjust the opening size of the light-shielding film 15.
  • the width of the internal element separation insulating film 29a is adjusted for each pixel 1 in order to correct the sensitivity difference between the shared pixels.
  • the element separation insulating films 21 and 29 of the present embodiment are silicon oxide films and have a property of reflecting light. The light reflected by the element separation insulating films 21 and 29 can contribute to the sensitivity of the pixel 1. Therefore, according to the present embodiment, by adjusting the width of the internal element separation insulating film 29a for each pixel 1, the influence of the internal element separation insulating film 29a on the sensitivity can be adjusted for each pixel 1. This makes it possible to reduce the sensitivity difference between the shared pixels.
  • the internal element separation insulating film 29a of a certain pixel 1 when the internal element separation insulating film 29a of a certain pixel 1 is thickened, the light component reflected by the internal element separation insulating film 29a increases, and the sensitivity of the pixel 1 becomes high. Therefore, when the sensitivity difference between the shared pixels is corrected by using this technique, the internal element separation insulating film 29a of the pixel 1 having a low sensitivity is generally thickened. As a result, the output of the pixel 1 having a low sensitivity can be combined with the output of the pixel 1 having a high sensitivity, and it is possible to suppress a decrease in Qe of the NIR sensor.
  • the structure of the internal element separation insulating film 29a of the present embodiment may be applied to a solid-state image pickup device other than the NIR sensor. Further, in the present embodiment, the width of the internal element separation insulating film 29a of the pixel 1 other than the pixel 1 including the amplification transistor AMP may be adjusted. Further, in the present embodiment, the sensitivity difference between the shared pixels may be corrected by adjusting the width of the external element separating insulating film 29b instead of the width of the internal element separating insulating film 29a.
  • FIG. 21 is a plan view showing the structure of the solid-state image sensor of the first modification of the third embodiment.
  • FIG. 21 shows four pixels 1 included in the pixel array region 2 and an element separation insulating film 29 for these pixels 1 as in FIG. 19.
  • FIG. 21 further shows the shape of the element-separating insulating film 29 around these pixels 1 by a dotted line L1 in order to explain the shape of the element-separating insulating film 29.
  • the internal element separation insulating film 29a of this modification has a width ⁇ in any portion.
  • the external element separation insulating film 29b of this modification has a width ⁇ almost as a whole, but has a width ⁇ 'on the + Y direction side of the pixel 1 including the amplification transistor AMP.
  • the width ⁇ ' is set thicker than the width ⁇ .
  • Width ⁇ is an example of the first width of the present disclosure
  • width ⁇ ' is an example of the second width of the present disclosure. According to this modification, it is possible to correct the sensitivity difference between the shared pixels by adjusting the width of the external element separation insulating film 29b.
  • FIG. 22 is a plan view showing the structure of the solid-state image sensor of the second modification of the third embodiment.
  • FIG. 22 shows the four pixels 1 included in the pixel array region 2 and the element separation insulating film 29 for these pixels 1 as in FIG. 19.
  • FIG. 22 further shows the shape of the element-separating insulating film 29 around these pixels 1 by a dotted line L2 in order to explain the shape of the element-separating insulating film 29.
  • the internal element separation insulating film 29a of this modification has a width ⁇ in any portion.
  • the external element separation insulating film 29b of this modification has a width ⁇ almost as a whole, but has a width ⁇ 'on the ⁇ X direction side of the pixel 1 including the amplification transistor AMP. According to this modification, the sensitivity difference between the shared pixels can be corrected by adjusting the width of the external element separation insulating film 29b at a plurality of locations.
  • FIG. 23 is a plan view showing the structure of the solid-state image sensor of the third modification of the third embodiment.
  • the external element separation insulating film 29b of this modification has a width ⁇ in any portion.
  • the internal element separation insulating film 29a of this modification has a width ⁇ in the pixel 1 including the reset transistor RST and the selection transistor SEL, but has a width ⁇ in the pixel 1 including the amplification transistor AMP and the dummy transistor. 'have. According to this modification, by adjusting the width of the internal element separation insulating film 29a within the plurality of pixels 1, it is possible to correct the sensitivity difference between the shared pixels.
  • FIG. 24 is a plan view showing the structure of the solid-state image sensor of the fourth modification of the third embodiment.
  • the areas of the reset transistor RST, the selection transistor SEL, the amplification transistor AMP, and the gate electrode 24 of the dummy transistor in the plan view are set to be the same.
  • the reset transistor RST, the selection transistor SEL, the amplification transistor AMP, and the dummy transistor of this modification are periodically arranged in the X direction and the Y direction, similarly to the transfer transistor TG.
  • the reset transistor RST, the selection transistor SEL, the amplification transistor AMP, and the gate electrode 24 of the dummy transistor of this modification are all internal elements in the corresponding pixel 1 near the center of the internal element separation insulating film 29a.
  • the separation insulating film 29a is arranged in the ⁇ Y direction.
  • the element-separating insulating film 29 of this modification has the same shape as the element-separating insulating film 29 shown in FIG. Therefore, the external element separation insulating film 29b of this modification has a width ⁇ in any portion. Further, the internal element separation insulating film 29a of this modification has a width ⁇ almost as a whole, but has a width ⁇ 'in the pixel 1 including the amplification transistor AMP. According to this modification, it is possible to correct the sensitivity difference between the shared pixels by adjusting the width of the internal element separation insulating film 29a.
  • the areas of the reset transistor RST, the selection transistor SEL, the amplification transistor AMP, and the gate electrode 24 of the dummy transistor in the plan view are set to be the same. Therefore, the sensitivity difference between the shared pixels due to these pixel transistors generally does not occur.
  • the shape of the wiring (for example, the wiring in the wiring layers 25 to 27) of the solid-state image sensor of this modification is different between the shared pixels, a sensitivity difference between the shared pixels may occur. According to this modification, it is possible to reduce such a sensitivity difference.
  • the shape of the element separation insulating film 29 of the first, second, or third modification may be adopted.
  • the element separation insulating film 29a (or 29b) of the present embodiment includes a portion having a width ⁇ (or ⁇ ) and a portion having a width ⁇ '(or ⁇ '). Therefore, according to the present embodiment, it is possible to suppress the occurrence of a sensitivity difference between the pixels 1 by adjusting the width of the element separation insulating film 29a (or 29b).
  • the internal element separation insulating film 29a or the external element separation insulating film 29b of the present embodiment may have three or more widths. Further, in the solid-state imaging device of the present embodiment, the internal element separation insulating film 29a may have two or more widths, and the external element separation insulating film 29b may have two or more widths.
  • solid-state image pickup device of the 4th to 9th embodiments will be described.
  • the solid-state image pickup devices of the fourth to ninth embodiments will be described focusing on the differences from the solid-state image pickup devices of the first to third embodiments, and the common points with the solid-state image pickup devices of the first to third embodiments. The explanation of is omitted.
  • FIG. 25 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the fourth embodiment.
  • a in FIG. 25 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • FIG. 25B shows a vertical cross section along the I-I'line shown in FIG. 25A.
  • C in FIG. 25 shows a vertical cross section along the JJ'line shown in A in FIG. 25.
  • the solid-state image sensor of the present embodiment has generally the same structure as the solid-state image sensor of the comparative example of the first embodiment shown in FIGS. 5A to 5C. Therefore, in the present embodiment, the corresponding components in the two pixels 1 adjacent to each other in the X direction have a structure substantially symmetrical in the X direction, and the corresponding components in the two pixels 1 adjacent to each other in the Y direction. The corresponding components of the above have a structure that is generally symmetrical in the Y direction.
  • the reset transistor RST, the selection transistor SEL, the amplification transistor AMP, and the gate electrode 24 of the dummy transistor represented by the reference numeral "Dummy" are periodic and symmetrical in the X direction and symmetrically in the Y direction as shown in A of FIG. Have been placed.
  • the gate electrode 24 of the selection transistor SEL is arranged symmetrically in the Y direction with respect to the gate electrode 24 of the reset transistor RST.
  • the gate electrode 24 of the selection transistor SEL is periodically arranged in the X direction with respect to the gate electrode 24 of the amplification transistor AMP.
  • a to C in FIG. 25 show two on-chip lenses 17 in these pixels 1.
  • One on-chip lens 17 is commonly provided in the upper left and lower left pixels 1 shown in FIG. 25A. Therefore, the light focused by the on-chip lens 17 is incident on the photodiode PD in these two pixels 1.
  • the other on-chip lens 17 is commonly provided in the upper right and lower right pixels 1 shown in FIG. 25A. Therefore, the light focused by the on-chip lens 17 is incident on the photodiode PD in these two pixels 1.
  • the gate electrode 24 of the reset transistor RST and the gate electrode 24 of the selection transistor SEL are arranged near the lower right corner and the upper right corner of the corresponding on-chip lens 17 in A of FIG. 25, respectively. Therefore, these gate electrodes 24 are arranged at positions away from the optical axis of the on-chip lens 17. This makes it possible to prevent these gate electrodes 24 from interfering with the incident light on the photodiode PD. This also applies to the amplification transistor AMP and the dummy transistor. According to the present embodiment, such an effect can be obtained by arranging these gate electrodes 24 periodically in the X direction and symmetrically in the Y direction.
  • the photodiode PDs (n-type semiconductor region 12, p-type semiconductor region 13, etc.) in these pixels 1 are arranged symmetrically in the X direction and the Y direction. Has been done.
  • both the on-chip lens 17 and the photodiode PD have symmetrical shapes, so that it is possible to optimize the light collection efficiency and optical symmetry of these pixels 1.
  • the upper left and upper right pixels 1 shown in FIG. 25A share one on-chip lens 17, and the lower left and lower right pixels 1 shown in FIG. 25A share one of the on-chip lenses 17.
  • the other on-chip lens 17 may be shared.
  • FIG. 26 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the modified example of the fourth embodiment.
  • the solid-state image pickup devices shown in FIGS. 26A to C have generally the same structure as the solid-state image pickup devices shown in FIGS. 25A to C.
  • the on-chip lens 17 shown in FIG. 26A is commonly provided in the four pixels 1. This makes it possible to obtain the same effect as the solid-state image pickup apparatus shown in FIGS. 25A to 25C.
  • FIG. 27 is a cross-sectional view showing the structure of the solid-state image sensor of the fifth embodiment.
  • FIG. 27 shows a vertical cross section of two pixels 1 included in the pixel array 2, as in FIG. 2.
  • the side surface of the element separation insulating film 21 of the present embodiment includes a portion having a tapered shape.
  • FIG. 27 shows three portions of the element separation insulating film 21, and the side surfaces of the left portion, the right portion, and the central portion have a tapered shape. The central portion is located near the transfer transistor TG, and the left and right portions are located far from the transfer transistor TG.
  • the side surface of the element separation insulating film 21 in such a tapered shape, it is possible to make it easier for the potential gradient (transfer gradient) to be attached to the transfer transistor TG side, for example. This makes it possible to optimize Qe (quantum efficiency) and transfer gradient.
  • each portion of the element-separating insulating film 21 of the present embodiment may be provided on the element-separating insulating film 29 as in the element-separating insulating film 21 shown in FIG.
  • FIG. 28 is a cross-sectional view showing the structure of the solid-state image sensor of the modified example of the fifth embodiment.
  • the solid-state image sensor shown in FIG. 28 has a structure generally similar to that of the solid-state image sensor shown in FIG. 27. However, while the side surface of each portion of the element separation insulating film 21 shown in FIG. 27 has a forward taper shape, the side surface of each portion of the element separation insulating film 21 shown in FIG. 28 has a reverse taper shape. Have. As described above, the side surface of the element separation insulating film 21 may include a portion having a forward taper shape and / or may include a portion having a reverse taper shape.
  • FIG. 29 is a plan view showing the structure of the solid-state image sensor of the sixth embodiment.
  • FIG. 29 is a plan view showing 10 pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • Each pixel 1 shown in FIG. 29 includes a gate electrode 24 of the transfer transistor TG, a gate electrode 24 of the other transistor Tr, an n + type semiconductor region 14 (floating diffusion portion FD), and an element separation insulating film 29.
  • the transistor Tr are a reset transistor RST, a selection transistor SEL, an amplification transistor AMP, and a dummy transistor.
  • the n-type semiconductor region 12 and the p-type semiconductor region 13 are not shown.
  • each pixel 1 of this embodiment is a hexagon in a plan view. Therefore, each pixel 1 of the present embodiment has a honeycomb structure having a hexagonal column shape. Each pixel 1 shown in FIG. 29 has two sides parallel to the X direction and four sides inclined with respect to the X direction and the Y direction in a plan view.
  • FIG. 29 shows four straight lines A1 to A4 parallel to the Y direction.
  • FIG. 29 shows two pixels 1 located on the straight line A1, three pixels 1 located on the straight line A2, two pixels 1 located on the straight line A3, and three pixels 1 located on the straight line A4. It shows that.
  • the three pixels 1 on the straight line A2 have a periodic structure in the Y direction.
  • the transfer transistor TG, the transistor Tr, the floating diffusion unit FD, and the element separation insulating film 29 in the pixel 1 on the straight line A2 are the transfer transistor TG, the transistor Tr, in the central pixel 1 on the straight line A2, respectively. It is periodically arranged in the Y direction with respect to the floating diffusion portion FD and the element separation insulating film 29. This makes it possible to obtain the same effect as that of pixel 1 shown in FIG. 4 and the like. This also applies to the three pixels 1 on the straight line A4.
  • the two pixels 1 on the straight line A1 have a structure that is rotationally symmetric with each other.
  • the transfer transistor TG, the transistor Tr, the floating diffusion unit FD, and the element separation insulating film 29 in the upper pixel 1 on the straight line A1 are the transfer transistor TG, the transistor Tr, respectively in the lower pixel 1 on the straight line A1.
  • the floating diffusion portion FD and the element separation insulating film 29 are arranged at positions rotated by 180 degrees. This also applies to the two pixels 1 on the straight line A3.
  • the pixels 1 that are separated from each other in the X direction have a periodic structure in the X direction.
  • the transfer transistor TG, the transistor Tr, the floating diffusion unit FD, and the element separation insulating film 29 in the upper pixel 1 on the straight line A3 are the transfer transistor TG, the transistor Tr, respectively in the upper pixel 1 on the straight line A1. It is periodically arranged in the X direction with respect to the floating diffusion portion FD and the element separation insulating film 29. This makes it possible to obtain the same effect as that of pixel 1 shown in FIG. 13 and the like. This also applies to the relationship between the pixel 1 on the straight line A2 and the pixel 1 on the straight line A4.
  • the pixel 1 having a honeycomb structure by adopting the pixel 1 having a honeycomb structure, it is possible to improve the degree of freedom in designing the layout of the components in each pixel 1. For example, it is possible to increase the distance between the transistors Tr of different pixels 1.
  • the reason is that when the shape of each pixel 1 is a quadrangle, there are only four corners where the transistor Tr can be arranged, whereas when the shape of each pixel 1 is a hexagon, the transistor Tr can be arranged. This is because there are six corners. In FIG. 29, one corner of one pixel 1 is in contact with two corners of the other two pixels 1, but a transistor Tr is not arranged near the contact point of these three corners. Only one transistor Tr is arranged.
  • FIG. 30 is a plan view showing the structure of the solid-state image sensor of the modified example of the sixth embodiment.
  • each pixel 1 shown in FIG. 30B has a structure that is axisymmetric with respect to each pixel 1 shown in FIG. 30A.
  • FIG. 31 is a plan view showing the structure of a solid-state image sensor according to another modification of the sixth embodiment.
  • the solid-state image pickup device shown in FIG. 31A has the same structure as the solid-state image pickup device shown in FIG. 29. However, in A of FIG. 31, the two pixels 1 on the straight line A1 have a periodic structure in the Y direction, and the two pixels 1 on the straight line A3 also have a periodic structure in the Y direction. are doing.
  • each pixel 1 on the straight line A2 has a structure that is axisymmetric with respect to the straight line A2.
  • the upper pixel 1 on the straight line A1 and the upper pixel 1 on the straight line A3 have a structure that is axisymmetric with respect to the straight line A2.
  • the lower pixel 1 on the straight line A1 and the lower pixel 1 on the straight line A3 have a structure that is axisymmetric with respect to the straight line A2.
  • the seven pixels 1 have a structure that is axisymmetric with respect to the straight line A2.
  • the structure of the pixel 1 on the straight lines A1 and A3 is different between B in FIG. 31 and C in FIG.
  • FIG. 32 is a plan view showing the structure of a solid-state image sensor according to another modification of the sixth embodiment.
  • a in FIG. 32 corresponds to two pixels 1 on the straight line A1 shown in FIG. 29.
  • Each pixel 1 of this modification also includes an element separation insulating film 29 between the gate electrode 24 of the transfer transistor TG and the gate electrode 24 of the other transistor Tr in a plan view.
  • the element separation insulating film 29 shown in FIG. 32A is indicated by reference numeral 29a (internal element separation insulating film) in order to distinguish it from the external element separation insulating film 29b described later.
  • FIG. 32 shows a vertical cross section along the straight line A1 shown in A in FIG. 32.
  • the element-separating insulating film 29 of this modification is arranged in each pixel 1 as described above, and is further arranged under the element-separating insulating film 21.
  • the former element-separated insulating film 29 is indicated by reference numeral 29a (internal element-separated insulating film), and the latter element-separated insulating film 29 is indicated by reference numeral 29b (external element-separated insulating film).
  • FIG. 33 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the seventh embodiment.
  • FIG. 33 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • FIG. 33B shows a vertical cross section along the I-I'line shown in FIG. 25A.
  • C in FIG. 33 shows a vertical cross section along the JJ'line shown in A in FIG. 25.
  • the solid-state image pickup device of the present embodiment has substantially the same structure as the solid-state image pickup device of the first embodiment shown in FIGS. 4A to 4C. Therefore, in the present embodiment, the corresponding components in the two pixels 1 adjacent to each other in the X direction have a structure symmetrical in the X direction, and the corresponding components in the two pixels 1 adjacent to each other in the Y direction have a structure.
  • the corresponding components have a structure that is generally periodic in the Y direction.
  • each pixel 1 of the present embodiment includes the element separation insulating film 29 on the plane of symmetry of each pixel 1 perpendicular to the Y direction. Therefore, the shape of the element-separating insulating film 29 in each pixel 1 is axisymmetric with respect to the above-mentioned plane of symmetry. This makes it possible to prevent the element separation insulating film 29 from deteriorating the optical symmetry of each pixel 1.
  • FIG. 34 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the eighth embodiment.
  • FIG. 34A is a plan view showing four pixels 1 included in the pixel array region 1 as in FIG. 24, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • Each pixel 1 includes a gate electrode 24 of a transfer transistor TG, a gate electrode 24 of another transistor (reset transistor RST, selection transistor SEL, amplification transistor AMP, or dummy transistor) and the like.
  • a of FIG. 34 further shows an element separation insulating film 21 surrounding these pixels 1, a plurality of well contact regions 32, and a plurality of contact plugs 31 provided under the well contact regions 32 and the like. ..
  • the well contact region 32 shown in A of FIG. 34 is provided for the pixel 1 shown in A of FIG. 34, and is provided under the element separation insulating film 21.
  • the width of the element separation insulating film 29 shown in FIG. 34A is ⁇ .
  • FIG. 34B shows three well contact (WC) regions 32 provided under the element separation insulating film 21 and three contact plugs 31 provided under these well contact regions 32.
  • the well contact region 32 is a semiconductor region provided in the substrate 11.
  • the well contact region 32 is, for example, a p-type semiconductor region.
  • each contact plug 31 shown in FIG. 34B is provided on the surface S1 of the substrate 11, and more specifically, is provided below the corresponding well contact region 32.
  • the well contact region 32 and the contact plug 31 of the present embodiment are provided at positions where they overlap with the element separation insulating film 21 in a plan view.
  • the contact plug 31 shown in FIG. 34B is used to supply a fixed potential to the substrate 11. More specifically, the contact plug 31 shown in FIG. 34B supplies a fixed potential to the wells in the substrate 11 via the well contact region 32. This makes it possible to set the potential of the well in the substrate 11 to a fixed potential.
  • the contact plug 31 shown in FIG. 34B is, for example, electrically connected to the wiring layers 25 to 27 shown in FIG. 2 and the like, and a fixed potential is supplied from the wirings 25 to 27.
  • FIG. 35 is a plan view and a cross-sectional view showing the structure of the solid-state image sensor of the comparative example of the eighth embodiment.
  • a and B in FIG. 35 correspond to A and B in FIG. 34, respectively.
  • the well contact region 32 of this comparative example is arranged in each pixel 1 instead of under the element separation insulating film 21.
  • the contact plug 31 for the well contact region 32 of this comparative example is provided under the corresponding well contact region 32 as shown in A and B of FIG. 35.
  • the size of the photodiode PD may be reduced due to the well contact area 32. As a result, the photoelectric conversion efficiency of each pixel 1 may decrease.
  • the well contact region 32 and the corresponding contact plug 31 of the present embodiment are provided under the element separation insulating film 21. This makes it possible to prevent the size of the photodiode PD from becoming smaller due to the well contact region 32. Therefore, according to this embodiment, it is possible to improve the photoelectric conversion efficiency of each pixel 1.
  • the well contact region 32 shown in A of FIG. 34 is provided below the linear portion of the element separation insulating film 21, it can be shared by the two pixels 1.
  • the well contact region 32 may be provided below the intersecting portion of the element separation insulating film 21. As a result, the well contact area 32 can be shared by the four pixels 1.
  • FIG. 36 is a plan view showing the structure of the solid-state image sensor of the ninth embodiment.
  • FIG. 36 is a plan view showing four pixels 1 included in the pixel array region 2, and shows a state in which these pixels 1 are viewed from the bottom to the top.
  • the solid-state image sensor of the present embodiment has generally the same structure as the solid-state image sensor of the comparative example of the first embodiment shown in FIG. 5A. Therefore, in the present embodiment, the corresponding components in the two pixels 1 adjacent to each other in the X direction have a structure symmetrical in the X direction, and the corresponding components in the two pixels 1 adjacent to each other in the Y direction have a structure. The corresponding components have a structure symmetrical in the Y direction.
  • the n-type semiconductor regions 12 of these pixels 1 face each other. Therefore, the n-type semiconductor region 12 in these pixels 1 is sandwiched between the gate electrode 24 of the transfer transistor TG in the upper left pixel 1 and the gate electrode 24 of the transfer transistor TG in the upper right pixel 1 in a plan view. Includes the part that was removed.
  • the n-type semiconductor region 12 in the upper left pixel 1 exists on the right side of the gate electrode 24 of the transfer transistor TG in the upper left pixel 1, and the n-type semiconductor region 12 in the upper right pixel 1 is on the upper right. It exists on the left side of the gate electrode 24 of the transfer transistor TG in the pixel 1. This also applies to the lower left pixel 1 and the lower right pixel 1 shown in FIG. 36.
  • the four pixels 1 shown in FIG. 36 share the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP in these pixels 1.
  • the n-type semiconductor regions 12 of these pixels 1 face each other in the X direction. Therefore, according to the present embodiment, it is possible to improve the photoelectric conversion efficiency of the solid-state image sensor.
  • the structure of the n-type semiconductor region 12 and the transfer transistor TG shown in FIG. 36 is not applied to the solid-state image sensor of the comparative example of the first embodiment, but instead is applied to the solid-state image sensor of any one of the first to eighth embodiments. May be applied to.
  • FIG. 37 is a plan view showing the structure of the solid-state image sensor of the modified example of the ninth embodiment.
  • the four pixels 1 have a structure symmetrical in the X direction and periodic in the Y direction. Therefore, the corresponding components in the two pixels 1 adjacent to each other in the X direction have a symmetrical structure in the X direction, and the corresponding components in the two pixels 1 adjacent to each other in the Y direction have a structure. However, it has a periodic structure in the Y direction.
  • a in FIG. 37 further shows the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP shared by these pixels 1.
  • the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP are arranged side by side in the ⁇ Y direction of these pixels 1 instead of in these pixels 1.
  • the degree of integration of the solid-state image sensor is improved by arranging the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP together outside these pixels 1 and by not arranging the dummy transistor. It becomes possible.
  • the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP of this modification are arranged symmetrically in the X direction. According to this modification, it is possible to increase the execution length and reduce the noise of these transistors.
  • FIG. 37 shows 32 pixels 1 divided into four groups.
  • the eight pixels 1 have a structure symmetrical in the X direction and periodic in the Y direction, and share a reset transistor RST, a selection transistor SEL, and an amplification transistor AMP. These transistors are arranged side by side in the ⁇ Y direction of these pixels 1 not in these pixels 1.
  • the degree of integration of the solid-state image sensor is improved by arranging the reset transistor RST, the selection transistor SEL, and the amplification transistor AMP together outside these pixels 1 and by not arranging the dummy transistor. It becomes possible.
  • FIG. 38 is a block diagram showing a configuration example of an electronic device.
  • the electrical device shown in FIG. 38 is a camera 100.
  • the camera 100 includes an optical unit 101 including a lens group and the like, an image pickup device 102 which is a solid-state image pickup device according to any one of the first to ninth embodiments, and a DSP (Digital Signal Processor) circuit 103 which is a camera signal processing circuit.
  • the DSP circuit 103, the frame memory 104, the display unit 105, the recording unit 106, the operation unit 107, and the power supply unit 108 are connected to each other via the bus line 109.
  • the optical unit 101 takes in incident light (image light) from the subject and forms an image on the image pickup surface of the image pickup device 102.
  • the image pickup apparatus 102 converts the amount of incident light imaged on the image pickup surface by the optical unit 101 into an electric signal in pixel units, and outputs the light amount as a pixel signal.
  • the DSP circuit 103 performs signal processing on the pixel signal output by the image pickup device 102.
  • the frame memory 104 is a memory for storing one screen of a moving image or a still image captured by the image pickup apparatus 102.
  • the display unit 105 includes a panel-type display device such as a liquid crystal panel or an organic EL panel, and displays a moving image or a still image captured by the image pickup device 102.
  • the recording unit 106 records a moving image or a still image captured by the image pickup apparatus 102 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 107 issues operation commands for various functions of the camera 100 under the operation of the user.
  • the power supply unit 108 appropriately supplies various power sources that serve as operating power sources for the DSP circuit 103, the frame memory 104, the display unit 105, the recording unit 106, and the operation unit 107 to these supply targets.
  • the solid-state image pickup device By using the solid-state image pickup device according to any one of the first to ninth embodiments as the image pickup device 102, good image acquisition can be expected.
  • the solid-state image sensor can be applied to various other products.
  • the solid-state imaging device may be mounted on various moving objects such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots.
  • FIG. 39 is a block diagram showing a configuration example of a mobile control system.
  • the mobile control system shown in FIG. 39 is a vehicle control system 200.
  • the vehicle control system 200 includes a plurality of electronic control units connected via the communication network 201.
  • the vehicle control system 200 includes a drive system control unit 210, a body system control unit 220, an outside information detection unit 230, an in-vehicle information detection unit 240, and an integrated control unit 250.
  • FIG. 39 further shows a microcomputer 251, an audio image output unit 252, and an in-vehicle network I / F (Interface) 253 as components of the integrated control unit 250.
  • the drive system control unit 210 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 210 includes a driving force generating device for generating driving force of a vehicle such as an internal combustion engine and a driving motor, a driving force transmission mechanism for transmitting the driving force to wheels, and a steering wheel of the vehicle. It functions as a control device such as a steering mechanism that adjusts the angle and a braking device that generates the braking force of the vehicle.
  • the body system control unit 220 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 220 functions as a control device such as a smart key system, a keyless entry system, a power window device, and various lamps (for example, a headlamp, a back lamp, a brake lamp, a winker, and a fog lamp).
  • a radio wave transmitted from a portable device that substitutes for a key or a signal of various switches may be input to the body system control unit 220.
  • the body system control unit 220 receives such radio wave or signal input and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 230 detects information outside the vehicle equipped with the vehicle control system 200.
  • an image pickup unit 231 is connected to the vehicle outside information detection unit 230.
  • the vehicle outside information detection unit 230 causes the image pickup unit 231 to capture an image of the outside of the vehicle, and receives the captured image from the image pickup unit 231.
  • the vehicle outside information detection unit 230 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on a road surface based on the received image.
  • the image pickup unit 231 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 231 can output an electric signal as an image or can output it as distance measurement information.
  • the light received by the image pickup unit 231 may be visible light or invisible light such as infrared light.
  • the image pickup unit 231 includes the solid-state image pickup device according to any one of the first to ninth embodiments.
  • the in-vehicle information detection unit 240 detects information inside the vehicle equipped with the vehicle control system 200.
  • a driver state detection unit 241 that detects the state of the driver is connected to the in-vehicle information detection unit 240.
  • the driver state detection unit 241 includes a camera that images the driver, and the in-vehicle information detection unit 240 has a degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 241. May be calculated, or it may be determined whether or not the driver has fallen asleep.
  • This camera may include the solid-state image sensor according to any one of the first to ninth embodiments, and may be, for example, the camera 100 shown in FIG. 38.
  • the microcomputer 251 calculates a control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 230 or the vehicle interior information detection unit 240, and controls the drive system.
  • a control command can be output to the unit 210.
  • the microcomputer 251 is a coordinated control for the purpose of realizing ADAS (Advanced Driver Assistance System) functions such as vehicle collision avoidance, impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, collision warning, and lane deviation warning. It can be performed.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 251 controls the driving force generator, the steering mechanism, or the braking device based on the information around the vehicle acquired by the vehicle exterior information detection unit 230 or the vehicle interior information detection unit 240, thereby controlling the driver. It is possible to perform coordinated control for the purpose of automatic driving that runs autonomously without depending on the operation.
  • the microcomputer 251 can output a control command to the body system control unit 220 based on the information outside the vehicle acquired by the vehicle outside information detection unit 230.
  • the microcomputer 251 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the outside information detection unit 230, and performs cooperative control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 252 transmits an output signal of at least one of audio and image to an output device capable of visually or audibly notifying the passenger of the vehicle or the outside of the vehicle.
  • an audio speaker 261, a display unit 262, and an instrument panel 263 are shown as such an output device.
  • the display unit 262 may include, for example, an onboard display or a head-up display.
  • FIG. 40 is a plan view showing a specific example of the set position of the image pickup unit 231 of FIG. 39.
  • the vehicle 300 shown in FIG. 40 includes image pickup units 301, 302, 303, 304, and 305 as the image pickup unit 231.
  • the image pickup units 301, 302, 303, 304, and 305 are provided, for example, at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 300.
  • the image pickup unit 301 provided in the front nose mainly acquires an image in front of the vehicle 300.
  • the image pickup unit 302 provided in the left side mirror and the image pickup section 303 provided in the right side mirror mainly acquire an image of the side of the vehicle 300.
  • the image pickup unit 304 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 300.
  • the image pickup unit 305 provided on the upper part of the windshield in the vehicle interior mainly acquires an image in front of the vehicle 300.
  • the image pickup unit 305 is used, for example, to detect a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 40 shows an example of the imaging range of the imaging units 301, 302, 303, 304 (hereinafter referred to as “imaging unit 301 to 304”).
  • the imaging range 311 indicates the imaging range of the imaging unit 301 provided on the front nose.
  • the image pickup range 312 indicates the image pickup range of the image pickup unit 302 provided on the left side mirror.
  • the image pickup range 313 indicates the image pickup range of the image pickup unit 303 provided on the right side mirror.
  • the image pickup range 314 indicates the image pickup range of the image pickup unit 304 provided on the rear bumper or the back door. For example, by superimposing the image data captured by the image pickup units 301 to 304, a bird's-eye view image of the vehicle 300 viewed from above can be obtained.
  • the imaging range 311, 312, 313, 314 will be referred to as "imaging range 311 to 314".
  • At least one of the image pickup units 301 to 304 may have a function of acquiring distance information.
  • at least one of the image pickup units 301 to 304 may be a stereo camera including a plurality of image pickup devices, or may be an image pickup device having pixels for phase difference detection.
  • the microcomputer 251 (FIG. 39) has a distance to each three-dimensional object within the imaging range 311 to 314 based on the distance information obtained from the imaging units 301 to 304, and a temporal change of this distance (vehicle 300). Relative velocity to) is calculated. Based on these calculation results, the microcomputer 251 is the closest three-dimensional object on the traveling path of the vehicle 300, and is a three-dimensional object traveling at a predetermined speed (for example, 0 km / h or more) in almost the same direction as the vehicle 300. , Can be extracted as a preceding vehicle.
  • a predetermined speed for example, 0 km / h or more
  • the microcomputer 251 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. As described above, according to this example, it is possible to perform coordinated control for the purpose of automatic driving or the like that autonomously travels without the operation of the driver.
  • the microcomputer 251 classifies three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 301 to 304. It can be extracted and used for automatic avoidance of obstacles. For example, the microcomputer 251 distinguishes obstacles around the vehicle 300 into obstacles that can be seen by the driver of the vehicle 300 and obstacles that are difficult to see. Then, the microcomputer 251 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 251 is used via the audio speaker 261 or the display unit 262. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 210, driving support for collision avoidance can be provided.
  • At least one of the image pickup units 301 to 304 may be an infrared camera that detects infrared rays.
  • the microcomputer 251 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured images of the imaging units 301 to 304. Such recognition of a pedestrian is, for example, whether or not the pedestrian is a pedestrian by performing a procedure for extracting feature points in the captured images of the image pickup units 301 to 304 as an infrared camera and a pattern matching process on a series of feature points showing the outline of the object. It is performed by the procedure for determining.
  • the audio image output unit 252 When the microcomputer 251 determines that a pedestrian is present in the captured images of the imaging units 301 to 304 and recognizes the pedestrian, the audio image output unit 252 has a square contour line for emphasizing the recognized pedestrian.
  • the display unit 262 is controlled so as to superimpose and display. Further, the audio image output unit 252 may control the display unit 262 so as to display an icon or the like indicating a pedestrian at a desired position.
  • FIG. 41 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technique according to the present disclosure (the present technique) can be applied.
  • FIG. 41 illustrates how the surgeon (doctor) 531 is performing surgery on patient 532 on patient bed 533 using the endoscopic surgery system 400.
  • the endoscopic surgery system 400 includes an endoscope 500, other surgical tools 510 such as an abdominal tube 511 and an energy treatment tool 512, and a support arm device 520 that supports the endoscope 500.
  • a cart 600 equipped with various devices for endoscopic surgery.
  • the endoscope 500 is composed of a lens barrel 501 in which a region having a predetermined length from the tip is inserted into the body cavity of the patient 532, and a camera head 502 connected to the base end of the lens barrel 501.
  • the endoscope 500 configured as a so-called rigid mirror having a rigid lens barrel 501 is shown, but the endoscope 500 may be configured as a so-called flexible mirror having a flexible lens barrel. good.
  • An opening in which an objective lens is fitted is provided at the tip of the lens barrel 501.
  • a light source device 603 is connected to the endoscope 500, and the light generated by the light source device 603 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 501, and is an objective. It is irradiated toward the observation target in the body cavity of the patient 532 through the lens.
  • the endoscope 500 may be a direct endoscope, a perspective mirror, or a side endoscope.
  • An optical system and an image pickup element are provided inside the camera head 502, and the reflected light (observation light) from the observation target is focused on the image pickup element by the optical system.
  • the observation light is photoelectrically converted by the image pickup device, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to the camera control unit (CCU: Camera Control Unit) 601.
  • the CCU 601 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and comprehensively controls the operations of the endoscope 500 and the display device 602. Further, the CCU 601 receives an image signal from the camera head 502, and performs various image processing on the image signal for displaying an image based on the image signal, such as a development process (demosaic process).
  • a development process demosaic process
  • the display device 602 displays an image based on the image signal processed by the CCU 601 under the control of the CCU 601.
  • the light source device 603 is composed of, for example, a light source such as an LED (Light Emitting Diode), and supplies irradiation light for photographing an operating part or the like to the endoscope 500.
  • a light source such as an LED (Light Emitting Diode)
  • LED Light Emitting Diode
  • the input device 604 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 400 via the input device 604.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 500.
  • the treatment tool control device 605 controls the drive of the energy treatment tool 512 for cauterizing tissue, incising, sealing a blood vessel, or the like.
  • the pneumoperitoneum device 606 gas in the body cavity through the pneumoperitoneum tube 511 in order to inflate the body cavity of the patient 532 for the purpose of securing the field of view by the endoscope 500 and securing the work space of the operator. Is sent.
  • the recorder 607 is a device capable of recording various information related to surgery.
  • the printer 608 is a device capable of printing various information related to surgery in various formats such as text, images, and graphs.
  • the light source device 603 that supplies the irradiation light to the endoscope 500 when photographing the surgical site can be composed of, for example, an LED, a laser light source, or a white light source composed of a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. Therefore, the light source device 603 adjusts the white balance of the captured image. It can be carried out.
  • the observation target is irradiated with the laser light from each of the RGB laser light sources in a time-division manner, and the driving of the image sensor of the camera head 502 is controlled in synchronization with the irradiation timing to correspond to each of RGB. It is also possible to capture the image in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image pickup device.
  • the drive of the light source device 603 may be controlled so as to change the intensity of the output light at predetermined time intervals.
  • the drive of the image sensor of the camera head 502 in synchronization with the timing of the change of the light intensity to acquire an image in time division and synthesizing the image, so-called high dynamic without blackout and overexposure. Range images can be generated.
  • the light source device 603 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissue to irradiate light in a narrower band than the irradiation light (that is, white light) during normal observation, the surface layer of the mucous membrane.
  • a so-called narrow band imaging is performed in which a predetermined tissue such as a blood vessel is photographed with high contrast.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating with excitation light.
  • the body tissue is irradiated with excitation light to observe the fluorescence from the body tissue (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is injected. It is possible to obtain a fluorescence image by irradiating the excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 603 may be configured to be capable of supplying narrowband light and / or excitation light corresponding to such special light observation.
  • FIG. 42 is a block diagram showing an example of the functional configuration of the camera head 502 and CCU601 shown in FIG. 41.
  • the camera head 502 includes a lens unit 701, an image pickup unit 702, a drive unit 703, a communication unit 704, and a camera head control unit 705.
  • the CCU 601 has a communication unit 711, an image processing unit 712, and a control unit 713.
  • the camera head 502 and the CCU 601 are communicably connected to each other by a transmission cable 700.
  • the lens unit 701 is an optical system provided at a connection portion with the lens barrel 501.
  • the observation light taken in from the tip of the lens barrel 501 is guided to the camera head 502 and incident on the lens unit 701.
  • the lens unit 701 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the image pickup unit 702 is composed of an image pickup element.
  • the image pickup element constituting the image pickup unit 702 may be one (so-called single plate type) or a plurality (so-called multi-plate type).
  • each image pickup element may generate an image signal corresponding to each of RGB, and a color image may be obtained by synthesizing them.
  • the image pickup unit 702 may be configured to have a pair of image pickup elements for acquiring image signals for the right eye and the left eye corresponding to the 3D (Dimensional) display, respectively.
  • the 3D display enables the operator 531 to more accurately grasp the depth of the living tissue in the surgical site.
  • the image pickup unit 702 is configured as a multi-plate type, a plurality of lens units 701 may be provided corresponding to each image pickup element.
  • the image pickup unit 702 is, for example, a solid-state image pickup device according to any one of the first to ninth embodiments.
  • the image pickup unit 702 does not necessarily have to be provided on the camera head 502.
  • the image pickup unit 702 may be provided inside the lens barrel 501 immediately after the objective lens.
  • the drive unit 703 is composed of an actuator, and the zoom lens and the focus lens of the lens unit 701 are moved by a predetermined distance along the optical axis under the control of the camera head control unit 705. As a result, the magnification and focus of the image captured by the image pickup unit 702 can be adjusted as appropriate.
  • the communication unit 704 is configured by a communication device for transmitting and receiving various information to and from the CCU 601.
  • the communication unit 704 transmits the image signal obtained from the image pickup unit 702 as RAW data to the CCU 601 via the transmission cable 700.
  • the communication unit 704 receives a control signal for controlling the drive of the camera head 502 from the CCU 601 and supplies the control signal to the camera head control unit 705.
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and / or information to specify the magnification and focus of the captured image. Contains information about the condition.
  • the image pickup conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 713 of the CCU 601 based on the acquired image signal. good.
  • the endoscope 500 is equipped with a so-called AE (Auto Exposure) function, an AF (Auto Focus) function, and an AWB (Auto White Balance) function.
  • the camera head control unit 705 controls the drive of the camera head 502 based on the control signal from the CCU 601 received via the communication unit 704.
  • the communication unit 711 is composed of a communication device for transmitting and receiving various information to and from the camera head 502.
  • the communication unit 711 receives an image signal transmitted from the camera head 502 via the transmission cable 700.
  • the communication unit 711 transmits a control signal for controlling the drive of the camera head 502 to the camera head 502.
  • Image signals and control signals can be transmitted by telecommunications, optical communication, or the like.
  • the image processing unit 712 performs various image processing on the image signal which is the RAW data transmitted from the camera head 502.
  • the control unit 713 performs various controls related to the imaging of the surgical site and the like by the endoscope 500 and the display of the captured image obtained by the imaging of the surgical site and the like. For example, the control unit 713 generates a control signal for controlling the drive of the camera head 502.
  • control unit 713 causes the display device 602 to display an image captured by the surgical unit or the like based on the image signal processed by the image processing unit 712.
  • the control unit 713 may recognize various objects in the captured image by using various image recognition techniques.
  • the control unit 713 detects a surgical tool such as forceps, a specific biological part, bleeding, mist when using the energy treatment tool 512, etc. by detecting the shape, color, etc. of the edge of the object included in the captured image. Can be recognized.
  • the control unit 713 displays the captured image on the display device 602
  • the control unit 713 may superimpose and display various surgical support information on the image of the surgical unit by using the recognition result. By superimposing and displaying the surgery support information and presenting it to the surgeon 531 it is possible to reduce the burden on the surgeon 531 and to ensure that the surgeon 531 can proceed with the surgery.
  • the transmission cable 700 connecting the camera head 502 and the CCU 601 is an electric signal cable compatible with electric signal communication, an optical fiber compatible with optical communication, or a composite cable thereof.
  • the communication is performed by wire using the transmission cable 700, but the communication between the camera head 502 and the CCU 601 may be performed wirelessly.
  • a second pixel located in the first direction of the first pixel is provided.
  • Each of the first and second pixels includes a first transistor and a second transistor.
  • the first and second transistors in the second pixel are periodically arranged in the first direction with respect to the first and second transistors in the first pixel.
  • Solid-state image sensor Solid-state image sensor.
  • the third pixel located in the second direction of the first pixel and Further including a fourth pixel located in the second direction of the second pixel,
  • Each of the third and fourth pixels includes the first transistor and the second transistor.
  • the first and second transistors in the fourth pixel are periodically arranged in the first direction with respect to the first and second transistors in the third pixel.
  • the first and second transistors in the third pixel are arranged symmetrically in the second direction with respect to the first and second transistors in the first pixel, and / or.
  • the first and second transistors in the fourth pixel are arranged symmetrically in the second direction with respect to the first and second transistors in the second pixel.
  • the first and second transistors in the third pixel are periodically arranged in the second direction with respect to the first and second transistors in the first pixel, and / or.
  • the first and second transistors in the fourth pixel are periodically arranged in the second direction with respect to the first and second transistors in the second pixel.
  • each of the first and second pixels includes a photoelectric conversion unit provided in a substrate, and the first and second transistors are included under the substrate.
  • the photoelectric conversion unit includes a first semiconductor region and a second semiconductor region surrounding the first semiconductor region.
  • the first and second semiconductor regions in the second pixel are periodically arranged in the first direction with respect to the first and second semiconductor regions in the first pixel.
  • Each of the first and second pixels includes a floating diffuser in the substrate.
  • a first wiring layer provided under the substrate and including a plurality of first wirings is further provided.
  • each of the first and second pixels includes the plurality of first wirings extending in one of the first direction and the second direction.
  • a second wiring layer provided below the first wiring layer and including a plurality of second wirings is further provided.
  • Each of the first and second pixels has the plurality of first wirings extending in one of the first direction and the second direction, and the plurality of second wirings extending in the other of the first direction and the second direction.
  • the solid-state image pickup apparatus according to (1), further comprising an element-separating insulating film that surrounds the first and second pixels for each pixel.
  • Each of the first and second pixels includes a first transistor and a second transistor. At least one of the first and second pixels does not include an element separation insulating film between the first transistor and the second transistor. Solid-state image sensor.
  • the first pixel located adjacent to the first pixel in the first direction and A third pixel located adjacent to the first pixel in the second direction and The fourth pixel located adjacent to the second direction of the second pixel, and The first element separation insulating film provided inside each of the first to fourth pixels, and A second element separation insulating film that surrounds the first to fourth pixels for each pixel is provided.
  • At least one of the first and second element separation insulating films includes a portion having a first width and a portion having a second width thicker than the first width in a plan view.
  • Each of the first to fourth pixels includes first and second transistors.
  • the first element separation insulating film is arranged between the first transistor and the second transistor.
  • the first transistor in the first to fourth pixels is periodically arranged in the first and second directions, and is
  • the second transistor in the first to fourth pixels includes a gate electrode having two or more areas in a plan view.
  • Each of the first to fourth pixels includes first and second transistors.
  • the first element separation insulating film is arranged between the first transistor and the second transistor.
  • the first transistor in the first to fourth pixels is periodically arranged in the first and second directions, and is
  • the second transistor in the first to fourth pixels is periodically arranged in the first and second directions.
  • Each of the first to fourth pixels includes a plurality of contact plugs provided under the substrate.
  • the plurality of contact plugs in the first to fourth pixels are periodically arranged in the first and second directions.
  • the first and second pixels are formed to include a first transistor and a second transistor.
  • the first and second transistors in the second pixel are periodically arranged in the first direction with respect to the first and second transistors in the first pixel.
  • Each of the first to fourth pixels includes a first transistor and a second transistor.
  • the second transistor in the second pixel is arranged symmetrically in the first direction with respect to the second transistor in the first pixel.
  • the second transistor in the fourth pixel is arranged symmetrically in the first direction with respect to the second transistor in the third pixel.
  • the second transistor in the third pixel is periodically arranged in the second direction with respect to the second transistor in the first pixel.
  • the second transistor in the fourth pixel is periodically arranged in the second direction with respect to the second transistor in the second pixel.
  • At least two of the first to fourth pixels include a lens common to the at least two pixels.
  • the first or second pixel is provided between the first transistor and the second transistor, and is an element separation insulating film located on the plane of symmetry of the first or second pixel perpendicular to the first direction.
  • Each of the first to fourth pixels includes a photoelectric conversion unit provided in the substrate.
  • Each of the photoelectric conversion units of the first to fourth pixels includes a first semiconductor region and a second semiconductor region surrounding the first semiconductor region.
  • the first semiconductor region in the first and third pixels includes a portion sandwiched between the first transistor in the first pixel and the first transistor in the third pixel in a plan view.
  • the first semiconductor region in the second and fourth pixels includes a portion sandwiched between the first transistor in the second pixel and the first transistor in the fourth pixel in a plan view.
  • the first to fourth pixels share at least three of the second transistors in the first to fourth pixels.
  • the solid-state image sensor according to (3).
  • a second pixel located in the first direction of the first pixel is provided.
  • Each of the first and second pixels includes a first transistor.
  • the first transistor in the second pixel is periodically arranged in the first direction with respect to the first transistor in the first pixel.
  • the second transistor common to the first and second pixels is provided outside the first and second pixels.
  • the third pixel located in the second direction of the first pixel and Further including a fourth pixel located in the second direction of the second pixel, Each of the third and fourth pixels includes the first transistor.
  • the second transistor common to the first to fourth pixels is provided outside the first to fourth pixels.
  • Pixel 2 Pixel array area 3: Control circuit, 4: Vertical drive circuit, 5: Column signal processing circuit, 6: Horizontal drive circuit, 7: Output circuit, 8: Vertical signal line, 9: Horizontal signal line, 11: Substrate, 12: n-type semiconductor region, 13: p-type semiconductor region, 14: n + type semiconductor region, 15: light-shielding film, 16: color filter, 17: on-chip lens, 21: element separation insulating film, 22: interlayer insulating film, 23: gate insulating film, 24: Gate electrode, 25: Wiring layer, 25a: Wiring, 26: Wiring layer, 26a: Wiring, 27: Wiring layer, 28: Support substrate, 29: Element separation insulating film, 29a: Internal element separation insulating film, 29b: External element separation insulating film, 31: Contact plug, 32: Well contact area, PD: photodiode, TG: transfer transistor, RST: reset transistor, SEL: selection transistor, AMP: Amplification transistor, Dummy: Dummy:

Abstract

［課題］画素間で感度差が生じることを抑制可能な固体撮像装置を提供する。 ［解決手段］本開示の固定撮像装置は、第１画素と、前記第１画素の第１方向に位置する第２画素とを備え、前記第１および第２画素の各々は、第１トランジスタと第２トランジスタとを含み、前記第２画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第１方向に周期的に配置されている。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　固体撮像装置は例えば、２次元アレイ状に配置された複数の画素と、これらの画素を画素ごとに取り囲む素子分離絶縁膜とを備えている。各画素は例えば、転送トランジスタ、リセットトランジスタ、選択トランジスタ、増幅トランジスタといった画素トランジスタや、画素トランジスタのダミーであるダミートランジスタを備えている。
国際公開ＷＯ２０１７／１３０７２３号公報 特開２０１５－１６２６７９号公報 米国特許出願公開ＵＳ２０２０／０１１１８２１号公報 米国特許出願公開ＵＳ２０１７／００９２６８４号公報
　しかしながら、画素の配置や素子分離絶縁膜の形状によっては、固体撮像装置の画素間で感度差が生じる場合がある。
　そこで、本開示は、画素間で感度差が生じることを抑制可能な固体撮像装置を提供する。
　本開示の第１の側面の固定撮像装置は、第１画素と、前記第１画素の第１方向に位置する第２画素とを備え、前記第１および第２画素の各々は、第１トランジスタと第２トランジスタとを含み、前記第２画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第１方向に周期的に配置されている。これにより例えば、第１画素と第２画素との間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面の固体撮像装置は、前記第１画素の第２方向に位置する第３画素と、前記第２画素の前記第２方向に位置する第４画素とをさらに備え、前記第３および第４画素の各々は、前記第１トランジスタと前記第２トランジスタとを含み、前記第４画素内の前記第１および第２トランジスタは、前記第３画素内の前記第１および第２トランジスタに対し、前記第１方向に周期的に配置されていてもよい。これにより例えば、第１画素と第２画素との間や、第３画素と第４画素との間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面において、前記第３画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第２方向に対称的に配置されており、かつ／または、前記第４画素内の前記第１および第２トランジスタは、前記第２画素内の前記第１および第２トランジスタに対し、前記第２方向に対称的に配置されていてもよい。これにより例えば、第１画素と第２画素との間や、第３画素と第４画素との間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面において、前記第３画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第２方向に周期的に配置されており、かつ／または、前記第４画素内の前記第１および第２トランジスタは、前記第２画素内の前記第１および第２トランジスタに対し、前記第２方向に周期的に配置されていてもよい。これにより例えば、第１画素と第３画素との間、かつ／または、第２画素と第４画素との間で感度差が生じることも抑制することが可能となる。
　また、この第１の側面において、前記第１および第２画素の各々は、基板内に設けられた光電変換部を含み、前記基板下に前記第１および第２トランジスタを含んでいてもよい。これにより例えば、光電変換部を含む画素間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面において、前記光電変換部は、第１半導体領域と、前記第１半導体領域を取り囲む第２半導体領域とを含み、前記第２画素内の前記第１および第２半導体領域は、前記第１画素内の前記第１および第２半導体領域に対し、前記第１方向に周期的に配置されていてもよい。これにより例えば、光電変換部が原因となり画素間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面において、前記第１および第２画素の各々は、前記基板内に浮遊拡散部を含み、前記第２画素内の前記浮遊拡散部は、前記第１画素内の前記浮遊拡散部に対し、前記第１方向に周期的に配置されていてもよい。これにより例えば、浮遊拡散部が原因となり画素間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面の固体撮像装置は、前記基板下に設けられ、複数の第１配線を含む第１配線層をさらに備え、前記第２画素内の前記第１配線は、前記第１画素内の前記第１配線に対し、前記第１方向に周期的に配置されていてもよい。これにより例えば、第１配線層が原因となり画素間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面において、前記第１および第２画素の各々は、前記第１方向および第２方向の一方に延びる前記複数の第１配線を含んでいてもよい。これにより例えば、第１配線を好適に配置することが可能となる。
　また、この第１の側面の固体撮像装置は、前記第１配線層下に設けられ、複数の第２配線を含む第２配線層をさらに備え、前記第２画素内の前記第２配線は、前記第１画素内の前記第２配線に対し、前記第１方向に周期的に配置されていてもよい。これにより例えば、第２配線層が原因となり画素間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面において、前記第１および第２画素の各々は、前記第１方向および第２方向の一方に延びる前記複数の第１配線と、前記第１方向および前記第２方向の他方に延びる前記複数の第２配線とを含んでいてもよい。これにより例えば、第１および第２配線を好適に配置することが可能となる。
　また、この第１の側面において、前記第１トランジスタは、転送トランジスタでもよい。これにより例えば、転送トランジスタが原因となり画素間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面において、前記第２トランジスタは、前記転送トランジスタ以外の画素トランジスタであるか、または前記画素トランジスタのダミーであるダミートランジスタでもよい。これにより例えば、転送トランジスタ以外の画素トランジスタやダミートランジスタが原因となり画素間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面において、前記第１および第２画素の少なくともいずれかは、前記第１トランジスタと前記第２トランジスタとの間に素子分離絶縁膜を含まなくてもよい。これにより例えば、このような素子分離絶縁膜が原因となり画素間で感度差が生じることを抑制することが可能となる。
　また、この第１の側面の固体撮像装置は、前記第１および第２画素を画素ごとに取り囲む素子分離絶縁膜をさらに備えていてもよい。これにより例えば、画素間で混色が生じることを抑制することが可能となる。
　本開示の第２の側面の固定撮像装置は、第１画素と、前記第１画素の第１方向に位置する第２画素とを備え、前記第１および第２画素の各々は、第１トランジスタと第２トランジスタとを含み、前記第１および第２画素の少なくともいずれかは、前記第１トランジスタと前記第２トランジスタとの間に素子分離絶縁膜を含まない。これにより例えば、このような素子分離絶縁膜が原因となり画素間で感度差が生じることを抑制することが可能となる。
　また、この第２の側面の固体撮像装置は、前記第１および第２画素を画素ごとに取り囲む素子分離絶縁膜をさらに備えていてもよい。これにより例えば、画素間で混色が生じることを抑制することが可能となる。
　本開示の第３の側面の固定撮像装置は、第１画素と、前記第１画素の第１方向に隣接して位置する第２画素と、前記第１画素の第２方向に隣接して位置する第３画素と、前記第２画素の前記第２方向に隣接して位置する第４画素と、前記第１から第４画素の各々の内部に設けられた第１素子分離絶縁膜と、前記第１から第４画素を画素ごとに取り囲む第２素子分離絶縁膜とを備え、前記第１および第２素子分離絶縁膜の少なくともいずれかは、平面視において、第１幅を有する部分と、前記第１幅より太い第２幅を有する部分とを含む。これにより例えば、第１から第４画素の間で感度差が生じることを、第１または第２素子分離絶縁膜により抑制することが可能となる。
　また、この第３の側面において、前記第１から第４画素の各々は、第１および第２トランジスタを含み、前記第１トランジスタと前記第２トランジスタとの間に前記第１素子分離絶縁膜が配置され、前記第１から第４画素内の前記第１トランジスタは、前記第１および第２方向に周期的に配置されており、かつ、前記第１から第４画素内の前記第２トランジスタは、平面視における面積が２種類以上存在するゲート電極を備えていてもよい。これにより例えば、第２トランジスタに起因する感度差を抑制することが可能となる。
　また、この第３の側面において、前記第１から第４画素の各々は、第１および第２トランジスタを含み、前記第１トランジスタと前記第２トランジスタとの間に前記第１素子分離絶縁膜が配置され、前記第１から第４画素内の前記第１トランジスタは、前記第１および第２方向に周期的に配置されており、かつ、前記第１から第４画素内の前記第２トランジスタは、前記第１および第２方向に周期的に配置されていてもよい。これにより例えば、第２トランジスタ以外に起因する感度差を抑制することが可能となる。
第１実施形態の固体撮像装置の構成を示すブロック図である。 第１実施形態の固体撮像装置の構造を示す断面図である。 第１実施形態の固体撮像装置の構造を示す別の断面図である。 第１実施形態の固体撮像装置の構造を示す平面図と断面図である。 第１実施形態の比較例の固体撮像装置の構造を示す平面図と断面図である。 第１実施形態の配線層の例を模式的に示す平面図である。 第１実施形態の固体撮像装置の製造方法を示す断面図(1/6)である。 第１実施形態の固体撮像装置の製造方法を示す断面図(2/6)である。 第１実施形態の固体撮像装置の製造方法を示す断面図(3/6)である。 第１実施形態の固体撮像装置の製造方法を示す断面図(4/6)である。 第１実施形態の固体撮像装置の製造方法を示す断面図(5/6)である。 第１実施形態の固体撮像装置の製造方法を示す断面図(6/6)である。 第１実施形態の変形例の固体撮像装置の構造を示す平面図と断面図である。 第１実施形態の変形例の固体撮像装置の構造を示す断面図である。 第１実施形態の変形例の固体撮像装置の構造を示す別の断面図である。 第２実施形態の固体撮像装置の構造を示す平面図と断面図である。 第２実施形態の変形例の固体撮像装置の構造を示す平面図と断面図である。 第２実施形態の別の変形例の固体撮像装置の構造を示す平面図と断面図である。 第３実施形態の固体撮像装置の構造を示す平面図である。 第３実施形態の固体撮像装置の構造を示す断面図である。 第３実施形態の第１変形例の固体撮像装置の構造を示す平面図である。 第３実施形態の第２変形例の固体撮像装置の構造を示す平面図である。 第３実施形態の第３変形例の固体撮像装置の構造を示す平面図である。 第３実施形態の第４変形例の固体撮像装置の構造を示す平面図である。 第４実施形態の固体撮像装置の構造を示す平面図と断面図である。 第４実施形態の変形例の固体撮像装置の構造を示す平面図と断面図である。 第５実施形態の固体撮像装置の構造を示す断面図である。 第５実施形態の変形例の固体撮像装置の構造を示す断面図である。 第６実施形態の固体撮像装置の構造を示す平面図である。 第６実施形態の変形例の固体撮像装置の構造を示す平面図である。 第６実施形態の別の変形例の固体撮像装置の構造を示す平面図である。 第６実施形態の別の変形例の固体撮像装置の構造を示す平面図である。 第７実施形態の固体撮像装置の構造を示す平面図と断面図である。 第８実施形態の固体撮像装置の構造を示す平面図と断面図である。 第８実施形態の比較例の固体撮像装置の構造を示す平面図と断面図である。 第９実施形態の固体撮像装置の構造を示す平面図である。 第９実施形態の変形例の固体撮像装置の構造を示す平面図である。 電子機器の構成例を示すブロック図である。 移動体制御システムの構成例を示すブロック図である。 図３９の撮像部の設定位置の具体例を示す平面図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示の実施形態を、図面を参照して説明する。
　（第１実施形態）
　図１は、第１実施形態の固体撮像装置の構成を示すブロック図である。
　図１の固体撮像装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のイメージセンサであり、複数の画素１を有する画素アレイ領域２と、制御回路３と、垂直駆動回路４と、複数のカラム信号処理回路５と、水平駆動回路６と、出力回路７と、複数の垂直信号線８と、水平信号線９とを備えている。
　各画素１は、光電変換部として機能するフォトダイオードと、画素トランジスタとして機能するＭＯＳトランジスタとを備えている。画素トランジスタの例は、転送トランジスタ、リセットトランジスタ、選択トランジスタ、増幅トランジスタなどである。画素１によっては、画素トランジスタのダミーであるダミートランジスタを備えている。
　画素アレイ領域２は、２次元アレイ状に配置された複数の画素１を有している。画素アレイ領域２は、光を受光して光電変換を行い、光電変換により生成された信号電荷を増幅して出力する有効画素領域と、黒レベルの基準となる光学的黒を出力する黒基準画素領域とを含んでいる。一般に、黒基準画素領域は有効画素領域の外周部に配置されている。
　制御回路３は、垂直同期信号、水平同期信号、マスタクロックなどに基づいて、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６などの動作の基準となる種々の信号を生成する。制御回路３により生成される信号は、例えばクロック信号や制御信号であり、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６などに入力される。
　垂直駆動回路４は、例えばシフトレジスタを備えており、画素アレイ領域２内の各画素１を行単位で垂直方向に走査する。垂直駆動回路４はさらに、各画素１が生成した信号電荷に基づく画素信号を、垂直信号線８を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素アレイ領域２内の画素１の列ごとに配置されており、１行分の画素１から出力された信号の信号処理を、黒基準画素領域からの信号に基づいて列ごとに行う。この信号処理の例は、ノイズ除去や信号増幅である。
　水平駆動回路６は、例えばシフトレジスタを備えており、各カラム信号処理回路５からの画素信号を水平信号線９に供給する。
　出力回路７は、各カラム信号処理回路５から水平信号線９を通して供給される信号に対し信号処理を行い、この信号処理が行われた信号を出力する。 
　図２は、第１実施形態の固体撮像装置の構造を示す断面図である。図２は、画素アレイ領域２に含まれる２つの画素１の縦断面を示している。
　図２は、互いに垂直なＸ軸、Ｙ軸、およびＺ軸を示している。Ｘ方向およびＹ方向は横方向に相当し、Ｚ方向は縦方向に相当する。また、＋Ｚ方向は上方向に相当し、－Ｚ方向は下方向に相当する。－Ｚ方向は、厳密に重力方向に一致していてもよいし、厳密には重力方向に一致していなくてもよい。本実施形態の画素アレイ２は、Ｘ方向およびＹ方向に沿って２次元アレイ状に配置された複数の画素１を有している。Ｙ方向は、本開示の第１方向の例であり、Ｘ方向は、本開示の第２方向の例である。
　本実施形態の固体撮像装置は、図２に示すように、基板１１と、各画素１のｎ型半導体領域１２、ｐ型半導体領域１３、およびｎ＋型半導体領域１４と、遮光膜１５と、各画素１のカラーフィルタ１６およびオンチップレンズ１７と、素子分離絶縁膜２１と、層間絶縁膜２２と、各画素１のゲート絶縁膜２３およびゲート電極２４と、配線層２５と、配線層２６と、配線層２７と、支持基板２８とを備えている。本実施形態の固体撮像装置はさらに、図２に示すように、各画素１のフォトダイオードＰＤおよび転送トランジスタＴＧを備えている。
　基板１１は例えば、シリコン（Ｓｉ）基板などの半導体基板である。図２は、基板１１の表面Ｓ１および裏面Ｓ２を示している。図２では、基板１１の表面Ｓ１は、基板１１の－Ｚ方向の面（下面）であり、基板１１の裏面Ｓ２は、基板１１の＋Ｚ方向の面（上面）である。本実施形態の固体撮像装置は裏面照射型であるため、基板１１の裏面Ｓ２が、基板１１の光入射面（受光面）となる。 
　各画素１のｎ型半導体領域１２およびｐ型半導体領域１３は、基板１１内に設けられており、ｐｎ接合を形成している。各画素１のフォトダイオードＰＤは、主にこのｐｎ接合により実現されている。フォトダイオードＰＤは、光を電荷に変換する光電変換部として機能する。具体的には、フォトダイオードＰＤは、基板１１の裏面Ｓ２から光を受光し、受光した光の光量に応じた信号電荷を生成し、生成した信号電荷をｎ型半導体領域１２に蓄積する。本実施形態では、ｎ型半導体領域１２およびｐ型半導体領域１３がおおむね、Ｚ方向に延びる柱状および管状の形状を有しており、ｐ型半導体領域１３がｎ型半導体領域１２を管状に取り囲んでいる。ｎ型半導体領域１２は、本開示の第１半導体領域の例であり、ｐ型半導体領域１３は、本開示の第２半導体領域の例である。
　各画素１のｎ＋型半導体領域１４は、基板１１内でｐ型半導体領域１３下に設けられており、例えば浮遊拡散部として機能する。ｎ＋型半導体領域１４は例えば、ｐ型半導体領域１３の一部にｎ型不純物を高濃度に注入することで形成される。本実施形態では、ｎ型半導体領域１２に蓄積された信号電荷が、ｎ＋型半導体領域１４に転送される。
　遮光膜１５は、光を遮光する作用を有する膜であり、基板１１の裏面Ｓ２に形成されている。本実施形態の遮光膜１５は、基板１１内に設けられた素子分離絶縁膜２１上に形成されており、網目状の平面形状を有している。遮光膜１５に入射した光は、遮光膜１５で遮光されるか、または遮光膜１５の開口部（網目）を通過する。遮光膜１５は例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、または銅（Ｃｕ）といった金属元素を含む膜である。
　カラーフィルタ１６は、所定の波長の光を透過させる作用を有し、基板１１の裏面Ｓ２に画素１ごとに形成されている。例えば、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）用のカラーフィルタ１６がそれぞれ、赤色、緑色、青色の画素１のフォトダイオードＰＤの上方に配置されている。さらに、赤外光用のカラーフィルタ１６が、赤外光の画素１のフォトダイオードＰＤの上方に配置されていてもよい。
　オンチップレンズ１７は、入射した光を集光する作用を有し、カラーフィルタ１６上に画素１ごとに形成されている。オンチップレンズ１７により集光された光は、カラーフィルタ１６を透過して、フォトダイオードＰＤに入射する。フォトダイオードＰＤは、この光を電荷に変換する。
　素子分離絶縁膜２１は、基板１１内に設けられており、固体撮像装置の画素１同士を分離している。素子分離絶縁膜２１は、画素１間で混色が生じることを抑制するために設けられている。本実施形態の素子分離絶縁膜２１は、基板１１を表面Ｓ１から裏面Ｓ２へと貫通している。また、本実施形態の素子分離絶縁膜２１は、これらの画素１を画素１ごとに取り囲む形状を有している。これにより、画素１間の混色を効果的に抑制することが可能となる。素子分離絶縁膜２１は、例えば酸化シリコン（ＳｉＯ２）膜である。素子分離絶縁膜２１は、負の固定電荷を有する膜（固定電荷膜）を含んでいてもよい。なお、本実施形態の素子分離絶縁膜２１は、単独で基板１１を貫通している部分と、後述する素子分離絶縁膜２９と共に基板１１を貫通している部分とを含んでいる。
　層間絶縁膜２２は、基板１１の表面Ｓ１に形成されている。層間絶縁膜２２は例えば、酸化シリコン膜、または、酸化シリコン膜とその他の絶縁膜とを含む積層膜である。
　各画素１のゲート絶縁膜２３およびゲート電極２４は、基板１の表面Ｓ１に順に設けられており、層間絶縁膜２２で覆われている。本実施形態のゲート絶縁膜２３およびゲート電極２４は、ｎ型半導体領域１２とｎ＋型半導体領域１４との間のｐ型半導体領域１３下に設けられており、転送トランジスタＴＧを形成している。転送トランジスタＴＧは、ｎ型半導体領域１２に蓄積された信号電荷を、ｎ＋型半導体領域１４に転送することができる。転送トランジスタＴＧは、本開示の第１トランジスタの例である。
　なお、転送トランジスタＴＧは、縦型トランジスタでもよい。すなわち、転送トランジスタＴＧのゲート絶縁膜２３およびゲート電極２４は、基板１１内に形成された溝内に埋め込まれた部分を含んでいてもよい。
　配線層２５～２７は、基板１１の表面Ｓ１で層間絶縁膜２２内に順に設けられており、多層配線構造を形成している。本実施形態の多層配線構造は、３層の配線層２５～２７を含んでいるが、４層以上の配線層を含んでいてもよい。配線層２５～２７の各々は、複数の配線を含んでおり、転送トランジスタＴＧなどの画素トランジスタは、これらの配線を用いて駆動される。配線層２５～２７は例えば、タングステン、アルミニウム、または銅といった金属元素を含む層である。配線層２５～２７は、本開示の第１および第２配線層の例である。
　支持基板２８は、基板１１の表面Ｓ１に層間絶縁膜２２を介して設けられており、基板１１の強度を確保するために設けられている。支持基板２８は例えば、シリコン基板などの半導体基板である。
　本実施形態では、オンチップレンズ１７に入射した光が、オンチップレンズ１７により集光され、カラーフィルタ１６を透過し、遮光膜１５の開口部を通過し、フォトダイオードＰＤに入射する。フォトダイオードＰＤは、この光を光電変換により電荷に変換して、信号電荷を生成する。信号電荷は、配線層２５～２７内の垂直信号線８を介して、画素信号として出力される。
　なお、本実施形態の基板１１内のｎ型半導体領域とｐ型半導体領域は、互いに入れ替えてもよい。具体的には、ｎ型半導体領域１２、ｐ型半導体領域１３、およびｎ＋型半導体領域１４はそれぞれ、ｐ型半導体領域、ｎ型半導体領域、およびｐ＋型半導体領域に変更してもよい。
　次に、図２に示す２つの画素１の関係について説明する。
　図２に示す２つの画素１は、Ｘ方向に互いに隣接している。本実施形態では、これらの画素１の構造が、Ｘ方向に対称となっている。具体的には、これらの画素１内の互いに対応する構成要素同士が、Ｘ方向に対称な形状を有しており、かつＸ方向に対称的に配置されている。図２に示す２つの画素１の境界面は、これらの画素１間の素子分離絶縁膜２１内に位置しており、これらの画素１の構造は、この境界面に対し対称となっている。別言すると、これらの画素１の構造は、この境界面に対する鏡像となっている。
　図２に示す右の画素１内の各構成要素は、図２に示す左の画素１内の対応する構成要素に対し、Ｘ方向に対称的に配置されている。例えば、右の転送トランジスタＴＧのゲート絶縁膜２３およびゲート電極２４はそれぞれ、左の転送トランジスタＴＧのゲート絶縁膜２３およびゲート電極２４に対し、Ｘ方向に対称的に配置されている。さらに、右の画素１内のｎ型半導体領域１２、ｐ型半導体領域１３、およびｎ＋型半導体領域１４はそれぞれ、左の画素１内のｎ型半導体領域１２、ｐ型半導体領域１３、およびｎ＋型半導体領域１４に対し、Ｘ方向に対称的に配置されている。
　また、右の画素１内の配線層２５～２７の各配線は、左の画素１内の配線層２５～２７の対応する配線に対し、Ｘ方向に対称的に配置されている。図２では、右の画素１内の配線層２５の１本の配線、配線層２６の１本の配線、配線層２７の１本の配線がそれぞれ、左の画素１内の配線層２５の１本の配線、配線層２６の１本の配線、配線層２７の１本の配線に対し、Ｘ方向に対称的に配置されている。本実施形態では、右の画素１内の配線層２５～２７のその他の配線も、左の画素１内の配線層２５～２７の対応する配線に対し、Ｘ方向に対称的に配置されている。
　なお、これらの画素１内のいずれかの構成要素については、互いに対応する構成要素同士が、Ｘ方向に対称的に配置されていなくてもよい。例えば、右の画素１内の配線層２５～２７のいずれかの配線は、左の画素１内の配線層２５～２７の対応する配線に対し、Ｘ方向に対称的に配置されていなくてもよい。また、右の画素１内の配線層２５～２７のいずれかの配線は、左の画素１内の配線層２５～２７のいずれの配線とも対応していなくてもよい。
　図３は、第１実施形態の固体撮像装置の構造を示す別の断面図である。図３は、図２と同様に、画素アレイ領域２に含まれる２つの画素１の縦断面を示している。ただし、図２がＸＺ断面を示しているのに対し、図３はＹＺ断面を示している。
　図３に示す各画素１は、図２に示す各画素１と同様の構造要素を含んでいる。ただし、図３に示す２つの画素１の関係は、図２に示す２つの画素１の関係とは異なっている。以下、これらの画素１の関係の詳細を説明する。
　図３に示す２つの画素１は、Ｙ方向に互いに隣接している。本実施形態では、これらの画素１の構造が、Ｙ方向に周期的となっている。具体的には、これらの画素１内の互いに対応する構成要素同士が、Ｙ方向に周期的な形状を有しており、かつＹ方向に周期的に配置されている。図３に示す２つの画素１の境界面は、図２の場合と同様に、これらの画素１間の素子分離絶縁膜２１内に位置している。これらの画素１間のＹ方向のピッチをＰとする場合、互いに対応する構成要素間のＹ方向のピッチもＰとなる。
　図３に示す左の画素１内の各構成要素は、図３に示す右の画素１内の対応する構成要素に対し、Ｙ方向に周期的に配置されている。一例としては、左の画素１内のｎ型半導体領域１２、ｐ型半導体領域１３、およびｎ＋型半導体領域１４がそれぞれ、右の画素１内のｎ型半導体領域１２、ｐ型半導体領域１３、およびｎ＋型半導体領域１４に対し、Ｙ方向に周期的に配置されている。なお、図３に示すｎ＋型半導体領域１４の各々は、後述するように、転送トランジスタＴＧ用の浮遊拡散部ではなく、転送トランジスタＴＧ以外の画素トランジスタ用またはダミートランジスタ用のソースまたはドレイン領域である。そのため、図３には、転送トランジスタＴＧが図示されていない。
　また、左の画素１内の配線層２５～２７の各配線は、右の画素１内の配線層２５～２７の対応する配線に対し、Ｙ方向に周期的に配置されている。図３では、左の画素１内の配線層２５の１本の配線、配線層２６の１本の配線、配線層２７の１本の配線がそれぞれ、右の画素１内の配線層２５の１本の配線、配線層２６の１本の配線、配線層２７の１本の配線に対し、Ｙ方向に周期的に配置されている。本実施形態では、左の画素１内の配線層２５～２７のその他の配線も、右の画素１内の配線層２５～２７の対応する配線に対し、Ｙ方向に周期的に配置されている。また、本実施形態の固体撮像装置は、図３に示すように複数の素子分離絶縁膜２９を備えており、これらの素子分離絶縁膜２９もＹ方向に周期的に配置されている。素子分離絶縁膜２９は、例えば酸化シリコン膜である。素子分離絶縁膜２９は、基板１１内において、素子分離絶縁膜２１下や、ｐ型半導体領域１３とｎ＋型半導体領域１４との間に設けられている。
　なお、これらの画素１内のいずれかの構成要素については、互いに対応する構成要素同士が、Ｙ方向に周期的に配置されていなくてもよい。例えば、左の画素１内の配線層２５～２７のいずれかの配線は、右の画素１内の配線層２５～２７の対応する配線に対し、Ｙ方向に周期的に配置されていなくてもよい。また、左の画素１内の配線層２５～２７のいずれかの配線は、右の画素１内の配線層２５～２７のいずれの配線とも対応していなくてもよい。
　図４は、第１実施形態の固体撮像装置の構造を示す平面図と断面図である。
　図４のＡは、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。これらの画素１は、Ｙ方向およびＸ方向に互いに隣接している。図４のＡに示す左下および左上の画素１は、本開示の第１および第２画素の例である。同様に、図４のＡに示す右下および右上の画素１は、本開示の第１および第２画素の例である。さらに、図４のＡに示す左下、左上、右下、および右上の画素１は、本開示の第１、第２、第３、および第４画素の例である。
　図４のＡに示す左下の画素１は、基板１１の表面Ｓ１に、転送トランジスタＴＧと、リセットトランジスタＲＳＴとを含んでいる。リセットトランジスタＲＳＴは、図２に示す転送トランジスタＴＧと同様に、基板１の表面Ｓ１に順に設けられたゲート絶縁膜２３およびゲート電極２４を含んでいる。リセットトランジスタＲＳＴは、本開示の第２トランジスタの例である。
　図４のＡに示す左上の画素１は、基板１１の表面Ｓ１に、転送トランジスタＴＧと、選択トランジスタＳＥＬとを含んでいる。選択トランジスタＳＥＬは、図２に示す転送トランジスタＴＧと同様に、基板１の表面Ｓ１に順に設けられたゲート絶縁膜２３およびゲート電極２４を含んでいる。選択トランジスタＳＥＬも、本開示の第２トランジスタの例である。
　図４のＡに示す右上の画素１は、基板１１の表面Ｓ１に、転送トランジスタＴＧと、増幅トランジスタＡＭＰとを含んでいる。増幅トランジスタＡＭＰは、図２に示す転送トランジスタＴＧと同様に、基板１の表面Ｓ１に順に設けられたゲート絶縁膜２３およびゲート電極２４を含んでいる。増幅トランジスタＡＭＰも、本開示の第２トランジスタの例である。
　図４のＡに示す右下の画素１は、基板１１の表面Ｓ１に、転送トランジスタＴＧと、符号「Ｄｕｍｍｙ」で示すダミートランジスタとを含んでいる。本実施形態のダミートランジスタは、図２に示す転送トランジスタＴＧと同様に、基板１の表面Ｓ１に順に設けられたゲート絶縁膜２３およびゲート電極２４を含んでいる。ただし、本実施形態のダミートランジスタは、固体撮像装置の動作に寄与するトランジスタとしては使用されない。ダミートランジスタも、本開示の第２トランジスタの例である。
　図４のＡに示す左下の画素１は、素子分離絶縁膜２１により取り囲まれており、かつこの画素１内に設けられた素子分離絶縁膜２９を含んでいる。この素子分離絶縁膜２９は、転送トランジスタＴＧとリセットトランジスタＲＳＴとを分離するために、転送トランジスタＴＧとリセットトランジスタＲＳＴとの間に設けられている。図４のＡにおいて、素子分離絶縁膜２９はＸ方向に延びており、素子分離絶縁膜２９の±Ｘ方向の端部は素子分離絶縁膜２１に接している。ただし、素子分離絶縁膜２１が基板１１を表面Ｓ１から裏面Ｓ２へと貫通しているのに対し、素子分離絶縁膜２９は基板１１を表面Ｓ１から裏面Ｓ２へと貫通していない。素子分離絶縁膜２９は、基板１１の表面Ｓ１側に形成されている。
　これは、図４のＡに示すその他の画素１でも同様である。図４のＡに示す左上の画素１では、素子分離絶縁膜２９が、転送トランジスタＴＧと選択トランジスタＳＥＬとの間に設けられている。図４のＡに示す右上の画素１では、素子分離絶縁膜２９が、転送トランジスタＴＧと増幅トランジスタＡＭＰとの間に設けられている。図４のＡに示す右下の画素１では、素子分離絶縁膜２９が、転送トランジスタＴＧとダミートランジスタとの間に設けられている。
　図４のＡに示す左下の画素１は、転送トランジスタＴＧ用の浮遊拡散部に相当する１つのｎ＋型半導体領域１４と、リセットトランジスタＲＳＴ用のソースおよびドレイン領域に相当する２つのｎ＋型半導体領域１４とを含んでいる。これらのｎ＋型半導体領域１４はいずれも、基板１１内でｐ型半導体領域１３下に設けられている。ただし、前者の１つのｎ＋型半導体領域１４は、転送トランジスタＴＧの付近に設けられており、後者の２つのｎ＋型半導体領域１４は、リセットトランジスタＲＳＴを挟むように設けられている。
　これは、図４のＡに示すその他の画素１でも同様である。図４のＡに示す左上の画素１は、転送トランジスタＴＧ用の浮遊拡散部に相当する１つのｎ＋型半導体領域１４と、選択トランジスタＳＥＬ用のソースおよびドレイン領域に相当する２つのｎ＋型半導体領域１４とを含んでいる。図４のＡに示す右上の画素１は、転送トランジスタＴＧ用の浮遊拡散部に相当する１つのｎ＋型半導体領域１４と、増幅トランジスタＡＭＰ用のソースおよびドレイン領域に相当する２つのｎ＋型半導体領域１４とを含んでいる。図４のＡに示す右下の画素１は、転送トランジスタＴＧ用の浮遊拡散部に相当する１つのｎ＋型半導体領域１４と、ダミートランジスタ用のソースおよびドレイン領域に相当する２つのｎ＋型半導体領域１４とを含んでいる。
　図４のＡに示す４つの画素１は、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、および増幅トランジスタＡＭＰを共有している。リセットトランジスタＲＳＴは、これらの画素１の浮遊拡散部（ｎ＋型半導体領域１４）を初期化、すなわち、浮遊拡散部の電位を電源電位（ＶＤＤ電位）にリセットするために使用される。選択トランジスタＳＥＬは、これらの画素１を選択状態にするために使用される。増幅トランジスタＡＭＰは、これらの画素１の浮遊拡散部から電圧信号を読み出すソースフォロワ回路の入力部として機能する。
　図２と、図３と、図４のＡとの関係は次の通りである。図２は、図４のＡに示す４つの画素１のうちの２つ画素１のＸＺ断面を示し、具体的には、図４のＡに示すＪ－Ｊ’線に沿った断面を示している。図３は、図４のＡに示す４つの画素１のうちの２つ画素１のＹＺ断面を示し、具体的には、図４のＡに示すＩ－Ｉ’線に沿った断面を示している。
　図４のＢは、図４のＡに示すＩ－Ｉ’線に沿った縦断面を示しており、図３と同様に、本実施形態の固体撮像装置のＹＺ断面を示している。ただし、図４のＢは、カラーフィルタ１６、オンチップレンズ１７、層間絶縁膜２２、支持基板２８などの図示を省略している。
　図４のＣは、図４のＡに示すＪ－Ｊ’線に沿った縦断面を示しており、図２と同様に、本実施形態の固体撮像装置のＸＺ断面を示している。ただし、図４のＣは、カラーフィルタ１６、オンチップレンズ１７、層間絶縁膜２２、支持基板２８などの図示を省略している。
　以下、図４のＡに示す４つの画素１の関係について説明する。この説明の中で、図２、図３、図４のＢ、および図４のＣも適宜参照する。
　図４のＡでは、リセットトランジスタＲＳＴを含む左下の画素１と、選択トランジスタＳＥＬを含む左上の画素１が、Ｙ方向に互いに隣接している。本実施形態では、これらの画素１の構造が、Ｙ方向に周期的となっている。具体的には、これらの画素１内の互いに対応する構成要素同士が、Ｙ方向に周期的な形状を有しており、かつＹ方向に周期的に配置されている。例えば、左上の転送トランジスタＴＧのゲート電極２４は、左下の転送トランジスタＴＧのゲート電極２４に対し、Ｙ方向に周期的に配置されている。さらに、選択トランジスタＳＥＬのゲート電極２４は、リセットトランジスタＲＳＴのゲート電極２４に対し、Ｙ方向に周期的に配置されている。さらに、左上の画素１のｎ型半導体領域１２、ｐ型半導体領域１３、３つのｎ＋型半導体領域１４、および素子分離絶縁膜２９はそれぞれ、左下の画素１のｎ型半導体領域１２、ｐ型半導体領域１３、３つのｎ＋型半導体領域１４、および素子分離絶縁膜２９に対し、Ｙ方向に周期的に配置されている。
　また、ダミートランジスタを含む右下の画素１と、増幅トランジスタＡＭＰを含む右上の画素１は、Ｙ方向に互いに隣接している。本実施形態では、これらの画素１の構造が、Ｙ方向に周期的となっている。具体的には、これらの画素１内の互いに対応する構成要素同士が、Ｙ方向に周期的な形状を有しており、かつＹ方向に周期的に配置されている。例えば、右上の転送トランジスタＴＧのゲート電極２４は、右下の転送トランジスタＴＧのゲート電極２４に対し、Ｙ方向に周期的に配置されている。さらに、増幅トランジスタＡＭＰのゲート電極２４は、ダミートランジスタのゲート電極２４に対し、Ｙ方向に周期的に配置されている。さらに、右上の画素１のｎ型半導体領域１２、ｐ型半導体領域１３、３つのｎ＋型半導体領域１４、および素子分離絶縁膜２９はそれぞれ、右下の画素１のｎ型半導体領域１２、ｐ型半導体領域１３、３つのｎ＋型半導体領域１４、および素子分離絶縁膜２９に対し、Ｙ方向に周期的に配置されている。
　また、リセットトランジスタＲＳＴを含む左下の画素１と、ダミートランジスタを含む右下の画素１は、Ｘ方向に互いに隣接している。本実施形態では、これらの画素１の構造が、Ｘ方向に対称となっている。具体的には、これらの画素１内の互いに対応する構成要素同士が、Ｘ方向に対称な形状を有しており、かつＸ方向に対称的に配置されている。例えば、右下の転送トランジスタＴＧのゲート電極２４は、左下の転送トランジスタＴＧのゲート電極２４に対し、Ｘ方向に対称的に配置されている。さらに、ダミートランジスタのゲート電極２４は、リセットトランジスタＲＳＴのゲート電極２４に対し、Ｘ方向に対称的に配置されている。さらに、右下の画素１のｎ型半導体領域１２、ｐ型半導体領域１３、３つのｎ＋型半導体領域１４、および素子分離絶縁膜２９はそれぞれ、左下の画素１のｎ型半導体領域１２、ｐ型半導体領域１３、３つのｎ＋型半導体領域１４、および素子分離絶縁膜２９に対し、Ｘ方向に対称的に配置されている。
　また、選択トランジスタＳＥＬを含む左上の画素１と、増幅トランジスタＡＭＰを含む右上の画素１は、Ｘ方向に互いに隣接している。本実施形態では、これらの画素１の構造が、Ｘ方向に対称となっている。具体的には、これらの画素１内の互いに対応する構成要素同士が、Ｘ方向に対称な形状を有しており、かつＸ方向に対称的に配置されている。例えば、右上の転送トランジスタＴＧのゲート電極２４は、左上の転送トランジスタＴＧのゲート電極２４に対し、Ｘ方向に対称的に配置されている。さらに、増幅トランジスタＡＭＰのゲート電極２４は、選択トランジスタＳＥＬのゲート電極２４に対し、Ｘ方向に対称的に配置されている。さらに、右上の画素１のｎ型半導体領域１２、ｐ型半導体領域１３、３つのｎ＋型半導体領域１４、および素子分離絶縁膜２９はそれぞれ、左上の画素１のｎ型半導体領域１２、ｐ型半導体領域１３、３つのｎ＋型半導体領域１４、および素子分離絶縁膜２９に対し、Ｘ方向に対称的に配置されている。
　本実施形態では、これらの関係が配線層２５～２７でも成立している。例えば、左上の画素１内の配線層２５～２７の各配線は、左下の画素１内の配線層２５～２７の対応する配線に対し、Ｙ方向に周期的に配置されている（図３）。同様に、右上の画素１内の配線層２５～２７の各配線は、右下の画素１内の配線層２５～２７の対応する配線に対し、Ｙ方向に周期的に配置されている。一方、右下の画素１内の配線層２５～２７の各配線は、左下の画素１内の配線層２５～２７の対応する配線に対し、Ｘ方向に対称的に配置されている（図２）。同様に、右上の画素１内の配線層２５～２７の各配線は、左上の画素１内の配線層２５～２７の対応する配線に対し、Ｘ方向に対称的に配置されている。
　なお、これらの画素１内のいずれかの構成要素については、互いに対応する構成要素同士が、Ｙ方向に周期的またはＸ方向に対称的に配置されていなくてもよい。例えば、左上の画素１内の配線層２５～２７のいずれかの配線は、左下の画素１内の配線層２５～２７の対応する配線に対し、Ｙ方向に周期的に配置されていなくてもよい。また、右下の画素１内の配線層２５～２７のいずれかの配線は、左下の画素１内の配線層２５～２７の対応する配線に対し、Ｘ方向に対称的に配置されていなくてもよい。
　以上のように、Ｘ方向に互いに隣接する２つの画素１は、Ｘ方向に対称な構造を有している。図５のＣは、その例として、リセットトランジスタＲＳＴを含む画素１と、ダミートランジスタを含む画素１とを示している。図５のＣは、これらの画素１に同じ入射角で入射する光を、２本の矢印で示している。図５のＣに示す左の画素１では、光がｎ＋型半導体領域１４に入射している。一方、図５のＣに示す右の画素１では、光がｎ＋型半導体領域１４に入射していない。このように、互いに隣接する２つの画素１で光の入射場所が異なると、これらの画素１間で感度差が生じる可能性が高くなる。
　一方、Ｙ方向に互いに隣接する２つの画素１は、Ｙ方向に周期的な構造を有している。図５のＢは、その例として、リセットトランジスタＲＳＴを含む画素１と、選択トランジスタＳＥＬを含む画素１とを示している。図５のＢは、これらの画素１に同じ入射角で入射する光を、２本の矢印で示している。図５のＢに示す左の画素１では、光がｎ＋型半導体領域１４に入射している。同様に、図５のＢに示す右の画素１でも、光がｎ＋型半導体領域１４に入射している。このように、互いに隣接する２つの画素１で光の入射場所が同じであると、これらの画素１間で感度差が生じる可能性が低くなる。
　本実施形態によれば、Ｙ方向に互いに隣接する２つの画素１が周期的な構造を有することで、これらの画素１間で感度差が生じることを抑制することが可能となる。一方、Ｘ方向に互いに隣接する２つの画素１が対称な構造を有することには、例えば一方の画素１内の構成要素と他方の画素１内の構成要素とを、短い配線で電気的に接続することが可能となるという利点がある。本実施形態によれば、感度差の抑制と配線の短縮とを両立することが可能となる。
　本実施形態では、図４のＡに示す４つの画素１が、１つのユニットを形成している。本実施形態の固体撮像装置は、Ｘ方向およびＹ方向に沿って２次元アレイ状に配置された複数のユニットを備えており、各ユニットは、図４のＡに示すユニットと同じ構造を有している。よって、本実施形態の固体撮像装置では、Ｙ方向に多数の画素１が周期的に配置されており、Ｘ方向に多数の画素１が２つずつ対称的になるように配置されている。
　図５は、第１実施形態の比較例の固体撮像装置の構造を示す平面図と断面図である。
　図５のＡは、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。図５のＢは、図５のＡに示すＩ－Ｉ’線に沿った縦断面を示している。図５のＣは、図５のＡに示すＪ－Ｊ’線に沿った縦断面を示している。
　本比較例では、Ｘ方向に互いに隣接する２つの画素１は、Ｘ方向に対称な構造を有している。よって、図５のＣに示すように、これらの画素１間で感度差が生じる可能性が高くなる。本比較例ではさらに、Ｙ方向に互いに隣接する２つの画素１も、Ｙ方向に対称な構造を有している。よって、図５のＢに示すように、これらの画素１間で感度差が生じる可能性が高くなる。
　本比較例によれば、４つの画素１内の構成要素同士を、短い配線で電気的に接続することが可能となる。しかしながら、本比較例によれば、これらの画素１間で感度差が生じる可能性が高くなる。一方、本実施形態によれば、異なる画素１内の構成要素同士を短い配線で電気的に接続しつつ、異なる画素１間で感度差が生じることを抑制することが可能となる。
　図６は、第１実施形態の配線層２５、２６の例を模式的に示す平面図である。
　図６のＡおよびＢは、本実施形態の配線層２５、２６の第１の例を示している。この例では、配線層２５が、Ｘ方向に互いに並び、かつＹ方向に延びる複数の配線２５ａを含んでおり、配線層２６が、Ｙ方向に互いに並び、かつＸ方向に延びる複数の配線２６ａを含んでいる。図６のＡおよびＢはさらに、配線２５ａ間の距離Ｄ１と、配線２６ａ間の距離Ｄ２とを示している。これらの配線２５ａは、本開示の第１配線の例であり、これらの配線２６ａは、本開示の第２配線の例である。
　本実施形態によれば、これらの配線２５ａとこれらの配線２６ａとを交差するように配置することで、基板１１の表面Ｓ１から抜けた光の多くを、配線２５ａ、２６ａにより基板１１へと反射させることが可能となる。これにより、基板１１から支持基板２８へと光が抜けることを抑制することが可能となる。
　なお、図６のＡに示す各配線２５ａは、Ｙ方向に直線状に延びているが、本実施形態の配線層２５は、Ｙ方向に曲線状に延びる配線２５ａを含んでいてもよい。同様に、図６のＢに示す各配線２５ｂは、Ｘ方向に直線状に延びているが、本実施形態の配線層２６は、Ｘ方向に曲線状に延びる配線２６ａを含んでいてもよい。
　図６のＣおよびＤは、本実施形態の配線層２５、２６の第２の例を示している。この例では、第１の例と同様に、配線層２５が、Ｘ方向に互いに並び、かつＹ方向に延びる複数の配線２５ａを含んでおり、配線層２６が、Ｙ方向に互いに並び、かつＸ方向に延びる複数の配線２６ａを含んでいる。ただし、この例での距離Ｄ１、Ｄ２は、第１の例での距離Ｄ１、Ｄ２よりも長く設定されている。
　配線２５ａ間の距離Ｄ１と、配線２６ａ間の距離Ｄ２は、第１の例のように短くてもよいし、第２の例のように長くてもよい。ただし、基板１１から支持基板２８へと光が抜けることを効果的に抑制するためには、距離Ｄ１、Ｄ２は短い方が望ましい。距離Ｄ１、Ｄ２は例えば、対象となる光の波長をλとする場合に、λの波長を有する光が透過できない長さに設定することが望ましい。
　本実施形態では、Ｘ方向に互いに隣接する２つの画素１は、Ｘ方向に対称な構造を有しており、Ｙ方向に互いに隣接する２つの画素１は、Ｙ方向に周期的な構造を有している。本実施形態では、この関係を、配線層２５～２７に電気的に接続されたコンタクトプラグやビアプラグに適用してもよい。例えば、Ｘ方向に互いに隣接する２つの画素１では、互いに対応するコンタクトプラグ同士を、Ｘ方向に対称的に配置してもよい。また、Ｙ方向に互いに隣接する２つの画素１では、互いに対応するビアプラグ同士を、Ｙ方向に周期的に配置してもよい。
　図７から図１２は、第１実施形態の固体撮像装置の製造方法を示す断面図である。
　まず、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）により、基板１１の表面Ｓ１から基板１１内に素子分離溝Ｈを形成する（図７）。素子分離溝Ｈは、後述するように、素子分離絶縁膜２１を埋め込むために使用される。ただし、素子分離溝Ｈは、基板１１を貫通しないように形成される。なお、図７の工程は、基板１１の表面Ｓ１を上向きにし、基板１１の裏面Ｓ２を下向きにした状態で行われる。
　次に、基板１１の表面Ｓ１に素子分離絶縁膜２１の材料を形成し、当該材料の上面をＣＭＰ（Chemical Mechanical Polishing）により平坦化する（図８）その結果、素子分離溝Ｈ外の当該材料がＣＭＰにより除去され、素子分離溝Ｈ内に素子分離絶縁膜２１が形成される。これにより、基板１１内の領域が、素子分離絶縁膜２１により、複数の画素１を形成するための複数の領域に区画される。
　次に、基板１１内や基板１１上に、ｎ型半導体領域１２、ｐ型半導体領域１３、ｎ＋型半導体領域１４、層間絶縁膜２２、ゲート絶縁膜２３、ゲート電極２４、配線層２５、配線層２６、配線層２７、支持基板２８などを形成する（図９）。その結果、基板１１内にフォトダイオードＰＤが形成され、基板１１上に転送トランジスタＴＧが形成される。リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、およびダミートランジスタのゲート絶縁膜２３およびゲート電極２４は、図９の工程で、転送トランジスタＴＧのゲート絶縁膜２３およびゲート電極２４と同じ絶縁材料および電極材料から形成される。また、図４のＡに示す素子分離絶縁膜２９は、図７から図９の工程のいずれかで、基板１１内に形成される。
　次に、基板１１の上下を反転させる（図１０）。図１０は、基板１１の表面Ｓ１を下向きにし、基板１１の裏面Ｓ２を上向きにした状態を示している。
　次に、基板１１の裏面Ｓ２から基板１１を薄膜化する（図１１）。その結果、素子分離絶縁膜２１が、基板１１の裏面Ｓ２に露出する。このようにして、素子分離絶縁膜２１が基板１１を貫通する構造が実現される。基板１１の薄膜化は例えば、エッチングまたはＣＭＰにより行われる。
　次に、基板１１の裏面Ｓ２に、遮光膜１５、カラーフィルタ１６、およびオンチップレンズ１７を形成する（図１２）。このようにして、複数の画素１を備える固体撮像装置が製造される。本実施形態では、これらの画素１が、図４のＡなどに示す対称性や周期性を有するように形成される。
　次に、図１３から図１５を参照して、本実施形態の変形例の固体撮像装置について説明する。
　図１３は、第１実施形態の変形例の固体撮像装置の構造を示す平面図と断面図である。
　図１３のＡは、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。図１３のＢは、図１３のＡに示すＩ－Ｉ’線に沿った縦断面を示している。図１３のＣは、図１３のＡに示すＪ－Ｊ’線に沿った縦断面を示している。
　本変形例では、Ｙ方向に互いに隣接する２つの画素１は、Ｙ方向に周期的な構造を有している。これにより、Ｙ方向に互いに隣接する画素１間で感度差が生じることを抑制することが可能となる。本変形例ではさらに、Ｘ方向に互いに隣接する２つの画素１も、Ｘ方向に周期的な構造を有している。これにより、Ｘ方向に互いに隣接する画素１間で感度差が生じることも抑制することが可能となる。よって、本変形例によれば、異なる画素１間で感度差が生じることを、より効果的に抑制することが可能となる。
　図１４は、第１実施形態の変形例の固体撮像装置の構造を示す断面図である。
　図１４は、図１３のＣと同様に、本変形例の固体撮像装置のＸＺ断面を示している。図１４では、左の画素１内の配線層２５～２７の各配線が、右の画素１内の配線層２５～２７の対応する配線に対し、Ｘ方向に周期的に配置されている。これにより、画素１間の感度差をさらに効果的に抑制することが可能となる。
　図１５は、第１実施形態の変形例の固体撮像装置の構造を示す別の断面図である。
　図１５は、図１３のＢと同様に、本変形例の固体撮像装置のＹＺ断面を示している。図１５では、右の画素１内の配線層２５～２７の各配線が、左の画素１内の配線層２５～２７の対応する配線に対し、Ｙ方向に周期的に配置されている。これにより、画素１間の感度差をさらに効果的に抑制することが可能となる。
　以上のように、本実施形態では、Ｙ方向に互いに隣接する２つの画素１が、Ｙ方向に周期的な構造を有している。例えば、一方の画素１の転送トランジスタＴＧが、他方の画素１の転送トランジスタＴＧに対し、Ｙ方向に周期的に配置されている。また、一方の画素１内のｎ型半導体領域１２、ｐ型半導体領域１３、およびｎ＋型半導体領域１４がそれぞれ、他方の画素１内のｎ型半導体領域１２、ｐ型半導体領域１３、およびｎ＋型半導体領域１４に対し、Ｙ方向に周期的に配置されている。よって、本実施形態によれば、これらの画素１間で感度差が生じることを抑制することが可能となる。
　なお、本実施形態では、Ｙ方向に互いに隣接する２つの画素１が、Ｙ方向に対称な構造を有し、Ｘ方向に互いに隣接する２つの画素１が、Ｘ方向に周期的な構造を有していてもよい。
　（第２実施形態）
　図１６は、第２実施形態の固体撮像装置の構造を示す平面図と断面図である。本実施形態の固体撮像装置については、第１実施形態の固体撮像装置との相違点を中心に説明し、第１実施形態の固体撮像装置との共通点の説明は省略する。
　図１６のＡは、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。図１６のＢは、図１６のＡに示すＫ－Ｋ’線に沿ったＹＺ断面を示している。
　本実施形態の固体撮像装置はおおむね、図５のＡからＣに示す第１実施形態の比較例の固体撮像装置と同様の構造を有している。よって、本実施形態では、Ｘ方向に互いに隣接する２つの画素１は、Ｘ方向に対称な構造を有しており、Ｙ方向に互いに隣接する２つの画素１は、Ｙ方向に対称な構造を有している。
　ただし、図１６のＡに示す左下の画素１は、転送トランジスタＴＧとリセットトランジスタＲＳＴとの間に素子分離絶縁膜２９を含んでいない。本実施形態では、転送トランジスタＴＧとリセットトランジスタＲＳＴとの間に、素子分離絶縁膜２９ではなくｐ型半導体領域１３が設けられている。転送トランジスタＴＧとリセットトランジスタＲＳＴとの間のｐ型半導体領域１３のｐ型不純物濃度は、ｐ型半導体領域１３内のその他の部分のｐ型不純物濃度と同じでも異なっていてもよい。　
　これは、図１６のＡに示すその他の画素１でも同様である。図１６のＡに示す左上の画素１は、転送トランジスタＴＧと選択トランジスタＳＥＬとの間に素子分離絶縁膜２９を含んでいない。図１６のＡに示す右上の画素１は、転送トランジスタＴＧと増幅トランジスタＡＭＰとの間に素子分離絶縁膜２９を含んでいない。図１６のＡに示す右下の画素１は、転送トランジスタＴＧとダミートランジスタとの間に素子分離絶縁膜２９を含んでいない。
　図１６のＢに示すように、本実施形態の素子分離絶縁膜２９は、基板１１内で素子分離絶縁膜２１下に設けられており、おおむね素子分離絶縁膜２１と同様の平面形状を有している。本実施形態では、基板１１を貫通する素子分離絶縁膜が、素子分離絶縁膜２１および素子分離絶縁膜２９により形成されている。このような素子分離絶縁膜２１、２９は例えば、図７および図８の工程で素子分離絶縁膜２１、２９を順に形成することで形成可能である。
　転送トランジスタＴＧとリセットトランジスタＲＳＴとの間などに素子分離絶縁膜２９が設けられている場合、基板１１内に入射した光が、素子分離絶縁膜２９で反射する可能性がある。このような反射光は、画素１間の混色の原因となるおそれがある。
　本実施形態の固体撮像装置は、転送トランジスタＴＧとリセットトランジスタＲＳＴとの間などに素子分離絶縁膜２９を備えていない。よって、本実施形態によれば、このような素子分離絶縁膜２９に起因して、画素１間で混色が生じることを抑制することが可能となる。
　本実施形態の固体撮像装置は例えば、図７から図１２に示す方法で固体撮像装置を製造する際に、転送トランジスタＴＧとリセットトランジスタＲＳＴとの間などに素子分離絶縁膜２９を形成する工程を省略することで実現可能である。転送トランジスタＴＧとリセットトランジスタＲＳＴとの間などのｐ型半導体領域１３のｐ型不純物濃度を、ｐ型半導体領域１３内のその他の部分のｐ型不純物濃度と異ならせる場合には、図９の工程でそのために必要な処理を行う。
　図１７は、第２実施形態の変形例の固体撮像装置の構造を示す平面図と断面図である。
　図１７のＡは、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。図１７のＢは、図１７のＡに示すＫ－Ｋ’線に沿ったＹＺ断面を示している。
　本変形例では、図４のＡなどに示す固体撮像装置と同様に、Ｙ方向に互いに隣接する２つの画素１が、Ｙ方向に周期的な構造を有している。これにより、Ｙ方向に互いに隣接する画素１間で感度差が生じることを抑制することが可能となる。さらに、本変形例によれば、異なる画素１内の構成要素同士を短い配線で電気的に接続しつつ、異なる画素１間で感度差が生じることを抑制することが可能となる。
　図１８は、第２実施形態の別の変形例の固体撮像装置の構造を示す平面図と断面図である。
　図１８のＡは、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。図１８のＢは、図１８のＡに示すＫ－Ｋ’線に沿ったＹＺ断面を示している。
　本変形例では、図１３のＡなどに示す固体撮像装置と同様に、Ｙ方向に互いに隣接する２つの画素１が、Ｙ方向に周期的な構造を有しており、かつ、Ｘ方向に互いに隣接する２つの画素１が、Ｘ方向に周期的な構造を有している。これにより、異なる画素１間で感度差が生じることを、より効果的に抑制することが可能となる。
　以上のように、本実施形態の固体撮像装置は、転送トランジスタＴＧとリセットトランジスタＲＳＴとの間などに素子分離絶縁膜２９を備えていない。よって、本実施形態によれば、このような素子分離絶縁膜２９に起因して、画素１間で混色が生じることを抑制することが可能となる。
　（第３実施形態）
　図１９と図２０はそれぞれ、第３実施形態の固体撮像装置の構造を示す平面図と断面図である。本実施形態の固体撮像装置については、第１および第２実施形態の固体撮像装置との相違点を中心に説明し、第１および第２実施形態の固体撮像装置との共通点の説明は省略する。
　図１９は、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。図２０は、図１９に示すＡ－Ａ’線に沿ったＹＺ断面を示している。以下、本実施形態の固体撮像装置の構造を、図１９を参照して説明し、この説明の中で図２０も適宜参照する。
　本実施形態の固体撮像装置はおおむね、図１３～図１５に示す第１実施形態の変形例の固体撮像装置と同様の構造を有している。よって、本実施形態では、Ｘ方向に互いに隣接する２つの画素１は、Ｘ方向におおむね周期的な構造を有し、Ｙ方向に互いに隣接する２つの画素１は、Ｙ方向におおむね周期的な構造を有している。その結果、図１９に示す４つの画素１は、Ｘ方向およびＹ方向におおむね周期的な構造を有している。例えば、図１９に示す４つの転送トランジスタＴＧのゲート電極２４はいずれも、対応する画素１内で右上の角（＋Ｘ方向および＋Ｙ方向の角）の付近に配置されている。また、図１９に示す各画素１は、基板１１下に４つのコンタクトプラグ３１を含んでおり（図２０も参照）、図１９に示す４つの画素１のこれらのコンタクトプラグ３１も、Ｘ方向およびＹ方向に周期的に配置されている。
　ただし、図１９に示す４つの画素１では、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、およびダミートランジスタ（Ｄｕｍｍｙ）のゲート電極２４の平面視における面積が、同じに設定されていない。具体的には、増幅トランジスタＡＭＰのゲート電極２４の面積が、リセットトランジスタＲＳＴのゲート電極２４の面積や、ダミートランジスタのゲート電極２４の面積よりも大きく設定されている。また、選択トランジスタＳＥＬのゲート電極２４の面積が、リセットトランジスタＲＳＴのゲート電極２４の面積や、ダミートランジスタのゲート電極２４の面積よりも小さく設定されている。一方、リセットトランジスタＲＳＴのゲート電極２４の面積と、ダミートランジスタのゲート電極２４の面積は、同じに設定されている。このように、図１９に示すこれらのトランジスタは、平面視における面積が２種類以上（ここでは３種類）存在するゲート電極２４を備えている。
　また、本実施形態の固体撮像装置は、基板１１の裏面Ｓ２に達している素子分離絶縁膜２１と、基板１１の裏面Ｓ２に達していない素子分離絶縁膜２９とを備えており（図２０も参照）、本実施形態の素子分離絶縁膜２９は、複数の内部素子分離絶縁膜２９ａと、外部素子分離絶縁膜２９ｂとを含んでいる。素子分離絶縁膜２１と、内部素子分離絶縁膜２９ａと、外部素子分離絶縁膜２９ｂは、本実施形態では酸化シリコン膜であるが、その他の絶縁膜（例えば窒化シリコン膜）でもよい。内部素子分離絶縁膜２９ａおよび外部素子分離絶縁膜２９ｂはそれぞれ、本開示の第１および第２素子分離絶縁膜の例である。
　各内部素子分離絶縁膜２９ａは、各画素１の内部に設けられており、各画素１の転送トランジスタＴＧとその他の画素トランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、またはダミートランジスタ）との間に挟まれている。図１９は、４つの画素１内に設けられた４つの内部素子分離絶縁膜２９ａを示している。これらの内部素子分離絶縁膜２９ａは、基板１１の表面Ｓ１側で基板１１内に設けられており（図２０も参照）、Ｘ方向に延びている。符号α、α’は、平面視における内部素子分離絶縁膜２９ａの幅を示している。図１９に示す内部素子分離絶縁膜２９ａは、ほぼ全体的に幅αを有しているが、増幅トランジスタＡＭＰを含む画素１（右上の画素１）内では幅α’を有している。幅α’は、幅αより太く設定されている。幅αは、本開示の第１幅の例であり、幅α’は、本開示の第２幅の例である。
　外部素子分離絶縁膜２９ｂは、各画素１の外部に設けられており、互いに隣接する画素１間をＸ方向およびＹ方向に延びている。外部素子分離絶縁膜２９ｂは、素子分離絶縁膜２１と同様の平面形状を有しており、図１９に示す４つの画素１を画素１ごとに取り囲む形状を有している。外部素子分離絶縁膜２９ｂは、基板１１の表面Ｓ１側で基板１１内に設けられており（図２０も参照）、素子分離絶縁膜２１は、基板１１内で外部素子分離絶縁膜２９ｂ上に設けられている。その結果、本実施形態の素子分離絶縁膜２１は、外部素子分離絶縁膜２９ｂと共に基板１１を貫通している。符号βは、平面視における外部素子分離絶縁膜２９ｂの幅を示している。本実施形態の外部素子分離絶縁膜２９ｂは、いずれの部分でも幅βを有している。
　なお、図１９は、外部素子分離絶縁膜２９ｂの部分として、４つの画素１間に挟まれた部分と、４つの画素１全体を取り囲む部分とを示している。図１９は、後者の部分を半分のみ図示していることに留意されたい。そのため、後者の部分の幅は、β／２ではなく、前者の部分の幅と同様にβである。
　図１９は、本実施形態の内部素子分離絶縁膜２９ａや外部素子分離絶縁膜２９ｂの平面形状を示している。本実施形態の内部素子分離絶縁膜２９ａは、図１３に示す第１実施形態の変形例の素子分離絶縁膜２９とおおむね同じ平面形状を有しているが、幅αを有する部分だけでなく、幅α’を有する部分も含んでいる。また、本実施形態の外部素子分離絶縁膜２９ｂは、図１３に示す第１実施形態の変形例の素子分離絶縁膜２１とおおむね同じ平面形状を有している。なお、第１実施形態の変形例の素子分離絶縁膜２１も、素子分離絶縁膜２９上に設けられているが（図１５を参照）、図１３の平面図では、素子分離絶縁膜２１下の素子分離絶縁膜２９の図示が省略されている。これは、第１および第２実施形態のその他の平面図でも同様である。
　本実施形態の固体撮像装置は例えば、図７から図１２に示す方法で固体撮像装置を製造する際に、素子分離絶縁膜２９として、内部素子分離絶縁膜２９ａと外部素子分離絶縁膜２９ｂとを形成することで実現可能である。素子分離絶縁膜２９用の素子分離溝は、リソグラフィおよびエッチングにより基板１１内に形成可能である。また、幅αを有する部分と、幅α’を有する部分は、このリソグラフィ用のフォトマスクに、前者に対応するパターンと、後者に対応するパターンとを設けることで形成可能である。
　以下、引き続き図１９を参照して、第３実施形態の固体撮像装置のさらなる詳細を説明する。
　本実施形態の固体撮像装置は、例えばＮＩＲ（近赤外光）センサである。この場合、本実施形態の各画素１は、近赤外光を検知するためのＮＩＲ画素として使用され、これらの画素１用のカラーフィルタ１６（図２０）は、近赤外光用のフィルタとなる。
　図１９に示す４つの画素１は、転送トランジスタＴＧ以外の画素トランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、およびダミートランジスタ）を共有している。本実施形態では、これらの４つの画素１が、いずれもＮＩＲ画素である。
　画素１間での画素トランジスタの共有化は、例えば固体撮像装置のチップサイズを縮小するために行われる。しかしながら、このような共有化を行うと、これらの画素１（共有画素）間で画素トランジスタや配線の対称性や周期性が悪くなることがある。例えば、本実施形態では、増幅トランジスタＡＭＰのサイズが、リセットトランジスタＲＳＴのサイズや、ダミートランジスタのサイズと異なっている。これは、増幅トランジスタＡＭＰのサイズを大きくして、増幅トランジスタＡＭＰのノイズを低減するためである。
　対称性や周期性が悪くなることの影響は、ＮＩＲセンサの撮像特性にも現れる。近赤外光は、可視光と比べてシリコン基板（基板１１）によって吸収されにくく、あまり強度が低下せずに各画素トランジスタに到達しやすい。よって、近赤外光を検知する場合には、可視光を検知する場合に比べて、対称性や周期性の影響が、撮像特性に強く現れる。ＮＩＲセンサでは、例えば共有画素間で大きな感度差が生じやすい。
　共有画素間の感度差を補正する技術として、例えば遮光膜１５（図２０）の開口補正が挙げられる。遮光膜１５の開口サイズを、感度の高い画素１にて小さくすることで、感度の高い画素１の出力を、感度の低い画素１の出力に合わせこむことができる。しかし、これはＮＩＲセンサのＱｅ（量子効率）を低下させてしまうおそれがある。また、ＮＩＲセンサの種類によっては、遮光膜１５の開口サイズを調整することが、設計上難しい場合もある。
　そこで、本実施形態では、共有画素間の感度差を補正するために、内部素子分離絶縁膜２９ａの幅を画素１ごとに調整する。これにより、ＮＩＲセンサのＱｅを低下させずに、共有画素間の感度差を補正することが可能となる。本実施形態の素子分離絶縁膜２１、２９は酸化シリコン膜であり、光を反射する性質を有している。素子分離絶縁膜２１、２９で反射した光は、画素１の感度に寄与することができる。よって、本実施形態によれば、内部素子分離絶縁膜２９ａの幅を画素１ごとに調整することで、感度に対する内部素子分離絶縁膜２９ａの影響を画素１ごとに調整することが可能となり、これにより共有画素間の感度差を低減することが可能となる。
　本実施形態では、ある画素１の内部素子分離絶縁膜２９ａを太くすると、その内部素子分離絶縁膜２９ａで反射する光成分が増え、その画素１の感度が高くなる。よって、この技術を用いて共有画素間の感度差を補正する場合には、一般に、感度の低い画素１の内部素子分離絶縁膜２９ａを太くする。これにより、感度の低い画素１の出力を、感度の高い画素１の出力に合わせこむことが可能となり、ＮＩＲセンサのＱｅの低下を抑制することが可能となる。
　なお、本実施形態の内部素子分離絶縁膜２９ａの構造は、ＮＩＲセンサ以外の固体撮像装置に適用してもよい。また、本実施形態では、増幅トランジスタＡＭＰを含む画素１以外の画素１の内部素子分離絶縁膜２９ａの幅を調整してもよい。また、本実施形態では、内部素子分離絶縁膜２９ａの幅の代わりに外部素子分離絶縁膜２９ｂの幅を調整することで、共有画素間の感度差を補正してもよい。
　図２１は、第３実施形態の第１変形例の固体撮像装置の構造を示す平面図である。
　図２１は、図１９と同様に、画素アレイ領域２に含まれる４つの画素１や、これらの画素１用の素子分離絶縁膜２９を示している。図２１はさらに、素子分離絶縁膜２９の形状を説明するために、これらの画素１の周辺における素子分離絶縁膜２９の形状を、点線Ｌ１で示している。
　本変形例の内部素子分離絶縁膜２９ａは、いずれの部分でも幅αを有している。一方、本変形例の外部素子分離絶縁膜２９ｂは、ほぼ全体的に幅βを有しているが、増幅トランジスタＡＭＰを含む画素１の＋Ｙ方向側では幅β’を有している。幅β’は、幅βより太く設定されている。幅βは、本開示の第１幅の例であり、幅β’は、本開示の第２幅の例である。本変形例によれば、外部素子分離絶縁膜２９ｂの幅を調整することで、共有画素間の感度差を補正することが可能となる。
　図２２は、第３実施形態の第２変形例の固体撮像装置の構造を示す平面図である。
　図２２は、図１９と同様に、画素アレイ領域２に含まれる４つの画素１や、これらの画素１用の素子分離絶縁膜２９を示している。図２２はさらに、素子分離絶縁膜２９の形状を説明するために、これらの画素１の周辺における素子分離絶縁膜２９の形状を、点線Ｌ２で示している。
　本変形例の内部素子分離絶縁膜２９ａは、いずれの部分でも幅αを有している。一方、本変形例の外部素子分離絶縁膜２９ｂは、ほぼ全体的に幅βを有しているが、増幅トランジスタＡＭＰを含む画素１の±Ｘ方向側では幅β’を有している。本変形例によれば、外部素子分離絶縁膜２９ｂの幅を複数箇所で調整することで、共有画素間の感度差を補正することが可能となる。
　図２３は、第３実施形態の第３変形例の固体撮像装置の構造を示す平面図である。
　本変形例の外部素子分離絶縁膜２９ｂは、いずれの部分でも幅βを有している。一方、本変形例の内部素子分離絶縁膜２９ａは、リセットトランジスタＲＳＴや選択トランジスタＳＥＬを含む画素１内では幅αを有しているが、増幅トランジスタＡＭＰやダミートランジスタを含む画素１内では幅α’を有している。本変形例によれば、内部素子分離絶縁膜２９ａの幅を複数の画素１内で調整することで、共有画素間の感度差を補正することが可能となる。
　図２４は、第３実施形態の第４変形例の固体撮像装置の構造を示す平面図である。
　本変形例では、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、およびダミートランジスタのゲート電極２４の平面視における面積が、同じに設定されている。さらに、本変形例のリセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、およびダミートランジスタは、転送トランジスタＴＧと同様に、Ｘ方向およびＹ方向に周期的に配置されている。具体的には、本変形例のリセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、およびダミートランジスタのゲート電極２４はいずれも、対応する画素１内で内部素子分離絶縁膜２９ａの中央付近において内部素子分離絶縁膜２９ａの－Ｙ方向に配置されている。
　一方、本変形例の素子分離絶縁膜２９は、図１９に示す素子分離絶縁膜２９の形状と同じ形状を有している。よって、本変形例の外部素子分離絶縁膜２９ｂは、いずれの部分でも幅βを有している。また、本変形例の内部素子分離絶縁膜２９ａは、ほぼ全体的に幅αを有しているが、増幅トランジスタＡＭＰを含む画素１内では幅α’を有している。本変形例によれば、内部素子分離絶縁膜２９ａの幅を調整することで、共有画素間の感度差を補正することが可能となる。
　本変形例では、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、およびダミートランジスタのゲート電極２４の平面視における面積が、同じに設定されている。そのため、これらの画素トランジスタに起因する共有画素間の感度差は、一般に起こらない。しかしながら、本変形例の固体撮像装置の配線（例えば配線層２５～２７内の配線）の形状が、共有画素間で異なる場合には、共有画素間の感度差が起こり得る。本変形例によれば、このような感度差を低減することが可能となる。なお、本変形例では、図１９に示す素子分離絶縁膜２９の形状を採用する代わりに、第１、第２、または第３変形例の素子分離絶縁膜２９の形状を採用してもよい。
　以上のように、本実施形態の素子分離絶縁膜２９ａ（または２９ｂ）は、幅α（またはβ）を有する部分と、幅α’（またはβ’）を有する部分とを含んでいる。よって、本実施形態によれば、画素１間で感度差が生じることを、素子分離絶縁膜２９ａ（または２９ｂ）の幅を調整することで抑制することが可能となる。
　なお、本実施形態の内部素子分離絶縁膜２９ａまたは外部素子分離絶縁膜２９ｂは、３種類以上の幅を有していてもよい。また、本実施形態の固体撮像装置では、内部素子分離絶縁膜２９ａが２種類以上の幅を有し、かつ、外部素子分離絶縁膜２９ｂが２種類以上の幅を有していてもよい。
　以下、第４～第９実施形態の固体撮像装置について説明する。第４～第９実施形態の固体撮像装置については、第１～第３実施形態の固体撮像装置との相違点を中心に説明し、第１～第３実施形態の固体撮像装置との共通点の説明は省略する。
　（第４実施形態）
　図２５は、第４実施形態の固体撮像装置の構造を示す平面図と断面図である。
　図２５のＡは、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。図２５のＢは、図２５のＡに示すＩ－Ｉ’線に沿った縦断面を示している。図２５のＣは、図２５のＡに示すＪ－Ｊ’線に沿った縦断面を示している。
　本実施形態の固体撮像装置はおおむね、図５のＡからＣに示す第１実施形態の比較例の固体撮像装置と同様の構造を有している。よって、本実施形態では、Ｘ方向に互いに隣接する２つの画素１内の対応する構成要素同士が、おおむねＸ方向に対称な構造を有しており、Ｙ方向に互いに隣接する２つの画素１内の対応する構成要素同士が、おおむねＹ方向に対称な構造を有している。
　ただし、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、および符号「Ｄｕｍｍｙ」で示すダミートランジスタのゲート電極２４は、図２５のＡに示すように、Ｘ方向に周期的かつＹ方向に対称的に配置されている。例えば、選択トランジスタＳＥＬのゲート電極２４は、リセットトランジスタＲＳＴのゲート電極２４に対し、Ｙ方向に対称的に配置されている。また、選択トランジスタＳＥＬのゲート電極２４は、増幅トランジスタＡＭＰのゲート電極２４に対し、Ｘ方向に周期的に配置されている。
　図２５のＡからＣは、これらの画素１内の２つのオンチップレンズ１７を示している。一方のオンチップレンズ１７は、図２５のＡに示す左上および左下の画素１に共通に設けられている。よって、このオンチップレンズ１７により集光された光は、これら２つの画素１内のフォトダイオードＰＤに入射する。同様に、他方のオンチップレンズ１７は、図２５のＡに示す右上および右下の画素１に共通に設けられている。よって、このオンチップレンズ１７により集光された光は、これら２つの画素１内のフォトダイオードＰＤに入射する。
　リセットトランジスタＲＳＴのゲート電極２４と、選択トランジスタＳＥＬのゲート電極２４はそれぞれ、図２５のＡにおいて、対応するオンチップレンズ１７の右下の角付近と右上の角付近に配置されている。よって、これらのゲート電極２４は、このオンチップレンズ１７の光軸から離れた位置に配置されている。これにより、これらのゲート電極２４が、フォトダイオードＰＤへの光の入射の妨げになることを抑制することが可能となる。これは、増幅トランジスタＡＭＰやダミートランジスタについても同様である。本実施形態によれば、これらのゲート電極２４を、Ｘ方向に周期的かつＹ方向に対称的に配置することで、このような効果を得ることが可能となる。
　一方、図２５のＡに示す４つの画素１内では、これらの画素１内のフォトダイオードＰＤ（ｎ型半導体領域１２やｐ型半導体領域１３など）が、Ｘ方向およびＹ方向に対称的に配置されている。これにより、オンチップレンズ１７もフォトダイオードＰＤも対称的な形状となることから、これらの画素１の集光効率や光学対称性を好適化することが可能となる。
　なお、本実施形態の固体撮像装置では、図２５のＡに示す左上および右上の画素１が、一方のオンチップレンズ１７を共有し、図２５のＡに示す左下および右下の画素１が、他方のオンチップレンズ１７を共有していてもよい。
　図２６は、第４実施形態の変形例の固体撮像装置の構造を示す平面図と断面図である。
　図２６のＡからＣに示す固体撮像装置はおおむね、図２５のＡからＣに示す固体撮像装置と同様の構造を有している。ただし、図２６のＡに示すオンチップレンズ１７は、４つの画素１に共通に設けられている。これにより、図２５のＡからＣに示す固体撮像装置と同様の効果を得ることが可能となる。
　（第５実施形態）
　図２７は、第５実施形態の固体撮像装置の構造を示す断面図である。図２７は、図２と同様に、画素アレイ２に含まれる２つの画素１の縦断面を示している。
　本実施形態の素子分離絶縁膜２１の側面は、図２７に示すように、テーパー形状を有する部分を含んでいる。図２７は、素子分離絶縁膜２１の３つの部分を示しており、左の部分、右の部分、および中央の部分の側面がテーパー形状を有している。中央の部分は、転送トランジスタＴＧの近くに位置し、左の部分と右の部分は、転送トランジスタＴＧの遠くに位置している。
　本実施形態によれば、素子分離絶縁膜２１の側面をこのようなテーパー形状にすることで、例えば電位の勾配（転送勾配）を転送トランジスタＴＧ側につきやすくすることが可能となる。これにより、Ｑｅ（量子効率）や転送勾配を好適化することが可能となる。
　なお、本実施形態の素子分離絶縁膜２１の各部分は、図３に示す素子分離絶縁膜２１のように、素子分離絶縁膜２９上に設けられていてもよい。
　図２８は、第５実施形態の変形例の固体撮像装置の構造を示す断面図である。
　図２８に示す固体撮像装置はおおむね、図２７に示す固体撮像装置と同様の構造を有している。ただし、図２７に示す素子分離絶縁膜２１の各部分の側面は、順テーパー形状を有しているのに対し、図２８に示す素子分離絶縁膜２１の各部分の側面は、逆テーパー形状を有している。このように、素子分離絶縁膜２１の側面は、順テーパー形状を有する部分を含んでいてもよいし、および／または、逆テーパー形状を有する部分を含んでいてもよい。
　（第６実施形態）
　図２９は、第６実施形態の固体撮像装置の構造を示す平面図である。
　図２９は、画素アレイ領域２に含まれる１０個の画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。図２９に示す各画素１は、転送トランジスタＴＧのゲート電極２４と、その他のトランジスタＴｒのゲート電極２４と、ｎ＋型半導体領域１４（浮遊拡散部ＦＤ）と、素子分離絶縁膜２９とを含んでいる。トランジスタＴｒの例は、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、およびダミートランジスタである。図２９は、ｎ型半導体領域１２やｐ型半導体領域１３などの図示は省略している。
　本実施形態の各画素１の形状は、平面視で六角形となっている。そのため、本実施形態の各画素１は、六角柱の形状を有するハニカム構造を有している。図２９に示す各画素１は、平面視で、Ｘ方向に平行な２つの辺と、Ｘ方向およびＹ方向に対して傾いた４つの辺とを有している。
　図２９は、Ｙ方向に平行な４本の直線Ａ１～Ａ４を示している。図２９は、直線Ａ１上に位置する２つの画素１と、直線Ａ２上に位置する３つの画素１と、直線Ａ３上に位置する２つの画素１と、直線Ａ４上に位置する３つの画素１とを示している。
　直線Ａ２上の３つの画素１は、Ｙ方向に周期的な構造を有している。例えば、直線Ａ２上の上の画素１内の転送トランジスタＴＧ、トランジスタＴｒ、浮遊拡散部ＦＤ、および素子分離絶縁膜２９はそれぞれ、直線Ａ２上の中央の画素１内の転送トランジスタＴＧ、トランジスタＴｒ、浮遊拡散部ＦＤ、および素子分離絶縁膜２９に対し、Ｙ方向に周期的に配置されている。これにより、図４等に示す画素１と同様の効果を得ることが可能となる。これは、直線Ａ４上の３つの画素１についても同様である。
　一方、直線Ａ１上の２つの画素１は、互いに回転対称な構造を有している。例えば、直線Ａ１上の上の画素１内の転送トランジスタＴＧ、トランジスタＴｒ、浮遊拡散部ＦＤ、および素子分離絶縁膜２９はそれぞれ、直線Ａ１上の下の画素１内の転送トランジスタＴＧ、トランジスタＴｒ、浮遊拡散部ＦＤ、および素子分離絶縁膜２９を１８０度回転させた位置に配置されている。これは、直線Ａ３上の２つの画素１についても同様である。
　また、Ｘ方向に互いに離れた画素１同士は、Ｘ方向に周期的な構造を有している。例えば、直線Ａ３上の上の画素１内の転送トランジスタＴＧ、トランジスタＴｒ、浮遊拡散部ＦＤ、および素子分離絶縁膜２９はそれぞれ、直線Ａ１上の上の画素１内の転送トランジスタＴＧ、トランジスタＴｒ、浮遊拡散部ＦＤ、および素子分離絶縁膜２９に対し、Ｘ方向に周期的に配置されている。これにより、図１３等に示す画素１と同様の効果を得ることが可能となる。これは、直線Ａ２上の画素１と直線Ａ４上の画素１との関係についても同様である。
　本実施形態によれば、ハニカム構造の画素１を採用することで、各画素１内の構成要素のレイアウトの設計自由度を向上させることが可能となる。例えば、異なる画素１のトランジスタＴｒ同士の距離を長くすることが可能となる。理由は、各画素１の形状が四角形の場合には、トランジスタＴｒを配置可能な角は４つしかないのに対し、各画素１の形状が六角形の場合には、トランジスタＴｒを配置可能な角が６つあるからである。図２９では、１つの画素１の１つの角が、他の２つの画素１の２つの角と接しているが、これらの３つの角の接点付近には、トランジスタＴｒが配置されていないか、１つのトランジスタＴｒだけが配置されている。
　図３０は、第６実施形態の変形例の固体撮像装置の構造を示す平面図である。
　図３０のＡの変形例では、すべての画素１同士が、平面視で同じ構造を有している。そのため、直緯Ａ１～Ａ３のうちの同じ直線上の画素１同士は、Ｙ方向に周期的な構造を有している。同様に、Ｘ方向に互いに離れた画素１同士は、Ｘ方向に周期的な構造を有している。
　これは、図３０のＢの変形例でも同様である。図３０のＢの変形例では、すべての画素１同士が、平面視で同じ構造を有している。ただし、図３０のＢに示す各画素１は、図３０のＡに示す各画素１に対し、線対称な構造を有している。
　図３１は、第６実施形態の別の変形例の固体撮像装置の構造を示す平面図である。
　図３１のＡに示す固体撮像装置は、図２９に示す固体撮像装置と同様の構造を有している。ただし、図３１のＡでは、直線Ａ１上の２つの画素１は、Ｙ方向に周期的な構造を有しており、直線Ａ３上の２つの画素１も、Ｙ方向に周期的な構造を有している。
　図３１のＢに示す固体撮像装置では、７つの画素１が、直線Ａ２に対して線対称な構造を有している。よって、直線Ａ２上の各画素１は、直線Ａ２に対して線対称な構造を有している。また、直線Ａ１上の上の画素１と、直線Ａ３上の上の画素１は、直線Ａ２に対して線対称な構造を有している。同様に、直線Ａ１上の下の画素１と、直線Ａ３上の下の画素１は、直線Ａ２に対して線対称な構造を有している。
　これは、図３１のＣに示す固体撮像装置でも同様である。図３１のＣに示す固体撮像装置では、７つの画素１が、直線Ａ２に対して線対称な構造を有している。ただし、直線Ａ１、Ａ３上の画素１の構造が、図３１のＢと図３１のＣとで異なっている。
　図３２は、第６実施形態の別の変形例の固体撮像装置の構造を示す平面図である。
　図３２のＡは、図２９に示す直線Ａ１上の２つの画素１に対応している。本変形例の各画素１も、平面視で、転送トランジスタＴＧのゲート電極２４とその他のトランジスタＴｒのゲート電極２４との間に、素子分離絶縁膜２９を含んでいる。なお、図３２のＡに示す素子分離絶縁膜２９は、後述する外部素子分離絶縁膜２９ｂと区別するために、符号２９ａ（内部素子分離絶縁膜）で示されている。
　図３２のＢは、図３２のＡに示す直線Ａ１に沿った縦断面を示している。本変形例の素子分離絶縁膜２９は、上述のように個々の画素１内に配置されており、さらには素子分離絶縁膜２１下にも配置されている。前者の素子分離絶縁膜２９は符号２９ａ（内部素子分離絶縁膜）で示され、後者の素子分離絶縁膜２９は符号２９ｂ（外部素子分離絶縁膜）で示されている。
　（第７実施形態）
　図３３は、第７実施形態の固体撮像装置の構造を示す平面図と断面図である。
　図３３のＡは、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。図３３のＢは、図２５のＡに示すＩ－Ｉ’線に沿った縦断面を示している。図３３のＣは、図２５のＡに示すＪ－Ｊ’線に沿った縦断面を示している。
　本実施形態の固体撮像装置はおおむね、図４のＡからＣに示す第１実施形態の固体撮像装置と同様の構造を有している。よって、本実施形態では、Ｘ方向に互いに隣接する２つの画素１内の対応する構成要素同士が、Ｘ方向に対称な構造を有しており、Ｙ方向に互いに隣接する２つの画素１内の対応する構成要素同士が、おおむねＹ方向に周期的な構造を有している。
　ただし、本実施形態の各画素１は、図３３のＡに示すように、Ｙ方向に垂直な各画素１の対称面上に素子分離絶縁膜２９を含んでいる。すなわち、この素子分離絶縁膜２９は、各画素１の＋Ｙ方向の側面と－Ｙ方向の側面との中間地点を通過するＸＺ平面上（＝対称面上）に設けられている。各画素１の平面視において、この素子分離絶縁膜２９は、各画素１内の転送トランジスタＴＧのゲート電極２４とその他のトランジスタのゲート電極２４との間に設けられている。
　以上のように、本実施形態の各画素１は、Ｙ方向に垂直な各画素１の対称面上に素子分離絶縁膜２９を含んでいる。よって、各画素１内におけるこの素子分離絶縁膜２９の形状は、上記の対称面に対して線対称となっている。これにより、この素子分離絶縁膜２９が各画素１の光学対称性を悪化させることを抑制することが可能となる。
　（第８実施形態）
　図３４は、第８実施形態の固体撮像装置の構造を示す平面図と断面図である。
　図３４のＡは、図２４と同様に、画素アレイ領域１に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。各画素１は、転送トランジスタＴＧのゲート電極２４や、その他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、またはダミートランジスタ）のゲート電極２４などを含んでいる。図３４のＡはさらに、これらの画素１を取り囲む素子分離絶縁膜２１と、複数のウェルコンタクト領域３２と、これらのウェルコンタクト領域３２下などに設けられた複数のコンタクトプラグ３１などを示している。図３４のＡに示すウェルコンタクト領域３２は、図３４のＡに示す画素１用に設けられており、素子分離絶縁膜２１下に設けられている。なお、図３４のＡに示す素子分離絶縁膜２９の幅は、いずれもαとなっている。
　図３４のＢは、図３３のＡに示す直線Ｂ１に沿った縦断面を簡略化して示している。図３４のＢは、素子分離絶縁膜２１下に設けられた３つのウェルコンタクト（ＷＣ）領域３２と、これらのウェルコンタクト領域３２下に設けられた３つのコンタクトプラグ３１とを示している。
　ウェルコンタクト領域３２は、基板１１内に設けられた半導体領域である。ウェルコンタクト領域３２は、例えばｐ型半導体領域である。また、図３４のＢに示す各コンタクトプラグ３１は、基板１１の表面Ｓ１に設けられており、より詳細には、対応するウェルコンタクト領域３２下に設けられている。本実施形態のウェルコンタクト領域３２とコンタクトプラグ３１は、平面視で素子分離絶縁膜２１と重なる位置に設けられている。
　図３４のＢに示すコンタクトプラグ３１は、基板１１に固定電位を供給するために使用される。より詳細には、図３４のＢに示すコンタクトプラグ３１は、基板１１内のウェルにウェルコンタクト領域３２を介して固定電位を供給する。これにより、基板１１内のウェルの電位を固定電位とすることが可能となる。図３４のＢに示すコンタクトプラグ３１は例えば、図２等に示す配線層２５～２７と電気的に接続されており、配線２５～２７から固定電位を供給される。
　図３５は、第８実施形態の比較例の固体撮像装置の構造を示す平面図と断面図である。
　図３５のＡおよびＢはそれぞれ、図３４のＡおよびＢに対応している。本比較例のウェルコンタクト領域３２は、図３５のＡおよびＢに示すように、素子分離絶縁膜２１下ではなく各画素１内に配置されている。また、本比較例のウェルコンタクト領域３２用のコンタクトプラグ３１は、図３５のＡおよびＢに示すように、対応するウェルコンタクト領域３２下に設けられている。
　本比較例のように画素１内にウェルコンタクト領域３２を配置すると、ウェルコンタクト領域３２のせいで、フォトダイオードＰＤのサイズが小さくなるおそれがある。その結果、各画素１の光電変換効率が低下するおそれがある。
　一方、本実施形態のウェルコンタクト領域３２や対応するコンタクトプラグ３１は、素子分離絶縁膜２１下に設けられている。これにより、ウェルコンタクト領域３２のせいでフォトダイオードＰＤのサイズが小さくなることを回避することが可能となる。よって、本実施形態によれば、各画素１の光電変換効率を向上させることが可能となる。
　なお、図３４のＡに示すウェルコンタクト領域３２は、素子分離絶縁膜２１の直線部分の下に設けられているため、２つの画素１により共有可能である。このウェルコンタクト領域３２は、素子分離絶縁膜２１の交差部分の下に設けられていてもよい。これにより、このウェルコンタクト領域３２を４つの画素１により共有することが可能となる。
　（第９実施形態）
　図３６は、第９実施形態の固体撮像装置の構造を示す平面図である。
　図３６は、画素アレイ領域２に含まれる４つの画素１を示す平面図であり、これらの画素１を下から上に見た様子を示している。本実施形態の固体撮像装置はおおむね、図５のＡに示す第１実施形態の比較例の固体撮像装置と同様の構造を有している。よって、本実施形態では、Ｘ方向に互いに隣接する２つの画素１内の対応する構成要素同士が、Ｘ方向に対称な構造を有しており、Ｙ方向に互いに隣接する２つの画素１内の対応する構成要素同士が、Ｙ方向に対称な構造を有している。
　ただし、図３６に示す左上の画素１と右上の画素１では、これらの画素１のｎ型半導体領域１２が、互いに向かい合っている。よって、これらの画素１内のｎ型半導体領域１２は、平面視で左上の画素１内の転送トランジスタＴＧのゲート電極２４と右上の画素１内の転送トランジスタＴＧのゲート電極２４との間に挟まれた部分を含んでいる。別言すると、左上の画素１内のｎ型半導体領域１２は、左上の画素１内の転送トランジスタＴＧのゲート電極２４の右側に存在し、右上の画素１内のｎ型半導体領域１２は、右上の画素１内の転送トランジスタＴＧのゲート電極２４の左側に存在している。これは、図３６に示す左下の画素１と右下の画素１でも同様である。
　図３６に示す４つの画素１は、これらの画素１内のリセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、および増幅トランジスタＡＭＰを共有している。本実施形態では、これらの画素１のｎ型半導体領域１２が、Ｘ方向に互いに向かい合っている。よって、本実施形態によれば、固体撮像装置の光電変換効率の向上させることが可能となる。
　なお、図３６に示すｎ型半導体領域１２および転送トランジスタＴＧの構造は、第１実施形態の比較例の固体撮像装置に適用する代わりに、第１から第８実施形態のいずれかの固体撮像装置に適用してもよい。
　図３７は、第９実施形態の変形例の固体撮像装置の構造を示す平面図である。
　図３７のＡの変形例では、４つの画素１が、Ｘ方向に対称的かつＹ方向に周期的な構造を有している。よって、Ｘ方向に互いに隣接する２つの画素１内の対応する構成要素同士が、Ｘ方向に対称な構造を有しており、Ｙ方向に互いに隣接する２つの画素１内の対応する構成要素同士が、Ｙ方向に周期的な構造を有している。
　図３７のＡはさらに、これらの画素１により共有されているリセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、および増幅トランジスタＡＭＰを示している。本変形例では、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、および増幅トランジスタＡＭＰが、これらの画素１内ではなく、これらの画素１の－Ｙ方向に一列に並んで配置されている。本変形例によれば、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、および増幅トランジスタＡＭＰをこれらの画素１外にまとめて配置することや、ダミートランジスタを配置しないことで、固体撮像装置の集積度を向上させることが可能となる。本変形例のリセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、および増幅トランジスタＡＭＰは、図３７のＡに示すように、Ｘ方向に対称に配置されている。本変形例によれば、実行長を長くしてこれらのトランジスタのノイズを低減することが可能となる。
　図３７のＢは、４つのグループに分割された３２個の画素１を示している。各グループでは、８つの画素１が、Ｘ方向に対称的かつＹ方向に周期的な構造を有しており、かつ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、および増幅トランジスタＡＭＰを共有している。これらのトランジスタは、これらの画素１内ではなく、これらの画素１の－Ｙ方向に一列並んで配置されている。本変形例によれば、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、および増幅トランジスタＡＭＰをこれらの画素１外にまとめて配置することや、ダミートランジスタを配置しないことで、固体撮像装置の集積度を向上させることが可能となる。
　（応用例）
　図３８は、電子機器の構成例を示すブロック図である。図３８に示す電気機器は、カメラ１００である。
　カメラ１００は、レンズ群などを含む光学部１０１と、第１から第９実施形態のいずれかの固体撮像装置である撮像装置１０２と、カメラ信号処理回路であるＤＳＰ（Digital Signal Processor）回路１０３と、フレームメモリ１０４と、表示部１０５と、記録部１０６と、操作部１０７と、電源部１０８とを備えている。また、ＤＳＰ回路１０３、フレームメモリ１０４、表示部１０５、記録部１０６、操作部１０７、および電源部１０８は、バスライン１０９を介して相互に接続されている。
　光学部１０１は、被写体からの入射光（像光）を取り込んで、撮像装置１０２の撮像面上に結像する。撮像装置１０２は、光学部１０１により撮像面上に結像された入射光の光量を画素単位で電気信号に変換して、画素信号として出力する。
　ＤＳＰ回路１０３は、撮像装置１０２により出力された画素信号について信号処理を行う。フレームメモリ１０４は、撮像装置１０２で撮像された動画または静止画の１画面を記憶しておくためのメモリである。
　表示部１０５は、例えば液晶パネルや有機ＥＬパネルなどのパネル型表示装置を含んでおり、撮像装置１０２で撮像された動画または静止画を表示する。記録部１０６は、撮像装置１０２で撮像された動画または静止画を、ハードディスクや半導体メモリなどの記録媒体に記録する。
　操作部１０７は、ユーザによる操作の下に、カメラ１００が持つ様々な機能について操作指令を発する。電源部１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示部１０５、記録部１０６、および操作部１０７の動作電源となる各種の電源を、これらの供給対象に対して適宜供給する。
　撮像装置１０２として、第１から第９実施形態のいずれかの固体撮像装置を使用することで、良好な画像の取得が期待できる。
　当該固体撮像装置は、その他の様々な製品に応用することができる。例えば、当該固体撮像装置は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボットなどの種々の移動体に搭載されてもよい。
　図３９は、移動体制御システムの構成例を示すブロック図である。図３９に示す移動体制御システムは、車両制御システム２００である。
　車両制御システム２００は、通信ネットワーク２０１を介して接続された複数の電子制御ユニットを備える。図３９に示した例では、車両制御システム２００は、駆動系制御ユニット２１０と、ボディ系制御ユニット２２０と、車外情報検出ユニット２３０と、車内情報検出ユニット２４０と、統合制御ユニット２５０とを備えている。図３９はさらに、統合制御ユニット２５０の構成部として、マイクロコンピュータ２５１と、音声画像出力部２５２と、車載ネットワークＩ／Ｆ（Interface）２５３とを示している。
　駆動系制御ユニット２１０は、各種プログラムに従って、車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット２１０は、内燃機関や駆動用モータなどの車両の駆動力を発生させるための駆動力発生装置や、駆動力を車輪に伝達するための駆動力伝達機構や、車両の舵角を調節するステアリング機構や、車両の制動力を発生させる制動装置などの制御装置として機能する。
　ボディ系制御ユニット２２０は、各種プログラムに従って、車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット２２０は、スマートキーシステム、キーレスエントリシステム、パワーウィンドウ装置、各種ランプ（例えば、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー、フォグランプ）などの制御装置として機能する。この場合、ボディ系制御ユニット２２０には、鍵を代替する携帯機から発信される電波または各種スイッチの信号が入力され得る。ボディ系制御ユニット２２０は、このような電波または信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプなどを制御する。
　車外情報検出ユニット２３０は、車両制御システム２００を搭載した車両の外部の情報を検出する。車外情報検出ユニット２３０には、例えば撮像部２３１が接続される。車外情報検出ユニット２３０は、撮像部２３１に車外の画像を撮像させると共に、撮像された画像を撮像部２３１から受信する。車外情報検出ユニット２３０は、受信した画像に基づいて、人、車、障害物、標識、路面上の文字などの物体検出処理または距離検出処理を行ってもよい。
　撮像部２３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部２３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。撮像部２３１が受光する光は、可視光であってもよいし、赤外線などの非可視光であってもよい。撮像部２３１は、第１から第９実施形態のいずれかの固体撮像装置を含んでいる。
　車内情報検出ユニット２４０は、車両制御システム２００を搭載した車両の内部の情報を検出する。車内情報検出ユニット２４０には例えば、運転者の状態を検出する運転者状態検出部２４１が接続される。例えば、運転者状態検出部２４１は、運転者を撮像するカメラを含み、車内情報検出ユニット２４０は、運転者状態検出部２４１から入力される検出情報に基づいて、運転者の疲労度合いまたは集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。このカメラは、第１から第９実施形態のいずれかの固体撮像装置を含んでいてもよく、例えば、図３８に示すカメラ１００でもよい。
　マイクロコンピュータ２５１は、車外情報検出ユニット２３０または車内情報検出ユニット２４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構、または制動装置の制御目標値を演算し、駆動系制御ユニット２１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ２５１は、車両の衝突回避、衝撃緩和、車間距離に基づく追従走行、車速維持走行、衝突警告、レーン逸脱警告などのＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ２５１は、車外情報検出ユニット２３０または車内情報検出ユニット２４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構、または制動装置を制御することにより、運転者の操作によらずに自律的に走行する自動運転などを目的とした協調制御を行うことができる。
　また、マイクロコンピュータ２５１は、車外情報検出ユニット２３０で取得される車外の情報に基づいて、ボディ系制御ユニット２２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ２５１は、車外情報検出ユニット２３０で検知した先行車または対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替えるなどの防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部２５２は、車両の搭乗者または車外に対して視覚的または聴覚的に情報を通知することが可能な出力装置に、音声および画像のうちの少なくとも一方の出力信号を送信する。図３９の例では、このような出力装置として、オーディオスピーカ２６１、表示部２６２、およびインストルメントパネル２６３が示されている。表示部２６２は例えば、オンボードディスプレイまたはヘッドアップディスプレイを含んでいてもよい。
　図４０は、図３９の撮像部２３１の設定位置の具体例を示す平面図である。
　図４０に示す車両３００は、撮像部２３１として、撮像部３０１、３０２、３０３、３０４、３０５を備えている。撮像部３０１、３０２、３０３、３０４、３０５は例えば、車両３００のフロントノーズ、サイドミラー、リアバンパ、バックドア、車室内のフロントガラスの上部などの位置に設けられる。
　フロントノーズに備えられる撮像部３０１は、主として車両３００の前方の画像を取得する。左のサイドミラーに備えられる撮像部３０２と、右のサイドミラーに備えられる撮像部３０３は、主として車両３００の側方の画像を取得する。リアバンパまたはバックドアに備えられる撮像部３０４は、主として車両３００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部３０５は、主として車両３００の前方の画像を取得する。撮像部３０５は例えば、先行車両、歩行者、障害物、信号機、交通標識、車線などの検出に用いられる。
　図４０は、撮像部３０１、３０２、３０３、３０４（以下「撮像部３０１～３０４」と表記する）の撮像範囲の例を示している。撮像範囲３１１は、フロントノーズに設けられた撮像部３０１の撮像範囲を示す。撮像範囲３１２は、左のサイドミラーに設けられた撮像部３０２の撮像範囲を示す。撮像範囲３１３は、右のサイドミラーに設けられた撮像部３０３の撮像範囲を示す。撮像範囲３１４は、リアバンパまたはバックドアに設けられた撮像部３０４の撮像範囲を示す。例えば、撮像部３０１～３０４で撮像された画像データが重ね合わせられることにより、車両３００を上方から見た俯瞰画像が得られる。以下、撮像範囲３１１、３１２、３１３、３１４を「撮像範囲３１１～３１４」と表記する。
　撮像部３０１～３０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部３０１～３０４の少なくとも１つは、複数の撮像装置を含むステレオカメラであってもよいし、位相差検出用の画素を有する撮像装置であってもよい。
　例えば、マイクロコンピュータ２５１（図３９）は、撮像部３０１～３０４から得られた距離情報を基に、撮像範囲３１１～３１４内における各立体物までの距離と、この距離の時間的変化（車両３００に対する相対速度）を算出する。マイクロコンピュータ２５１は、これらの算出結果に基づいて、車両３００の進行路上にある最も近い立体物で、車両３００とほぼ同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を、先行車として抽出することができる。さらに、マイクロコンピュータ２５１は、先行車の手前にあらかじめ確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように、この例によれば、運転者の操作によらずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ２５１は、撮像部３０１～３０４から得られた距離情報を基に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ２５１は、車両３００の周辺の障害物を、車両３００のドライバが視認可能な障害物と、視認困難な障害物とに識別する。そして、マイクロコンピュータ２５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ２６１や表示部２６２を介してドライバに警報を出力することや、駆動系制御ユニット２１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部３０１～３０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ２５１は、撮像部３０１～３０４の撮像画像中に歩行者が存在するか否かを判定することで、歩行者を認識することができる。かかる歩行者の認識は例えば、赤外線カメラとしての撮像部３０１～３０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順により行われる。マイクロコンピュータ２５１が、撮像部３０１～３０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部２５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部２６２を制御する。また、音声画像出力部２５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部２６２を制御してもよい。
　図４１は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図４１では、術者（医師）５３１が、内視鏡手術システム４００を用いて、患者ベッド５３３上の患者５３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム４００は、内視鏡５００と、気腹チューブ５１１やエネルギー処置具５１２等の、その他の術具５１０と、内視鏡５００を支持する支持アーム装置５２０と、内視鏡下手術のための各種の装置が搭載されたカート６００と、から構成される。
　内視鏡５００は、先端から所定の長さの領域が患者５３２の体腔内に挿入される鏡筒５０１と、鏡筒５０１の基端に接続されるカメラヘッド５０２と、から構成される。図示する例では、硬性の鏡筒５０１を有するいわゆる硬性鏡として構成される内視鏡５００を図示しているが、内視鏡５００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒５０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡５００には光源装置６０３が接続されており、当該光源装置６０３によって生成された光が、鏡筒５０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者５３２の体腔内の観察対象に向かって照射される。なお、内視鏡５００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド５０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）６０１に送信される。
　ＣＣＵ６０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡５００及び表示装置６０２の動作を統括的に制御する。さらに、ＣＣＵ６０１は、カメラヘッド５０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置６０２は、ＣＣＵ６０１からの制御により、当該ＣＣＵ６０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置６０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡５００に供給する。
　入力装置６０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置６０４を介して、内視鏡手術システム４００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡５００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置６０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具５１２の駆動を制御する。気腹装置６０６は、内視鏡５００による視野の確保及び術者の作業空間の確保の目的で、患者５３２の体腔を膨らめるために、気腹チューブ５１１を介して当該体腔内にガスを送り込む。レコーダ６０７は、手術に関する各種の情報を記録可能な装置である。プリンタ６０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡５００に術部を撮影する際の照射光を供給する光源装置６０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置６０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド５０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置６０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド５０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置６０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置６０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図４２は、図４１に示すカメラヘッド５０２及びＣＣＵ６０１の機能構成の一例を示すブロック図である。
　カメラヘッド５０２は、レンズユニット７０１と、撮像部７０２と、駆動部７０３と、通信部７０４と、カメラヘッド制御部７０５と、を有する。ＣＣＵ６０１は、通信部７１１と、画像処理部７１２と、制御部７１３と、を有する。カメラヘッド５０２とＣＣＵ６０１とは、伝送ケーブル７００によって互いに通信可能に接続されている。
　レンズユニット７０１は、鏡筒５０１との接続部に設けられる光学系である。鏡筒５０１の先端から取り込まれた観察光は、カメラヘッド５０２まで導光され、当該レンズユニット７０１に入射する。レンズユニット７０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部７０２は、撮像素子で構成される。撮像部７０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部７０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部７０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者５３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部７０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット７０１も複数系統設けられ得る。撮像部７０２は、例えば第１から第９実施形態のいずれかの固体撮像装置である。
　また、撮像部７０２は、必ずしもカメラヘッド５０２に設けられなくてもよい。例えば、撮像部７０２は、鏡筒５０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部７０３は、アクチュエータによって構成され、カメラヘッド制御部７０５からの制御により、レンズユニット７０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部７０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部７０４は、ＣＣＵ６０１との間で各種の情報を送受信するための通信装置によって構成される。通信部７０４は、撮像部７０２から得た画像信号をＲＡＷデータとして伝送ケーブル７００を介してＣＣＵ６０１に送信する。
　また、通信部７０４は、ＣＣＵ６０１から、カメラヘッド５０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部７０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ６０１の制御部７１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡５００に搭載されていることになる。
　カメラヘッド制御部７０５は、通信部７０４を介して受信したＣＣＵ６０１からの制御信号に基づいて、カメラヘッド５０２の駆動を制御する。
　通信部７１１は、カメラヘッド５０２との間で各種の情報を送受信するための通信装置によって構成される。通信部７１１は、カメラヘッド５０２から、伝送ケーブル７００を介して送信される画像信号を受信する。
　また、通信部７１１は、カメラヘッド５０２に対して、カメラヘッド５０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部７１２は、カメラヘッド５０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部７１３は、内視鏡５００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部７１３は、カメラヘッド５０２の駆動を制御するための制御信号を生成する。
　また、制御部７１３は、画像処理部７１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置６０２に表示させる。この際、制御部７１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部７１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具５１２の使用時のミスト等を認識することができる。制御部７１３は、表示装置６０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者５３１に提示されることにより、術者５３１の負担を軽減することや、術者５３１が確実に手術を進めることが可能になる。
　カメラヘッド５０２及びＣＣＵ６０１を接続する伝送ケーブル７００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル７００を用いて有線で通信が行われていたが、カメラヘッド５０２とＣＣＵ６０１との間の通信は無線で行われてもよい。
　以上、本開示の実施形態について説明したが、これらの実施形態は、本開示の要旨を逸脱しない範囲内で、種々の変更を加えて実施してもよい。例えば、２つ以上の実施形態を組み合わせて実施してもよい。
　なお、本開示は、以下のような構成を取ることもできる。
　（１）
　第１画素と、
　前記第１画素の第１方向に位置する第２画素とを備え、
　前記第１および第２画素の各々は、第１トランジスタと第２トランジスタとを含み、
　前記第２画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第１方向に周期的に配置されている、
　固体撮像装置。
　（２）
　前記第１画素の第２方向に位置する第３画素と、
　前記第２画素の前記第２方向に位置する第４画素とをさらに備え、
　前記第３および第４画素の各々は、前記第１トランジスタと前記第２トランジスタとを含み、
　前記第４画素内の前記第１および第２トランジスタは、前記第３画素内の前記第１および第２トランジスタに対し、前記第１方向に周期的に配置されている、
　（１）に記載の固体撮像装置。
　（３）
　前記第３画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第２方向に対称的に配置されており、かつ／または、
　前記第４画素内の前記第１および第２トランジスタは、前記第２画素内の前記第１および第２トランジスタに対し、前記第２方向に対称的に配置されている、
　（２）に記載の固体撮像装置。
　（４）
　前記第３画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第２方向に周期的に配置されており、かつ／または、
　前記第４画素内の前記第１および第２トランジスタは、前記第２画素内の前記第１および第２トランジスタに対し、前記第２方向に周期的に配置されている、
　（２）に記載の固体撮像装置。
　（５）
　前記第１および第２画素の各々は、基板内に設けられた光電変換部を含み、前記基板下に前記第１および第２トランジスタを含む、（１）に記載の固体撮像装置。
　（６）
　前記光電変換部は、第１半導体領域と、前記第１半導体領域を取り囲む第２半導体領域とを含み、
　前記第２画素内の前記第１および第２半導体領域は、前記第１画素内の前記第１および第２半導体領域に対し、前記第１方向に周期的に配置されている、（５）に記載の固体撮像装置。
　（７）
　前記第１および第２画素の各々は、前記基板内に浮遊拡散部を含み、
　前記第２画素内の前記浮遊拡散部は、前記第１画素内の前記浮遊拡散部に対し、前記第１方向に周期的に配置されている、（５）に記載の固体撮像装置。
　（８）
　前記基板下に設けられ、複数の第１配線を含む第１配線層をさらに備え、
　前記第２画素内の前記第１配線は、前記第１画素内の前記第１配線に対し、前記第１方向に周期的に配置されている、（５）に記載の固体撮像装置。
　（９）
　前記第１および第２画素の各々は、前記第１方向および第２方向の一方に延びる前記複数の第１配線を含む、（９）に記載の固体撮像装置。
　（１０）
　前記第１配線層下に設けられ、複数の第２配線を含む第２配線層をさらに備え、
　前記第２画素内の前記第２配線は、前記第１画素内の前記第２配線に対し、前記第１方向に周期的に配置されている、（８）に記載の固体撮像装置。
　（１１）
　前記第１および第２画素の各々は、前記第１方向および第２方向の一方に延びる前記複数の第１配線と、前記第１方向および前記第２方向の他方に延びる前記複数の第２配線とを含む、（１０）に記載の固体撮像装置。
　（１２）
　前記第１トランジスタは、転送トランジスタである、（１）に記載の固体撮像装置。
　（１３）
　前記第２トランジスタは、前記転送トランジスタ以外の画素トランジスタであるか、または前記画素トランジスタのダミーであるダミートランジスタである、（１２）に記載の固体撮像装置。
　（１４）
　前記第１および第２画素の少なくともいずれかは、前記第１トランジスタと前記第２トランジスタとの間に素子分離絶縁膜を含まない、（１）に記載の固体撮像装置。
　（１５）
　前記第１および第２画素を画素ごとに取り囲む素子分離絶縁膜をさらに備える、（１）に記載の固体撮像装置。
　（１６）
　第１画素と、
　前記第１画素の第１方向に位置する第２画素とを備え、
　前記第１および第２画素の各々は、第１トランジスタと第２トランジスタとを含み、
　前記第１および第２画素の少なくともいずれかは、前記第１トランジスタと前記第２トランジスタとの間に素子分離絶縁膜を含まない、
　固体撮像装置。
　（１７）
　前記第１および第２画素を画素ごとに取り囲む素子分離絶縁膜をさらに備える、（１６）に記載の固体撮像装置。
　（１８）
　第１画素と、
　前記第１画素の第１方向に隣接して位置する第２画素と、
　前記第１画素の第２方向に隣接して位置する第３画素と、
　前記第２画素の前記第２方向に隣接して位置する第４画素と、
　前記第１から第４画素の各々の内部に設けられた第１素子分離絶縁膜と、
　前記第１から第４画素を画素ごとに取り囲む第２素子分離絶縁膜とを備え、
　前記第１および第２素子分離絶縁膜の少なくともいずれかは、平面視において、第１幅を有する部分と、前記第１幅より太い第２幅を有する部分とを含む、
　固体撮像装置。
　（１９）
　前記第１から第４画素の各々は、第１および第２トランジスタを含み、
　前記第１トランジスタと前記第２トランジスタとの間に前記第１素子分離絶縁膜が配置され、
　前記第１から第４画素内の前記第１トランジスタは、前記第１および第２方向に周期的に配置されており、かつ、
　前記第１から第４画素内の前記第２トランジスタは、平面視における面積が２種類以上存在するゲート電極を備える、
　（１８）に記載の固体撮像装置。
　（２０）
　前記第１から第４画素の各々は、第１および第２トランジスタを含み、
　前記第１トランジスタと前記第２トランジスタとの間に前記第１素子分離絶縁膜が配置され、
　前記第１から第４画素内の前記第１トランジスタは、前記第１および第２方向に周期的に配置されており、かつ、
　前記第１から第４画素内の前記第２トランジスタは、前記第１および第２方向に周期的に配置されている、
　（１８）に記載の固体撮像装置。
　（２１）
　前記第１から第４画素の各々は、基板下に設けられた複数のコンタクトプラグを含み、
　前記第１から第４画素内の前記複数のコンタクトプラグは、前記第１および第２方向に周期的に配置されている、
　（１８）に記載の固体撮像装置。
　（２２）
　第１画素と、前記第１画素の第１方向に位置する第２画素とを形成することを含み、
　前記第１および第２画素の各々は、第１トランジスタと第２トランジスタとを含むように形成され、
　前記第２画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第１方向に周期的に配置される、
　固体撮像装置の製造方法。
　（２３）
　前記第１画素の第２方向に位置する第３画素と、前記第２画素の前記第２方向に位置する第４画素とを形成することをさらに含み、
　前記第３および第４画素の各々は、前記第１トランジスタと前記第２トランジスタとを含むように形成され、
　前記第４画素内の前記第１および第２トランジスタは、前記第３画素内の前記第１および第２トランジスタに対し、前記第１方向に周期的に配置される、
　（２２）に記載の固体撮像装置の製造方法。
　（２４）
　前記第１および第２画素の少なくともいずれかは、前記第１トランジスタと前記第２トランジスタとの間に素子分離絶縁膜を含まないように形成される、（２２）に記載の固体撮像装置の製造方法。
　（２５）
　第１画素と、
　前記第１画素の第１方向に位置する第２画素と、
　前記第１画素の第２方向に位置する第３画素と、
　前記第２画素の前記第２方向に位置する第４画素とを備え、
　前記第１から第４画素の各々は、第１トランジスタと第２トランジスタとを含み、
　前記第２画素内の前記第２トランジスタは、前記第１画素内の前記第２トランジスタに対し、前記第１方向に対称的に配置されており、
　前記第４画素内の前記第２トランジスタは、前記第３画素内の前記第２トランジスタに対し、前記第１方向に対称的に配置されており、
　前記第３画素内の前記第２トランジスタは、前記第１画素内の前記第２トランジスタに対し、前記第２方向に周期的に配置されており、
　前記第４画素内の前記第２トランジスタは、前記第２画素内の前記第２トランジスタに対し、前記第２方向に周期的に配置されており、
　前記第１から第４画素のうちの少なくとも２つの画素は、前記少なくとも２つの画素に共通のレンズを含む、
　固体撮像装置。
　（２６）
　前記素子分離絶縁膜の側面は、テーパー形状を有する部分を含む、（１５）に記載の固体撮像装置。
　（２７）
　前記第１および第２画素の形状は、平面視で六角形である、（１）に記載の固体撮像装置。
　（２８）
　前記第１または第２画素は、前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記第１方向に垂直な前記第１または第２画素の対称面上に位置する素子分離絶縁膜を含む、（１）に記載の固体撮像装置。
　（２９）
　前記第１および第２画素を画素ごとに取り囲む素子分離絶縁膜と、
　前記基板下に設けられ、平面視で前記素子分離絶縁膜と重なる位置に設けられ、前記基板に固定電位を供給するプラグと、
　をさらに備える、（５）に記載の固体撮像装置。
　（３０）
　前記第１から第４画素の各々は、基板内に設けられた光電変換部を含み、
　前記第１から第４画素の各々の前記光電変換部は、第１半導体領域と、前記第１半導体領域を取り囲む第２半導体領域とを含み、
　前記第１および第３画素内の前記第１半導体領域は、平面視で前記第１画素内の前記第１トランジスタと前記第３画素内の前記第１トランジスタとの間に挟まれた部分を含み、
　前記第２および第４画素内の前記第１半導体領域は、平面視で前記第２画素内の前記第１トランジスタと前記第４画素内の前記第１トランジスタとの間に挟まれた部分を含み、
　前記第１から第４画素は、前記第１から第４画素内の少なくとも３つの前記第２トランジスタを共有している、
　（３）に記載の固体撮像装置。
　（３１）
　第１画素と、
　前記第１画素の第１方向に位置する第２画素とを備え、
　前記第１および第２画素の各々は、第１トランジスタを含み、
　前記第２画素内の前記第１トランジスタは、前記第１画素内の前記第１トランジスタに対し、前記第１方向に周期的に配置されており、
　前記第１および第２画素に共通の第２トランジスタは、前記第１および第２画素外に設けられている、
　固体撮像装置。
　（３２）
　前記第１画素の第２方向に位置する第３画素と、
　前記第２画素の前記第２方向に位置する第４画素とをさらに備え、
　前記第３および第４画素の各々は、前記第１トランジスタを含み、
　前記第１から第４画素に共通の前記第２トランジスタは、前記第１から第４画素外に設けられている、
　（３１）に記載の固体撮像装置。
　１：画素、２：画素アレイ領域、３：制御回路、
　４：垂直駆動回路、５：カラム信号処理回路、６：水平駆動回路、
　７：出力回路、８：垂直信号線、９：水平信号線、
　１１：基板、１２：ｎ型半導体領域、
　１３：ｐ型半導体領域、１４：ｎ＋型半導体領域、
　１５：遮光膜、１６：カラーフィルタ、１７：オンチップレンズ、
　２１：素子分離絶縁膜、２２：層間絶縁膜、２３：ゲート絶縁膜、
　２４：ゲート電極、２５：配線層、２５ａ：配線、２６：配線層、２６ａ：配線、
　２７：配線層、２８：支持基板、２９：素子分離絶縁膜、
　２９ａ：内部素子分離絶縁膜、２９ｂ：外部素子分離絶縁膜、
　３１：コンタクトプラグ、３２：ウェルコンタクト領域、
　ＰＤ：フォトダイオード、ＴＧ：転送トランジスタ、
　ＲＳＴ：リセットトランジスタ、ＳＥＬ：選択トランジスタ、
　ＡＭＰ：増幅トランジスタ、Ｄｕｍｍｙ：ダミートランジスタ

Claims (20)

  1. 　第１画素と、
    　前記第１画素の第１方向に位置する第２画素とを備え、
    　前記第１および第２画素の各々は、第１トランジスタと第２トランジスタとを含み、
    　前記第２画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第１方向に周期的に配置されている、
    　固体撮像装置。
  2. 　前記第１画素の第２方向に位置する第３画素と、
    　前記第２画素の前記第２方向に位置する第４画素とをさらに備え、
    　前記第３および第４画素の各々は、前記第１トランジスタと前記第２トランジスタとを含み、
    　前記第４画素内の前記第１および第２トランジスタは、前記第３画素内の前記第１および第２トランジスタに対し、前記第１方向に周期的に配置されている、
    　請求項１に記載の固体撮像装置。
  3. 　前記第３画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第２方向に対称的に配置されており、かつ／または、
    　前記第４画素内の前記第１および第２トランジスタは、前記第２画素内の前記第１および第２トランジスタに対し、前記第２方向に対称的に配置されている、
    　請求項２に記載の固体撮像装置。
  4. 　前記第３画素内の前記第１および第２トランジスタは、前記第１画素内の前記第１および第２トランジスタに対し、前記第２方向に周期的に配置されており、かつ／または、
    　前記第４画素内の前記第１および第２トランジスタは、前記第２画素内の前記第１および第２トランジスタに対し、前記第２方向に周期的に配置されている、
    　請求項２に記載の固体撮像装置。
  5. 　前記第１および第２画素の各々は、基板内に設けられた光電変換部を含み、前記基板下に前記第１および第２トランジスタを含む、請求項１に記載の固体撮像装置。
  6. 　前記光電変換部は、第１半導体領域と、前記第１半導体領域を取り囲む第２半導体領域とを含み、
    　前記第２画素内の前記第１および第２半導体領域は、前記第１画素内の前記第１および第２半導体領域に対し、前記第１方向に周期的に配置されている、請求項５に記載の固体撮像装置。
  7. 　前記第１および第２画素の各々は、前記基板内に浮遊拡散部を含み、
    　前記第２画素内の前記浮遊拡散部は、前記第１画素内の前記浮遊拡散部に対し、前記第１方向に周期的に配置されている、請求項５に記載の固体撮像装置。
  8. 　前記基板下に設けられ、複数の第１配線を含む第１配線層をさらに備え、 
    　前記第２画素内の前記第１配線は、前記第１画素内の前記第１配線に対し、前記第１方向に周期的に配置されている、請求項５に記載の固体撮像装置。
  9. 　前記第１および第２画素の各々は、前記第１方向および第２方向の一方に延びる前記複数の第１配線を含む、請求項８に記載の固体撮像装置。
  10. 　前記第１配線層下に設けられ、複数の第２配線を含む第２配線層をさらに備え、
    　前記第２画素内の前記第２配線は、前記第１画素内の前記第２配線に対し、前記第１方向に周期的に配置されている、請求項８に記載の固体撮像装置。
  11. 　前記第１および第２画素の各々は、前記第１方向および第２方向の一方に延びる前記複数の第１配線と、前記第１方向および前記第２方向の他方に延びる前記複数の第２配線とを含む、請求項１０に記載の固体撮像装置。
  12. 　前記第１トランジスタは、転送トランジスタである、請求項１に記載の固体撮像装置。
  13. 　前記第２トランジスタは、前記転送トランジスタ以外の画素トランジスタであるか、または前記画素トランジスタのダミーであるダミートランジスタである、請求項１２に記載の固体撮像装置。
  14. 　前記第１および第２画素の少なくともいずれかは、前記第１トランジスタと前記第２トランジスタとの間に素子分離絶縁膜を含まない、請求項１に記載の固体撮像装置。
  15. 　前記第１および第２画素を画素ごとに取り囲む素子分離絶縁膜をさらに備える、請求項１に記載の固体撮像装置。
  16. 　第１画素と、
    　前記第１画素の第１方向に位置する第２画素とを備え、
    　前記第１および第２画素の各々は、第１トランジスタと第２トランジスタとを含み、
    　前記第１および第２画素の少なくともいずれかは、前記第１トランジスタと前記第２トランジスタとの間に素子分離絶縁膜を含まない、
    　固体撮像装置。
  17. 　前記第１および第２画素を画素ごとに取り囲む素子分離絶縁膜をさらに備える、請求項１６に記載の固体撮像装置。
  18. 　第１画素と、
    　前記第１画素の第１方向に隣接して位置する第２画素と、
    　前記第１画素の第２方向に隣接して位置する第３画素と、
    　前記第２画素の前記第２方向に隣接して位置する第４画素と、
    　前記第１から第４画素の各々の内部に設けられた第１素子分離絶縁膜と、
    　前記第１から第４画素を画素ごとに取り囲む第２素子分離絶縁膜とを備え、
    　前記第１および第２素子分離絶縁膜の少なくともいずれかは、平面視において、第１幅を有する部分と、前記第１幅より太い第２幅を有する部分とを含む、
    　固体撮像装置。
  19. 　前記第１から第４画素の各々は、第１および第２トランジスタを含み、
    　前記第１トランジスタと前記第２トランジスタとの間に前記第１素子分離絶縁膜が配置され、
    　前記第１から第４画素内の前記第１トランジスタは、前記第１および第２方向に周期的に配置されており、かつ、
    　前記第１から第４画素内の前記第２トランジスタは、平面視における面積が２種類以上存在するゲート電極を備える、
    　請求項１８に記載の固体撮像装置。
  20. 　前記第１から第４画素の各々は、第１および第２トランジスタを含み、
    　前記第１トランジスタと前記第２トランジスタとの間に前記第１素子分離絶縁膜が配置され、
    　前記第１から第４画素内の前記第１トランジスタは、前記第１および第２方向に周期的に配置されており、かつ、
    　前記第１から第４画素内の前記第２トランジスタは、前記第１および第２方向に周期的に配置されている、
    　請求項１８に記載の固体撮像装置。
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