JP2017004985A

JP2017004985A - 固体撮像装置

Info

Publication number: JP2017004985A
Application number: JP2013232473A
Authority: JP
Inventors: 浩久大槻; Hirohisa Otsuki
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2013-11-08
Filing date: 2013-11-08
Publication date: 2017-01-05
Also published as: WO2015068315A1

Abstract

【課題】フォトダイオードの面積縮小を最小限に抑えつつ、低感度時の広ダイナミックレンジと高感度時の高Ｓ／Ｎ比を両立させる固体撮像装置を提供する。
【解決手段】固体撮像装置は、半導体基板に形成された複数の画素セルが行列状に配置されてなる撮像領域を有し、複数の画素セル１０１の各々は、光電変換を行うフォトダイオード１０２と、光電変換により生じた電荷が転送されるフローティングディフュージョン１０３と、フローティングディフュージョン１０３からの電荷を増幅する増幅トランジスタ１０６とを有し、固体撮像装置は、列内で隣接する２つの画素セルのフローティングディフュージョンを接続する直列接続された２つのスイッチを備える。
【選択図】図１

Description

本開示は、固体撮像装置に関する。

近年、広ダイナミックレンジ撮影が可能な撮像装置が数多く提案されている。たとえば、特許文献１は、フローティングディフュージョン部の容量を変化させることにより、高感度高Ｓ／Ｎ比を維持したままで広ダイナミックレンジ化できる固体撮像装置を開示している。以下、その内容について説明する。

図２５（特許文献１の図１）は従来の固体撮像装置の一画素の等価回路図である。図２６（特許文献１の図３）は一画素の概略平面図である。トランジスタCa７、またはトランジスタCa７とCb８をオンさせることでフローティングディフュージョン部ＦＤに第１の蓄積容量CSa４または第１の蓄積容量CSa４と第２の蓄積容量CSb８を付加し、容量を変化させている。

特開２００６−２４５５２２号公報

しかしながら、本構成ではフローティングディフュージョン部の容量を可変するため１つのフォトダイオードあたり２つの追加容量素子が必要になる。これを実現するには信号源であるフォトダイオードのサイズの縮小が避けられない。

以上のような課題に対し本開示は、素子の追加によるフォトダイオード面積の縮小を最小限に抑え、かつ、フローティングディフュージョンの容量を可変させ低感度時の広ダイナミックレンジと高感度時の高Ｓ／Ｎを両立させる固体撮像装置を提供する。

上記の課題を解決するため本開示における固体撮像装置は、半導体基板に形成された複数の画素セルが行列状に配置されてなる撮像領域を有する固体撮像装置であって、前記複数の画素セルの各々は、光電変換を行うフォトダイオードと、光電変換により生じた電荷が転送されるフローティングディフュージョンと、当該フローティングディフュージョンからの電荷を増幅する増幅トランジスタとを有し、前記固体撮像装置は、列内で隣接する２つの画素セルのフローティングディフュージョンを接続する直列接続された２つのスイッチトランジスタを備える。

これによれば、フォトダイオード面積の縮小を最小限に抑え、かつ、フローティングディフュージョンの容量を可変させることにより、低感度時の広いダイナミックレンジと高感度時の高いＳ／Ｎ比とを両立させることができる。

ここで、前記固体撮像装置は、前記２つのスイッチトランジスタ同士の接続部分に接続された容量素子を備えていてもよい。

これによれば、列内の上下に隣接する画素セルで１つの容量素子を共有するので１画素セルあたりたった０．５個の容量素子の追加でよい。このためフォトダイオード面積の縮小は最小限に抑えることができる。また、隣接する画素セルのフローティングディフュージョンと容量素子とを、２つのスイッチトランジスタのオン／オフにより容量を可変にすることで、３つのゲインを切り替えることができる。

ここで、前記容量素子は前記半導体基板に形成された拡散層を、前記容量素子の一部として備え、前記容量素子の拡散層幅は、前記２つのスイッチトランジスタのゲート電極下方の拡散層幅よりも広くしてもよい。

これによれば、容量素子の面積をさらに大きくすることができ、低感度時のダイナミックレンジをさらに広くすることができる。

ここで、前記２つのスイッチトランジスタのソース領域またはドレイン領域は、前記容量素子の拡散層を共有してもよい。

これによれば、固体撮像装置の製造プロセスにおいてマスクずれが発生した時でも、容量素子のばらつきを低減することができる。

ここで、前記列内で隣接する画素セルの回路配置は列方向に対称であってもよい。

これによれば、画素セルの回路配置効率を向上させ、製造プロセスにおいてマスクずれが発生した場合でも、変換ゲイン変動も行ごとの特性変動も抑えることができる。

ここで、前記列内で隣接する２つの画素セルのフローティングディフュージョンに接続された２つのスイッチトランジスタのソース領域またはドレイン領域はそれぞれ、フローティングディフュージョンを共有してもよい。

これによれば、２つのスイッチトランジスタのソース領域またはドレイン領域はそれぞれフローティングディフュージョンと同じ領域なので、ソース領域またはドレイン領域を別個に備え配線で接続する場合と比べて、配線の寄生容量がなくなる。その結果、Ｓ／Ｎ比をさらに向上させることができる。また、上記の領域の共有により、別々に領域を備える場合と比べて、フォトダイオードの面積の低減を最小限に抑えることができる。

ここで、前記フローティングディフュージョンにリセット電位を与えるリセットトランジスタのソース領域またはドレイン領域は、フローティングディフュージョンを共有してもよい。

これによれば、リセットトランジスタのソース領域またはドレイン領域はフローティングディフュージョンと同じ領域なので、ソース領域またはドレイン領域を別個に備え配線で接続する場合と比べて、配線の寄生容量がなくなる。その結果、Ｓ／Ｎ比をさらに向上させることができる。また、上記の領域の共有により、別々に領域を備える場合と比べて、フォトダイオードの面積の低減を最小限に抑えることができる。

ここで、前記リセットトランジスタと、前記列内で隣接する画素セルのフローティングディフュージョンを接続するスイッチトランジスタとは、トランジスタ幅が同じで対向するように配置されてもよい。

このように配置することで上下にゲートのマスクずれが起きた場合でもフローティングディフュージョンの面積は変わらないため変換ゲインの変動を抑えることができる。

ここで、前記２つのスイッチトランジスタ同士の接続部分にリセット電位を与える前記リセットトランジスタを備え、前記列内で隣接する２つの画素セルは前記リセットトランジスタを共有してもよい。

これによれば、リセットトランジスタは、フローティングディフュージョンに直接接続されないので、フローティングディフュージョンの配線寄生容量を低減させることができ、高感度時のゲインをさらに高めることができる。

ここで、先頭行および最終行の画素セル内のフローティングディフュージョンを除いて、列内の画素セル内のフローティングディフュージョンのそれぞれは、列内の上方向に隣接する画素セル内のフローティングディフュージョンと前記２つのスイッチトランジスタを介して接続され、かつ、列内の下方向に隣接する画素セル内のフローティングディフュージョンと前記２つのスイッチトランジスタを介して接続されていてもよい。

これによれば、フローティングディフュージョンに付加可能な容量の選択肢を増やすことにより多段にゲインを調整することができる。

ここで、前記画素セルは、他のフォトダイオードと複数の転送トランジスタとを備え、前記画素セル内の前記フローティングディフュージョンは前記複数の転送トランジスタを介して複数の前記フォトダイオードに接続されていてもよい。

これによれば、２画素１セルの構造であっても、上記と同様の効果を得ることができる。

本開示の固体撮像装置によれば、フォトダイオード面積の縮小を最小限に抑え、かつ、フローティングディフュージョンの容量を可変させることにより、低感度時の広いダイナミックレンジと高感度時の高いＳ／Ｎ比とを両立させることができる。

図１は、実施の形態１における画素セルアレイ１００の回路図である。図２は、実施の形態１における高ＩＳＯ時のタイミングチャート図である。図３は、実施の形態１における高ＩＳＯ時に転送トランジスタをオンさせたときのポテンシャル図である。図４は、実施の形態１における中ＩＳＯ時のタイミングチャート図である。図５は、実施の形態１における中ＩＳＯ時に転送トランジスタをオンさせたときのポテンシャル図である。図６は、実施の形態１における低ＩＳＯ時のタイミングチャート図である。図７は、実施の形態１における低ＩＳＯ時に転送トランジスタをオンさせたときのポテンシャル図である。図８は、実施の形態１における画素セルアレイ１００のレイアウト図である。図９は、実施の形態２における画素セルアレイ２００の回路図である。図１０は、実施の形態２における高ＩＳＯ時のタイミングチャート図である。図１１は、実施の形態２における高ＩＳＯ時に転送トランジスタをオンさせたときのポテンシャル図である。図１２は、実施の形態１における中ＩＳＯ時のタイミングチャート図である。図１３は、実施の形態１における中ＩＳＯ時に転送トランジスタをオンさせたときのポテンシャル図である。図１４は、実施の形態１における低ＩＳＯ時のタイミングチャート図である。図１５は、実施の形態１における低ＩＳＯ時に転送トランジスタをオンさせたときのポテンシャル図である。図１６は実施の形態２における画素セルアレイ２００のレイアウト図である。図１７は実施の形態３における画素セルアレイ３００の回路図である。図１８は実施の形態３における高ＩＳＯ時のタイミングチャート図である。図１９は実施の形態３における中ＩＳＯ時のタイミングチャート図である。図２０は実施の形態３における低ＩＳＯ時のタイミングチャート図である。図２１は実施の形態３におけるさらなる低ＩＳＯ時のタイミングチャート図である。図２２は実施の形態３における画素セルアレイ３００のレイアウト図である。図２３は、その他の実施の形態における２画素１セル構成の固体撮像装置の画素セルアレイの回路図である。図２４は、その他の実施の形態における２画素１セル構成の固体撮像装置の画素セルアレイのレイアウト図である。図２５は、従来の固体撮像装置の一画素の等価回路図である。図２６は、従来の固体撮像装置の一画素の概略平面図である。

本開示は回路素子の追加によるフォトダイオード面積の縮小を最小限に抑え、フローティングディフュージョンの容量を可変させ低ＩＳＯ時の広ダイナミックレンジと高ＩＳＯ時の高Ｓ／Ｎを両立させるものである。ここで、低ＩＳＯ時という用語は、数値が大きいほど感度が高くて光をとらえる能力が高いことを示す所謂ＩＳＯ感度での低感度の動作モード、高ＩＳＯ時という用語は、高感度の動作モードを指すものとする。

以下に好ましい実施例を４つ挙げて説明する。

（実施の形態１）
図１は実施の形態１の画素セルアレイ１００の回路図である。同図では画素セルアレイ１００は行列状に配置された画素セル１０１、１１１、１２１、１３１により構成されている。

画素セル１０１は、フォトダイオード１０２と、フローティングディフュージョン（以下、ＦＤと略す）１０３と、転送トランジスタ１０４と、リセットトランジスタ１０５と、増幅トランジスタ１０６と、選択トランジスタ１０７とを備える。

フォトダイオード１０２は、光に応じて光電変換により電荷を発生させる。

ＦＤ１０３は、電荷を蓄積する浮遊拡散層である。転送トランジスタ１０４は、フォトダイオード１０２に発生した電荷をＦＤ１０３に転送する。

リセットトランジスタ１０５は、ＦＤ１０３にリセット電位を与える。

増幅トランジスタ１０６は、ＦＤ１０３の電位変化を増幅し、選択トランジスタ１０７を介して信号出力する。選択トランジスタ１０７は、信号出力する行を選択する。

画素セル１１１、１２１、１３１も同様の構成をしている。

画素セル１０１は、さらに、ゲイン制御トランジスタ１０８を備え、列方向に隣接する画素セル１２１とゲイン制御キャパシタ１０９（容量素子）を共有している。つまり、上下に隣接する画素セル１０１と１２１のＦＤ１０３、１２３は２つのゲイン制御トランジスタ１０８、１２８とゲイン制御キャパシタ１０９を介して接続されている。２つのゲイン制御トランジスタ１０８、１２８は、直列接続された２つのスイッチトランジスタである。ゲイン制御キャパシタ１０９は、直列接続された２つのゲイン制御トランジスタ同士の接続部分に接続されている。

ＦＤ１１３、ＦＤ１３３も同様に２つのゲイン制御トランジスタ１１８、１３８とゲイン制御キャパシタ１１９を介して接続されている。

各画素セルのリセットトランジスタ、転送トランジスタ、選択トランジスタ、ゲイン制御トランジスタは行方向に配線された制御線ＲＳ、ＴＧ、ＳＥＬ、ＧＣによりそれぞれ制御される。

以上のように配置されたこの装置では高／中／低３種類のＩＳＯ感度に対する動作モードを有し、動作モード毎のゲイン調整が可能である。図２は高ＩＳＯ時タイミングチャート図である。図３は、高ＩＳＯ時の転送トランジスタをオンさせたときのポテンシャル図である。図４は、中ＩＳＯ時のタイミングチャート図である。図５は、中ＩＳＯ時の転送トランジスタをオンさせたときのポテンシャル図である。図６は、低ＩＳＯ時のタイミングチャート図である。図７は、低ＩＳＯ時の転送トランジスタをオンさせたときのポテンシャル図である。なお、図３、図５、図７中の１０４Ｇ、１０８Ｇ、１２８Ｇ、１２４Ｇはそれぞれ、転送トランジスタ１０４、ゲイン制御トランジスタ１０８、ゲイン制御トランジスタ１２８、転送トランジスタ１２４のゲート電極を示す。また、１０９ａは、ゲイン制御キャパシタ１０９の電極を示す。

まず、図２、図３に示す高ＩＳＯ時の動作について説明する。高ＩＳＯ時はフォトダイオードに入射される光量が少ないため蓄積される電荷量も少なくなる。このため信号源に近いところで信号成分を大きくすることでＳ／Ｎを向上させることが必要である。つまり高ゲインに設定することが必要である。

高ゲイン設定時では、図２に示すように、制御線ＧＣ１、ＧＣ２はそれぞれＬ（ローレベル）、Ｈ（ハイレベル）であり、ゲイン制御トランジスタ１０８、１２８はそれぞれオフ状態、オン状態である。

光がフォトダイオード１０２に入射されると光電変換により電子が発生しフォトダイオード１０２に蓄積される。次に選択トランジスタをオンさせ、リセットトランジスタ１０５のゲートに制御線ＲＳ１からパルス信号を与えＦＤ１０３をＨの状態にリセットする。このときＦＤ１０３のリセット電位に応じた出力が増幅トランジスタ１０６から選択トランジスタ１０７を通じて出力され、画素セルアレイ１００の上下端に配置されたカラム回路にリセットレベルとしてメモリされる。次に制御線ＴＧ１からパルス信号を転送トランジスタのゲートに与え転送トランジスタ１０４をオンさせ、図３に示すようにフォトダイオード１０２に蓄積された電荷をＦＤ１０３に転送する。このときＦＤ１０３の電位はフォトダイオード１０２で光電変換により発生した１個の電子により次式のΔＶだけ変化する。

ΔＶ＝ｅ／Ｃｆｄ

ここでｅは素電荷、ＣｆｄはＦＤ１０３の寄生容量である。またこの値を変換ゲインという。

光電変換により発生した電子数に応じた電位変化は増幅トランジスタ１０６、選択トランジスタ１０７を通じて信号レベルとして出力され、画素セルアレイ１００の上下端に配置されたカラム回路で先ほどメモリしたリセットレベルとの差分を算出し、出力される。

次に、図４、図５に示す中ＩＳＯ時の動作について説明する。中ＩＳＯ時は高ＩＳＯ時よりもフォトダイオードに入射される光量が多い状態である。このときもＳ／Ｎ向上のため信号源に近いところで信号成分を大きくすることが望ましいが、カラム回路で受けることのできる電位変化に限り（ダイナミックレンジ）があるため、適したゲイン（中ゲイン）を設定する必要がある。

中ゲイン設定時は、図４に示すように、制御線ＧＣ１、ＧＣ２はそれぞれＨ、Ｌであり、ゲイン制御トランジスタ１０８、１２８はそれぞれオン状態、オフ状態である。

基本的な動作については高ＩＳＯ時と同じだが、変換ゲインはゲイン制御トランジスタ１０８がオン状態のため、図５に示すようにゲイン制御キャパシタ１０９の容量Ｃｇｃも加わり、次式となり、高ＩＳＯ時よりも小さくなる。

ΔＶ＝ｅ／（Ｃｆｄ＋Ｃｇｃ）

次に、図６、図７に示す低ＩＳＯ時の動作について説明する。低ＩＳＯ時はフォトダイオードに入射される光量が多いため蓄積される電荷量も多くなる。そのためカラム回路のダイナミックレンジに合わせ低ゲインを設定する必要がある。

低ゲイン設定時は、図６に示すように、制御線ＧＣ１、ＧＣ２はそれぞれＨ、Ｈであり、ゲイン制御トランジスタ１０８、１２８はそれぞれオン状態、オン状態である。

基本的な動作については高ＩＳＯ時、中ＩＳＯ時と同じだが、変換ゲインはゲイン制御トランジスタ１０８、１２８が共にオン状態のため、図７に示すように画素セル１２１のＦＤ１２３の寄生容量Ｃｆｄも加わり、次式となり、中ＩＳＯ時よりも小さくなる。

ΔＶ＝ｅ／（Ｃｆｄ＋Ｃｇｃ＋Ｃｆｄ）

ここでＣｆｄ（容量値）＝２ｆＦ（２×１０^−１５Ｆ）、Ｃｇｃ（容量値）＝２ｆＦとするとＦＤ部での１電子あたりの電位変化（変換ゲイン）は素電荷を１．６ｅ×１０^−１９とすると次のようになる。

高ＩＳＯ：（１．６×１０^−１９）／（２×１０^−１５）＝８０ｕＶ／ｅｌｅｃｔｒｏｎ
中ＩＳＯ：（１．６×１０^−１９）／（４×１０^−１５）＝４０ｕＶ／ｅｌｅｃｔｒｏｎ
低ＩＳＯ：（１．６×１０^−１９）／（６×１０^−１５）＝２７ｕＶ／ｅｌｅｃｔｒｏｎ

このように高ＩＳＯ時はＦＤ部の寄生容量を小さくすることで大きなゲインを得、Ｓ／Ｎを向上させることができる。

また、カラム回路のダイナミックレンジがＦＤの振幅で１Ｖとするとそれぞれの設定で受け取れる電荷量は次のようになる。

高ＩＳＯ：１／（８０×１０^−６）＝１２５００ｅｌｅｃｔｒｏｎ
中ＩＳＯ：１／（４０×１０^−６）＝２５０００ｅｌｅｃｔｒｏｎ
低ＩＳＯ：１／（２７×１０^−６）＝３７５００ｅｌｅｃｔｒｏｎ

このように低ＩＳＯ時はＦＤ部の寄生容量を大きくすることで広ダイナミックレンジを実現できる。

以上述べたように、１つのフォトダイオードに対してわずか０．５個の容量素子の追加で、フローティングディフュージョンの容量を可変させ低ＩＳＯ時の広ダイナミックレンジと高ＩＳＯ時の高Ｓ／Ｎを両立させる固体撮像装置を実現できる。

図８は実施の形態１の画素セルアレイ１００のレイアウト図である。画素セルアレイ１００はアレイ状に配置された画素セル１０１、１１１、１２１、１３１により構成されている。

同図の画素セル１０１においてフォトダイオード１０２の右側に転送トランジスタ１０４が配置される。

転送トランジスタ１０４のソース領域またはドレイン領域とＦＤ１０３の拡散層を共有している。つまり、ＦＤ１０３の拡散層は、転送トランジスタのソース領域またはドレイン領域を兼用している。

また、に上側のリセットトランジスタ１０５と、下側のゲイン制御トランジスタ１０８とが対向するように配置されている。

リセットトランジスタ１０５の先にはドレイン領域の拡散層を共有して増幅トランジスタ１０６、さらに先に選択トランジスタ１０７が配置されている。

ゲイン制御トランジスタ１０８の先にはゲイン制御キャパシタ１０９が隣接する画素セル１２１と共有する形で配置されている。

また、ＦＤ１０３は上層の配線層で増幅トランジスタ１０６のゲートに接続されている。また、隣接する画素セル１２１のフォトダイオードおよび各トランジスタはＸミラー反転した形（つまり列方向（上下方向）に線対称な形）で配置されている。

以上のように配置されたレイアウトについて説明する。

本開示の目的は、（ｉ）高ＩＳＯ時にＦＤの容量を低減してゲインを上げることで高Ｓ／Ｎを実現することと、（ｉｉ）低ＩＳＯ時ゲイン制御トランジスタによりＦＤ部の容量を増やすことでダイナミックレンジを広げることを前提として、（ｉ）と（ｉｉ）とをフォトダイオード面積の縮小を最小限に抑えて両立させることにある。

ＦＤの容量を低減するためにはＦＤ１０３に接続される素子への配線容量を低減することが必要である。このため転送トランジスタ１０４のドレイン領域、リセットトランジスタ１０５のソース領域、ゲイン制御トランジスタ１０８のソース領域は拡散層で接続すること（共有すること）で配線寄生容量を低減させ、高ゲインを実現している。また、リセットトランジスタ１０５とゲイン制御トランジスタ１０８を対向するように配置することで上下にゲートのマスクずれが起きた場合でもＦＤ１０３の拡散層部の面積は変わらないため変換ゲインの変動を抑えることができる。このときリセットトランジスタ１０５とゲイン制御トランジスタ１０８のトランジスタ幅は同じであることが望ましい。

また、本構成では隣接する画素セル１０１、１２１のＦＤ１０３、１２３間に２つのゲイン制御トランジスタ１０８、１２８を設けているため転送トランジスタ１０４の配置がどこになってもゲイン制御トランジスタ１０８をＦＤ１０３のそばに置くことができ、拡散層面積を低減することでＦＤの寄生容量を低減できる。

また、ダイナミックレンジを広げるため２つのゲイン制御トランジスタ１０８、１２８の間にゲイン制御キャパシタ１０９を配置した。これにより従来はそれぞれの画素セルに対して２つ必要だったゲイン制御キャパシタを上下の画素セルで共有することができ、また隣接する画素セルのＦＤ容量も活用することで１画素セルあたり０．５個の容量素子で３つのゲイン設定を可能にした。このためフォトダイオード面積の縮小は最小限に抑えることができる。

また、ゲイン制御キャパシタ１０９はゲイン制御トランジスタ１０８、１２８と拡散層で接続することで上下にゲートのマスクずれが起きた場合でもＦＤ１０３の拡散層部の面積は変わらないため変換ゲインの変動を抑えることができる。

また、画素セル１０１と画素セル１２１はフォトダイオードおよび各トランジスタをＸミラー反転した形（つまり列方向（上下方向）に線対称な形）で配置している。これによりそれぞれの行の特性変動を抑えることができる。また、転送トランジスタ１０４と１２４が同じ方向を向いているためマスクずれによる行間の特性差を抑えることができる。

また、フォトダイオード以外の各トランジスタは直線状に配置されているため、フォトダイオードを非対称になるように削り込むことはない。つまり光学的な対称性に影響を与えることがない。

以上述べたように、リセットトランジスタとゲイン制御トランジスタを対向して配置し、転送トランジスタ、リセットトランジスタ、ゲイン制御トランジスタ、ゲイン制御キャパシタを拡散層で接続し、上下に隣接する画素間でＸミラー反転した形で配置することにより、フォトダイオード面積の縮小を最小限に抑え、マスクずれが起きても変換ゲイン変動も行ごとの特性変動も抑えた固体撮像装置を実現できる。

（実施の形態２）
図９は実施の形態２における画素セルアレイ２００の回路図である。画素セルアレイ２００はアレイ状に配置された画素セル２０１、２１１、２２１、２３１により構成されている。

画素セル２０１の構成は基本的には実施の形態１の画素セル１０１と同じであるが、リセットトランジスタ２０５がゲイン制御キャパシタ２０９、２２９の間に配置されていることが異なる。

以上のように配置されたこの装置では実施の形態１と同様に高／中／低３種類のＩＳＯに対するゲイン調整が可能である。図１０は、実施の形態２における高ＩＳＯ時のタイミングチャート図である。図１１は、実施の形態２における高ＩＳＯ時の転送トランジスタをオンさせたときのポテンシャル図である。図１２は、実施の形態１における中ＩＳＯ時のタイミングチャート図である。図１３は、実施の形態１における中ＩＳＯ時の転送トランジスタをオンさせたときのポテンシャル図である。図１４は、実施の形態１における低ＩＳＯ時のタイミングチャート図である。図１５は、実施の形態１における低ＩＳＯ時の転送トランジスタをオンさせたときのポテンシャル図である。

タイミングチャートについて実施の形態１と基本的に同じだが、高ＩＳＯ時は、図１０に示すように、制御線ＲＳ、ＧＣ２がＨ、Ｈ（リセットトランジスタ２０５、ゲイン制御トランジスタ２２８が共にオン状態）であり、制御線ＧＣ１の制御の下でゲイン制御トランジスタ２０８が実施の形態１でのリセットトランジスタの役割を担う。

中ＩＳＯ時は、図１２に示すように、ＧＣ１、ＧＣ２がそれぞれＨ、Ｌ（ゲイン制御トランジスタ２０８がオン状態、ゲイン制御トランジスタ２２８がオフ状態）であり、制御線ＲＳの制御の下でリセットトランジスタ２０５がリセットトランジスタの役割を担う。

低ＩＳＯ時は、図１４に示すように、ＧＣ１、ＧＣ２がそれぞれＨ、Ｈ（ゲイン制御トランジスタ２０８、ゲイン制御トランジスタ２２８が共にオン状態）であり、制御線ＲＳの制御の下でリセットトランジスタ２０５がリセットトランジスタの役割を担う。

以上のように構成された画素セル２０１では実施の形態１と比較しＦＤ２０３にリセットトランジスタ２０５が接続されなくなった分、ＦＤの寄生容量が小さくなり変換ゲインを上げることができる。

ここでＣｆｄ（容量値）＝１．６ｆＦ、Ｃｇｃ（容量値）＝２．４ｆＦとするとＦＤ部での１電子あたりの電位変化（変換ゲイン）は素電荷を１．６×１０^−１９とすると、次のようになる。

高ＩＳＯ：（１．６×１０^−１９）／（１．６×１０^−１５）＝１００ｕＶ／ｅｌｅｃｔｒｏｎ
中ＩＳＯ：（１．６×１０^−１９）／（４．０×１０^−１５）＝４０ｕＶ／ｅｌｅｃｔｒｏｎ
低ＩＳＯ：（１．６×１０^−１９）／（５．６×１０^−１５）＝２９ｕＶ／ｅｌｅｃｔｒｏｎ

このように実施の形態１よりも高ＩＳＯ時のゲインを高く設定でき、より高Ｓ／Ｎを実現できる。

以上述べたように、リセットトランジスタをゲイン制御キャパシタの間に配置することで、高ＩＳＯ設定時のゲインを上げ、より高Ｓ／Ｎの固体撮像装置を実現できる。

図１６は実施の形態２における画素セルアレイ２００のレイアウト図である。画素セルアレイ２００はアレイ状に配置された画素セル２０１、２１１、２２１、２３１により構成されている。

画素セル２０１の基本的な配置は実施の形態１と同じであるが、リセットトランジスタ２０５がゲイン制御キャパシタ２０９、２２９の間に配置されていることが異なる。

以上のように配置されたレイアウトについて説明する。

本開示の目的は、前述した（ｉ）高ＩＳＯ時の高Ｓ／Ｎ化と（ｉｉ）低ＩＳＯ時の広ダイナミックレンジ化とを、フォトダイオード面積の縮小を最小限に抑えて両立させることにある。

リセットトランジスタ２０５がＦＤ２０３から切り離されたことでＦＤ２０３の寄生容量が低減し、変換ゲインを上げることができる。

また、実施の形態２においても上下に隣接する行でＸミラー反転配置を実現することでマスクずれによる行間の特性差を抑えることができる。

また、リセットトランジスタがＸミラー反転配置の対称線上に配置されている、つまりフォトダイオード中心からみて一番遠い角の部分に配置されているため光学的な対称性に影響を与えることがない。

（実施の形態３）
図１７は実施の形態３における画素セルアレイ３００の回路図である。画素セルアレイ３００は行列状に配置された画素セル３０１、３１１、３２１、３３１により構成されている。

画素セル３０１の構成は基本的には実施の形態２における画素セル２０１と同じであるが、ＦＤ３０３は、さらに、上方向に隣接している画素セルのフローティングディフュージョンと２つのゲイン制御トランジスタ３１０、３５０を介して接続されていることが異なる。

以上のように配置されたこの装置では実施の形態２と同様に高ＩＳＯ／中ＩＳＯ／低ＩＳＯの３種類の動作モードにおけるゲイン調整の他にさらに低ＩＳＯの状況に対するゲイン調整が可能である。図１８は高ＩＳＯ時、図１９は中ＩＳＯ時、図２０は低ＩＳＯ時、図２１はさらなる低ＩＳＯ時のタイミングチャートである。

タイミングチャートは基本的に実施の形態２と同じであるが、高ＩＳＯ時では、図１８に示すように、制御線ＧＣ０はＨ、ＧＣ１はＬ、ＧＣ３はＨ、ＧＣ４はＨ、ＲＳはＨ（ゲイン制御トランジスタ３５０、３１０、３２８、３３０はそれぞれオン状態、オフ状態、オン状態、オン状態）であり、制御線ＧＣ２の制御の下でゲイン制御トランジスタ３０８はリセット動作に用いられる。

中ＩＳＯ時では、図１９に示すように、制御線ＧＣ０はＨ、ＧＣ１はＬ、ＧＣ２はＨ、ＧＣ３はＬ、ＧＣ４はＨ（ゲイン制御トランジスタ３５０、３１０、３０８、３２８、３３０はそれぞれオン状態、オフ状態、オン状態、オフ状態、オン状態）であり、制御線ＲＳの制御の下でリセットトランジスタ３０５はリセット動作に用いられる。

低ＩＳＯ時では、ＧＣ０はＨ、ＧＣ１はＬ、ＧＣ２はＨ、ＧＣ３はＨ、ＧＣ４はＬ（ゲイン制御トランジスタ３５０、３１０、３０８、３２８、３３０はそれぞれオン状態、オフ状態、オン状態、オン状態、オフ状態）であり、制御線ＲＳの制御の下でリセットトランジスタ３０５はリセット動作に用いられる。

さらなる低ＩＳＯ時では、ＧＣ０はＨ、ＧＣ１はＬ、ＧＣ２はＨ、ＧＣ３はＨ、ＧＣ４はＨ（ゲイン制御トランジスタ３５０、３１０、３０８、３２８、３３０はそれぞれオン状態、オフ状態、オン状態、オン状態、オン状態）であり、制御線ＲＳの制御の下でリセットトランジスタ３０５はリセット動作に用いられる。

以上のように構成された画素セル３０１では実施の形態１、２と比較しＦＤ３０３付加される容量を増やすことにより多段にゲインを調整することができる。

ここでＣｆｄ＝２．０ｆＦ、Ｃｇｃ＝２．４ｆＦ、ＧＣ０とＧＣ１の間の寄生容量を１．０ｆＦとするとＦＤ部での１電子あたりの電位変化（変換ゲイン）は素電荷を１．６×１０^−１９とすると、次式となる。

高ＩＳＯ：１．６ｅ^−１９／２．０×１０^−１５＝８０ｕＶ／ｅｌｅｃｔｒｏｎ
中ＩＳＯ：１．６×１０^−１９／４．４×１０^−１５＝３６ｕＶ／ｅｌｅｃｔｒｏｎ
低ＩＳＯ：１．６×１０^−１９／６．４×１０^−１５＝２５ｕＶ／ｅｌｅｃｔｒｏｎ
さらなる低ＩＳＯ：１．６×１０^−１９／７．４×１０^−１５＝２２ｕＶ／ｅｌｅｃｔｒｏｎ

またさらにゲイン制御トランジスタをオンし、ＦＤ３０３に付加される容量を増やしていけばさらなる低ＩＳＯ設定も可能である。また例として読出しを行う行よりも下に配置されたゲイン制御トランジスタをオンさせて変換ゲインを可変させたが、読出しを行う行よりも上に配置されたゲイン制御トランジスタをオンさせても同じ効果を得ることができる。また、ＧＣ０とＧＣ１の間にゲイン制御キャパシタを配置しなかったが、配置することでさらにダイナミックレンジを拡大することもできる。

以上述べたように、各画素セルのＦＤを２つのゲイン制御トランジスタで接続し、低ＩＳＯ設定時のゲイン設定を下げることで広ダイナミックレンジの固体撮像装置を実現できる。

図２２は実施の形態３の画素セルアレイ３００のレイアウト図である。画素セルアレイ３００はアレイ状に配置された画素セル３０１、３１１、３２１、３３１により構成されている。

画素セル３０１の基本的な配置は実施の形態２と同じであるが、ＦＤ３０３に拡散層を共有し、ゲイン制御トランジスタ３０８に対向するようにゲイン制御トランジスタを３１０が配置されていることが異なる。

以上のように配置されたレイアウトについて説明する。

本開示の目的は前述した（ｉ）高ＩＳＯ時の高Ｓ／Ｎ化と（ｉｉ）低ＩＳＯ時の広ダイナミックレンジ化とを、フォトダイオード面積の縮小を最小限に抑えて両立させることにある。

ＦＤ部の容量を低減するためにはＦＤ３０３に接続される素子への配線容量を低減することが必要である。このため転送トランジスタ３０４のドレイン領域、ゲイン制御トランジスタ３０８、３１０のソース領域は拡散層で接続することで配線寄生容量を低減させ、高ゲインを実現している。また、ゲイン制御トランジスタ３０８、３１０を対向するように配置することで上下にゲートのマスクずれが起きた場合でもＦＤ３０３の拡散層部の面積は変わらないため変換ゲインの変動を抑えることができる。このときゲイン制御トランジスタ３０８、３１０のトランジスタ幅は同じであることが望ましい。

また、本構成では隣接する画素セル３０１、３２１のＦＤ３０３、３２３間に２つのゲイン制御トランジスタ３０８、３２８を設けている。また画素セル３０１と画素セル３０１の上側に配置される画素セルのＦＤ間にも２つのゲイン制御トランジスタ３１０、３５０を設けている。このため転送トランジスタ３０４の配置がどこになってもゲイン制御トランジスタ３０８、３１０をＦＤ３０３のそばに置きことができ、拡散層面積を低減することでＦＤ部の寄生容量を低減できる。

また、実施の形態３においても上下に隣接する行でＸミラー反転配置を実現することでマスクずれによる行間の特性差を抑えることができる。

以上述べたように、２つのゲイン制御トランジスタを対向して配置し、転送トランジスタ、２つのゲイン制御トランジスタ、ゲイン制御キャパシタを拡散層で接続し、上下に隣接する画素間でＸミラー反転した形で配置することにより、フォトダイオード面積の縮小を最小限に抑え、マスクずれが起きても変換ゲイン変動も行ごとの特性変動も抑えた固体撮像装置を実現できる。

（その他）
上記実施の形態１〜３では１つのフォトダイオードに対してリセットトランジスタ、増幅トランジスタが１つある所謂１画素１セル構造について一例として適用したが、本開示はこれに限定を受けるものではない。

例えば、図２３は、２画素１セル構成の固体撮像装置の画素セルアレイの回路図である。図２４は、２画素１セル構成の固体撮像装置の画素セルアレイのレイアウト図である。図２３、２４に示すように２つのフォトダイオードに対してリセットトランジスタ、増幅トランジスタが１つある所謂２画素１セル構造に適用しても同様の効果を得ることができる。またハニカム形状の画素セル構造についても適用することができ、同様の効果を得ることができる。

また、上記第１、２、３の実施の形態では、Ｎ型ＭＯＳトランジスタを一例として適用したが、本開示はこれに限定を受けるものではない。例えばＰ型ＭＯＳトランジスタを採用することもできる。

以上、一つまたは複数の態様に係る固体撮像装置について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。

本開示は、ディジタルスティルカメラなどの撮像デバイスとして、低ＩＳＯ時の広ダイナミックレンジと高ＩＳＯ時の高Ｓ／Ｎを両立させることが要求される固体撮像装置を実現するのに有用である。

１００画素セルアレイ
１０１、１１１、１２１、１３１画素セル
１０２、１１２、１２２、１３２フォトダイオード
１０３、１１３、１２３、１３３ＦＤ
１０４、１１４、１２４、１３４転送トランジスタ
１０５、１１５、１２５、１３５リセットトランジスタ
１０６、１１６、１２６、１３６増幅トランジスタ
１０７、１１７、１２７、１３７選択トランジスタ
１０８、１１８、１２８、１３８ゲイン制御トランジスタ
１０９、１１９ゲイン制御キャパシタ
２００画素セルアレイ
２０１、２１１、２２１、２３１画素セル
２０２、２１２、２２２、２３２フォトダイオード
２０３、２１３、２２３、２３３ＦＤ
２０４、２１４、２２４、２３４転送トランジスタ
２０５、２１５、３０５、３１５リセットトランジスタ
２０６、２１６、２２６、２３６増幅トランジスタ
２０７、２１７、２２７、２３７選択トランジスタ
２０８、２１８、２２８、２３８ゲイン制御トランジスタ
２０９、２１９ゲイン制御キャパシタ
３００画素セルアレイ
３０１、３１１、３２１、３３１画素セル
３０２、３１２、３２２、３３２フォトダイオード
３０３、３１３、３２３、３３３ＦＤ
３０４、３１４、３２４、３３４転送トランジスタ
３０６、３１６、３２６、３３６増幅トランジスタ
３０７、３１７、３２７、３３７選択トランジスタ
３０８、３１８、３２８、３３８ゲイン制御トランジスタ
３０９、３１９、３２９、３３９ゲイン制御キャパシタ
３１０、３２０、３３０、３４０、３５０ゲイン制御トランジスタ
４０１、４２１画素セル
４０２、４１２、４２２、４３２フォトダイオード
４０３、４２３ＦＤ
４０４、４１４、４２４、４３４転送トランジスタ
４０６、４２６増幅トランジスタ
４０７、４２７選択トランジスタ
４０８、４２８ゲイン制御トランジスタ
Ｃｆｄ寄生容量
Ｃｇｃ容量

Claims

半導体基板に形成された複数の画素セルが行列状に配置されてなる撮像領域を有する固体撮像装置であって、
前記複数の画素セルの各々は、
光電変換を行うフォトダイオードと、
光電変換により生じた電荷が転送されるフローティングディフュージョンと、
当該フローティングディフュージョンからの電荷を増幅する増幅トランジスタとを有し、
前記固体撮像装置は、
列内で隣接する２つの画素セルのフローティングディフュージョンを接続する直列接続された２つのスイッチトランジスタを備える
固体撮像装置。
前記固体撮像装置は、
前記直列接続された２つのスイッチトランジスタ同士の接続部分に接続された容量素子を備える
請求項１に記載の固体撮像装置。
前記容量素子は前記半導体基板に形成された拡散層を、前記容量素子の一部として備え、
前記容量素子の拡散層幅は、前記２つのスイッチトランジスタのゲート電極下方の拡散層幅よりも広い
請求項２に記載の固体撮像装置。
前記２つのスイッチトランジスタのソース領域またはドレイン領域は、前記容量素子の拡散層を共有している
請求項２または３に記載の固体撮像装置。
前記列内で隣接する画素セルの回路配置は列方向に対称である
請求項１から４のいずれか１項に記載の固体撮像装置。
前記列内で隣接する２つの画素セルのフローティングディフュージョンに接続された２つのスイッチトランジスタのソース領域またはドレイン領域はそれぞれ、フローティングディフュージョンを共有している
請求項１から５のいずれか１項に記載の固体撮像装置。
前記フローティングディフュージョンにリセット電位を与えるリセットトランジスタのソース領域またはドレイン領域は、フローティングディフュージョンを共有している
請求項１から６のいずれか１項に記載の固体撮像装置。
前記リセットトランジスタと、前記列内で隣接する画素セルのフローティングディフュージョンを接続するスイッチトランジスタとは、トランジスタ幅が同じで対向するように配置されている
請求項１から７のいずれか１項に記載の固体撮像装置。
前記２つのスイッチトランジスタ同士の接続部分にリセット電位を与える前記リセットトランジスタを備え、
前記列内で隣接する２つの画素セルは前記リセットトランジスタを共有する
請求項１から８のいずれか１項に記載の固体撮像装置。
先頭行および最終行の画素セル内のフローティングディフュージョンを除いて、列内の画素セル内のフローティングディフュージョンのそれぞれは、列内の上方向に隣接する画素セル内のフローティングディフュージョンと前記２つのスイッチトランジスタを介して接続され、かつ、列内の下方向に隣接する画素セル内のフローティングディフュージョンと前記２つのスイッチトランジスタを介して接続される
請求項１から９のいずれか１項に記載の固体撮像装置。
前記画素セルは、他のフォトダイオードと複数の転送トランジスタとを備え、
前記画素セル内の前記フローティングディフュージョンは前記複数の転送トランジスタを介して複数の前記フォトダイオードに接続されている
請求項１から１０のいずれか１項に記載の固体撮像装置。