WO2011117949A1 - 固体撮像装置 - Google Patents

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WO2011117949A1
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floating diffusion
line
solid
imaging device
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浩久 大槻
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パナソニック株式会社
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    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • the present invention relates to a solid-state imaging device.
  • a MOS type solid-state imaging device used as an imaging device such as a digital still camera includes a sensor unit in which a plurality of pixel cells are two-dimensionally arranged (for example, arranged in an array).
  • a sensor unit in which a plurality of pixel cells are two-dimensionally arranged (for example, arranged in an array).
  • high S / N data can be read if the data can be amplified near the sensor unit. If high S / N data can be read, an added value that a clean image with little noise can be realized can be obtained.
  • the solid-state imaging device in the prior art described in Patent Document 1 is, for example, a MOS solid-state imaging device 1100 as shown in FIG. 7, and includes a pixel array 1101 that converts an optical signal into an electrical signal, and a pixel array A vertical scanning circuit 1102 that selects 1101 in the row direction and a reading circuit 1103 that reads signals from the pixel array 1101 in the column direction are provided.
  • the pixel array 1101 includes pixel cells 1104 arranged in an array.
  • Each pixel cell 1104 includes a photodiode 1105 that accumulates charges corresponding to the amount of received light by photoelectric conversion, and a transfer transistor that transfers charges accumulated in the photodiode 1105 to a charge accumulation unit (FD) according to a transfer control signal TX. 1106, an amplification transistor 1107 that outputs a signal to an output line (OUT) 1109 in accordance with the level of the charge storage portion (FD), and a reset transistor 1108 that initializes the charge storage portion (FD) in response to a reset signal RES. Is included.
  • the drains of the reset transistor 1108 and the amplification transistor 1107 are connected to the pixel selection line (VDD).
  • FIG. 8 is a layout diagram showing the configuration of the pixel cell 1104.
  • the drain of the transfer transistor 1106 and the gate of the amplification transistor 1107 are connected to the charge storage portion (FD) 1110 and the FD wiring 1111, and the drain of the amplification transistor 1107 and the drain of the reset transistor 1108 are connected to the pixel selection line (VDD) 1112. Has been.
  • the charge storage portion (FD) 1110 of the pixel cell is at the LOW level, and the amplification transistor 1107 is in the off state.
  • the pixel selection line (VDD) 1112 is turned on, that is, the signal level of the pixel selection line (VDD) 1112 is set to a high level.
  • the reset signal RES for the row to be read is turned on, that is, set to the high level.
  • the signal level of the charge storage portion (FD) 1110 is reset to a high level.
  • FIG. 10 is a schematic cross-sectional view showing the positional relationship among the output line (OUT) 1109, the charge storage unit (FD) 1111 and the pixel selection line (VDD) 1112 in the CC ′ line of the solid-state imaging device 1100 in the prior art.
  • the parasitic capacitance Cfd of the FD wiring 1111 includes a parasitic capacitance such as a diffusion capacitance of the transfer transistor 1106, a gate capacitance of the amplification transistor 1107, and an inter-wiring capacitance.
  • the parasitic capacitance Cfd of the FD wiring 1111 is between the capacitance C111 generated between the output line (OUT) 1109 parallel to the FD wiring 1111 and the pixel selection line (VDD) 1112. Are roughly divided into fringe capacitance C112.
  • the capacitance C111 generated between the FD wiring 1111 and the output line (OUT) 1109 is hardly visible because the output line (OUT) 1109 operates following the operation of the FD wiring 1111.
  • the fringe capacitance C112 between the FD wiring 1111 and the pixel selection line (VDD) 1112 has a large capacitance value.
  • the wiring width is narrow (for example, 100 nm) because many elements are arranged on the same substrate, but the wiring height is formed higher than the wiring width to reduce the wiring resistance (for example, , 200 nm).
  • the parasitic capacitance Cfd of the FD wiring 1111 increases, resulting in a problem that the signal amplitude in the FD wiring 1111 decreases and the S / N deteriorates.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a solid-state imaging device that realizes a high S / N.
  • a solid-state imaging device includes a photodiode that is formed on a semiconductor substrate and accumulates charges according to the amount of received light, a transfer transistor that reads charges from the photodiode, and the transfer Any one of a floating diffusion to which charges read from the transistor are transferred, a floating diffusion wiring connected to the floating diffusion, an amplification transistor having a gate connected to the floating diffusion wiring, and a drain and a source of the amplification transistor And a first output signal line connected to one of a drain and a source of the amplification transistor, and the first output signal line is connected to the floating device on the semiconductor substrate.
  • a first wiring and a second wiring formed on both sides of the floating diffusion wiring in the same layer as the layer in which the fusion wiring is formed; a third wiring for connecting the first wiring and the second wiring; The power line is formed above the floating diffusion wiring.
  • the first wiring and the second wiring of the first output signal line are arranged so as to run parallel to the floating diffusion wiring, and further, the power supply line is arranged on the upper side of the floating diffusion wiring.
  • the potential difference between the diffusion wiring, the first output signal line, and the power supply line is small, and the parasitic capacitance with respect to the floating diffusion wiring can be made relatively small. Therefore, S / N can be improved.
  • the first output signal line further includes a fourth wiring that connects the first wiring and the second wiring, and the first wiring, the second wiring, the third wiring, and the fourth wiring.
  • the floating diffusion wiring may be surrounded by wiring.
  • the first output signal line has the first wiring, the second wiring, the third wiring, and the fourth wiring and is formed so as to surround the four sides of the floating diffusion wiring.
  • the parasitic capacitance generated between the floating diffusion wiring and the floating diffusion wiring can be further reduced, and the S / N can be improved.
  • the first output signal line may be connected to a second output signal line formed between the floating diffusion wiring and the power supply line.
  • the floating diffusion wiring and the first output signal are also formed.
  • the parasitic capacitance generated between the lines is relatively smaller. Therefore, since the signal amplitude in the floating diffusion can be increased, the signal amplitude is hardly affected by noise, and the S / N can be improved.
  • the floating diffusion wiring may have a length in the height direction larger than a length in the width direction.
  • the parasitic capacitance generated between the floating diffusion wiring and the first output signal line is larger than the parasitic capacitance generated between the floating diffusion wiring and the power supply line. Therefore, it is possible to improve the S / N by suppressing the generation of parasitic capacitance between the wiring other than the first output signal line and the floating diffusion wiring.
  • an interval between the floating diffusion wiring and the first output signal line may be larger than an interval between the floating diffusion wiring and the power supply line.
  • the floating diffusion wiring does not have an output signal line that does not follow other operation and a parasitic capacitance, S / N can be improved.
  • FIG. 1 is a schematic configuration diagram of a solid-state imaging device according to the first embodiment.
  • FIG. 2 is a layout diagram showing the configuration of the pixel cell of the solid-state imaging device shown in FIG. 3 is a schematic cross-sectional view taken along the line A-A ′ in the pixel cell shown in FIG.
  • FIG. 4 is a layout diagram showing the configuration of the pixel cell of the solid-state imaging device according to the modification of the first embodiment.
  • FIG. 5 is a layout diagram illustrating a configuration of a pixel cell of the solid-state imaging device according to the second embodiment.
  • FIG. 6 is a schematic cross-sectional view taken along the line B-B ′ in the pixel cell shown in FIG. 5.
  • FIG. 7 is a schematic configuration diagram of a solid-state imaging device according to the related art.
  • FIG. 8 is a layout diagram showing the configuration of the pixel cell of the solid-state imaging device shown in FIG.
  • FIG. 9 is a timing chart showing a driving operation of the solid-state imaging device shown in FIG.
  • FIG. 10 is a schematic cross-sectional view taken along the line C-C ′ in the pixel cell shown in FIG.
  • the solid-state imaging device includes a photodiode that is formed on a semiconductor substrate and accumulates charges according to the amount of received light, a transfer transistor that reads charges from the photodiode, and a charge read from the transfer transistor Floating diffusion, floating diffusion wiring connected to the floating diffusion, amplification transistor having the gate connected to the floating diffusion wiring, power supply line connected to one of the drain and source of the amplification transistor, and the amplification transistor
  • a first output signal line connected to either the drain or the source of the first and second drains and sources, and the first output signal line is formed on the same layer as the layer on the semiconductor substrate where the floating diffusion wiring is formed.
  • the first wiring and the second wiring formed on both sides of the diffusion wiring, and the third wiring for connecting the first wiring and the second wiring, and the power supply line is formed above the floating diffusion wiring. Yes. With such a configuration, it is possible to provide a solid-state imaging device that realizes high S / N.
  • FIG. 1 is a schematic configuration diagram of a solid-state imaging device 100 according to Embodiment 1 of the present invention
  • FIG. 2 is a layout diagram schematically showing a configuration of a pixel cell 104 of the solid-state imaging device 100
  • FIG. 3 is a diagram showing the positional relationship among the output line (OUT) 109, which is a wiring, the FD wiring 111, and the pixel selection line (VDD) 112. AA ′ in the pixel cell 104 of FIG.
  • the pixel cells 104 are arranged in an array form (two-dimensional form) to form a pixel array 101.
  • the configuration other than the layout of the pixel cell 104 is the same as that of the solid-state imaging device 1100 in the prior art.
  • the solid-state imaging device 100 is a MOS type solid-state imaging device, and selects a pixel array 101 that converts an optical signal into an electrical signal, and the pixel array 101 in the row direction. And a readout circuit 103 that reads signals from the pixel array 101 in the column direction.
  • the pixel array 101 includes pixel cells 104 arranged in an array.
  • the pixel cell 104 includes a photodiode 105 that is formed on a semiconductor substrate and accumulates charges by photoelectric conversion according to the amount of received light, and a floating diffusion wiring (hereinafter referred to as FD wiring) 111.
  • the amplifier transistor 107 outputs a signal to the output line (OUT) 109 in response to the signal, and the reset transistor 108 initializes the charge storage portion (FD) 110 in response to the reset signal RES.
  • the drains of the amplification transistor 107 and the reset transistor 108 are connected to a pixel selection line (VDD) 112.
  • the source of the amplification transistor 107 is connected to the output line (OUT) 109.
  • the charge storage unit (FD) 110 corresponds to the floating diffusion in the present invention, is connected to the FD wiring 111, and is connected to the gate of the amplification transistor 107 via the FD wiring 111.
  • the FD wiring 111 and the output line (OUT) 109 are metal wirings arranged in the same wiring layer on the semiconductor substrate.
  • the output line (OUT) 109 includes a first wiring 109a and a second wiring 109b formed on both sides of the FD wiring 111 connected to the charge storage portion (FD) 110, and a first wiring 109a and a second wiring 109b. And a third wiring 109c for connecting the two.
  • the pixel selection line (VDD) 112 that is a power supply line is formed above the FD wiring 111 and is configured by a metal wiring.
  • an insulating layer is formed between the output line (OUT) 109, the FD wiring 111, the pixel selection line (VDD) 112, and the like, but this insulating layer is not shown. . Further, the wiring layer may be three or more layers.
  • the potential of the output line (OUT) 109 at the time of data reading changes following the amount of potential fluctuation of the FD wiring 111
  • the parasitic capacitance C11 generated in the above becomes relatively small. That is, the parasitic capacitance C11 is generated due to a potential difference between the output line (OUT) 109 and the FD wiring 111, but the potential of the FD wiring 111 changes following the potential of the output line (OUT) 109.
  • the potential difference between the FD wiring 111 and the output line (OUT) 109 is small, and the parasitic capacitance C11 can be relatively small.
  • the output line (OUT) 109 is arranged so as to run in parallel with the FD wiring 111 connected to the charge storage unit (FD) 110, and further, the FD wiring 111 is connected to the upper side of the FD wiring 111.
  • Pixel selection lines (VDD) 112 are arranged so as to run in parallel. Since the potential variation of the pixel selection line (VDD) 112 is transmitted to the FD wiring 111 through the operation of the photodiode 105, the amplification transistor 107, and the like, the potential of the FD wiring 111 is the potential variation of the pixel selection line (VDD) 112. It changes to follow. Therefore, by arranging the pixel selection line (VDD) 112 so as to run parallel to the FD wiring 111 above the FD wiring 111, the parasitic capacitance C12 can be relatively reduced.
  • the wiring height has become longer than the wiring width, the wiring interval, and the laminated wiring interval. This is because it is necessary to increase the speed by reducing the wiring resistance and via resistance while further miniaturization.
  • the wiring height is 200 nm with respect to the wiring width 100 nm, the wiring interval 100 nm, and the stacked wiring interval 100 nm.
  • the parasitic capacitance of the wiring increases as the area of the facing surface of the facing wiring increases. Therefore, for example, in FIG. 3, the area of the opposing surface of the FD wiring 111 and the output line (OUT) 109 is larger than the area of the opposing surface of the FD wiring 111 and the pixel selection line (VDD) 112.
  • the parasitic capacitance C11 generated between the output line (OUT) 109 is larger than the parasitic capacitance C12 generated between the FD wiring 111 and the pixel selection line (VDD) 112.
  • the wiring interval between the FD wiring 111 and the output line (OUT) 109 is a process processing limit (for example, 100 nm) in order to increase the wiring opening on the photodiode and improve the conversion gain in the charge storage portion (FD) 110. It is desirable to do.
  • the wiring opening on the photodiode is narrowed, the amount of light entering the photodiode is reduced, and as a result, the S / N is deteriorated.
  • the parasitic capacitance of the wiring becomes smaller as the distance between the facing surfaces of the facing wiring becomes larger. Therefore, when the wiring interval between the FD wiring 111 and the output line (OUT) 109 is widened, the FD wiring 111 does not follow other operationally similar pixel selection lines as the fringe capacitor C112 shown in FIG. (VDD) 112 and a large area in the height direction have a parasitic capacitance, and the conversion efficiency in the FD wiring 111 decreases, resulting in a deterioration in S / N.
  • parasitic capacitance such as the fringe capacitance C112 shown in FIG.
  • the parasitic capacitance C12 is generated as shown in FIG. . Since the area of the opposing surface of the FD wiring 111 and the pixel selection line (VDD) 112 is the area in the width direction of these wirings and is smaller than the area in the height direction, the parasitic capacitance C12 is reduced.
  • the distance between the FD wiring 111 and the output line (OUT) 109 is shorter than the conventional distance, the influence of the parasitic capacitance C11 becomes dominant, and the influence of the parasitic capacitance C12 is further reduced. Will do.
  • the output lines (OUT) 109 from the pixel cells 104 that follow the FD potential are run side by side on both sides of the FD wiring 111 to make it apparent, that is, relative to the FD.
  • S / N can be improved by suppressing the parasitic capacitance of the wiring 111 and improving the conversion efficiency.
  • FIG. 4 is a layout diagram showing the configuration of the pixel cell of the solid-state imaging device according to this modification.
  • the output line (OUT) 109 includes a first wiring 109 a and a second wiring formed on both sides of the FD wiring 111 connected to the charge storage portion (FD) 110. 109b, and a third wiring 109c and a fourth wiring 109d that connect the first wiring 109a and the second wiring 109b.
  • the first wiring 109a, the second wiring 109b, the third wiring 109c, and the fourth wiring 109d are formed so as to surround the four sides of the FD wiring 111.
  • the parasitic capacitance generated between the other wiring and the FD wiring 111 can be further reduced.
  • the parasitic capacitance generated between the FD wiring 111 and the output line (OUT) 109 can be further reduced.
  • the width of the output line (OUT) 109 that covers the upper portion of the drain portion of the transfer transistor 106 is set so as to sandwich the FD wiring 111 and the FD wiring 111 so as not to block light incident on the photodiode. It is desirable that the width is smaller than the combined width of the output lines (OUT) 109.
  • This embodiment is different from the first embodiment in that an output line connected to the output line (OUT) is further formed between the FD wiring and the pixel selection line (VDD).
  • FIG. 5 is a layout diagram schematically showing the configuration of the pixel cell 204 according to the second embodiment.
  • 6 shows the positional relationship among the output line (OUT) 209, the connection line 209a, the FD wiring 211 connected to the charge storage portion (FD) 210, and the pixel selection line (VDD) 212.
  • 4 is a schematic cross-sectional view taken along the line BB ′ in the cell 204.
  • the pixel cells 204 are arranged in an array, and the pixel array shown in FIG. 1 is configured as in the first embodiment.
  • the pixel cell 204 is similar to the pixel cell 104 of Embodiment 1 in that the charge storage unit (FD) 210 includes a photodiode 205 and a floating diffusion wiring (hereinafter referred to as FD wiring) 211.
  • FD wiring floating diffusion wiring
  • the drains of the amplification transistor 207 and the reset transistor 208 are connected to a pixel selection line (VDD) 212.
  • VDD pixel selection line
  • the charge storage unit (FD) 210 corresponds to the floating diffusion in the present invention, is connected to the FD wiring 211, and is connected to the gate of the amplification transistor 207 via the FD wiring 211.
  • the pixel selection line (VDD) 112 is formed above the FD wiring 111.
  • the pixel selection line (VDD) 112 is connected to the output line (OUT) 209 above the FD wiring 211.
  • a connection line 209a is formed, and a pixel selection line (VDD) 212 is formed thereabove.
  • the connection line 209a is connected to the output line (OUT) 209 at the contact 209b.
  • the output line (OUT) 209 includes a first wiring 209c and a second wiring 209d formed on both sides of the FD wiring 211 connected to the charge storage unit (FD) 210, and a first wiring 209c and a second wiring 209c. And a third wiring 209e for connecting the wiring 209d.
  • the output line (OUT) 209 and the connection line 209a correspond to the first output signal line and the second output signal line in the present invention, respectively.
  • an insulating layer is formed between the output line (OUT) 209, the FD wiring 211 connected to the charge storage portion (FD) 210, the pixel selection line (VDD) 212, and the like.
  • the illustration of this insulating layer is omitted.
  • the wiring layer may be three or more layers.
  • connection line 209a connected to the output line (OUT) 209 whose potential changes following the FD wiring 211 is formed, the FD wiring 211 and the output line (OUT) 209 The parasitic capacitance generated during the period becomes relatively small.
  • the signal amplitude in the charge storage portion (FD) 211 can be increased, so that the signal amplitude is less susceptible to noise and S / N can be improved.
  • the output lines (OUT) 209 from the pixel cells that follow the FD potential are run in parallel on both sides of the FD wiring 211 connected to the charge storage unit (FD) 210, and By disposing the connection line 209a also above the FD wiring 211, the S / N can be improved by apparently suppressing the parasitic capacitance of the charge storage portion (FD) 210 and improving the conversion efficiency.
  • width, height, interval, and the like of the wiring are the same as those in the first embodiment.
  • the length of the FD wiring 211 is made shorter than before, and the parasitic capacitance C21 generated between the FD wiring 211 and the pixel selection line (VDD) 212 running upward is further reduced. it can.
  • the output line (OUT) 209 running in parallel with the FD wiring 211 connected to the charge storage unit (FD) 210 may be formed so as to surround four sides of the FD wiring 211.
  • the parasitic capacitance generated between the other wiring and the FD wiring 211 can be further reduced.
  • the parasitic capacitance generated between the FD wiring 211 and the output line (OUT) 209 can be further reduced.
  • the width of the output line (OUT) 209 that covers the upper part of the drain portion of the transfer transistor 206 is set so as to sandwich the FD wiring 211 and the FD wiring 211 so as not to block the incidence of light on the photodiode. It is desirable that the width is smaller than the combined width of the output lines (OUT) 209.
  • a one-pixel one-cell structure in which one photodiode is arranged for one pixel cell is applied as an example, but the present invention is not limited to this.
  • a two-pixel one-cell structure having two photodiodes and two transfer transistors for one pixel cell can be employed.
  • an n-pixel 1-cell structure having more photodiodes for one pixel can be employed.
  • a configuration in which a plurality of pixel cells are arranged in an array is adopted, but the present invention is not limited to such an arrangement.
  • a pixel cell structure having a honeycomb shape honeycomb shape
  • honeycomb shape honeycomb shape
  • the structure surface irradiation type image sensor in which the wiring of the photodiode portion is opened on the assumption that light is received from the chip surface is applied as an example.
  • the present invention is not limited to this. Not receive.
  • the present invention can also be applied to a so-called back-illuminated image sensor that receives light from the back surface of the chip.
  • the semiconductor substrate in the above-described embodiment may be n-type or p-type.
  • a configuration in which the drain and the source of the transistor are connected in reverse may be used.
  • the solid-state imaging device according to the present invention includes other embodiments realized by combining arbitrary components in the above-described embodiments, and other embodiments that do not depart from the gist of the present invention. Modifications obtained by applying various modifications conceived by a trader and various devices including the solid-state imaging device according to the present invention are also included in the present invention. For example, a movie camera including the solid-state imaging device according to the present invention is also included in the present invention.
  • the present invention is useful for realizing a solid-state imaging device that requires a high S / N image as an imaging device such as a digital still camera.

Abstract

　高いＳ／Ｎを実現した固体撮像装置（１００）を提供する。固体撮像装置（１００）は、フォトダイオード（１０５）と、転送トランジスタ（１０６）と、フローティングディフュージョン（１１０）と、フローティングディフュージョン配線（１１１）と、増幅トランジスタ（１０７）と、電源線（１１２）と、第１出力信号線（１０９）とを備え、第１出力信号線（１０９）は、半導体基板上のフローティングディフュージョン配線（１１１）が形成された層と同一の層に、フローティングディフュージョン配線（１１１）を挟んで両側に形成され、電源線（１１２）は、フローティングディフュージョン配線（１１１）の上方に形成されている。

Description

固体撮像装置
　本発明は、固体撮像装置に関する。
　ディジタルスチルカメラなどの撮像デバイスとして用いられるＭＯＳ型の固体撮像装置では、複数の画素セルが二次元配置（例えば、アレイ状に配置）されてなるセンサ部を備える。センサ部からデータを読み出す際、センサ部に近いところでデータ増幅することができれば高Ｓ／Ｎのデータを読み出すことができる。高Ｓ／Ｎのデータを読み出すことができれば、ノイズの少ないきれいな画像を実現できるという付加価値を得られる。
　また、近年イメージセンサの高画素化に伴い、画素セルサイズが小さくなってきているため、画素セル内で発生させることができる信号量が減少してきており、Ｓ／Ｎを上げることが強く求められている。これらの背景により、高Ｓ／Ｎを実現するための様々な提案がなされてきた（例えば、特許文献１参照）。
特開２００４－１８６４０７号公報
　特許文献１に記載されている従来技術における固体撮像装置は、例えば、図７に示すように、ＭＯＳ型の固体撮像装置１１００であり、光信号を電気信号に変換する画素アレイ１１０１と、画素アレイ１１０１を行方向に選択する垂直走査回路１１０２と、画素アレイ１１０１から列方向に信号を読み出す読出し回路１１０３とを備えている。
　画素アレイ１１０１は、アレイ状に並べられた画素セル１１０４を備えている。
　各画素セル１１０４は、光電変換により受光量に応じた電荷を蓄積するフォトダイオード１１０５と、フォトダイオード１１０５に蓄積された電荷を転送制御信号ＴＸに応じて電荷蓄積部（ＦＤ）に転送する転送トランジスタ１１０６と、電荷蓄積部（ＦＤ）のレベルに応じて出力線（ＯＵＴ）１１０９に信号を出力する増幅トランジスタ１１０７と、リセット信号ＲＥＳに応じて電荷蓄積部（ＦＤ）を初期化するリセットトランジスタ１１０８とを含んでいる。リセットトランジスタ１１０８と増幅トランジスタ１１０７のドレインは画素選択線（ＶＤＤ）に接続されている。
　また、図８は画素セル１１０４の構成を示すレイアウト図を示している。
　転送トランジスタ１１０６のドレインと増幅トランジスタ１１０７のゲートは電荷蓄積部（ＦＤ）１１１０およびＦＤ配線１１１１に接続されており、増幅トランジスタ１１０７のドレインとリセットトランジスタ１１０８のドレインは画素選択線（ＶＤＤ）１１１２に接続されている。
　以上のように構成されたＭＯＳ型の固体撮像装置１１００について、図９に示すタイミングチャートを用いて、この装置の動作の概略を説明する。
　図９に示すように、初期状態であるｔ＝ｔ０において、画素選択線（ＶＤＤ）１１１２はオフ状態になっている。このとき画素セルの電荷蓄積部（ＦＤ）１１１０はＬＯＷレベルであり、増幅トランジスタ１１０７はオフ状態になっている。まず、ｔ＝ｔ１において、画素選択線（ＶＤＤ）１１１２をオン状態、つまり、画素選択線（ＶＤＤ）１１１２の信号レベルをＨｉｇｈレベルにする。次に、ｔ＝ｔ２～ｔ３の期間において、読み出す行のリセット信号ＲＥＳをオン、つまり、Ｈｉｇｈレベルにする。これにより、電荷蓄積部（ＦＤ）１１１０の信号レベルはＨｉｇｈレベルにリセットされる。次に、ｔ＝ｔ４において、転送制御信号ＴＸをオン、つまり、Ｈｉｇｈレベルにし、光電変換によりフォトダイオード１１０５に蓄積された電荷を電荷蓄積部（ＦＤ）１１１０に転送する。すると、図９のｔ＝４～ｔ５に示すように、電荷蓄積部（ＦＤ）１１１０の電位レベルが変化（低下）する。その変化は、増幅トランジスタ１１０７を通して増幅され、出力線（ＯＵＴ）１１０９に出力される。
　しかしながら、従来の固体撮像装置では電荷蓄積部（ＦＤ）１１１０およびＦＤ配線１１１１の配線寄生容量が大きいため、信号振幅が小さくなり、Ｓ／Ｎが悪くなるという課題が生じている。以下そのメカニズムについて説明する。
　ＭＯＳ型イメージセンサはフォトダイオード１１０５に蓄積された電荷をＦＤ配線１１１１に転送した際、電荷量Ｑに応じて電圧Ｖを発生させ増幅トランジスタ１１０７に伝えられる。このときの変換式は、ＦＤ配線１１１１の寄生容量Ｃｆｄを用いて、
　Ｖ＝Ｑ／Ｃｆｄ
と表される。
　この式より、ＦＤ配線１１１１の寄生容量Ｃｆｄの値が大きくなると増幅トランジスタ１１０７に伝えられる電圧は小さくなることが分かる。
　ここで、ＦＤ配線１１１１の寄生容量Ｃｆｄについて説明する。
　図１０は、従来技術における固体撮像装置１１００のＣ－Ｃ’線における出力線（ＯＵＴ）１１０９、電荷蓄積部（ＦＤ）１１１１、画素選択線（ＶＤＤ）１１１２の位置関係を示す断面模式図である。ＦＤ配線１１１１の寄生容量Ｃｆｄは転送トランジスタ１１０６の拡散容量、増幅トランジスタ１１０７のゲート容量、配線間容量などの寄生容量から成る。
　配線間容量に注目すると、ＦＤ配線１１１１の寄生容量Ｃｆｄは、ＦＤ配線１１１１に並走している出力線（ＯＵＴ）１１０９との間に生ずる容量Ｃ１１１と、画素選択線（ＶＤＤ）１１１２との間に生ずるフリンジ容量Ｃ１１２に大きく分けられる。
　ここで、ＦＤ配線１１１１と出力線（ＯＵＴ）１１０９との間に生ずる容量Ｃ１１１は出力線（ＯＵＴ）１１０９がＦＤ配線１１１１の動作に追随して動作するためほとんど見えない。
　しかし、ＦＤ配線１１１１と画素選択線（ＶＤＤ）１１１２との間のフリンジ容量Ｃ１１２は大きな容量値を持つ。特に近年のプロセスでは、同一基板により多くの素子を配置するため配線幅は狭く（例えば、１００ｎｍ）なっているが、配線抵抗を下げるために配線高は配線幅に比べ高く形成されている（例えば、２００ｎｍ）ため、その影響は大きい。
　このように、フリンジ容量Ｃ１１２が大きくなることによりＦＤ配線１１１１の寄生容量Ｃｆｄも大きくなり、結果、ＦＤ配線１１１１での信号振幅が小さくなり、Ｓ／Ｎが悪くなるという課題が生じている。
　本発明は、上記問題を解決しようとなされたものであって、高いＳ／Ｎを実現した固体撮像装置を提供することを目的とする。
　上記課題を解決するために本発明の一形態に係る固体撮像装置は、半導体基板に形成され受光量に応じた電荷を蓄積するフォトダイオードと、前記フォトダイオードから電荷を読み出す転送トランジスタと、前記転送トランジスタから読み出された電荷が転送されるフローティングディフュージョンと、前記フローティングディフュージョンに接続されたフローティングディフュージョン配線と、前記フローティングディフュージョン配線にゲートが接続された増幅トランジスタと、前記増幅トランジスタのドレインおよびソースのいずれか一方に接続された電源線と、前記増幅トランジスタのドレインおよびソースのいずれか他方に接続された第１出力信号線とを備え、前記第１出力信号線は、前記半導体基板上の前記フローティングディフュージョン配線が形成された層と同一の層に、前記フローティングディフュージョン配線を挟んで両側に形成された第１配線および第２配線と、前記第１配線および前記第２配線を接続する第３配線とを有し、前記電源線は、前記フローティングディフュージョン配線の上方に形成されている。
　この構成によれば、フローティングディフュージョン配線に並走するように第１出力信号線の第１配線および第２配線が配置され、さらに、フローティングディフュージョン配線の上側に電源線が配置されているので、フローティングディフュージョン配線と第１出力信号線、電源線との電位差は小さく、フローティングディフュージョン配線に対する寄生容量を相対的に小さくすることができる。したがって、Ｓ／Ｎを向上させることができる。
　ここで、前記第１出力信号線は、前記第１配線と前記第２配線とを接続する第４配線をさらに有し、前記第１配線、前記第２配線、前記第３配線および前記第４配線により前記フローティングディフュージョン配線を囲んでいてもよい。
　この構成によれば、第１出力信号線は、第１配線、第２配線、第３配線および第４配線を有しフローティングディフュージョン配線の四方を囲むように形成されているので、他の配線とフローティングディフュージョン配線との間に発生する寄生容量をさらに減少させることができ、Ｓ／Ｎを向上させることができる。
　ここで、前記第１出力信号線は、前記フローティングディフュージョン配線と前記電源線との間に形成された第２出力信号線に接続されていてもよい。
　この構成によれば、フローティングディフュージョン配線の上方についても、電位が追随して変動する第１出力信号線に接続された第２出力信号線が形成されているため、フローティングディフュージョン配線と第１出力信号線との間に発生する寄生容量は相対的にさらに小さくなる。したがって、フローティングディフュージョンでの信号振幅を大きくすることができるので、信号振幅はノイズの影響を受けにくくなり、Ｓ／Ｎを向上させることができる。
　ここで、前記フローティングディフュージョン配線は、幅方向の長さよりも高さ方向の長さのほうが大きくてもよい。
　この構成によれば、フローティングディフュージョン配線と第１出力信号線との間に発生する寄生容量は、フローティングディフュージョン配線と電源線との間に発生する寄生容量より大きくなる。したがって、第１出力信号線以外の他の配線とフローティングディフュージョン配線との間の寄生容量の発生を抑制して、Ｓ／Ｎを向上させることができる。
　ここで、前記フローティングディフュージョン配線と前記第１出力信号線との間隔は、前記フローティングディフュージョン配線と前記電源線との間隔よりも大きくてもよい。
　この構成によれば、フローティングディフュージョン配線は他の動作的に追随しない出力信号線と寄生容量を持ってしまうことがないため、Ｓ／Ｎを向上することができる。
　本発明によれば、高いＳ／Ｎを実現した固体撮像装置を提供することができる。
図１は、実施の形態１に係る固体撮像装置の概略構成図である。 図２は、図１に示した固体撮像装置の画素セルの構成を示すレイアウト図である。 図３は、図２に示した画素セルにおけるＡ－Ａ’間断面模式図である。 図４は、実施の形態１の変形例に係る固体撮像装置の画素セルの構成を示すレイアウト図である。 図５は、実施の形態２に係る固体撮像装置の画素セルの構成を示すレイアウト図である。 図６は、図５に示した画素セルにおけるＢ－Ｂ’間断面模式図である。 図７は、従来技術に係る固体撮像装置の概略構成図である。 図８は、図７に示した固体撮像装置の画素セルの構成を示すレイアウト図である。 図９は、図７に示した固体撮像装置の駆動動作を示すタイミングチャート図である。 図１０は、図８に示した画素セルにおけるＣ－Ｃ’間断面模式図である。
　以下、本発明を実施するための形態について説明する。なお、本発明について、以下の実施の形態および添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
　（実施の形態１）
　本実施の形態１に係る固体撮像装置は、半導体基板に形成され受光量に応じた電荷を蓄積するフォトダイオードと、フォトダイオードから電荷を読み出す転送トランジスタと、転送トランジスタから読み出された電荷が転送されるフローティングディフュージョンと、フローティングディフュージョンに接続されたフローティングディフュージョン配線と、フローティングディフュージョン配線にゲートが接続された増幅トランジスタと、増幅トランジスタのドレインおよびソースのいずれか一方に接続された電源線と、増幅トランジスタのドレインおよびソースのいずれか他方に接続された第１出力信号線とを備え、第１出力信号線は、半導体基板上の前記フローティングディフュージョン配線が形成された層と同一の層に、フローティングディフュージョン配線を挟んで両側に形成された第１配線および第２配線と、第１配線および第２配線を接続する第３配線とを有し、電源線は、フローティングディフュージョン配線の上方に形成されている。このような構成により、高いＳ／Ｎを実現した固体撮像装置を提供することができる。
　図１は、本発明の実施の形態１に係る固体撮像装置１００の概略構成図であり、図２は、固体撮像装置１００の画素セル１０４の構成を模式的に示すレイアウト図である。また、図３は、配線である出力線（ＯＵＴ）１０９と、ＦＤ配線１１１と、画素選択線（ＶＤＤ）１１２との位置関係を示す図であり、図２の画素セル１０４におけるＡ－Ａ’間の断面模式図である。この画素セル１０４がアレイ状（二次元状）に並べられ、画素アレイ１０１が構成されている。画素セル１０４のレイアウト以外の構成に関しては、従来技術における固体撮像装置１１００と同様の構成である。
　図１に示すように、本実施の形態１に係る固体撮像装置１００は、ＭＯＳ型の固体撮像装置であり、光信号を電気信号に変換する画素アレイ１０１と、画素アレイ１０１を行方向に選択する垂直走査回路１０２と、画素アレイ１０１から列方向に信号を読み出す読出し回路１０３とを備えている。
　画素アレイ１０１は、アレイ状に並べられた画素セル１０４を備えている。
　また、図２に示すように、画素セル１０４は、半導体基板に形成され受光量に応じて光電変換により電荷蓄積するフォトダイオード１０５と、フローティングディフュージョン配線（以下、ＦＤ配線という）１１１とを備えた電荷蓄積部（ＦＤ）１１０と、フォトダイオード１０５に蓄えられた電荷を転送制御信号ＴＸに応じて電荷蓄積部（ＦＤ）１１０に読み出し転送する転送トランジスタ１０６と、電荷蓄積部（ＦＤ）１１０のレベルに応じて出力線（ＯＵＴ）１０９に信号を出力する増幅トランジスタ１０７と、リセット信号ＲＥＳに応じて電荷蓄積部（ＦＤ）１１０を初期化するリセットトランジスタ１０８とを含んでいる。増幅トランジスタ１０７とリセットトランジスタ１０８のドレインは、例えば、画素選択線（ＶＤＤ）１１２に接続されている。また、増幅トランジスタ１０７のソースは出力線（ＯＵＴ）１０９に接続されている。
　電荷蓄積部（ＦＤ）１１０は、本発明におけるフローティングディフュージョンに相当し、ＦＤ配線１１１に接続され、ＦＤ配線１１１を介して増幅トランジスタ１０７のゲートに接続されている。本実施の形態の固体撮像装置１００では、ＦＤ配線１１１および出力線（ＯＵＴ）１０９がメタル配線で半導体基板上の同一の配線層に配置されている。出力線（ＯＵＴ）１０９は、電荷蓄積部（ＦＤ）１１０に接続されたＦＤ配線１１１を挟んで両側に形成された第１配線１０９ａおよび第２配線１０９ｂと、第１配線１０９ａおよび第２配線１０９ｂを接続する第３配線１０９ｃとを有している。
　また、電源線である画素選択線（ＶＤＤ）１１２は、ＦＤ配線１１１の上方に形成され、メタル配線で構成されている。
　なお、図２では、出力線（ＯＵＴ）１０９、ＦＤ配線１１１、画素選択線（ＶＤＤ）１１２等の各配線間には絶縁層が形成されているが、この絶縁層の図示は省略している。また、配線層は３層以上であってもよい。
　以上のように配置されたこの固体撮像装置１００の動作については、従来技術と同じである。
　ここで、データ読出し時の出力線（ＯＵＴ）１０９の電位は、ＦＤ配線１１１の電位変動分を増幅させた分だけ追随して変化するため、ＦＤ配線１１１と出力線（ＯＵＴ）１０９との間に発生する寄生容量Ｃ１１は相対的に小さくなる。つまり、寄生容量Ｃ１１は出力線（ＯＵＴ）１０９とＦＤ配線１１１との電位差によって発生するが、ＦＤ配線１１１の電位は出力線（ＯＵＴ）１０９の電位に追随して変化するので、ＦＤ配線１１１に出力線（ＯＵＴ）１０９を並走させることにより、ＦＤ配線１１１と出力線（ＯＵＴ）１０９との電位差は小さく、寄生容量Ｃ１１を相対的に小さくすることができる。
　また、本実施の形態では、電荷蓄積部（ＦＤ）１１０に接続されたＦＤ配線１１１に並走するように出力線（ＯＵＴ）１０９が配置され、さらに、ＦＤ配線１１１の上側にＦＤ配線１１１と並走するように画素選択線（ＶＤＤ）１１２が配置されている。画素選択線（ＶＤＤ）１１２の電位変動は、フォトダイオード１０５や増幅トランジスタ１０７等の動作を介してＦＤ配線１１１に伝達されるので、ＦＤ配線１１１の電位は画素選択線（ＶＤＤ）１１２の電位変動に追随して変化する。したがって、ＦＤ配線１１１の上側にＦＤ配線１１１と並走するように画素選択線（ＶＤＤ）１１２が配置されることにより、寄生容量Ｃ１２を相対的に小さくすることができる。
　この結果、画素選択線（ＶＤＤ）１１２とＦＤ配線１１１との間に発生する寄生容量を小さくすることができる。これにより、ＦＤ配線１１１での信号振幅を大きくすることができるので、信号振幅はノイズの影響を受けにくくなり、Ｓ／Ｎを向上させることができる。
　また、近年の微細プロセスにおいて配線幅、配線間隔、積層された配線間隔に比べ配線高が長くなってきている。これは微細化を進める一方で配線抵抗、ビア抵抗を下げ高速化を図る必要があるためである。例えば、６５ｎｍプロセス世代においては配線幅１００ｎｍ、配線間隔１００ｎｍ、積層された配線間隔１００ｎｍに対して配線高は２００ｎｍとなっている。
　配線の寄生容量は、対向した配線の対向面の面積が大きいほど大きくなる。したがって、例えば図３においては、ＦＤ配線１１１と出力線（ＯＵＴ）１０９の対向面のほうが、ＦＤ配線１１１と画素選択線（ＶＤＤ）１１２の対向面の面積よりも大きくなるので、ＦＤ配線１１１と出力線（ＯＵＴ）１０９との間に発生する寄生容量Ｃ１１は、ＦＤ配線１１１と画素選択線（ＶＤＤ）１１２との間に発生する寄生容量Ｃ１２より大きくなる。
　このことから、同一の層に形成された隣接する配線間では対向面の面積が大きくなるので、配線の寄生容量は、隣接する配線との間に発生する寄生容量が支配的になり、ＦＤ配線１１１の隣接配線に出力線（ＯＵＴ）１０９を配置することにより、出力線（ＯＵＴ）１０９以外の他の配線とＦＤ配線１１１との間の寄生容量の発生を抑制してＳ／Ｎを向上している。
　また、ＦＤ配線１１１と出力線（ＯＵＴ）１０９の配線間隔は、フォトダイオード上の配線開口拡大と電荷蓄積部（ＦＤ）１１０での変換ゲイン向上のためには、プロセス加工限界（例えば１００ｎｍ）とすることが望ましい。フォトダイオード上の配線開口が狭くなった場合、フォトダイオードに入る光量が減少するため、結果としてＳ／Ｎは悪化する。
　また、配線の寄生容量は、対向した配線の対向面の距離が大きいほど小さくなる。したがって、ＦＤ配線１１１と出力線（ＯＵＴ）１０９との配線間隔を広げた場合、従来技術の図１０に示したフリンジ容量Ｃ１１２と同様に、ＦＤ配線１１１は他の動作的に追随しない画素選択線（ＶＤＤ）１１２と面積の広い高さ方向の面において寄生容量を持ってしまい、ＦＤ配線１１１での変換効率が落ち、結果としてＳ／Ｎは悪化する。ここで、画素選択線（ＶＤＤ）１１２をＦＤ配線１１１の上方に配置することにより、図１０に示したフリンジ容量Ｃ１１２のような寄生容量を抑え、図３に示すように寄生容量Ｃ１２を発生する。ＦＤ配線１１１および画素選択線（ＶＤＤ）１１２の対向面の面積は、これらの配線の幅方向の面積であり高さ方向の面積に比べて小さいので、寄生容量Ｃ１２は小さくなる。
　さらに、本実施の形態では、ＦＤ配線１１１と出力線（ＯＵＴ）１０９との距離が従来よりも短くなっているため、寄生容量Ｃ１１の影響が支配的になり、寄生容量Ｃ１２の影響はさらに低下することになる。
　以上説明したように、本実施の形態では、ＦＤ配線１１１の両側にＦＤ電位に追随する画素セル１０４からの出力線（ＯＵＴ）１０９を並走させることにより、見かけ上、つまり、相対的にＦＤ配線１１１の寄生容量を抑え変換効率を向上させることでＳ／Ｎを向上させることができる。
　（実施の形態１の変形例）
　次に、本実施の形態１の変形例について説明する。
　図４は、本変形例に係る固体撮像装置の画素セルの構成を示すレイアウト図である。
　図４に示すように、本変形例では、出力線（ＯＵＴ）１０９は、電荷蓄積部（ＦＤ）１１０に接続されたＦＤ配線１１１を挟んで両側に形成された第１配線１０９ａおよび第２配線１０９ｂと、第１配線１０９ａおよび第２配線１０９ｂを接続する第３配線１０９ｃおよび第４配線１０９ｄとを有している。そして、第１配線１０９ａと、第２配線１０９ｂと、第３配線１０９ｃと、第４配線１０９ｄとにより、ＦＤ配線１１１の四方を囲むように形成されている。図４に示すように、ＦＤ配線１１１を出力線（ＯＵＴ）１０９で囲むと、他の配線とＦＤ配線１１１との間に発生する寄生容量をさらに減少させることができる。また、転送トランジスタ１０６のドレイン部上部を出力線（ＯＵＴ）１０９で覆うと、ＦＤ配線１１１と出力線（ＯＵＴ）１０９との間に発生する寄生容量をさらに減少させることができる。
　なお、このとき、フォトダイオードへの光の入射を遮らないように、転送トランジスタ１０６のドレイン部上部を覆う出力線（ＯＵＴ）１０９の幅は、ＦＤ配線１１１と、ＦＤ配線１１１を挟んでいる２本の出力線（ＯＵＴ）１０９とを合わせた幅よりも狭いほうが望ましい。
　（実施の形態２）
　次に、本発明の実施の形態２について説明する。
　本実施の形態が実施の形態１と異なる点は、ＦＤ配線と画素選択線（ＶＤＤ）との間にさらに出力線（ＯＵＴ）と接続された出力線が形成されている点である。
　図５は、実施の形態２に係る画素セル２０４の構成を模式的に示すレイアウト図である。また、図６は配線である出力線（ＯＵＴ）２０９、接続線２０９ａ、電荷蓄積部（ＦＤ）２１０に接続されたＦＤ配線２１１、画素選択線（ＶＤＤ）２１２の位置関係を示す図５の画素セル２０４におけるＢ－Ｂ’間断面模式図である。この画素セル２０４がアレイ状に並べられ、実施の形態１と同様に図１に示す画素アレイが構成されている。
　図５に示すように、画素セル２０４は、実施の形態１の画素セル１０４と同様に、フォトダイオード２０５と、フローティングディフュージョン配線（以下、ＦＤ配線という）２１１を備えた電荷蓄積部（ＦＤ）２１０と、転送トランジスタ２０６と、増幅トランジスタ２０７と、リセットトランジスタ２０８とを含んでいる。増幅トランジスタ２０７とリセットトランジスタ２０８のドレインは、画素選択線（ＶＤＤ）２１２に接続されている。
　電荷蓄積部（ＦＤ）２１０は、本発明におけるフローティングディフュージョンに相当し、ＦＤ配線２１１に接続され、ＦＤ配線２１１を介して増幅トランジスタ２０７のゲートに接続されている。
　上記した実施の形態１では、ＦＤ配線１１１の上方に画素選択線（ＶＤＤ）１１２が形成されていたが、本実施の形態では、ＦＤ配線２１１の上方に出力線（ＯＵＴ）２０９と接続された接続線２０９ａが形成され、さらにその上方に画素選択線（ＶＤＤ）２１２が形成されている。接続線２０９ａは、コンタクト２０９ｂにおいて出力線（ＯＵＴ）２０９に接続されている。また、出力線（ＯＵＴ）２０９は、電荷蓄積部（ＦＤ）２１０に接続されたＦＤ配線２１１を挟んで両側に形成された第１配線２０９ｃおよび第２配線２０９ｄと、第１配線２０９ｃおよび第２配線２０９ｄを接続する第３配線２０９ｅとを有している。ここで、出力線（ＯＵＴ）２０９、接続線２０９ａは、それぞれ本発明における第１出力信号線、第２出力信号線に相当する。
　なお、図６では、出力線（ＯＵＴ）２０９、電荷蓄積部（ＦＤ）２１０に接続されたＦＤ配線２１１、画素選択線（ＶＤＤ）２１２等の各配線間には絶縁層が形成されているが、この絶縁層の図示は省略している。また、配線層は３層以上であってもよい。
　本構成では、ＦＤ配線２１１の上方についても、電位が追随して変動する出力線（ＯＵＴ）２０９に接続された接続線２０９ａが形成されているため、ＦＤ配線２１１と出力線（ＯＵＴ）２０９との間に発生する寄生容量は相対的に小さくなる。これにより、電荷蓄積部（ＦＤ）２１１での信号振幅を大きくすることができるので、信号振幅はノイズの影響を受けにくくなり、Ｓ／Ｎを向上させることができる。
　以上説明したように、本実施の形態では、電荷蓄積部（ＦＤ）２１０に接続されたＦＤ配線２１１の両側にＦＤ電位に追随する画素セルからの出力線（ＯＵＴ）２０９を並走させ、さらにＦＤ配線２１１の上方にも接続線２０９ａを配置することにより、見かけ上電荷蓄積部（ＦＤ）２１０の寄生容量を抑え変換効率を向上させることでＳ／Ｎを向上させることができる。
　なお、配線の幅や高さ、間隔などは実施の形態１と同様の構成である。
　さらに、本実施の形態では、ＦＤ配線２１１の長さを従来よりも短くし、ＦＤ配線２１１と上方に走る画素選択線（ＶＤＤ）２１２との間に発生する寄生容量Ｃ２１をさらに低下することができる。
　なお、電荷蓄積部（ＦＤ）２１０に接続されたＦＤ配線２１１に並走している出力線（ＯＵＴ）２０９は、ＦＤ配線２１１の四方を囲むように形成されていてもよい。この場合、ＦＤ配線２１１を出力線（ＯＵＴ）２０９で囲むと、他の配線とＦＤ配線２１１との間に発生する寄生容量をさらに減少させることができる。また、転送トランジスタ２０６のドレイン部上部を出力線（ＯＵＴ）２０９で覆うと、ＦＤ配線２１１と出力線（ＯＵＴ）２０９との間に発生する寄生容量をさらに減少させることができる。
　また、このとき、フォトダイオードへの光の入射を遮らないように、転送トランジスタ２０６のドレイン部上部を覆う出力線（ＯＵＴ）２０９の幅は、ＦＤ配線２１１と、ＦＤ配線２１１を挟んでいる２本の出力線（ＯＵＴ）２０９とを合わせた幅よりも狭いほうが望ましい。
　なお、本発明は、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
　例えば、上記した実施の形態では、１つの画素セルに対しフォトダイオードが１つ配置された１画素１セル構造を一例として適用したが、本発明はこれに限定を受けるものではない。例えば、１つの画素セルに対し２つのフォトダイオードと２つの転送トランジスタを有した２画素１セル構造を採用することもできる。また、さらに１つの画素に対しより多くのフォトダイオードを有したｎ画素１セル構造を採用することもできる。
　また、上記した実施の形態では、複数の画素セルがアレイ状に配置された構成を採用したが、本発明はこのような配置に限定されるものではない。例えば、ハニカム形状（蜂の巣形状）の画素セル構造を採用することもできる。
　また、上記した実施の形態では、チップ表面から光を受けることを前提としてフォトダイオード部の配線を開口させた構造（表面照射型のイメージセンサ）を一例として適用したが、本発明はこれに限定を受けるものではない。チップ裏面から光を受けるいわゆる裏面照射型のイメージセンサにも、本発明を採用することができる。
　また、上記した実施の形態における半導体基板はｎ型であってもｐ型であってもよい。例えば、トランジスタのドレインおよびソースを逆に接続した構成であってもよい。
　また、本発明に係る固体撮像装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を備えた各種デバイスなども本発明に含まれる。例えば、本発明に係る固体撮像装置を備えたムービーカメラも本発明に含まれる。
　本発明は、ディジタルスチルカメラなどの撮像デバイスとして、高Ｓ／Ｎな画像が要求される固体撮像装置を実現するのに有用である。
　１００、１１００　固体撮像装置
　１０５、２０５、１１０５　フォトダイオード
　１０６、２０６、１１０６　転送トランジスタ
　１０７、２０７、１１０７　増幅トランジスタ
　１０９、２０９、１１０９　出力線（第１出力信号線）
　１０９ａ、２０９ｃ　第１配線
　１０９ｂ、２０９ｄ　第２配線
　１０９ｃ、２０９ｅ　第３配線
　１０９ｄ　第４配線
　１１０、２１０　電荷蓄積部（フローティングディフュージョン）
　１１１、２１１、１１１１　ＦＤ配線（フローティングディフュージョン配線）
　１１２、２１２、１１１２　画素選択線（電源線）
　２０９ａ　接続線（第２出力信号線）

Claims (5)

  1. 　半導体基板に形成され受光量に応じた電荷を蓄積するフォトダイオードと、
    　前記フォトダイオードから電荷を読み出す転送トランジスタと、
    　前記転送トランジスタから読み出された電荷が転送されるフローティングディフュージョンと、
    　前記フローティングディフュージョンに接続されたフローティングディフュージョン配線と、
    　前記フローティングディフュージョン配線にゲートが接続された増幅トランジスタと、
    　前記増幅トランジスタのドレインおよびソースのいずれか一方に接続された電源線と、
    　前記増幅トランジスタのドレインおよびソースのいずれか他方に接続された第１出力信号線とを備え、
    　前記第１出力信号線は、前記半導体基板上の前記フローティングディフュージョン配線が形成された層と同一の層に、前記フローティングディフュージョン配線を挟んで両側に形成された第１配線および第２配線と、前記第１配線および前記第２配線を接続する第３配線とを有し、
    　前記電源線は、前記フローティングディフュージョン配線の上方に形成されている
    固体撮像装置。
  2. 　前記第１出力信号線は、前記第１配線と前記第２配線とを接続する第４配線をさらに有し、
    　前記第１配線、前記第２配線、前記第３配線および前記第４配線により前記フローティングディフュージョン配線を囲んでいる
    請求項１に記載の固体撮像装置。
  3. 　前記第１出力信号線は、前記フローティングディフュージョン配線と前記電源線との間に形成された第２出力信号線に接続されている
    請求項１または２に記載の固体撮像装置。
  4. 　前記フローティングディフュージョン配線は、幅方向の長さよりも高さ方向の長さのほうが大きい
    請求項１～３のいずれかに記載の固体撮像装置。
  5. 　前記フローティングディフュージョン配線と前記第１出力信号線との間隔は、前記フローティングディフュージョン配線と前記電源線との間隔よりも大きい
    請求項１～４のいずれかに記載の固体撮像装置。
     
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