JPH03238856A - 多層配線半導体集積回路 - Google Patents
多層配線半導体集積回路Info
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- JPH03238856A JPH03238856A JP3539490A JP3539490A JPH03238856A JP H03238856 A JPH03238856 A JP H03238856A JP 3539490 A JP3539490 A JP 3539490A JP 3539490 A JP3539490 A JP 3539490A JP H03238856 A JPH03238856 A JP H03238856A
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- JP
- Japan
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- dynamic signal
- wiring
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- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000010354 integration Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 14
- 239000000758 substrate Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線半導体集積回路に関し、特に複数本の
ダイナミック信号線のレイアウトに関する。
ダイナミック信号線のレイアウトに関する。
第６図にダイナミック信号線の動作を説明するための回
路図を示す。
路図を示す。
ダイナミック信号線１６〜１８が並行に配置され、Ｐ型
ＭＯ８ＦＥＴ （以下ＰＭＯ３という、）４〜６のソー
スを電源端子１（以下ＶＤＤという、）にドレインをダ
イナミック信号線１６〜１８にそれぞれ接続し、ゲート
をクロック入力端子うとし、Ｎ型ＭＯ３ＦＥＴ （以下
ＮＭＯ３という、）７〜９のソースを接地端子２の（以
下ＧＮＤという、）シ、ドレインをダイナミック信号線
１６〜１８にそれぞれ接続し、ゲートを入力端子１０〜
１２とし、ダイナミック信号線１６〜１８の終端をイン
バータ回路２１〜２３に接続し、インバータ２１〜２３
の出力を出力端子１３〜１５としている。
ＭＯ８ＦＥＴ （以下ＰＭＯ３という、）４〜６のソー
スを電源端子１（以下ＶＤＤという、）にドレインをダ
イナミック信号線１６〜１８にそれぞれ接続し、ゲート
をクロック入力端子うとし、Ｎ型ＭＯ３ＦＥＴ （以下
ＮＭＯ３という、）７〜９のソースを接地端子２の（以
下ＧＮＤという、）シ、ドレインをダイナミック信号線
１６〜１８にそれぞれ接続し、ゲートを入力端子１０〜
１２とし、ダイナミック信号線１６〜１８の終端をイン
バータ回路２１〜２３に接続し、インバータ２１〜２３
の出力を出力端子１３〜１５としている。
この場合クロック入力端子３にＧＮＤレベルの電位を印
加させると、ＰＭＯ３４〜６はすべて導通状態になり、
ダイナミック信号線１６〜１８はＶＤＤレベルにプリチ
ャージされ出力端子にはＧＮＤレベルが出力される。こ
の時人力゛端子１０〜１２にはＧＮＤレベルの電位を印
加させておく。
加させると、ＰＭＯ３４〜６はすべて導通状態になり、
ダイナミック信号線１６〜１８はＶＤＤレベルにプリチ
ャージされ出力端子にはＧＮＤレベルが出力される。こ
の時人力゛端子１０〜１２にはＧＮＤレベルの電位を印
加させておく。
次にクロック入力端子３にｖＤＤレベルの電位を印加す
るとＰＭＯ３４〜６は非導通状態となり、同時に任意の
入力端子１０〜１２を選択しその選択された入力端子に
ＶＤＤレベルの電位を印加させると選択されたＮＭＯ３
が導通状態になりダイナミック信号線がＧＮＤレベルに
スイッチングし出力端子にはＶＤＤレベルの電位が伝達
する。
るとＰＭＯ３４〜６は非導通状態となり、同時に任意の
入力端子１０〜１２を選択しその選択された入力端子に
ＶＤＤレベルの電位を印加させると選択されたＮＭＯ３
が導通状態になりダイナミック信号線がＧＮＤレベルに
スイッチングし出力端子にはＶＤＤレベルの電位が伝達
する。
第５図は従来の半導体集積回路におけるダイナミック信
号線の配置を示す半導体チップの断面図である。２４は
半導体基板、２５はフィールド絶縁膜、１６〜１８はダ
イナミック信号線であり、１つの母線を構成するが、全
て同−層次の配線からなっている。
号線の配置を示す半導体チップの断面図である。２４は
半導体基板、２５はフィールド絶縁膜、１６〜１８はダ
イナミック信号線であり、１つの母線を構成するが、全
て同−層次の配線からなっている。
通常半導体集積回路を保護するパッシベーション膜がフ
ィールド絶縁膜２５及びダイナミック信号線１６〜１８
上に形成されているが以下パッシベーション膜は省略す
る。
ィールド絶縁膜２５及びダイナミック信号線１６〜１８
上に形成されているが以下パッシベーション膜は省略す
る。
ダイナミック信号線１７には半導体基板２４との間の容
量Ｃ４の他に配線間容量Ｃ１，Ｃ２が寄生的に生じてい
る。
量Ｃ４の他に配線間容量Ｃ１，Ｃ２が寄生的に生じてい
る。
ここでダイナミック信号線１７をＶＤＤレベルにダイナ
ミック保持し、ダイナミック信号ｉｌｌ ６゜１８を■
ＤＤレベルからＧＮＤレベルへスイッチングする時、ダ
イナミック信号線１７の電位Ｖ１７は となる。配線間容量Ｃ１，Ｃ２が大きい程ダイナミック
信号線１７の電位ドロップが大きくなり、インバータ２
２に慣通電流が流れたり、又ダイナミック信号線１７の
電位ドロップがインバータ２２の論理しきい値をこえる
とインバータ２２の出力が反転してしまい誤った信号を
伝達してしまつ。
ミック保持し、ダイナミック信号ｉｌｌ ６゜１８を■
ＤＤレベルからＧＮＤレベルへスイッチングする時、ダ
イナミック信号線１７の電位Ｖ１７は となる。配線間容量Ｃ１，Ｃ２が大きい程ダイナミック
信号線１７の電位ドロップが大きくなり、インバータ２
２に慣通電流が流れたり、又ダイナミック信号線１７の
電位ドロップがインバータ２２の論理しきい値をこえる
とインバータ２２の出力が反転してしまい誤った信号を
伝達してしまつ。
上述した従来の半導体集積回路においては、ダイナミッ
ク信号線相互間の寄生容量による誤動作を避けるには配
線間隔を十分に大きくすればよいが、そうすると配線に
必要な面積が増加し高集積化することができないという
欠点がある。
ク信号線相互間の寄生容量による誤動作を避けるには配
線間隔を十分に大きくすればよいが、そうすると配線に
必要な面積が増加し高集積化することができないという
欠点がある。
本発明によれば、ある層次のダイナミック信号線に対応
して直上又は直下層次の電源配線又は接地配線が設けら
れていることを特徴とする多層配線半導体集積回路が得
られる。
して直上又は直下層次の電源配線又は接地配線が設けら
れていることを特徴とする多層配線半導体集積回路が得
られる。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの断
面図である。
面図である。
フィールド絶縁膜２５上、第１層目に母線を構成するダ
イナミック信号線１６〜１８が並行に配置されている。
イナミック信号線１６〜１８が並行に配置されている。
さらに第１層目に配置された母線を構成するダイナミッ
ク信号線１６〜１８の上部に眉間絶縁膜２６を介して第
２層目に接地配線１９が設けられている。Ｃ６，Ｃ７は
配線間容量、Ｃ４はダイナミック信号線１７−半導体基
板２４間の容量、Ｃ８はダイナミック信号線１７−接地
配線１９間の容量である。
ク信号線１６〜１８の上部に眉間絶縁膜２６を介して第
２層目に接地配線１９が設けられている。Ｃ６，Ｃ７は
配線間容量、Ｃ４はダイナミック信号線１７−半導体基
板２４間の容量、Ｃ８はダイナミック信号線１７−接地
配線１９間の容量である。
ここで第５図に示した従来例におけるダイナミック信号
線１７の全容量Ｃ１＋Ｃ２＋Ｃ４と第１図に示した実施
例におけるダイナミック信号線１７の全容量Ｃ４＋Ｃ６
＋Ｃ７＋Ｃ８を比較すると、第１図のものでは接地配線
１９との容量Ｃ８が多くついているため Ｃ４＋Ｃ６＋Ｃ７＋Ｃ８＞Ｃ１＋Ｃ２＋Ｃ４・・・・・
・（２） となるのは明らかである。
線１７の全容量Ｃ１＋Ｃ２＋Ｃ４と第１図に示した実施
例におけるダイナミック信号線１７の全容量Ｃ４＋Ｃ６
＋Ｃ７＋Ｃ８を比較すると、第１図のものでは接地配線
１９との容量Ｃ８が多くついているため Ｃ４＋Ｃ６＋Ｃ７＋Ｃ８＞Ｃ１＋Ｃ２＋Ｃ４・・・・・
・（２） となるのは明らかである。
次にダイナミック信号線１７がＶＤＤレベル、ダイナミ
ック信号線１６．１８がＧＮＤレベルの時、ダイナミッ
ク信号線１７から発生する電気力線を第２図及び第３図
に示す。但し絶縁膜は省略している。
ック信号線１６．１８がＧＮＤレベルの時、ダイナミッ
ク信号線１７から発生する電気力線を第２図及び第３図
に示す。但し絶縁膜は省略している。
第２図は従来例における電気力線を示す模式図である。
この図よりダイナミック信号線１７の上面から発生する
電気力線はダイナミック信号線１６．１８に向かって終
端している。
電気力線はダイナミック信号線１６．１８に向かって終
端している。
第３図は本発明の一実施例における電気力線を示す模式
図である。この図の場合ダイナミック信号線１７の上面
から発生する電気力線は、第２層目の接地配線１９へ向
かって終端している。
図である。この図の場合ダイナミック信号線１７の上面
から発生する電気力線は、第２層目の接地配線１９へ向
かって終端している。
第２図と第３図から明らかに、配線間容量ＣＩ。
Ｃ２と配線間容量Ｃ６，Ｃ７の大小関係は、Ｃ１又はＣ
２＞Ｃ６又はＣ７・・・・・・（３）となることがわか
る。通常配線間容量Ｃ６，Ｃ７は配線間容量ＣＩ、Ｃ２
の５０％程度低下させることがシミュレーションで確認
できる。ここで第１図のダイナミック信号線１７をＶＤ
Ｄレベルにダイナミック保持させ、ダイナミック信号１
６゜１８をＶＤＤレベルからＧＮＤレベルへスイッチン
グさせたとき、ダイナミック信号線１７の電位Ｖ１７′
を求めると となる。これを（１）式と比較すると、（２＞ 、 （
３＞式から Ｖ １７ （Ｖ １７ となりダイナミック信号線１７の電位ドロップがおさえ
られる°ことがわかる。
２＞Ｃ６又はＣ７・・・・・・（３）となることがわか
る。通常配線間容量Ｃ６，Ｃ７は配線間容量ＣＩ、Ｃ２
の５０％程度低下させることがシミュレーションで確認
できる。ここで第１図のダイナミック信号線１７をＶＤ
Ｄレベルにダイナミック保持させ、ダイナミック信号１
６゜１８をＶＤＤレベルからＧＮＤレベルへスイッチン
グさせたとき、ダイナミック信号線１７の電位Ｖ１７′
を求めると となる。これを（１）式と比較すると、（２＞ 、 （
３＞式から Ｖ １７ （Ｖ １７ となりダイナミック信号線１７の電位ドロップがおさえ
られる°ことがわかる。
なお、接地配線の代りに電源配線を配置してもよい。又
、母線と接地配線又は電源配線の層次を入れかえてもよ
い。
、母線と接地配線又は電源配線の層次を入れかえてもよ
い。
第４図は第２の実施例２の断面図である。
この実施例は、母線を構成する複数のダイナミック信号
線のうちその一部（ダイナミック信号線１７〉を第１層
目に、残り（ダイナミック信号線１６．１８）を第２層
目に配置する。又、ダイナミック信号ｉ！１６．１８の
間には接地配線１９を設け、その接地配線１９はダイナ
ミック信号線１７の直上に設けられている。ダイナミッ
ク信号線１６．１８はそれぞれダイナミック信号配線１
７の斜め上方にあるので配線間容量Ｃ３，Ｃ５を第５図
の配線間容量Ｃ１，Ｃ２より低下させることができ又、
ダイナミック信号線１７の全容量Ｃ３＋Ｃ４＋Ｃ５＋Ｃ
９は第１図のダイナミック信号線１７の全容量Ｃ４＋Ｃ
６＋Ｃ７＋Ｃ８より小さく出来るのでスイッチングスピ
ードが高速になるという利点がある。
線のうちその一部（ダイナミック信号線１７〉を第１層
目に、残り（ダイナミック信号線１６．１８）を第２層
目に配置する。又、ダイナミック信号ｉ！１６．１８の
間には接地配線１９を設け、その接地配線１９はダイナ
ミック信号線１７の直上に設けられている。ダイナミッ
ク信号線１６．１８はそれぞれダイナミック信号配線１
７の斜め上方にあるので配線間容量Ｃ３，Ｃ５を第５図
の配線間容量Ｃ１，Ｃ２より低下させることができ又、
ダイナミック信号線１７の全容量Ｃ３＋Ｃ４＋Ｃ５＋Ｃ
９は第１図のダイナミック信号線１７の全容量Ｃ４＋Ｃ
６＋Ｃ７＋Ｃ８より小さく出来るのでスイッチングスピ
ードが高速になるという利点がある。
この実施例から明らかなように、電源配線又は接地配線
を間に挟んで並行に配置されたある層次の複数のダイナ
ミック信号線と、前述の電源配線又は接地配線に対応す
る位置に配置された直上又は直下層次の他のダイナミッ
ク信号線とで母線を構成すればよいのである。
を間に挟んで並行に配置されたある層次の複数のダイナ
ミック信号線と、前述の電源配線又は接地配線に対応す
る位置に配置された直上又は直下層次の他のダイナミッ
ク信号線とで母線を構成すればよいのである。
以上説明したように本発明は、ある層次のダイナミック
信号線に対応してその直上又は直下層次の電極配線又は
接地配線を配置することにより、配線間容量による電位
ドロップを低減できるので、半導体集積回路の高集積化
が可能となる効果がある。
信号線に対応してその直上又は直下層次の電極配線又は
接地配線を配置することにより、配線間容量による電位
ドロップを低減できるので、半導体集積回路の高集積化
が可能となる効果がある。
１５・・・出力端子、１６〜１８・・・ダイナミック信
号線、２１〜２３・・・インバータ、２４・・・半導体
基板、２５・・・フィールド絶縁膜、２６・・・層間絶
縁膜。
号線、２１〜２３・・・インバータ、２４・・・半導体
基板、２５・・・フィールド絶縁膜、２６・・・層間絶
縁膜。
Claims (1)
- ある層次のダイナミック信号線に対応して直上又は直下
層次の電源配線又は接地配線が設けられていることを特
徴とする多層配線半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3539490A JP2906532B2 (ja) | 1990-02-15 | 1990-02-15 | 多層配線半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3539490A JP2906532B2 (ja) | 1990-02-15 | 1990-02-15 | 多層配線半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03238856A true JPH03238856A (ja) | 1991-10-24 |
| JP2906532B2 JP2906532B2 (ja) | 1999-06-21 |
Family
ID=12440704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3539490A Expired - Lifetime JP2906532B2 (ja) | 1990-02-15 | 1990-02-15 | 多層配線半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906532B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011117949A1 (ja) * | 2010-03-23 | 2011-09-29 | パナソニック株式会社 | 固体撮像装置 |
-
1990
- 1990-02-15 JP JP3539490A patent/JP2906532B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011117949A1 (ja) * | 2010-03-23 | 2011-09-29 | パナソニック株式会社 | 固体撮像装置 |
| US8653566B2 (en) | 2010-03-23 | 2014-02-18 | Panasonic Corporation | Solid-state imaging device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906532B2 (ja) | 1999-06-21 |
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