JP3805662B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル回路とアナログ回路とを混載したＡＤ混在ＬＳＩに関し、特に、基板結合ノイズの低減に関する。
【０００２】
【従来の技術】
画像や音声などを取り扱うマルチメディア情報システムでは、デジタル信号のみならずアナログ信号も扱う必要がある。このため、デジタル回路とＡ／Ｄ変換器などのアナログ回路との両者を用いたシステムを作ることが要求されている。近年の微細化、高集積化技術の進歩に伴う高性能化および低コスト化の傾向により、アナログ回路とデジタル回路とが１チップに搭載されるようになっている。
【０００３】
アナログ回路とデジタル回路とが１チップに搭載されたアナログ・デジタル混在ＬＳＩ（以下、ＡＤ混在ＬＳＩと称する）では、アナログ回路とデジタル回路とが同一基板上に形成されており、このために生じるデジタル回路とアナログ回路との間に発生する基板結合ノイズが、アナログ回路の動作に影響を与えることが大きな問題となっている。
【０００４】
基板結合ノイズの主な原因は、デジタル回路の電源ノイズである。デジタル回路の電源ノイズは、デジタルブロックやＩ／Ｏバッファ等がスイッチングする際に流れる電源電流が、パッケージのリードおよびワイヤ等のインダクタを通過するときに生じる。このような電源ノイズを、図１４を参照しながら説明する。
【０００５】
図１４は、従来のＡＤ混在ＬＳＩチップが備える回路を示す模式図である。図１４に示すように、ＡＤ混在ＬＳＩチップが備えるＡＤ混在回路１０００は、チップ領域１２０と、パッケージ領域１３０とから構成される。チップ領域１２０に設けられている電源端子１２１およびグランド端子１２２は、ボンディングワイヤ１４０Ａおよび１４０Ｂを介して、パッケージ領域１３０に設けられた外部電源１５０にそれぞれ接続されている。図１４に示すＩＡおよびＩＢは、ボンディングワイヤ１４０Ａおよび１４０Ｂのそれぞれのインダクタンス（以下、インダクタＩＡおよびインダクタＩＢと称する）を表す。
【０００６】
チップ領域１２０内にはデジタル回路１２０ｄ（ここでは、代表的なデジタル回路としてインバータを示す）において、入力端子１２３に入力される信号がＬからＨに変化するとき、図１４の矢印で示す電流パスを経て放電電流が流れる。
【０００７】
図１４において矢印で示すように、電源端子１２１に接続されているインダクタＩＡを通過する電流の向きと、グランド端子１２２に接続されているインダクタＩＢを通過する電流の向きとが、チップ領域１２０側から見て互いに逆である。このため、電源端子１２１とグランド端子１２２には、それぞれ互いに逆位相のノイズが発生する。電源電圧をＶｄｄ、グランド電圧をＶｓｓ、ノイズによる最大電圧変動幅をＶｎとすると、電源端子１２１にはＶｄｄ−Ｖｎ、グランド端子１２２にはＶｓｓ＋Ｖｎの初期電圧変動が生じ、続いてＬＲＣ回路によるリンギング動作が現れ、電源端子１２１とグランド端子１２２とにおいて、位相が逆の対称性のある電源ノイズが現れる。
【０００８】
このような電源ノイズを低減する方法としては、ＡＤ混在回路１０００内、または、ＡＤ混在回路１０００が設けられているプリント基板にバイパスコンデンサを設ける方法が代表的である。
【０００９】
図１４に示すＡＤ混在回路１０００には、チップ領域１２０内にバイパスコンデンサ１１１が設けられている。このことによって、バイパスコンデンサ１１１に蓄えられた電荷によって内部負荷１９０が駆動されるので、外部電源１５０からインダクタＩＡおよびインダクタＩＢを通って供給される電流量を抑えることができ、電源ノイズを低減できる。
【００１０】
また、バイパスコンデンサをノイズ源（ＡＤ混在回路１０００では、デジタル回路１２０ｄ）の近くに配置するほど電源ノイズ低減効果があるので、最もノイズを低減するためには、動作している回路とほぼ同じ場所に配置することが好ましい。しかしながら、図１４に示すように、チップ領域１２０内にバイパスコンデンサ１１１を設けるとＡＤ混在回路１０００が大きくなり、ＡＤ混在ＬＳＩチップの面積が増大するという不具合がある。
【００１１】
次に、電源ノイズが基板ノイズを生じる機構について説明する。図１５は、上記従来のＡＤ混在ＬＳＩチップに設けられたデジタル回路１２０ｄを示す回路図である。
【００１２】
従来のＡＤ混在ＬＳＩチップでは、図１５に示すように、デジタル回路１２０ｄのグランド線が、コンタクトプラグを介して基板と直接接続されている。このため、グランド線の電源ノイズは基板に伝わる。一方、グランド線ほど直接的ではないが、電源線の電源ノイズもＮウェルのｐｎ接合容量を介して基板に伝わる。
【００１３】
この基板結合ノイズを低減するために、回路駆動用電源と基板接続用電源とに電源を分離し、２系統の電源を用いたデジタル回路が特開平７−１９３１８９号公報および特開２０００−３６５６１号公報に開示されている。これを図１６に示す。
【００１４】
図１５とは異なり、図１６に示すデジタル回路１２０ｅでは、グランド線が基板と接続されていないため、グランド線のノイズは基板に注入されない。ゲートのスイッチングに伴うソース−基板間およびドレイン−基板間のｐｎ接合容量によって電源ノイズが伝達され、基板結合ノイズは依然発生するが、上記公報に記載の方法は基板結合ノイズ低減に有効である。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、ＡＤ混在設計において、スタンダードセル方式やゲートアレイ方式などに適した具体的なデジタル回路の配線構造については何も示唆していない。
【００１６】
また、デジタル回路の配線構造については、ノイズ対策の他にも、チップ面積の縮小、ラッチアップ耐性の向上等の考慮すべき項目がある。
【００１７】
以上の項目を総合的に考慮して、最適な配線構造を有するデジタル回路が要求されているが、その配線技術は未だ確立されていないのが実情である。
【００１８】
本発明は、上記事情を鑑みてなされたものであり、その目的は、ＡＤ混在設計に適した配線構造を有する半導体集積回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の半導体集積回路は、半導体基板上に設けられ、互いに接続されたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｐＭＩＳＦＥＴに接続された電源線と、上記ｎＭＩＳＦＥＴに接続されたグランド線と、上記ｐＭＩＳＦＥＴまたは上記ｎＭＩＳＦＥＴのボディ領域に接続された少なくとも１つの配線とを有し、上記電源線または上記グランド線のいずれか一方と上記少なくとも１つの配線との間に配線間容量が形成されている。
【００２０】
本発明の半導体集積回路では、グランド線に発生した電源ノイズは、少なくとも１つの配線との間に形成された配線間容量を通じて、ｐＭＩＳＦＥＴのボディ領域に正位相で注入される。このため、ｐＭＩＳＦＥＴに接続された電源線に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。
【００２１】
あるいは、電源線に発生した電源ノイズは、少なくとも１つの配線との間に形成された配線間容量を通じて、ｎＭＩＳＦＥＴのボディ領域に注入される。このため、ｎＭＩＳＦＥＴに接続されたグランド線に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。
【００２２】
上記少なくとも１つの配線は、上記ｐＭＩＳＦＥＴのボディ領域に接続された基板電源線と、上記ｎＭＩＳＦＥＴのボディ領域に接続された基板グランド線であり、上記電源線と上記基板グランド線の間、および上記グランド配線と上記基板電源線との間に配線間容量が形成されている構成としてもよい。
【００２３】
本発明の半導体集積回路は、半導体基板上に設けられ、互いに接続されているｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｎＭＩＳＦＥＴに接続されたグランド線とを有し、上記グランド線は、分岐して上記ｎＭＩＳＦＥＴのボディ領域にｐｎ接合を介して接続されている。
【００２４】
グランド線を分岐してｎＭＩＳＦＥＴのボディ領域にｐｎ接合を介して接続することによって、ｎＭＩＳＦＥＴのボディ領域を通じてグランド線に流れる電流が増大し、ｎＭＩＳＦＥＴのボディ領域を通じて半導体基板に流れる電流が小さくなるので、基板結合ノイズを低減することができる。
【００２５】
本発明の半導体集積回路は、互いに接続されたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｐＭＩＳＦＥＴに接続された電源線と、上記ｎＭＩＳＦＥＴに接続されたグランド線とを有する複数のセルと、互いに隣接する２つのセルにおいて、一方のセルに接続された上記電源線、およびもう一方のセルに接続された上記グランド線の間に接続されたコンデンサとを備えている。
【００２６】
本発明の半導体集積回路は、外部電源にインダクタを介して接続されている場合に、コンデンサに蓄えられた電荷によって駆動される。このため、外部電源からインダクタを経て供給される電流量を抑制することでき、基板結合ノイズを低減することができる。さらに、通常は配線領域として使用される、互いに隣接する２つのセルの間の領域にコンデンサを形成するので、半導体集積回路の規模の拡大を抑制することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照しながら説明する。なお、簡単のために、各実施形態に共通する構成要素は、同一の参照符号で示す。また、本明細書中では、特に記載のない限り「接続」とは「電気的接続」を意味する。さらに本明細書中では、ｐチャネルＭＯＳトランジスタをｐＭＯＳ、ｎチャネルＭＯＳトランジスタをｐＭＯＳと略して記載する。
【００２８】
（実施形態１）
図１は、実施形態１のデジタル回路１００のレイアウトを模式的に示す上面図である。また、図２（ａ）は、図１に示すＩａ−Ｉａ’線に沿った断面図であり、図２（ｂ）は、図１に示すＩｂ−Ｉｂ’線に沿った断面図である。
【００２９】
本実施形態のデジタル回路１００は、図１に示すように、Ｎウェル１６が形成されたｐ型半導体基板（以下、ｐ−基板と称する）２０上に設けられている。ｐ−基板２０は、Ｎウェル１６内に形成されたｐＭＯＳ領域５と、Ｎウェル１６の外に形成されたｎＭＯＳ領域６とを有する。
【００３０】
ｐＭＯＳ領域５およびｎＭＯＳ領域６の上には、ｐＭＯＳ５０およびｎＭＯＳ６０に共通のゲートとなる、ポリシリコンからなるゲート配線７０が設けられており、ｐＭＯＳ５０とｎＭＯＳ６０とは、配線３１によって接続されている。つまり、ｐＭＯＳ５０およびｎＭＯＳ６０からなるインバータが設けられている。また、ｐＭＯＳ５０は電源線１に、ｎＭＯＳ６０はグランド線２に、それぞれコンタクトプラグ３４を介して接続されている。
【００３１】
Ｎウェル１６は、Ｎウェル１６に形成されたｎ＋領域３６からコンタクトプラグ２６を介して基板電源線１１と接続されており、ｐ−基板２０は、ｐ−基板２０上に形成されたｐ＋領域３５からコンタクトプラグ２５を介して基板グランド線１２と接続されている。つまり、基板電源線１１はｐＭＯＳ５０のボディ領域に、基板グランド線はｎＭＯＳ６０のボディ領域にそれぞれ接続されている。なお、図１には、コンタクトプラグ２５および２６は、それぞれ１つずつしか示されていないが、実際にはラッチアップを生じないためにそれぞれ複数のコンタクトプラグが設けられている。
【００３２】
電源線１、グランド線２、基板電源線１１および基板グランド線１２は、図２（ａ）（または図２（ｂ））に示すように、それぞれ上層配線層を用いて形成されている。
【００３３】
また、図１および図２（ａ）に示すように、電源線１の下には、絶縁膜を介して電源線１に対向する、電源線下配線３１ａが設けられており、基板グランド線１２と配線３１を介して接続されている。電源線下配線３１ａは、配線３１と同じ下層配線層を用いて形成されている。
【００３４】
このことによって、電源線１および基板グランド線１２に電圧が印加されたときに、異なる電位の電源線下配線３１ａが絶縁膜を挟んで電源線１に対向するので、図２（ａ）に示すように配線間容量Ｃ４５ａが形成される。
【００３５】
さらに、図１および図２（ｂ）に示すように、グランド線２の下には、絶縁膜を介してグランド線２に対向するグランド線下配線３１ｂが設けられており、基板電源線１１と配線３１を介して接続されている。グランド線下配線３１ｂは、配線３１および電源線下配線３１ａと同じ下層配線層を用いて形成されている。
【００３６】
このことによって、グランド線２および基板電源線１１に電圧が印加されたときに、異なる電位のグランド線下配線３１ｂが絶縁膜を挟んで対向するので、図２（ｂ）に示すように配線間容量Ｃ４５ｂが形成される。
【００３７】
次に、本実施形態のデジタル回路１００の動作を、図３を参照しながら説明する。図３は、図１に示すデジタル回路１００の等価回路を表す図である。なお、ここではｐ−基板２０内の抵抗成分は無視している。
【００３８】
デジタル回路１００において、ｎＭＯＳ６０に放電電流が流れる場合、グランド線２に電源ノイズが発生し、同時に電源線１にはグランド線２に発生した電源ノイズと逆位相の電源ノイズが発生する。
【００３９】
このとき、上述のようにグランド線２と基板電源線１１との間には配線間容量Ｃ４５ｂが形成されているので、グランド線２に発生した電源ノイズは、配線間容量Ｃ４５ｂを通じて基板電源線１１に正位相で伝わり、Ｎウェル１６に注入される。ｐＭＯＳ５０に接続された電源線１とＮウェル１６に接続された基板電源線１１とは分離されているので、ｐＭＯＳ領域５とＮウェル１６との間には、ｐｎ接合容量Ｃ４４Ａが形成される。Ｎウェル１６に正位相で注入された電源ノイズによって、ｐｎ接合容量Ｃ４４Ａには逆バイアスの電圧が印加され、電源ノイズを正位相で電源線１に伝える。このため、電源線１に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。
【００４０】
デジタル回路１００において、ｐＭＯＳ５０に充電電流が流れる場合、電源線１に電源ノイズが発生し、同時にグランド線２には電源線１に発生した電源ノイズと逆位相の電源ノイズが発生する。
【００４１】
このとき、上述のように電源線１と基板グランド線１２の間には配線間容量Ｃ４５ａが形成されているので、電源線１に発生した電源ノイズは、配線間容量Ｃ４５ａを通じて基板グランド線１２に正位相で伝わり、ｐ−基板２０に注入される。ｎＭＯＳ６０に接続されたグランド線２とｐ−基板２０に接続された基板グランド線１２とは分離されているので、ｎＭＯＳ領域６とｐ−基板２０との間には、ｐｎ接合容量Ｃ４４Ｂが形成される。ｐ−基板２０に正位相で注入された電源ノイズによって、ｐｎ接合容量Ｃ４４Ｂには逆バイアスの電圧が印加され、電源ノイズを正位相でグランド線２に伝える。このため、グランド線２に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。
【００４２】
以上に述べたように、本実施形態によれば、基板結合ノイズが低減された半導体集積回路が得られる。
【００４３】
なお、本実施形態では、Ｎウェルを備えるｐ型半導体基板上に設けられたデジタル回路について説明したが、Ｐウェルを備えるｎ型半導体基板上に設けられたデジタル回路であっても同様の効果が得られる。
【００４４】
また、本実施形態ではデジタル回路としてインバータを示したが、これに限定されない。例えば、インバータの代わりにＡＮＤゲート、ＯＲゲート、フリップフロップなどの他のデジタル回路であっても同様に、本実施形態の配線構成を適用することによって基板結合ノイズを低減する効果が得られる。
【００４５】
また、本実施形態ではデジタル回路としてＭＯＳトランジスタからなるインバータを用いたが、これに限定されず、ＭＩＳトランジスタからなるインバータであってもよい。
【００４６】
さらに、本実施形態のデジタル回路１００をマトリクス状に複数配置した半導体集積回路とする場合には、基板電源線１１、基板グランド線１２、電源線下配線３１ａおよびグランド下配線３１ｂを、行方向（図１における横方向）に配置された全てのデジタル回路１００で共有する構成としてもよい。ただし、このとき、行方向に配置された電源線下配線３１ａと基板グランド線１２との間、およびグランド下配線３１ｂと基板電源線１１との間が、行方向に配置されたデジタル回路１００のうちの少なくとも１つの内部で、あるいはデジタル回路１００の外部で接続されていればよく、それ以外のデジタル回路１００では図１に示すような配線３１を特に設けなくてもよい。
【００４７】
本実施形態では、電源線１およびグランド線２が上層配線層を用いて設けられているが、本実施形態において説明した配線間容量Ｃ４５ａおよびＣ４５ｂが得られる構成であればよい。従って、必ずしも電源線１全体およびグランド線２全体を上層配線層を用いて形成する必要はない。
【００４８】
また、本実施形態では、電源線１、グランド線２、基板電源線１１および基板グランド線１２を上層配線層を用いて、配線３１、電源線下配線３１ａおよびグランド下配線３１ｂを下層配線層を用いて配置する構成としたが、全て上下逆の配線層を用いて配置する構成としてもよい。
【００４９】
なお、配線間容量Ｃ４５ａおよびＣ４５ｂのいずれか一方を形成するだけでも、回路全体として基板結合ノイズを低減する効果を発揮することができる。特に、本実施形態に示すように、配線間容量Ｃ４５ａおよびＣ４５ｂの両方を形成することが可能な構成とすることが好ましい。
【００５０】
（実施形態２）
図４は、本実施形態のデジタル回路２００のレイアウトを模式的に示す上面図である。また、図５は、図４に示すII−II’線に沿った断面図である。
【００５１】
本実施形態のデジタル回路２００は、図４に示すように、Ｎウェル１６が形成されたｐ−基板２０上に設けられている。ｐ−基板２０は、Ｎウェル１６内に形成されたｐＭＯＳ領域５と、Ｎウェル１６の外に形成されたｎＭＯＳ領域６とを有する。
【００５２】
ｐＭＯＳ領域５およびｎＭＯＳ領域６の上には、ｐＭＯＳ５０およびｎＭＯＳ６０に共通のゲートとなる、ポリシリコンからなるゲート配線７０が設けられており、ｐＭＯＳ５０とｎＭＯＳ６０とは、配線３１によって接続されている。つまり、ｐＭＯＳ５０およびｎＭＯＳ６０からなるインバータが設けられている。また、ｐＭＯＳ５０は電源線１に、ｎＭＯＳ６０はグランド線２に、それぞれコンタクトプラグ３４を介して接続されている。
【００５３】
Ｎウェル１６は、Ｎウェル１６に形成されたｎ＋領域３６からコンタクトプラグ２６を介して基板電源線１１と接続されており、ｐ−基板２０は、ｐ−基板２０上に形成されたｐ＋領域３５からコンタクトプラグ２５を介して基板グランド線１２と接続されている。つまり、基板電源線１１はｐＭＯＳ５０のボディ領域に、基板グランド線はｎＭＯＳ６０のボディ領域にそれぞれ接続されている。
【００５４】
電源線１、グランド線２、基板電源線１１および基板グランド線１２は、図５に示すように、それぞれ同じ配線層を用いて形成されている。特に、グランド線２と基板電源線１１とは、図４および図５に示すように、互いに隣り合うように配線されている。グランド線２と基板電源線１１とは、異なる電位が印加されるため、グランド線２と基板電源線１１との間には配線間容量Ｃ４５ｃが形成される。
【００５５】
次に、図６を参照しながら本実施形態のデジタル回路２００の動作を説明する。図６は、図４に示すデジタル回路２００の等価回路を表す図である。なお、ここではｐ−基板２０内の抵抗成分は無視している。
【００５６】
図６と図３とを比べると、デジタル回路２００の回路構成は上記実施形態１のデジタル回路１００とほとんど同じ構成であり、電源線１と基板グランド線１２との間に配線間容量が形成されない点が異なるのみである。
【００５７】
本実施形態のデジタル回路２００において、ｎＭＯＳ６０に放電電流が流れる場合、グランド線２に電源ノイズが発生し、同時に電源線１にはグランド線２に発生した電源ノイズと逆位相の電源ノイズが発生する。
【００５８】
このとき、上述のようにグランド線２と基板電源線１１との間には配線間容量Ｃ４５ｃが形成されているので、グランド線２に発生した電源ノイズは、配線間容量Ｃ４５ｃを通じて基板電源線１１に正位相で伝わり、Ｎウェル１６に注入される。ｐＭＯＳ５０に接続された電源線１とＮウェル１６とに接続された基板電源線１１とは分離されているので、ｐＭＯＳ領域５とＮウェル１６との間には、ｐｎ接合容量Ｃ４４Ａが形成される。Ｎウェル１６に正位相で注入された電源ノイズによって、ｐｎ接合容量Ｃ４４Ａには逆バイアスの電圧が印加され、電源ノイズを正位相で電源線１に伝える。このため、電源線１に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。つまり、上記実施形態１と同様に基板結合ノイズを低減することができる。
【００５９】
なお、グランド線２と基板電源線１１とを異なる配線層を用いて形成してもよいが、本実施形態のように、グランド線２と基板電源線１１とを同一の配線層を用いて形成すれば、グランド線２と基板電源線１１との間の距離が短くなり、大きな容量が形成できるので好ましい。
【００６０】
また本実施形態では、グランド線２と基板電源線１１とが互いに隣り合うように配置されている。しかし、グランド線２と電源線１とを入れ替え、基板電源線１１と基板グランド線１２とを入れ替えた構造、すなわち電源線１と基板グランド線１２とが隣り合うように配置されていてもよい。このとき、電源線１と基板グランド線１２との間に配線間容量が形成される。このため、等価回路は図３に示す回路とほとんど同じ構成となり、グランド線２と基板電源線１１との間に配線間容量が形成されない点が異なるのみである。従って、上記実施形態１と同様に基板結合ノイズを低減することができる。
【００６１】
以上に述べたように、本実施形態によれば、基板結合ノイズが低減された半導体集積回路が得られる。
【００６２】
なお、本実施形態では、Ｎウェルを備えるｐ型半導体基板上に設けられたデジタル回路について説明したが、Ｐウェルを備えるｎ型半導体基板上に設けられたデジタル回路であっても同様の効果が得られる。
【００６３】
また、本実施形態ではデジタル回路としてインバータを示したが、これに限定されない。例えば、インバータの代わりにＡＮＤゲート、ＯＲゲート、フリップフロップなどの他のデジタル回路であっても同様に、本実施形態の配線構成を適用することによって基板結合ノイズを低減する効果が得られる。
【００６４】
また、本実施形態ではデジタル回路としてＭＯＳトランジスタからなるインバータを用いたが、これに限定されず、ＭＩＳトランジスタからなるインバータであってもよい。
【００６５】
（実施形態３）
図１６に示す従来のデジタル回路では、基板接続用電源線を回路駆動用電源線と分離するので、分離しない場合に比べて電源ノイズが基板に伝わることが大幅に抑制されている。しかしながら、ＭＯＳトランジスタのソースの接合容量を通じて、電源ノイズは依然として基板に伝わる。
【００６６】
そこで、本実施形態では、ＭＯＳトランジスタのソースの接合容量に起因する基板結合ノイズを低減することが可能なデジタル回路を説明する。
【００６７】
図７は、本実施形態のデジタル回路３００のレイアウトを模式的に示す上面図である。また、図８は、図７に示すIII−III’線に沿った断面図である。
【００６８】
本実施形態のデジタル回路３００は、図７に示すように、Ｎウェル１６が形成されたｐ−基板２０上に設けられている。ｐ−基板２０は、Ｎウェル１６内に形成されたｐＭＯＳ領域５と、Ｎウェル１６の外に形成されたｎＭＯＳ領域６とを有する。
【００６９】
ｐＭＯＳ領域５およびｎＭＯＳ領域６の上には、ｐＭＯＳ５０およびｎＭＯＳ６０に共通のゲートとなる、ポリシリコンからなるゲート配線７０が設けられており、ｐＭＯＳ５０とｎＭＯＳ６０とは、配線３１によって接続されている。つまり、ｐＭＯＳ５０およびｎＭＯＳ６０からなるインバータが設けられている。また、ｐＭＯＳ５０は電源線１に、ｎＭＯＳ６０はグランド線２に、それぞれコンタクトプラグ３４を介して接続されている。
【００７０】
Ｎウェル１６は、Ｎウェル１６に形成されたｎ＋領域３６から基板コンタクトプラグ２６を介して基板電源線１１と接続されており、ｐ−基板２０は、ｐ−基板２０上に形成されたｐ＋領域３５から基板コンタクトプラグ２５を介して基板グランド線１２と接続されている。つまり、基板電源線１１はｐＭＯＳ５０のボディ領域に、基板グランド線はｎＭＯＳ６０のボディ領域にそれぞれ接続されている。
【００７１】
電源線１、グランド線２、基板電源線１１および基板グランド線１２は、図８に示すように、それぞれ同じ配線層を用いて形成されている。
【００７２】
回路駆動用電源と基板接続用電源が分離されていない従来の回路（図１５参照）では、電源線１およびグランド線２の下の領域には、基板との電気的接続のための基板コンタクトプラグが設けられている。通常、ラッチアップを生じないように多くの基板コンタクトプラグが設けられている。
【００７３】
本実施形態では、図７に示すように、回路駆動用電源と基板接続用電源とが分離されており、基板接続用電源である基板電源線１１および基板グランド線１２の下に基板コンタクトプラグが設けられている。このため、空き領域となるグランド線２の下の領域を低ノイズ化のために利用することができる。
【００７４】
そこで本実施形態では、図７および図８に示すように、グランド線２の下の領域において、ｐ−基板２０の上にｎ＋領域４６が設けられており、基板コンタクトプラグ３３を介してｎ＋領域４６とグランド線２とが接続されている。このことによって、ｐ−基板２０とｎ＋領域４６との間にｐｎ接合容量Ｃ４４Ｅが形成される。
【００７５】
図９は、本実施形態のデジタル回路３００の等価回路を示す。図１０は、デジタル回路３００における電源ノイズと基板電流との関係を説明する図である。
【００７６】
図１０に示す電源線対基板容量Ｃ４１は、Ｎウェル１６とｐ−基板２０との間のｐｎ接合容量Ｃ４４Ａと、ｐＭＯＳ５０のｐＭＯＳ領域５とＮウェル１６とのｐｎ接合容量Ｃ４４Ｄとからなり、ｐｎ接合容量Ｃ４４Ａが支配的である。つまり、以下の式１で表すことができる。
【００７７】
Ｃ４１＝Ｃ４４Ａ×Ｃ４４Ｄ／Ｃ４４Ａ＋Ｃ４４Ｄ （１）
（ただし、Ｃ４４Ａ＞＞Ｃ４４Ｄ）
一方、図１０に示すグランド対基板間容量Ｃ４２は、グランド線２の下に位置するｐｎ接合容量Ｃ４４Ｅと、ｎＭＯＳ６０のｎ＋拡散６とｐ−基板２０との間の接合容量Ｃ４４Ｂとからなる。つまり、以下の式２で表すことができる。
【００７８】
Ｃ４２＝Ｃ４４Ｅ＋Ｃ４４Ｂ （２）
電源線１のノイズは、電源線対基板容量Ｃ４１により基板電流ｉ１を生じる。またグランド線２のノイズは、グランド線対基板容量Ｃ４２により基板電流ｉ２を生じる。また、ｎＭＯＳ６０とｐＭＯＳ５０が切り換わるときに生じる電源線ノイズとグランド線ノイズは逆位相であるので、基板電流ｉｓとｉ１、ｉ２の間には、以下の式３の関係が成り立つ。
【００７９】
ｉｓ＝ｉ１−ｉ２ （３）
電源線１のインダクタンスとグランド線２のインダクタンスとがほぼ等しい場合、電源線１およびグランド線２に生じる電圧変動の大きさはほぼ等しくなる。このため、電源線対基板容量Ｃ４１とグランド線対基板容量Ｃ４２をほぼ等しくすれば、基板電流ｉｓをほぼ０にできる。つまり、基板結合ノイズが著しく低減される。従って、グランド線対基板容量Ｃ４２と電源線対基板容量Ｃ４１との差が小さくなるようにｐｎ接合容量Ｃ４４Ｅを形成することによって、基板結合ノイズを低減することができる。
【００８０】
なお、グランド線対基板容量Ｃ４２と電源線対基板容量Ｃ４１とがほぼ等しくなるように、接合容量Ｃ４４Ｅの値を設定し、この設定値に基づいてグランド線２の下のｎ＋拡散４６の面積を決定すれば、基板結合ノイズをさらに低減することができる。
【００８１】
また、本実施形態では、Ｎウェルを備えるｐ型半導体基板上に設けられたデジタル回路について説明したが、Ｐウェルを備えるｎ型半導体基板上に設けられたデジタル回路であっても同様の効果が得られる。
【００８２】
また、本実施形態ではデジタル回路としてインバータを示したが、これに限定されない。例えば、インバータの代わりにＡＮＤゲート、ＯＲゲート、フリップフロップなどの他のデジタル回路であっても同様に、本実施形態の配線構成を適用することによって基板結合ノイズを低減する効果が得られる。
【００８３】
また、本実施形態ではデジタル回路としてＭＯＳトランジスタからなるインバータを用いたが、これに限定されず、ＭＩＳトランジスタからなるインバータであってもよい。
【００８４】
（実施形態４）
スタンダードセル方式、ゲートアレイ方式などによって製造される半導体集積回路では、論理セルとしてデジタル回路が行列状に配置される。本実施形態では、上記実施形態１および３で述べたデジタル回路を論理セルとして備える半導体集積回路の配線構造を、図１１〜１３を参照しながら説明する。
【００８５】
図１１は、本実施形態の半導体集積回路の配線構造を示す。本実施形態の半導体集積回路４０１では、論理セルが行方向に延びるように配置された複数の論理セル行４００を備える。
【００８６】
各論理セル行４００は、共通の電源線１およびグランド線２、ならびに基板電源線１１および基板グランド線１２に接続され、行状に配置されたデジタル回路から構成されている。電源線１およびグランド線２、ならびに基板電源線１１および基板グランド線１２は、それぞれ行方向に平行に延びるように設けられている。また、論理セル行４００において電源線１、基板電源線１１、基板グランド線１２、グランド線２の順序で配線されている。
【００８７】
上述の配線構成とすることによって、各論理セル行４００に設けられた電源線１は、互いに隣接する論理セル行４００に設けられたグランド線２と必ず対向する。
【００８８】
通常、論理セル行の間の領域は配線領域として使用される。しかしながら、本実施形態では、論理セル行の間の領域にバイパスコンデンサを設けるバイパスコンデンサ領域１１０が設けられている。バイパスコンデンサ領域１１０について図１２および図１３を参照しながら以下にさらに説明する。
【００８９】
図１２は、バイパスコンデンサ領域１１０を示す図であり、図１３は、図１２のＩＶ−ＩＶ’線に沿った断面図である。
【００９０】
図１２および図１３に示すように、ｐ−基板２０の電源線１の下に位置する領域には、ｐ＋領域５５と、ｐ＋領域５５上に形成された絶縁膜７１と、絶縁膜７１上に形成されたポリシリコンからなる電極５６とを備えるバイパスコンデンサ２１１が設けられている。バイパスコンデンサ２１１は、電極５６がコンタクトプラグ３３Ａを介して電源線１に接続されており、ｐ＋領域５５がシリサイド層７２およびコンタクトプラグ３３Ｂを介してグランド線２に接続されている。
【００９１】
本実施形態によれば、上記従来の技術で述べたように、バイパスコンデンサ２１１を設けることによって、バイパスコンデンサ２１１に蓄えられた電荷によってデジタル回路が駆動される。従って、外部電源からインダクタを経て供給される電流量を抑えることができるので、基板結合ノイズを低減できる。
【００９２】
さらに本実施形態によれば、通常、配線領域として使用される論理セル行の間の領域にバイパスコンデンサ２１１を形成するので、半導体集積回路の規模を拡大することがない。従って、上記従来の技術でバイパスコンデンサを設けることによって、半導体集積回路の規模が増大するという不具合が軽減される。
【００９３】
なお本実施形態では、図１３に示すように、ｐ＋領域５５とコンタクトプラグ３３Ｂとの間にシリサイド層７２が形成されているが、シリサイド層７２が形成されていなくとも同様に基板結合ノイズの低減効果が得られる。但し、ｐ＋領域５５とコンタクトプラグ３３Ｂとの間にシリサイド層７２を形成することによって、ｐ＋領域５５とコンタクトプラグ３３Ｂとの間の接触抵抗を低減することができるので好ましい。
【００９４】
【発明の効果】
本発明によれば、ＡＤ混在ＬＳＩに適した配線構造を有する半導体集積回路が得られる。
【図面の簡単な説明】
【図１】図１は、実施形態１のデジタル回路のレイアウトを模式的に示す上面図である。
【図２】図２（ａ）は、図１に示すＩａ−Ｉａ’線に沿った断面図であり、図２（ｂ）は、図１に示すＩｂ−Ｉｂ’線に沿った断面図である。
【図３】図３は、図１に示すデジタル回路の等価回路を表す図である。
【図４】図４は、実施形態２のデジタル回路のレイアウトを模式的に示す上面図である。
【図５】図５は、図４に示すII−II’線に沿った断面図である。
【図６】図６は、図４に示すデジタル回路の等価回路を表す図である。
【図７】図７は、実施形態３のデジタル回路のレイアウトを模式的に示す上面図である。
【図８】図８は、図７に示すIII−III’線に沿った断面図である。
【図９】図９は、実施形態３のデジタル回路の等価回路を表す図である。
【図１０】図１０は、実施形態３のデジタル回路における電源ノイズと基板電流との関係を説明する図である。
【図１１】図１１は、実施形態４の半導体集積回路の配線構造を示す図である。
【図１２】図１２は、バイパスコンデンサ領域を示す図である。
【図１３】図１３は、図１２のＩＶ−ＩＶ’線に沿った断面図である。
【図１４】電源ノイズを説明するための図である。
【図１５】従来のデジタル回路を示す図である。
【図１６】従来のデジタル回路を示す図である。
【符号の説明】
１ 電源線
２ グランド線
５ ｐＭＯＳ領域
６ ｎＭＯＳ領域
１１ 基板接続用電源線
１２ 基板接続用グランド線
１６ Ｎウェル
２０ ｐ−基板
２５、２６、３３、３３Ａ、３３Ｂ、３４ コンタクトプラグ
３１ 配線
３１ａ 電源線下配線
３１ｂ グランド線下配線
３５ ｐ＋領域
３６、４６ ｎ＋領域
５０ ｐＭＯＳ
５５ ｐ＋領域
５６ 電極
６０ ｎＭＯＳ
７０ ゲート配線
７１ ゲート絶縁膜
７２ シリサイド層
８０ 抵抗
９０ 負荷容量
１００、１２０ｄ、１２０ｅ、２００、３００ デジタル回路
１１０ バイパスコンデンサ領域
１１１、２１１ バイパスコンデンサ
１２０ チップ領域
１２１ 電源端子
１２２ グランド端子
１２３ 入力端子
１３０ パッケージ領域
１４０Ａ、１４０Ｂ ボンディングワイヤ
１５０ 外部電源
１９０ 内部負荷
４００ 論理セル行
４０１ 半導体集積回路
１０００ ＡＤ混在回路
【発明の属する技術分野】
本発明は、デジタル回路とアナログ回路とを混載したＡＤ混在ＬＳＩに関し、特に、基板結合ノイズの低減に関する。
【０００２】
【従来の技術】
画像や音声などを取り扱うマルチメディア情報システムでは、デジタル信号のみならずアナログ信号も扱う必要がある。このため、デジタル回路とＡ／Ｄ変換器などのアナログ回路との両者を用いたシステムを作ることが要求されている。近年の微細化、高集積化技術の進歩に伴う高性能化および低コスト化の傾向により、アナログ回路とデジタル回路とが１チップに搭載されるようになっている。
【０００３】
アナログ回路とデジタル回路とが１チップに搭載されたアナログ・デジタル混在ＬＳＩ（以下、ＡＤ混在ＬＳＩと称する）では、アナログ回路とデジタル回路とが同一基板上に形成されており、このために生じるデジタル回路とアナログ回路との間に発生する基板結合ノイズが、アナログ回路の動作に影響を与えることが大きな問題となっている。
【０００４】
基板結合ノイズの主な原因は、デジタル回路の電源ノイズである。デジタル回路の電源ノイズは、デジタルブロックやＩ／Ｏバッファ等がスイッチングする際に流れる電源電流が、パッケージのリードおよびワイヤ等のインダクタを通過するときに生じる。このような電源ノイズを、図１４を参照しながら説明する。
【０００５】
図１４は、従来のＡＤ混在ＬＳＩチップが備える回路を示す模式図である。図１４に示すように、ＡＤ混在ＬＳＩチップが備えるＡＤ混在回路１０００は、チップ領域１２０と、パッケージ領域１３０とから構成される。チップ領域１２０に設けられている電源端子１２１およびグランド端子１２２は、ボンディングワイヤ１４０Ａおよび１４０Ｂを介して、パッケージ領域１３０に設けられた外部電源１５０にそれぞれ接続されている。図１４に示すＩＡおよびＩＢは、ボンディングワイヤ１４０Ａおよび１４０Ｂのそれぞれのインダクタンス（以下、インダクタＩＡおよびインダクタＩＢと称する）を表す。
【０００６】
チップ領域１２０内にはデジタル回路１２０ｄ（ここでは、代表的なデジタル回路としてインバータを示す）において、入力端子１２３に入力される信号がＬからＨに変化するとき、図１４の矢印で示す電流パスを経て放電電流が流れる。
【０００７】
図１４において矢印で示すように、電源端子１２１に接続されているインダクタＩＡを通過する電流の向きと、グランド端子１２２に接続されているインダクタＩＢを通過する電流の向きとが、チップ領域１２０側から見て互いに逆である。このため、電源端子１２１とグランド端子１２２には、それぞれ互いに逆位相のノイズが発生する。電源電圧をＶｄｄ、グランド電圧をＶｓｓ、ノイズによる最大電圧変動幅をＶｎとすると、電源端子１２１にはＶｄｄ−Ｖｎ、グランド端子１２２にはＶｓｓ＋Ｖｎの初期電圧変動が生じ、続いてＬＲＣ回路によるリンギング動作が現れ、電源端子１２１とグランド端子１２２とにおいて、位相が逆の対称性のある電源ノイズが現れる。
【０００８】
このような電源ノイズを低減する方法としては、ＡＤ混在回路１０００内、または、ＡＤ混在回路１０００が設けられているプリント基板にバイパスコンデンサを設ける方法が代表的である。
【０００９】
図１４に示すＡＤ混在回路１０００には、チップ領域１２０内にバイパスコンデンサ１１１が設けられている。このことによって、バイパスコンデンサ１１１に蓄えられた電荷によって内部負荷１９０が駆動されるので、外部電源１５０からインダクタＩＡおよびインダクタＩＢを通って供給される電流量を抑えることができ、電源ノイズを低減できる。
【００１０】
また、バイパスコンデンサをノイズ源（ＡＤ混在回路１０００では、デジタル回路１２０ｄ）の近くに配置するほど電源ノイズ低減効果があるので、最もノイズを低減するためには、動作している回路とほぼ同じ場所に配置することが好ましい。しかしながら、図１４に示すように、チップ領域１２０内にバイパスコンデンサ１１１を設けるとＡＤ混在回路１０００が大きくなり、ＡＤ混在ＬＳＩチップの面積が増大するという不具合がある。
【００１１】
次に、電源ノイズが基板ノイズを生じる機構について説明する。図１５は、上記従来のＡＤ混在ＬＳＩチップに設けられたデジタル回路１２０ｄを示す回路図である。
【００１２】
従来のＡＤ混在ＬＳＩチップでは、図１５に示すように、デジタル回路１２０ｄのグランド線が、コンタクトプラグを介して基板と直接接続されている。このため、グランド線の電源ノイズは基板に伝わる。一方、グランド線ほど直接的ではないが、電源線の電源ノイズもＮウェルのｐｎ接合容量を介して基板に伝わる。
【００１３】
この基板結合ノイズを低減するために、回路駆動用電源と基板接続用電源とに電源を分離し、２系統の電源を用いたデジタル回路が特開平７−１９３１８９号公報および特開２０００−３６５６１号公報に開示されている。これを図１６に示す。
【００１４】
図１５とは異なり、図１６に示すデジタル回路１２０ｅでは、グランド線が基板と接続されていないため、グランド線のノイズは基板に注入されない。ゲートのスイッチングに伴うソース−基板間およびドレイン−基板間のｐｎ接合容量によって電源ノイズが伝達され、基板結合ノイズは依然発生するが、上記公報に記載の方法は基板結合ノイズ低減に有効である。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、ＡＤ混在設計において、スタンダードセル方式やゲートアレイ方式などに適した具体的なデジタル回路の配線構造については何も示唆していない。
【００１６】
また、デジタル回路の配線構造については、ノイズ対策の他にも、チップ面積の縮小、ラッチアップ耐性の向上等の考慮すべき項目がある。
【００１７】
以上の項目を総合的に考慮して、最適な配線構造を有するデジタル回路が要求されているが、その配線技術は未だ確立されていないのが実情である。
【００１８】
本発明は、上記事情を鑑みてなされたものであり、その目的は、ＡＤ混在設計に適した配線構造を有する半導体集積回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の半導体集積回路は、半導体基板上に設けられ、互いに接続されたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｐＭＩＳＦＥＴに接続された電源線と、上記ｎＭＩＳＦＥＴに接続されたグランド線と、上記ｐＭＩＳＦＥＴまたは上記ｎＭＩＳＦＥＴのボディ領域に接続された少なくとも１つの配線とを有し、上記電源線または上記グランド線のいずれか一方と上記少なくとも１つの配線との間に配線間容量が形成されている。
【００２０】
本発明の半導体集積回路では、グランド線に発生した電源ノイズは、少なくとも１つの配線との間に形成された配線間容量を通じて、ｐＭＩＳＦＥＴのボディ領域に正位相で注入される。このため、ｐＭＩＳＦＥＴに接続された電源線に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。
【００２１】
あるいは、電源線に発生した電源ノイズは、少なくとも１つの配線との間に形成された配線間容量を通じて、ｎＭＩＳＦＥＴのボディ領域に注入される。このため、ｎＭＩＳＦＥＴに接続されたグランド線に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。
【００２２】
上記少なくとも１つの配線は、上記ｐＭＩＳＦＥＴのボディ領域に接続された基板電源線と、上記ｎＭＩＳＦＥＴのボディ領域に接続された基板グランド線であり、上記電源線と上記基板グランド線の間、および上記グランド配線と上記基板電源線との間に配線間容量が形成されている構成としてもよい。
【００２３】
本発明の半導体集積回路は、半導体基板上に設けられ、互いに接続されているｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｎＭＩＳＦＥＴに接続されたグランド線とを有し、上記グランド線は、分岐して上記ｎＭＩＳＦＥＴのボディ領域にｐｎ接合を介して接続されている。
【００２４】
グランド線を分岐してｎＭＩＳＦＥＴのボディ領域にｐｎ接合を介して接続することによって、ｎＭＩＳＦＥＴのボディ領域を通じてグランド線に流れる電流が増大し、ｎＭＩＳＦＥＴのボディ領域を通じて半導体基板に流れる電流が小さくなるので、基板結合ノイズを低減することができる。
【００２５】
本発明の半導体集積回路は、互いに接続されたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｐＭＩＳＦＥＴに接続された電源線と、上記ｎＭＩＳＦＥＴに接続されたグランド線とを有する複数のセルと、互いに隣接する２つのセルにおいて、一方のセルに接続された上記電源線、およびもう一方のセルに接続された上記グランド線の間に接続されたコンデンサとを備えている。
【００２６】
本発明の半導体集積回路は、外部電源にインダクタを介して接続されている場合に、コンデンサに蓄えられた電荷によって駆動される。このため、外部電源からインダクタを経て供給される電流量を抑制することでき、基板結合ノイズを低減することができる。さらに、通常は配線領域として使用される、互いに隣接する２つのセルの間の領域にコンデンサを形成するので、半導体集積回路の規模の拡大を抑制することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照しながら説明する。なお、簡単のために、各実施形態に共通する構成要素は、同一の参照符号で示す。また、本明細書中では、特に記載のない限り「接続」とは「電気的接続」を意味する。さらに本明細書中では、ｐチャネルＭＯＳトランジスタをｐＭＯＳ、ｎチャネルＭＯＳトランジスタをｐＭＯＳと略して記載する。
【００２８】
（実施形態１）
図１は、実施形態１のデジタル回路１００のレイアウトを模式的に示す上面図である。また、図２（ａ）は、図１に示すＩａ−Ｉａ’線に沿った断面図であり、図２（ｂ）は、図１に示すＩｂ−Ｉｂ’線に沿った断面図である。
【００２９】
本実施形態のデジタル回路１００は、図１に示すように、Ｎウェル１６が形成されたｐ型半導体基板（以下、ｐ−基板と称する）２０上に設けられている。ｐ−基板２０は、Ｎウェル１６内に形成されたｐＭＯＳ領域５と、Ｎウェル１６の外に形成されたｎＭＯＳ領域６とを有する。
【００３０】
ｐＭＯＳ領域５およびｎＭＯＳ領域６の上には、ｐＭＯＳ５０およびｎＭＯＳ６０に共通のゲートとなる、ポリシリコンからなるゲート配線７０が設けられており、ｐＭＯＳ５０とｎＭＯＳ６０とは、配線３１によって接続されている。つまり、ｐＭＯＳ５０およびｎＭＯＳ６０からなるインバータが設けられている。また、ｐＭＯＳ５０は電源線１に、ｎＭＯＳ６０はグランド線２に、それぞれコンタクトプラグ３４を介して接続されている。
【００３１】
Ｎウェル１６は、Ｎウェル１６に形成されたｎ＋領域３６からコンタクトプラグ２６を介して基板電源線１１と接続されており、ｐ−基板２０は、ｐ−基板２０上に形成されたｐ＋領域３５からコンタクトプラグ２５を介して基板グランド線１２と接続されている。つまり、基板電源線１１はｐＭＯＳ５０のボディ領域に、基板グランド線はｎＭＯＳ６０のボディ領域にそれぞれ接続されている。なお、図１には、コンタクトプラグ２５および２６は、それぞれ１つずつしか示されていないが、実際にはラッチアップを生じないためにそれぞれ複数のコンタクトプラグが設けられている。
【００３２】
電源線１、グランド線２、基板電源線１１および基板グランド線１２は、図２（ａ）（または図２（ｂ））に示すように、それぞれ上層配線層を用いて形成されている。
【００３３】
また、図１および図２（ａ）に示すように、電源線１の下には、絶縁膜を介して電源線１に対向する、電源線下配線３１ａが設けられており、基板グランド線１２と配線３１を介して接続されている。電源線下配線３１ａは、配線３１と同じ下層配線層を用いて形成されている。
【００３４】
このことによって、電源線１および基板グランド線１２に電圧が印加されたときに、異なる電位の電源線下配線３１ａが絶縁膜を挟んで電源線１に対向するので、図２（ａ）に示すように配線間容量Ｃ４５ａが形成される。
【００３５】
さらに、図１および図２（ｂ）に示すように、グランド線２の下には、絶縁膜を介してグランド線２に対向するグランド線下配線３１ｂが設けられており、基板電源線１１と配線３１を介して接続されている。グランド線下配線３１ｂは、配線３１および電源線下配線３１ａと同じ下層配線層を用いて形成されている。
【００３６】
このことによって、グランド線２および基板電源線１１に電圧が印加されたときに、異なる電位のグランド線下配線３１ｂが絶縁膜を挟んで対向するので、図２（ｂ）に示すように配線間容量Ｃ４５ｂが形成される。
【００３７】
次に、本実施形態のデジタル回路１００の動作を、図３を参照しながら説明する。図３は、図１に示すデジタル回路１００の等価回路を表す図である。なお、ここではｐ−基板２０内の抵抗成分は無視している。
【００３８】
デジタル回路１００において、ｎＭＯＳ６０に放電電流が流れる場合、グランド線２に電源ノイズが発生し、同時に電源線１にはグランド線２に発生した電源ノイズと逆位相の電源ノイズが発生する。
【００３９】
このとき、上述のようにグランド線２と基板電源線１１との間には配線間容量Ｃ４５ｂが形成されているので、グランド線２に発生した電源ノイズは、配線間容量Ｃ４５ｂを通じて基板電源線１１に正位相で伝わり、Ｎウェル１６に注入される。ｐＭＯＳ５０に接続された電源線１とＮウェル１６に接続された基板電源線１１とは分離されているので、ｐＭＯＳ領域５とＮウェル１６との間には、ｐｎ接合容量Ｃ４４Ａが形成される。Ｎウェル１６に正位相で注入された電源ノイズによって、ｐｎ接合容量Ｃ４４Ａには逆バイアスの電圧が印加され、電源ノイズを正位相で電源線１に伝える。このため、電源線１に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。
【００４０】
デジタル回路１００において、ｐＭＯＳ５０に充電電流が流れる場合、電源線１に電源ノイズが発生し、同時にグランド線２には電源線１に発生した電源ノイズと逆位相の電源ノイズが発生する。
【００４１】
このとき、上述のように電源線１と基板グランド線１２の間には配線間容量Ｃ４５ａが形成されているので、電源線１に発生した電源ノイズは、配線間容量Ｃ４５ａを通じて基板グランド線１２に正位相で伝わり、ｐ−基板２０に注入される。ｎＭＯＳ６０に接続されたグランド線２とｐ−基板２０に接続された基板グランド線１２とは分離されているので、ｎＭＯＳ領域６とｐ−基板２０との間には、ｐｎ接合容量Ｃ４４Ｂが形成される。ｐ−基板２０に正位相で注入された電源ノイズによって、ｐｎ接合容量Ｃ４４Ｂには逆バイアスの電圧が印加され、電源ノイズを正位相でグランド線２に伝える。このため、グランド線２に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。
【００４２】
以上に述べたように、本実施形態によれば、基板結合ノイズが低減された半導体集積回路が得られる。
【００４３】
なお、本実施形態では、Ｎウェルを備えるｐ型半導体基板上に設けられたデジタル回路について説明したが、Ｐウェルを備えるｎ型半導体基板上に設けられたデジタル回路であっても同様の効果が得られる。
【００４４】
また、本実施形態ではデジタル回路としてインバータを示したが、これに限定されない。例えば、インバータの代わりにＡＮＤゲート、ＯＲゲート、フリップフロップなどの他のデジタル回路であっても同様に、本実施形態の配線構成を適用することによって基板結合ノイズを低減する効果が得られる。
【００４５】
また、本実施形態ではデジタル回路としてＭＯＳトランジスタからなるインバータを用いたが、これに限定されず、ＭＩＳトランジスタからなるインバータであってもよい。
【００４６】
さらに、本実施形態のデジタル回路１００をマトリクス状に複数配置した半導体集積回路とする場合には、基板電源線１１、基板グランド線１２、電源線下配線３１ａおよびグランド下配線３１ｂを、行方向（図１における横方向）に配置された全てのデジタル回路１００で共有する構成としてもよい。ただし、このとき、行方向に配置された電源線下配線３１ａと基板グランド線１２との間、およびグランド下配線３１ｂと基板電源線１１との間が、行方向に配置されたデジタル回路１００のうちの少なくとも１つの内部で、あるいはデジタル回路１００の外部で接続されていればよく、それ以外のデジタル回路１００では図１に示すような配線３１を特に設けなくてもよい。
【００４７】
本実施形態では、電源線１およびグランド線２が上層配線層を用いて設けられているが、本実施形態において説明した配線間容量Ｃ４５ａおよびＣ４５ｂが得られる構成であればよい。従って、必ずしも電源線１全体およびグランド線２全体を上層配線層を用いて形成する必要はない。
【００４８】
また、本実施形態では、電源線１、グランド線２、基板電源線１１および基板グランド線１２を上層配線層を用いて、配線３１、電源線下配線３１ａおよびグランド下配線３１ｂを下層配線層を用いて配置する構成としたが、全て上下逆の配線層を用いて配置する構成としてもよい。
【００４９】
なお、配線間容量Ｃ４５ａおよびＣ４５ｂのいずれか一方を形成するだけでも、回路全体として基板結合ノイズを低減する効果を発揮することができる。特に、本実施形態に示すように、配線間容量Ｃ４５ａおよびＣ４５ｂの両方を形成することが可能な構成とすることが好ましい。
【００５０】
（実施形態２）
図４は、本実施形態のデジタル回路２００のレイアウトを模式的に示す上面図である。また、図５は、図４に示すII−II’線に沿った断面図である。
【００５１】
本実施形態のデジタル回路２００は、図４に示すように、Ｎウェル１６が形成されたｐ−基板２０上に設けられている。ｐ−基板２０は、Ｎウェル１６内に形成されたｐＭＯＳ領域５と、Ｎウェル１６の外に形成されたｎＭＯＳ領域６とを有する。
【００５２】
ｐＭＯＳ領域５およびｎＭＯＳ領域６の上には、ｐＭＯＳ５０およびｎＭＯＳ６０に共通のゲートとなる、ポリシリコンからなるゲート配線７０が設けられており、ｐＭＯＳ５０とｎＭＯＳ６０とは、配線３１によって接続されている。つまり、ｐＭＯＳ５０およびｎＭＯＳ６０からなるインバータが設けられている。また、ｐＭＯＳ５０は電源線１に、ｎＭＯＳ６０はグランド線２に、それぞれコンタクトプラグ３４を介して接続されている。
【００５３】
Ｎウェル１６は、Ｎウェル１６に形成されたｎ＋領域３６からコンタクトプラグ２６を介して基板電源線１１と接続されており、ｐ−基板２０は、ｐ−基板２０上に形成されたｐ＋領域３５からコンタクトプラグ２５を介して基板グランド線１２と接続されている。つまり、基板電源線１１はｐＭＯＳ５０のボディ領域に、基板グランド線はｎＭＯＳ６０のボディ領域にそれぞれ接続されている。
【００５４】
電源線１、グランド線２、基板電源線１１および基板グランド線１２は、図５に示すように、それぞれ同じ配線層を用いて形成されている。特に、グランド線２と基板電源線１１とは、図４および図５に示すように、互いに隣り合うように配線されている。グランド線２と基板電源線１１とは、異なる電位が印加されるため、グランド線２と基板電源線１１との間には配線間容量Ｃ４５ｃが形成される。
【００５５】
次に、図６を参照しながら本実施形態のデジタル回路２００の動作を説明する。図６は、図４に示すデジタル回路２００の等価回路を表す図である。なお、ここではｐ−基板２０内の抵抗成分は無視している。
【００５６】
図６と図３とを比べると、デジタル回路２００の回路構成は上記実施形態１のデジタル回路１００とほとんど同じ構成であり、電源線１と基板グランド線１２との間に配線間容量が形成されない点が異なるのみである。
【００５７】
本実施形態のデジタル回路２００において、ｎＭＯＳ６０に放電電流が流れる場合、グランド線２に電源ノイズが発生し、同時に電源線１にはグランド線２に発生した電源ノイズと逆位相の電源ノイズが発生する。
【００５８】
このとき、上述のようにグランド線２と基板電源線１１との間には配線間容量Ｃ４５ｃが形成されているので、グランド線２に発生した電源ノイズは、配線間容量Ｃ４５ｃを通じて基板電源線１１に正位相で伝わり、Ｎウェル１６に注入される。ｐＭＯＳ５０に接続された電源線１とＮウェル１６とに接続された基板電源線１１とは分離されているので、ｐＭＯＳ領域５とＮウェル１６との間には、ｐｎ接合容量Ｃ４４Ａが形成される。Ｎウェル１６に正位相で注入された電源ノイズによって、ｐｎ接合容量Ｃ４４Ａには逆バイアスの電圧が印加され、電源ノイズを正位相で電源線１に伝える。このため、電源線１に発生した逆位相の電源ノイズが打ち消され、基板結合ノイズが低減される。つまり、上記実施形態１と同様に基板結合ノイズを低減することができる。
【００５９】
なお、グランド線２と基板電源線１１とを異なる配線層を用いて形成してもよいが、本実施形態のように、グランド線２と基板電源線１１とを同一の配線層を用いて形成すれば、グランド線２と基板電源線１１との間の距離が短くなり、大きな容量が形成できるので好ましい。
【００６０】
また本実施形態では、グランド線２と基板電源線１１とが互いに隣り合うように配置されている。しかし、グランド線２と電源線１とを入れ替え、基板電源線１１と基板グランド線１２とを入れ替えた構造、すなわち電源線１と基板グランド線１２とが隣り合うように配置されていてもよい。このとき、電源線１と基板グランド線１２との間に配線間容量が形成される。このため、等価回路は図３に示す回路とほとんど同じ構成となり、グランド線２と基板電源線１１との間に配線間容量が形成されない点が異なるのみである。従って、上記実施形態１と同様に基板結合ノイズを低減することができる。
【００６１】
以上に述べたように、本実施形態によれば、基板結合ノイズが低減された半導体集積回路が得られる。
【００６２】
なお、本実施形態では、Ｎウェルを備えるｐ型半導体基板上に設けられたデジタル回路について説明したが、Ｐウェルを備えるｎ型半導体基板上に設けられたデジタル回路であっても同様の効果が得られる。
【００６３】
また、本実施形態ではデジタル回路としてインバータを示したが、これに限定されない。例えば、インバータの代わりにＡＮＤゲート、ＯＲゲート、フリップフロップなどの他のデジタル回路であっても同様に、本実施形態の配線構成を適用することによって基板結合ノイズを低減する効果が得られる。
【００６４】
また、本実施形態ではデジタル回路としてＭＯＳトランジスタからなるインバータを用いたが、これに限定されず、ＭＩＳトランジスタからなるインバータであってもよい。
【００６５】
（実施形態３）
図１６に示す従来のデジタル回路では、基板接続用電源線を回路駆動用電源線と分離するので、分離しない場合に比べて電源ノイズが基板に伝わることが大幅に抑制されている。しかしながら、ＭＯＳトランジスタのソースの接合容量を通じて、電源ノイズは依然として基板に伝わる。
【００６６】
そこで、本実施形態では、ＭＯＳトランジスタのソースの接合容量に起因する基板結合ノイズを低減することが可能なデジタル回路を説明する。
【００６７】
図７は、本実施形態のデジタル回路３００のレイアウトを模式的に示す上面図である。また、図８は、図７に示すIII−III’線に沿った断面図である。
【００６８】
本実施形態のデジタル回路３００は、図７に示すように、Ｎウェル１６が形成されたｐ−基板２０上に設けられている。ｐ−基板２０は、Ｎウェル１６内に形成されたｐＭＯＳ領域５と、Ｎウェル１６の外に形成されたｎＭＯＳ領域６とを有する。
【００６９】
ｐＭＯＳ領域５およびｎＭＯＳ領域６の上には、ｐＭＯＳ５０およびｎＭＯＳ６０に共通のゲートとなる、ポリシリコンからなるゲート配線７０が設けられており、ｐＭＯＳ５０とｎＭＯＳ６０とは、配線３１によって接続されている。つまり、ｐＭＯＳ５０およびｎＭＯＳ６０からなるインバータが設けられている。また、ｐＭＯＳ５０は電源線１に、ｎＭＯＳ６０はグランド線２に、それぞれコンタクトプラグ３４を介して接続されている。
【００７０】
Ｎウェル１６は、Ｎウェル１６に形成されたｎ＋領域３６から基板コンタクトプラグ２６を介して基板電源線１１と接続されており、ｐ−基板２０は、ｐ−基板２０上に形成されたｐ＋領域３５から基板コンタクトプラグ２５を介して基板グランド線１２と接続されている。つまり、基板電源線１１はｐＭＯＳ５０のボディ領域に、基板グランド線はｎＭＯＳ６０のボディ領域にそれぞれ接続されている。
【００７１】
電源線１、グランド線２、基板電源線１１および基板グランド線１２は、図８に示すように、それぞれ同じ配線層を用いて形成されている。
【００７２】
回路駆動用電源と基板接続用電源が分離されていない従来の回路（図１５参照）では、電源線１およびグランド線２の下の領域には、基板との電気的接続のための基板コンタクトプラグが設けられている。通常、ラッチアップを生じないように多くの基板コンタクトプラグが設けられている。
【００７３】
本実施形態では、図７に示すように、回路駆動用電源と基板接続用電源とが分離されており、基板接続用電源である基板電源線１１および基板グランド線１２の下に基板コンタクトプラグが設けられている。このため、空き領域となるグランド線２の下の領域を低ノイズ化のために利用することができる。
【００７４】
そこで本実施形態では、図７および図８に示すように、グランド線２の下の領域において、ｐ−基板２０の上にｎ＋領域４６が設けられており、基板コンタクトプラグ３３を介してｎ＋領域４６とグランド線２とが接続されている。このことによって、ｐ−基板２０とｎ＋領域４６との間にｐｎ接合容量Ｃ４４Ｅが形成される。
【００７５】
図９は、本実施形態のデジタル回路３００の等価回路を示す。図１０は、デジタル回路３００における電源ノイズと基板電流との関係を説明する図である。
【００７６】
図１０に示す電源線対基板容量Ｃ４１は、Ｎウェル１６とｐ−基板２０との間のｐｎ接合容量Ｃ４４Ａと、ｐＭＯＳ５０のｐＭＯＳ領域５とＮウェル１６とのｐｎ接合容量Ｃ４４Ｄとからなり、ｐｎ接合容量Ｃ４４Ａが支配的である。つまり、以下の式１で表すことができる。
【００７７】
Ｃ４１＝Ｃ４４Ａ×Ｃ４４Ｄ／Ｃ４４Ａ＋Ｃ４４Ｄ （１）
（ただし、Ｃ４４Ａ＞＞Ｃ４４Ｄ）
一方、図１０に示すグランド対基板間容量Ｃ４２は、グランド線２の下に位置するｐｎ接合容量Ｃ４４Ｅと、ｎＭＯＳ６０のｎ＋拡散６とｐ−基板２０との間の接合容量Ｃ４４Ｂとからなる。つまり、以下の式２で表すことができる。
【００７８】
Ｃ４２＝Ｃ４４Ｅ＋Ｃ４４Ｂ （２）
電源線１のノイズは、電源線対基板容量Ｃ４１により基板電流ｉ１を生じる。またグランド線２のノイズは、グランド線対基板容量Ｃ４２により基板電流ｉ２を生じる。また、ｎＭＯＳ６０とｐＭＯＳ５０が切り換わるときに生じる電源線ノイズとグランド線ノイズは逆位相であるので、基板電流ｉｓとｉ１、ｉ２の間には、以下の式３の関係が成り立つ。
【００７９】
ｉｓ＝ｉ１−ｉ２ （３）
電源線１のインダクタンスとグランド線２のインダクタンスとがほぼ等しい場合、電源線１およびグランド線２に生じる電圧変動の大きさはほぼ等しくなる。このため、電源線対基板容量Ｃ４１とグランド線対基板容量Ｃ４２をほぼ等しくすれば、基板電流ｉｓをほぼ０にできる。つまり、基板結合ノイズが著しく低減される。従って、グランド線対基板容量Ｃ４２と電源線対基板容量Ｃ４１との差が小さくなるようにｐｎ接合容量Ｃ４４Ｅを形成することによって、基板結合ノイズを低減することができる。
【００８０】
なお、グランド線対基板容量Ｃ４２と電源線対基板容量Ｃ４１とがほぼ等しくなるように、接合容量Ｃ４４Ｅの値を設定し、この設定値に基づいてグランド線２の下のｎ＋拡散４６の面積を決定すれば、基板結合ノイズをさらに低減することができる。
【００８１】
また、本実施形態では、Ｎウェルを備えるｐ型半導体基板上に設けられたデジタル回路について説明したが、Ｐウェルを備えるｎ型半導体基板上に設けられたデジタル回路であっても同様の効果が得られる。
【００８２】
また、本実施形態ではデジタル回路としてインバータを示したが、これに限定されない。例えば、インバータの代わりにＡＮＤゲート、ＯＲゲート、フリップフロップなどの他のデジタル回路であっても同様に、本実施形態の配線構成を適用することによって基板結合ノイズを低減する効果が得られる。
【００８３】
また、本実施形態ではデジタル回路としてＭＯＳトランジスタからなるインバータを用いたが、これに限定されず、ＭＩＳトランジスタからなるインバータであってもよい。
【００８４】
（実施形態４）
スタンダードセル方式、ゲートアレイ方式などによって製造される半導体集積回路では、論理セルとしてデジタル回路が行列状に配置される。本実施形態では、上記実施形態１および３で述べたデジタル回路を論理セルとして備える半導体集積回路の配線構造を、図１１〜１３を参照しながら説明する。
【００８５】
図１１は、本実施形態の半導体集積回路の配線構造を示す。本実施形態の半導体集積回路４０１では、論理セルが行方向に延びるように配置された複数の論理セル行４００を備える。
【００８６】
各論理セル行４００は、共通の電源線１およびグランド線２、ならびに基板電源線１１および基板グランド線１２に接続され、行状に配置されたデジタル回路から構成されている。電源線１およびグランド線２、ならびに基板電源線１１および基板グランド線１２は、それぞれ行方向に平行に延びるように設けられている。また、論理セル行４００において電源線１、基板電源線１１、基板グランド線１２、グランド線２の順序で配線されている。
【００８７】
上述の配線構成とすることによって、各論理セル行４００に設けられた電源線１は、互いに隣接する論理セル行４００に設けられたグランド線２と必ず対向する。
【００８８】
通常、論理セル行の間の領域は配線領域として使用される。しかしながら、本実施形態では、論理セル行の間の領域にバイパスコンデンサを設けるバイパスコンデンサ領域１１０が設けられている。バイパスコンデンサ領域１１０について図１２および図１３を参照しながら以下にさらに説明する。
【００８９】
図１２は、バイパスコンデンサ領域１１０を示す図であり、図１３は、図１２のＩＶ−ＩＶ’線に沿った断面図である。
【００９０】
図１２および図１３に示すように、ｐ−基板２０の電源線１の下に位置する領域には、ｐ＋領域５５と、ｐ＋領域５５上に形成された絶縁膜７１と、絶縁膜７１上に形成されたポリシリコンからなる電極５６とを備えるバイパスコンデンサ２１１が設けられている。バイパスコンデンサ２１１は、電極５６がコンタクトプラグ３３Ａを介して電源線１に接続されており、ｐ＋領域５５がシリサイド層７２およびコンタクトプラグ３３Ｂを介してグランド線２に接続されている。
【００９１】
本実施形態によれば、上記従来の技術で述べたように、バイパスコンデンサ２１１を設けることによって、バイパスコンデンサ２１１に蓄えられた電荷によってデジタル回路が駆動される。従って、外部電源からインダクタを経て供給される電流量を抑えることができるので、基板結合ノイズを低減できる。
【００９２】
さらに本実施形態によれば、通常、配線領域として使用される論理セル行の間の領域にバイパスコンデンサ２１１を形成するので、半導体集積回路の規模を拡大することがない。従って、上記従来の技術でバイパスコンデンサを設けることによって、半導体集積回路の規模が増大するという不具合が軽減される。
【００９３】
なお本実施形態では、図１３に示すように、ｐ＋領域５５とコンタクトプラグ３３Ｂとの間にシリサイド層７２が形成されているが、シリサイド層７２が形成されていなくとも同様に基板結合ノイズの低減効果が得られる。但し、ｐ＋領域５５とコンタクトプラグ３３Ｂとの間にシリサイド層７２を形成することによって、ｐ＋領域５５とコンタクトプラグ３３Ｂとの間の接触抵抗を低減することができるので好ましい。
【００９４】
【発明の効果】
本発明によれば、ＡＤ混在ＬＳＩに適した配線構造を有する半導体集積回路が得られる。
【図面の簡単な説明】
【図１】図１は、実施形態１のデジタル回路のレイアウトを模式的に示す上面図である。
【図２】図２（ａ）は、図１に示すＩａ−Ｉａ’線に沿った断面図であり、図２（ｂ）は、図１に示すＩｂ−Ｉｂ’線に沿った断面図である。
【図３】図３は、図１に示すデジタル回路の等価回路を表す図である。
【図４】図４は、実施形態２のデジタル回路のレイアウトを模式的に示す上面図である。
【図５】図５は、図４に示すII−II’線に沿った断面図である。
【図６】図６は、図４に示すデジタル回路の等価回路を表す図である。
【図７】図７は、実施形態３のデジタル回路のレイアウトを模式的に示す上面図である。
【図８】図８は、図７に示すIII−III’線に沿った断面図である。
【図９】図９は、実施形態３のデジタル回路の等価回路を表す図である。
【図１０】図１０は、実施形態３のデジタル回路における電源ノイズと基板電流との関係を説明する図である。
【図１１】図１１は、実施形態４の半導体集積回路の配線構造を示す図である。
【図１２】図１２は、バイパスコンデンサ領域を示す図である。
【図１３】図１３は、図１２のＩＶ−ＩＶ’線に沿った断面図である。
【図１４】電源ノイズを説明するための図である。
【図１５】従来のデジタル回路を示す図である。
【図１６】従来のデジタル回路を示す図である。
【符号の説明】
１ 電源線
２ グランド線
５ ｐＭＯＳ領域
６ ｎＭＯＳ領域
１１ 基板接続用電源線
１２ 基板接続用グランド線
１６ Ｎウェル
２０ ｐ−基板
２５、２６、３３、３３Ａ、３３Ｂ、３４ コンタクトプラグ
３１ 配線
３１ａ 電源線下配線
３１ｂ グランド線下配線
３５ ｐ＋領域
３６、４６ ｎ＋領域
５０ ｐＭＯＳ
５５ ｐ＋領域
５６ 電極
６０ ｎＭＯＳ
７０ ゲート配線
７１ ゲート絶縁膜
７２ シリサイド層
８０ 抵抗
９０ 負荷容量
１００、１２０ｄ、１２０ｅ、２００、３００ デジタル回路
１１０ バイパスコンデンサ領域
１１１、２１１ バイパスコンデンサ
１２０ チップ領域
１２１ 電源端子
１２２ グランド端子
１２３ 入力端子
１３０ パッケージ領域
１４０Ａ、１４０Ｂ ボンディングワイヤ
１５０ 外部電源
１９０ 内部負荷
４００ 論理セル行
４０１ 半導体集積回路
１０００ ＡＤ混在回路
Claims (9)
- 半導体基板上に設けられ、互いに接続されたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｐＭＩＳＦＥＴに接続された電源線と、上記ｎＭＩＳＦＥＴに接続されたグランド線と、上記ｐＭＩＳＦＥＴのボディ領域に接続され、上記グランド線との間に配線間容量が形成される配線、および上記ｎＭＩＳＦＥＴのボディ領域に接続され、上記電源線との間に配線間容量が形成される配線の少なくとも１つの配線とを有する半導体集積回路。
- 請求項１に記載の半導体集積回路において、
上記少なくとも１つの配線は、上記ｐＭＩＳＦＥＴのボディ領域に接続された基板電源線と、上記ｎＭＩＳＦＥＴのボディ領域に接続された基板グランド線であり、
上記電源線と上記基板グランド線の間、または上記グランド線と上記基板電源線との間に配線間容量が形成されていることを特徴とする半導体集積回路。 - 半導体基板上に設けられ、互いに接続されているｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、グランド線、電源線および上記電源線と分離した基板電源線とを有し、
上記基板電源線はｐＭＩＳＦＥＴのボディ領域に接続されており、
上記グランド線は分岐しており、分岐した上記グランド線のうち一方のグランド線はｎＭＩＳＦＥＴに接続されており、もう一方のグランド線はｎ＋領域と接続されることにより生じるｐｎ接合を介して、上記ｎＭＩＳＦＥＴのボディ領域に接続されていることを特徴とする半導体集積回路。 - 互いに接続されたｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴと、上記ｐＭＩＳＦＥＴに接続された電源線と、上記ｎＭＩＳＦＥＴに接続されたグランド線と、上記ｐＭＩＳＦＥＴのボディ領域に接続された基板電源線、および、上記ｎＭＩＳＦＥＴのボディ領域に接続された基板グランド線のうち少なくとも一方の配線と、を有し、上記少なくとも一方の配線は上記電源線および上記グランド線により挟まれていることを特徴とする複数のセルと、
上記複数のセルのうち、互いに隣接する２つのセルにおいて、一方のセルに接続された上記電源線およびもう一方のセルに接続された上記グランド線の間に接続されたコンデンサと、
を備えていることを特徴とする半導体集積回路。 - 請求項４に記載の半導体集積回路であって、
上記電源線と上記基板グランド線の間、または上記グランド線と上記基板電源線との間に配線間容量が形成されていることを特徴とする半導体集積回路。 - 請求項２に記載の半導体集積回路であって、
電源ノイズが上記グランド線に発生すると同時に、上記グランド線に発生する電源ノイズとは逆位相の電源ノイズが上記電源線に発生する場合、
上記グランド線と上記基板電源線との間に形成されている上記配線間容量は、上記グランド線に発生した電源ノイズを上記ｐＭＩＳＦＥＴのボディ領域に注入することにより、上記電源線に発生した電源ノイズを打ち消すことを特徴とする半導体集積回路。 - 請求項２又は請求項６に記載の半導体集積回路であって、
前記電源線、前記基板電源線、前記基板グランド線、及び、前記グランド線は、この順序で、行方向に平行に延びるように配置され、
複数のデジタル回路がマトリクス状に配置されており、
前記基板電源線、前記基板グランド線、電源線下配線、及び、グランド下配線は、行方向に配置された全てのデジタル回路によって共有される
ことを特徴とする半導体集積回路。 - 請求項７に記載の半導体集積回路であって、
前記電源線下配線と前記基板グランド線との間、及び、前記グランド下配線と前記基板電源線との間は、行方向に配置された前記デジタル回路のうちの少なくとも１つの内部で接続されている
ことを特徴とする半導体集積回路。 - 請求項２、請求項６のいずれか１項に記載の半導体集積回路であって、
前記電源線、前記グランド線、前記基板電源線、及び、前記基板グランド線は同一の層であって、電源線下配線、及び、グランド下配線が配置されている層よりも、上層の配線層に配置されていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332526A JP3805662B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332526A JP3805662B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
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| JP2003133425A JP2003133425A (ja) | 2003-05-09 |
| JP3805662B2 true JP3805662B2 (ja) | 2006-08-02 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001332526A Expired - Fee Related JP3805662B2 (ja) | 2001-10-30 | 2001-10-30 | 半導体集積回路 |
Country Status (1)
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| JP (1) | JP3805662B2 (ja) |
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|---|---|
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|
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|
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|
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| TRDD | Decision of grant or rejection written | ||
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