JPH09246476A - 半導体集積回路の電源線及びそのレイアウト方法 - Google Patents
半導体集積回路の電源線及びそのレイアウト方法Info
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- JPH09246476A JPH09246476A JP5715896A JP5715896A JPH09246476A JP H09246476 A JPH09246476 A JP H09246476A JP 5715896 A JP5715896 A JP 5715896A JP 5715896 A JP5715896 A JP 5715896A JP H09246476 A JPH09246476 A JP H09246476A
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Abstract
(57)【要約】
【課題】 特別なチップサイズの増大を招くことなく、
また、半導体集積回路の製造プロセスに何らの変更も必
要とせずに、Ｉ／Ｏバッファのスイッチングに起因する
ノイズを低減することができる半導体集積回路の電源線
及びそのレイアウト方法を提供する。 【解決手段】 半導体集積回路のチップ周辺に配置され
るＩ／Ｏバッファに電源を供給する電源線において、Ｉ
／Ｏバッファが配置されていないチップコーナー部分の
電源線領域に配置されるＧＮＤ電源線１０２を構成する
メタル層と、このメタル層の下部に形成され、このメタ
ル層とは異なるＶＤＤ電源線１０１を構成する第１層メ
タル平行板１０４と、前記メタル層と第１層メタル平行
板１０４間、あるいは該第１層メタル平行板１０４とＰ
型半導体基板１０６間からなる平行平板コンデンサとを
設けるようにしたものである。
また、半導体集積回路の製造プロセスに何らの変更も必
要とせずに、Ｉ／Ｏバッファのスイッチングに起因する
ノイズを低減することができる半導体集積回路の電源線
及びそのレイアウト方法を提供する。 【解決手段】 半導体集積回路のチップ周辺に配置され
るＩ／Ｏバッファに電源を供給する電源線において、Ｉ
／Ｏバッファが配置されていないチップコーナー部分の
電源線領域に配置されるＧＮＤ電源線１０２を構成する
メタル層と、このメタル層の下部に形成され、このメタ
ル層とは異なるＶＤＤ電源線１０１を構成する第１層メ
タル平行板１０４と、前記メタル層と第１層メタル平行
板１０４間、あるいは該第１層メタル平行板１０４とＰ
型半導体基板１０６間からなる平行平板コンデンサとを
設けるようにしたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おいて、Ｉ／Ｏバッファに電源を供給する電源線及びそ
のレイアウト方法に関するものである。
おいて、Ｉ／Ｏバッファに電源を供給する電源線及びそ
のレイアウト方法に関するものである。
【０００２】
【従来の技術】一般に、従来の半導体集積回路のＩ／Ｏ
バッファに電源を供給する電源線は、図３に示すよう
に、Ｉ／Ｏバッファ１０３の上を、それぞれＶＤＤ電源
線１０１、ＧＮＤ電源線１０２が、配線メタルでＬＳＩ
チップ周囲をリング状に並行してレイアウトされてい
る。
バッファに電源を供給する電源線は、図３に示すよう
に、Ｉ／Ｏバッファ１０３の上を、それぞれＶＤＤ電源
線１０１、ＧＮＤ電源線１０２が、配線メタルでＬＳＩ
チップ周囲をリング状に並行してレイアウトされてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来のレイアウトの電源線では、相対的にＶＤＤ電源
線とＧＮＤ電源線間の容量が小さいために、大きなドラ
イブ能力を有する出力バッファ等が、多数同時スイッチ
ングをした場合などに、ノイズが生じ易いという問題が
あった。
た従来のレイアウトの電源線では、相対的にＶＤＤ電源
線とＧＮＤ電源線間の容量が小さいために、大きなドラ
イブ能力を有する出力バッファ等が、多数同時スイッチ
ングをした場合などに、ノイズが生じ易いという問題が
あった。
【０００４】図４は図３のＢ−Ｂ′線断面模式図であ
る。ここでは、半導体基板がＰ型の場合で説明する。一
般的に、基板１０６はＧＮＤ電位に接続されるため、Ｇ
ＮＤ電源線１０２と基板１０６との間には、容量は存在
せず、ＶＤＤ電源線１０１と基板１０６との間には、単
位面積当り、Ｃ１＝ε・ε0 ／ｄという容量が存在す
る。ここで、εは絶縁膜４０４の比誘電率、ε0 は真空
の誘電率、ｄは絶縁膜４０４の厚さであり、その値は通
常の半導体集積回路の場合、単位面積当り、数１０
-5（ｐＦ／μｍ2 ）程度である。
る。ここでは、半導体基板がＰ型の場合で説明する。一
般的に、基板１０６はＧＮＤ電位に接続されるため、Ｇ
ＮＤ電源線１０２と基板１０６との間には、容量は存在
せず、ＶＤＤ電源線１０１と基板１０６との間には、単
位面積当り、Ｃ１＝ε・ε0 ／ｄという容量が存在す
る。ここで、εは絶縁膜４０４の比誘電率、ε0 は真空
の誘電率、ｄは絶縁膜４０４の厚さであり、その値は通
常の半導体集積回路の場合、単位面積当り、数１０
-5（ｐＦ／μｍ2 ）程度である。
【０００５】図５は電源線とＩ／Ｏバッファの接続関係
を示す図である。この図に示すように、半導体集積回路
中に構成されたＩ／Ｏバッファ、例えば入力バッファ５
０１や出力バッファ５０２は、電源パッド５０３を通し
て外部電源５０４と接続されている。ところが一般的に
は、外部電源５０４と電源パッド５０３を互いに接続す
るパッケージのリードや、ボンディングワイヤが有する
インダクタンス５０５、および半導体集積回路上に形成
されるところの電源パッド５０３と、Ｉ／Ｏバッファ５
０１、５０２を接続する電源線金属が有するインダクタ
ンス５０６のために、これらの電源線には、Ｉ／Ｏバッ
ファ５０１、５０２のスイッチングに起因するノイズが
発生する。
を示す図である。この図に示すように、半導体集積回路
中に構成されたＩ／Ｏバッファ、例えば入力バッファ５
０１や出力バッファ５０２は、電源パッド５０３を通し
て外部電源５０４と接続されている。ところが一般的に
は、外部電源５０４と電源パッド５０３を互いに接続す
るパッケージのリードや、ボンディングワイヤが有する
インダクタンス５０５、および半導体集積回路上に形成
されるところの電源パッド５０３と、Ｉ／Ｏバッファ５
０１、５０２を接続する電源線金属が有するインダクタ
ンス５０６のために、これらの電源線には、Ｉ／Ｏバッ
ファ５０１、５０２のスイッチングに起因するノイズが
発生する。
【０００６】そのノイズの大きさは、ＶＤＤ、ＧＮＤ電
源線間の容量が相対的に小さいほど大きくなり、結果と
して、ノイズの乗った電源線につながるＩ／Ｏバッファ
５０１，５０２には、遅延時間の変動が引き起こされた
り、あるいは、それらのバッファ５０１，５０２の出力
ノードにノイズが発生したりして、ＬＳＩの誤動作を生
じるといった問題があった。すなわち、Ｉ／Ｏバッファ
のスイッチングの結果、ある電流ΔＩが、ある一定時間
Δｔの間に流れると、ΔＩ／Δｔ＝Ｑ＝ＣＶで決まる電
圧Ｖがノイズとして誘起されるため、電源線の容量Ｃが
小さいほど、ノイズの大きさは大きくなる。
源線間の容量が相対的に小さいほど大きくなり、結果と
して、ノイズの乗った電源線につながるＩ／Ｏバッファ
５０１，５０２には、遅延時間の変動が引き起こされた
り、あるいは、それらのバッファ５０１，５０２の出力
ノードにノイズが発生したりして、ＬＳＩの誤動作を生
じるといった問題があった。すなわち、Ｉ／Ｏバッファ
のスイッチングの結果、ある電流ΔＩが、ある一定時間
Δｔの間に流れると、ΔＩ／Δｔ＝Ｑ＝ＣＶで決まる電
圧Ｖがノイズとして誘起されるため、電源線の容量Ｃが
小さいほど、ノイズの大きさは大きくなる。
【０００７】本発明は、上記問題点を除去し、特別なチ
ップサイズの増大を招くことなく、また、半導体集積回
路の製造プロセスに何らの変更も必要とせずに、Ｉ／Ｏ
バッファのスイッチングに起因するノイズを低減するこ
とができる半導体集積回路の電源線及びそのレイアウト
方法を提供することを目的とする。
ップサイズの増大を招くことなく、また、半導体集積回
路の製造プロセスに何らの変更も必要とせずに、Ｉ／Ｏ
バッファのスイッチングに起因するノイズを低減するこ
とができる半導体集積回路の電源線及びそのレイアウト
方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体集積回路のチップ周辺に配置されるＩ／Ｏ
バッファに電源を供給する電源線において、Ｉ／Ｏバッ
ファが配置されていないチップコーナー部分の電源線領
域に配置されるＧＮＤ電源線を構成するメタル層と、こ
のメタル層の下部に形成され、前記ＧＮＤ電源線を構成
するメタル層とは異なるＶＤＤ電源線を構成する第１層
メタル平行板と、前記メタル層と第１層メタル平行板
間、あるいはその第１層メタル平行板と半導体基板間か
らなる平行平板コンデンサとを設けるようにしたもので
ある。
成するために、 （１）半導体集積回路のチップ周辺に配置されるＩ／Ｏ
バッファに電源を供給する電源線において、Ｉ／Ｏバッ
ファが配置されていないチップコーナー部分の電源線領
域に配置されるＧＮＤ電源線を構成するメタル層と、こ
のメタル層の下部に形成され、前記ＧＮＤ電源線を構成
するメタル層とは異なるＶＤＤ電源線を構成する第１層
メタル平行板と、前記メタル層と第１層メタル平行板
間、あるいはその第１層メタル平行板と半導体基板間か
らなる平行平板コンデンサとを設けるようにしたもので
ある。
【０００９】（２）半導体集積回路のチップ周辺に配置
されるＩ／Ｏバッファに電源を供給する電源線のレイア
ウト方法において、Ｉ／Ｏバッファが配置されていない
チップコーナー部分の電源線領域に、ＧＮＤ電源線を構
成するメタル層を配置し、このメタル層の下部に、この
メタル層とは異なるＶＤＤ電源線を構成する第１層メタ
ル平行板を形成し、前記ＧＮＤ電源線を構成するメタル
層と第１層メタル平行板間、あるいはこの第１層メタル
平行板と半導体基板間からなる平行平板コンデンサを構
成し、前記ＶＤＤ電源線とＧＮＤ電源線間の容量を増加
させるようにしたものである。
されるＩ／Ｏバッファに電源を供給する電源線のレイア
ウト方法において、Ｉ／Ｏバッファが配置されていない
チップコーナー部分の電源線領域に、ＧＮＤ電源線を構
成するメタル層を配置し、このメタル層の下部に、この
メタル層とは異なるＶＤＤ電源線を構成する第１層メタ
ル平行板を形成し、前記ＧＮＤ電源線を構成するメタル
層と第１層メタル平行板間、あるいはこの第１層メタル
平行板と半導体基板間からなる平行平板コンデンサを構
成し、前記ＶＤＤ電源線とＧＮＤ電源線間の容量を増加
させるようにしたものである。
【００１０】上記（１）又は（２）のように構成したの
で、チップコーナー部のＩ／Ｏバッファの存在しない領
域を利用して、追加のメタル層を形成し、ＶＤＤ電源線
とＧＮＤ電源線との間の容量を増加するようにしたの
で、特別なチップサイズの増大を招くことなく、また、
半導体集積回路の製造プロセスに何らの変更も必要とせ
ずに、Ｉ／Ｏバッファのスイッチングに起因するノイズ
を低減することができる。
で、チップコーナー部のＩ／Ｏバッファの存在しない領
域を利用して、追加のメタル層を形成し、ＶＤＤ電源線
とＧＮＤ電源線との間の容量を増加するようにしたの
で、特別なチップサイズの増大を招くことなく、また、
半導体集積回路の製造プロセスに何らの変更も必要とせ
ずに、Ｉ／Ｏバッファのスイッチングに起因するノイズ
を低減することができる。
【００１１】（３）半導体集積回路のチップ周辺に配置
されるＩ／Ｏバッファに電源を供給する電源線におい
て、Ｉ／Ｏバッファが配置されていないチップコーナー
部分の電源線領域に配置されるＧＮＤ電源線を構成する
メタル層と、このメタル層の下部に形成され、このメタ
ル層とは異なるＶＤＤ電源線を構成する第１層メタル平
行板と、前記チップコーナー部分の前記電源線領域下部
の半導体基板上に形成されるアクティブ領域と、前記Ｖ
ＤＤ電源線とＧＮＤ電源線間に形成される容量と、前記
アクティブ領域と前記半導体基板間に形成されるＰＮ接
合容量とを設けるようにしたものである。
されるＩ／Ｏバッファに電源を供給する電源線におい
て、Ｉ／Ｏバッファが配置されていないチップコーナー
部分の電源線領域に配置されるＧＮＤ電源線を構成する
メタル層と、このメタル層の下部に形成され、このメタ
ル層とは異なるＶＤＤ電源線を構成する第１層メタル平
行板と、前記チップコーナー部分の前記電源線領域下部
の半導体基板上に形成されるアクティブ領域と、前記Ｖ
ＤＤ電源線とＧＮＤ電源線間に形成される容量と、前記
アクティブ領域と前記半導体基板間に形成されるＰＮ接
合容量とを設けるようにしたものである。
【００１２】（４）半導体集積回路のチップ周辺に配置
されるＩ／Ｏバッファに電源を供給する電源線のレイア
ウト方法において、Ｉ／Ｏバッファが配置されていない
チップコーナー部分の電源線領域に、ＧＮＤ電源線を構
成するメタル層を配置し、このメタル層の下部に、この
メタル層とは異なるＶＤＤ電源線を構成する第１層メタ
ル平行板を形成し、前記チップコーナー部分の前記電源
線領域下部の半導体基板上にアクティブ領域を形成し、
前記ＶＤＤ電源線とＧＮＤ電源線間の容量を増加させる
とともに、前記アクティブ領域と前記半導体基板間にＰ
Ｎ接合容量を追加するようにしたものである。
されるＩ／Ｏバッファに電源を供給する電源線のレイア
ウト方法において、Ｉ／Ｏバッファが配置されていない
チップコーナー部分の電源線領域に、ＧＮＤ電源線を構
成するメタル層を配置し、このメタル層の下部に、この
メタル層とは異なるＶＤＤ電源線を構成する第１層メタ
ル平行板を形成し、前記チップコーナー部分の前記電源
線領域下部の半導体基板上にアクティブ領域を形成し、
前記ＶＤＤ電源線とＧＮＤ電源線間の容量を増加させる
とともに、前記アクティブ領域と前記半導体基板間にＰ
Ｎ接合容量を追加するようにしたものである。
【００１３】上記（３）又は（４）のように構成したの
で、チップコーナー部のＩ／Ｏバッファの存在しない電
源線領域という限られたスペースでも、第１実施例以上
のＶＤＤ電源線とＧＮＤ電源線との間の容量を付加する
ことができ、より一層のノイズの低減を図ることができ
る。
で、チップコーナー部のＩ／Ｏバッファの存在しない電
源線領域という限られたスペースでも、第１実施例以上
のＶＤＤ電源線とＧＮＤ電源線との間の容量を付加する
ことができ、より一層のノイズの低減を図ることができ
る。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。図１は本発明の第１実
施例を示す電源線のレイアウト図であって、半導体集積
回路チップのコーナー部の電源線領域に、第１層メタル
平行板１０４を付加したものである。図２は図１のＡ−
Ａ′線断面模式図である。
て図面を用いて詳細に説明する。図１は本発明の第１実
施例を示す電源線のレイアウト図であって、半導体集積
回路チップのコーナー部の電源線領域に、第１層メタル
平行板１０４を付加したものである。図２は図１のＡ−
Ａ′線断面模式図である。
【００１５】図１において、Ｉ／Ｏバッファ１０３に電
源を供給するリング状の電源線は、第２層メタル（図２
参照）を用いて、ＶＤＤ電源線１０１およびＧＮＤ電源
線１０２それぞれ並行してレイアウトされている。コー
ナー以外の場所には、一般的にＩ／Ｏバッファ１０３が
電源線の下に配置されているが、コーナー部分のＩ／Ｏ
バッファ１０３の存在しない領域に第１層メタル平行板
１０４を設置し、スルーホール１０５を介して、第２層
メタルからなるＶＤＤ電源線１０１と電気的に接続した
ものである。
源を供給するリング状の電源線は、第２層メタル（図２
参照）を用いて、ＶＤＤ電源線１０１およびＧＮＤ電源
線１０２それぞれ並行してレイアウトされている。コー
ナー以外の場所には、一般的にＩ／Ｏバッファ１０３が
電源線の下に配置されているが、コーナー部分のＩ／Ｏ
バッファ１０３の存在しない領域に第１層メタル平行板
１０４を設置し、スルーホール１０５を介して、第２層
メタルからなるＶＤＤ電源線１０１と電気的に接続した
ものである。
【００１６】図２に示すように、新しく追加された第１
層メタル平行板１０４はスルーホール１０５を介して、
ＶＤＤ電源線１０１と電気的に接続しているため、ＶＤ
Ｄレベルにバイアスされており、対向するＧＮＤ電源線
１０２、およびＰ型半導体基板１０６との間に、それぞ
れメタル平行板容量Ｃ２，Ｃ３が形成される。ここで、
従来例と比べて本発明の場合、どの程度容量が追加され
ているかを、図１、図２を例に概算する。ここでは、簡
単にするため、ＶＤＤ電源線１０１、ＧＮＤ電源線１０
２それぞれの幅は同一とする。コーナー部のＶＤＤ電源
線１０１の面積を、例えば、Ｓとすると、コーナー部の
ＧＮＤ電源線１０２の面積は約３Ｓとなる。また、追加
される第１層メタル平行板１０４は、電源線１０１、１
０２とＰ型半導体基板１０６の中間に設置されるものと
すると、従来例の図４において、容量Ｃ１の値は、Ｃ１
＝ε・ε0 ・Ｓ／ｄとなる。
層メタル平行板１０４はスルーホール１０５を介して、
ＶＤＤ電源線１０１と電気的に接続しているため、ＶＤ
Ｄレベルにバイアスされており、対向するＧＮＤ電源線
１０２、およびＰ型半導体基板１０６との間に、それぞ
れメタル平行板容量Ｃ２，Ｃ３が形成される。ここで、
従来例と比べて本発明の場合、どの程度容量が追加され
ているかを、図１、図２を例に概算する。ここでは、簡
単にするため、ＶＤＤ電源線１０１、ＧＮＤ電源線１０
２それぞれの幅は同一とする。コーナー部のＶＤＤ電源
線１０１の面積を、例えば、Ｓとすると、コーナー部の
ＧＮＤ電源線１０２の面積は約３Ｓとなる。また、追加
される第１層メタル平行板１０４は、電源線１０１、１
０２とＰ型半導体基板１０６の中間に設置されるものと
すると、従来例の図４において、容量Ｃ１の値は、Ｃ１
＝ε・ε0 ・Ｓ／ｄとなる。
【００１７】一方、本発明の図２において、容量Ｃ２の
値は、ＧＮＤ電源線１０２の面積が約３Ｓ、対向する第
１層メタル平行板１０４との間の絶縁体の厚さが、従来
例のｄに比べて、約ｄ／２となっているため、 Ｃ２＝ε・ε0 ・〔（３Ｓ）／（ｄ／２）〕＝６・ε・
ε0 ・Ｓ／ｄ＝６×Ｃ１ となる。
値は、ＧＮＤ電源線１０２の面積が約３Ｓ、対向する第
１層メタル平行板１０４との間の絶縁体の厚さが、従来
例のｄに比べて、約ｄ／２となっているため、 Ｃ２＝ε・ε0 ・〔（３Ｓ）／（ｄ／２）〕＝６・ε・
ε0 ・Ｓ／ｄ＝６×Ｃ１ となる。
【００１８】また、容量Ｃ３の値は、第１層メタル平行
板１０４の面積が、約４Ｓ、対向するＰ型半導体基板１
０６との間の絶縁体の厚さが、従来例ｄに比べて、約ｄ
／２となっているため、 Ｃ３＝ε・ε0 ・〔（４Ｓ）／（ｄ／２）〕＝８・ε・
ε0 ・Ｓ／ｄ＝８×Ｃ１ となる。
板１０４の面積が、約４Ｓ、対向するＰ型半導体基板１
０６との間の絶縁体の厚さが、従来例ｄに比べて、約ｄ
／２となっているため、 Ｃ３＝ε・ε0 ・〔（４Ｓ）／（ｄ／２）〕＝８・ε・
ε0 ・Ｓ／ｄ＝８×Ｃ１ となる。
【００１９】従って、本発明におけるトータルの容量
は、 Ｃ２＋Ｃ３＝１４×Ｃ１ となり、従来例の約１４倍となる。以上のように、第１
実施例によれば、チップコーナー部のＩ／Ｏバッファの
存在しない領域を利用して、追加の第１層メタル平行板
を形成し、ＶＤＤ電源線１０１とＧＮＤ電源線１０２と
の間の容量を増加するようにしたため、特別なチップサ
イズの増大を招くことなく、また、半導体集積回路の製
造プロセスに何らの変更も必要とせずに、Ｉ／Ｏバッフ
ァのスイッチングに起因するノイズを低減することがで
きる。
は、 Ｃ２＋Ｃ３＝１４×Ｃ１ となり、従来例の約１４倍となる。以上のように、第１
実施例によれば、チップコーナー部のＩ／Ｏバッファの
存在しない領域を利用して、追加の第１層メタル平行板
を形成し、ＶＤＤ電源線１０１とＧＮＤ電源線１０２と
の間の容量を増加するようにしたため、特別なチップサ
イズの増大を招くことなく、また、半導体集積回路の製
造プロセスに何らの変更も必要とせずに、Ｉ／Ｏバッフ
ァのスイッチングに起因するノイズを低減することがで
きる。
【００２０】図６は本発明の第２実施例を示す断面模式
図である。第１実施例において追加した第１層メタル平
行板１０４の下部のＰ型半導体基板１０６領域に、Ｎ型
のアクティブ領域１０７を設置し、前記第１層メタル平
行板１０４とコンタクト１０８を通して電気的に接続し
たものである。Ｎ型のアクティブ領域１０７はＶＤＤ電
位にバイアスされ、一方、Ｐ型基板１０６はＧＮＤ電位
にバイアスされているため、両者の接点であるＰＮ接合
には、逆バイアスが印加されることにより生成される空
乏層により、接合容量が生じる。その値は、ＰＮ接合の
面積Ｓ、半導体基板の比誘電率εsi、真空の誘電率
ε0、Ｐ型半導体基板の濃度Ｎ、電子の電荷量ｑ、接合
にかかる電圧Ｖを用いて、近似的に、 Ｃ＝Ｓ√（εsi・ε0 ・ｑ・Ｎ／２Ｖ） といった式で表される。この値は、通常の半導体集積回
路の場合、ＰＮ接合の単位面積当り、数１０-4（ｐＦ／
μｍ2 ）程度となり、第１実施例で付加した平行板コン
デンサ容量に比べて、約１０倍の値となる。
図である。第１実施例において追加した第１層メタル平
行板１０４の下部のＰ型半導体基板１０６領域に、Ｎ型
のアクティブ領域１０７を設置し、前記第１層メタル平
行板１０４とコンタクト１０８を通して電気的に接続し
たものである。Ｎ型のアクティブ領域１０７はＶＤＤ電
位にバイアスされ、一方、Ｐ型基板１０６はＧＮＤ電位
にバイアスされているため、両者の接点であるＰＮ接合
には、逆バイアスが印加されることにより生成される空
乏層により、接合容量が生じる。その値は、ＰＮ接合の
面積Ｓ、半導体基板の比誘電率εsi、真空の誘電率
ε0、Ｐ型半導体基板の濃度Ｎ、電子の電荷量ｑ、接合
にかかる電圧Ｖを用いて、近似的に、 Ｃ＝Ｓ√（εsi・ε0 ・ｑ・Ｎ／２Ｖ） といった式で表される。この値は、通常の半導体集積回
路の場合、ＰＮ接合の単位面積当り、数１０-4（ｐＦ／
μｍ2 ）程度となり、第１実施例で付加した平行板コン
デンサ容量に比べて、約１０倍の値となる。
【００２１】すなわち、第２実施例によれば、チップコ
ーナー部のＩ／Ｏバッファの存在しない電源線領域とい
う限られたスペースでも、第１実施例以上のＶＤＤ電源
線とＧＮＤ電源線との間の容量を付加することができ、
より一層のノイズの低減を図ることができる。上記の実
施例では、電源線が２層メタルで構成され、半導体基板
がＰ型の例で説明したが、例えば、電源線が３層メタ
ル、基板がＮ型の場合であっても、同様の考え方で本発
明を適用できることは言うまでもない。例えば、電源線
が３層メタルの場合は、追加するメタル平板を２層メタ
ル、あるいは１層メタル、あるいは両者で構成すればよ
く、基板がＮ型の場合は、基板上に設置するアクティブ
領域をＰ型に変更すればよい。
ーナー部のＩ／Ｏバッファの存在しない電源線領域とい
う限られたスペースでも、第１実施例以上のＶＤＤ電源
線とＧＮＤ電源線との間の容量を付加することができ、
より一層のノイズの低減を図ることができる。上記の実
施例では、電源線が２層メタルで構成され、半導体基板
がＰ型の例で説明したが、例えば、電源線が３層メタ
ル、基板がＮ型の場合であっても、同様の考え方で本発
明を適用できることは言うまでもない。例えば、電源線
が３層メタルの場合は、追加するメタル平板を２層メタ
ル、あるいは１層メタル、あるいは両者で構成すればよ
く、基板がＮ型の場合は、基板上に設置するアクティブ
領域をＰ型に変更すればよい。
【００２２】また、電源線が実施例と同様、２層メタル
で構成される場合でも、本半導体集積回路が３層メタル
の製造プロセスを用いている場合には、追加平行板を電
源線の上方に第３層メタルを用いて形成するような変形
例も可能である。なお、本発明は上記実施例に限定され
るものではなく、本発明の趣旨に基づいて種々の変形が
可能であり、これらを本発明の範囲から排除するもので
はない。
で構成される場合でも、本半導体集積回路が３層メタル
の製造プロセスを用いている場合には、追加平行板を電
源線の上方に第３層メタルを用いて形成するような変形
例も可能である。なお、本発明は上記実施例に限定され
るものではなく、本発明の趣旨に基づいて種々の変形が
可能であり、これらを本発明の範囲から排除するもので
はない。
【００２３】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （Ａ）請求項１又は２記載の発明によれば、チップコー
ナー部のＩ／Ｏバッファの存在しない領域を利用して、
追加の第１のメタル層を形成し、ＶＤＤ電源線とＧＮＤ
電源線との間の容量を増加するようにしたので、特別な
チップサイズの増大を招くことなく、また、半導体集積
回路の製造プロセスに何らの変更も必要とせずに、Ｉ／
Ｏバッファのスイッチングに起因するノイズを低減する
ことができる。
よれば、以下のような効果を奏することができる。 （Ａ）請求項１又は２記載の発明によれば、チップコー
ナー部のＩ／Ｏバッファの存在しない領域を利用して、
追加の第１のメタル層を形成し、ＶＤＤ電源線とＧＮＤ
電源線との間の容量を増加するようにしたので、特別な
チップサイズの増大を招くことなく、また、半導体集積
回路の製造プロセスに何らの変更も必要とせずに、Ｉ／
Ｏバッファのスイッチングに起因するノイズを低減する
ことができる。
【００２４】（Ｂ）請求項３又は４記載の発明によれ
ば、チップコーナー部のＩ／Ｏバッファの存在しない電
源線領域という限られたスペースでも、第１実施例以上
のＶＤＤ電源線とＧＮＤ電源線との間の容量を付加する
ことができ、より一層のノイズの低減を図ることができ
る。
ば、チップコーナー部のＩ／Ｏバッファの存在しない電
源線領域という限られたスペースでも、第１実施例以上
のＶＤＤ電源線とＧＮＤ電源線との間の容量を付加する
ことができ、より一層のノイズの低減を図ることができ
る。
【図１】本発明の第１実施例を示す電源線のレイアウト
図である。
図である。
【図２】図１のＡ−Ａ′線断面模式図である。
【図３】従来の電源線のレイアウト図である。
【図４】図３のＢ−Ｂ′線断面模式図である。
【図５】従来の電源線とＩ／Ｏバッファの接続関係を示
す図である。
す図である。
【図６】本発明の第２実施例を示す断面模式図である。
１０１ ＶＤＤ電源線 １０２ ＧＮＤ電源線 １０３ Ｉ／Ｏバッファ １０４ 第１層メタル平行板 １０５ スルーホール １０６ Ｐ型半導体基板 １０７ Ｎ型のアクティブ領域 １０８ コンタクト
Claims (4)
- 【請求項１】 半導体集積回路のチップ周辺に配置され
るＩ／Ｏバッファに電源を供給する電源線において、
（ａ）Ｉ／Ｏバッファが配置されていないチップコーナ
ー部分の電源線領域に配置されるＧＮＤ電源線を構成す
るメタル層と、（ｂ）該メタル層の下部に形成され、該
メタル層とは異なるＶＤＤ電源線を構成する第１層メタ
ル平行板と、（ｃ）前記ＧＮＤ電源線を構成するメタル
層と第１層メタル平行板間、あるいは該第１層メタル平
行板と半導体基板間からなる平行平板コンデンサとを具
備することを特徴とする半導体集積回路の電源線。 - 【請求項２】 半導体集積回路のチップ周辺に配置され
るＩ／Ｏバッファに電源を供給する電源線のレイアウト
方法において、（ａ）Ｉ／Ｏバッファが配置されていな
いチップコーナー部分の電源線領域にＧＮＤ電源線を構
成するメタル層を配置し、（ｂ）該メタル層の下部に該
メタル層とは異なるＶＤＤ電源線を構成する第１層メタ
ル平行板を形成し、（ｃ）前記ＧＮＤ電源線を構成する
メタル層と前記第１層メタル平行板間、あるいは、該第
１層メタル平行板と半導体基板間からなる平行平板コン
デンサを構成し、（ｄ）前記ＶＤＤ電源線とＧＮＤ電源
線間の容量を増加させたことを特徴とする半導体集積回
路の電源線のレイアウト方法。 - 【請求項３】 半導体集積回路のチップ周辺に配置され
るＩ／Ｏバッファに電源を供給する電源線において、
（ａ）Ｉ／Ｏバッファが配置されていないチップコーナ
ー部分の電源線領域に配置されるＧＮＤ電源線を構成す
るメタル層と、（ｂ）該メタル層の下部に形成され、該
メタル層とは異なるＶＤＤ電源線を構成する第１層メタ
ル平行板と、（ｃ）前記チップコーナー部分の前記電源
線領域下部の半導体基板上に形成されるアクティブ領域
と、（ｄ）前記ＶＤＤ電源線とＧＮＤ電源線間に形成さ
れる容量と、前記アクティブ領域と前記半導体基板間に
形成されるＰＮ接合容量とを具備することを特徴とする
半導体集積回路の電源線。 - 【請求項４】 半導体集積回路のチップ周辺に配置され
るＩ／Ｏバッファに電源を供給する電源線のレイアウト
方法において、（ａ）Ｉ／Ｏバッファが配置されていな
いチップコーナー部分の電源線領域にＧＮＤ電源線を構
成するメタル層を配置し、（ｂ）該メタル層の下部に該
メタル層とは異なるＶＤＤ電源線を構成する第１層メタ
ル平行板を形成し、（ｃ）前記チップコーナー部分の前
記電源線領域下部の半導体基板上にアクティブ領域を形
成し、（ｄ）前記ＶＤＤ電源線とＧＮＤ電源線間の容量
を増加させるとともに、前記アクティブ領域と前記半導
体基板間にＰＮ接合容量を追加するようにしたことを特
徴とする半導体集積回路の電源線のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5715896A JPH09246476A (ja) | 1996-03-14 | 1996-03-14 | 半導体集積回路の電源線及びそのレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5715896A JPH09246476A (ja) | 1996-03-14 | 1996-03-14 | 半導体集積回路の電源線及びそのレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246476A true JPH09246476A (ja) | 1997-09-19 |
Family
ID=13047770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5715896A Pending JPH09246476A (ja) | 1996-03-14 | 1996-03-14 | 半導体集積回路の電源線及びそのレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246476A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000036651A1 (de) * | 1998-12-16 | 2000-06-22 | Infineon Technologies Ag | Integrierte schaltung mit kapazitiven elementen |
| WO2001024262A1 (de) * | 1999-09-30 | 2001-04-05 | Infineon Technologies Ag | Emv-optimierte on-chip-stromversorgung |
| US7292455B2 (en) | 2003-11-27 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Multilayered power supply line for semiconductor integrated circuit and layout method thereof |
-
1996
- 1996-03-14 JP JP5715896A patent/JPH09246476A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20010040904A (ko) * | 1998-12-16 | 2001-05-15 | 인피니언 테크놀로지스 아게 | 용량성 성분들을 가지는 집적 회로 |
| US6465868B1 (en) | 1998-12-16 | 2002-10-15 | Infineon Technologies Ag | Integrated circuit having capacitive elements |
| USRE39124E1 (en) * | 1998-12-16 | 2006-06-13 | Infineon Technologies Ag | Integrated circuit having capacitive elements |
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| US6646475B2 (en) | 1999-09-30 | 2003-11-11 | Infineon Technologies Ag | On-chip power supply with optimized electromagnetic compatibility |
| US7292455B2 (en) | 2003-11-27 | 2007-11-06 | Oki Electric Industry Co., Ltd. | Multilayered power supply line for semiconductor integrated circuit and layout method thereof |
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|---|---|---|---|
| A02 | Decision of refusal |
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