JPH098227A

JPH098227A - 半導体集積回路装置

Info

Publication number: JPH098227A
Application number: JP15052395A
Authority: JP
Inventors: Masahito Isoda; 雅仁礒田
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1995-06-16
Filing date: 1995-06-16
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】多ピン化を図ることができる半導体集積回路装
置を提供する。【構成】半導体チップ１の周縁に沿うように、複数の入
出力セル領域２が配置されている。入出力セル領域２は
複数のパッド３，４を備える。複数のパッド３，４は半
導体チップ１の周方向と直交する方向に離間して配置さ
れている。入出力セル領域２は入出力回路を構成するた
めの複数の素子５を備える。複数の素子５は複数のパッ
ド３，４に対応する複数の素子群に分割され、各素子群
はパッド３，４の配置方向において各パッド３，４に隣
接するように配置されている。入出力回路を構成するた
めに使用される素子群はその素子群に対応するパッド
３，４と配線６，７によって接続されるとともに、素子
群と接続されたすべてのパッド３，４はＴＡＢテープ９
上の配線８によって外部ピンに接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置（Ｉ
Ｃ）に係り、より詳しくは外部ピンの多ピン化を図る技
術に関する。

【０００２】近年の半導体集積回路装置は、プロセス技
術の進歩により高集積化が進み、半導体チップに構成で
きる回路の増加に応じて外部ピンの増加が要求されてい
る。このためには、半導体チップの周縁に沿うように配
置される複数の入出力セル領域の幅、すなわち、入出力
セル領域の配置方向における長さを小さくすることが必
要である。

【０００３】

【従来の技術】図１０は従来の半導体集積回路装置１１
０を示す。半導体チップ１１１の中央部には内部セル領
域１１２が形成され、この内部セル領域１１２には種々
の論理回路が配置される。入出力回路を構成するための
複数の入出力セル領域１１３は半導体チップ１１１の周
縁に沿うように配置されている。

【０００４】図１１に示すように、各入出力セル領域１
１３は半導体チップ１１１の周縁寄りに配置されたボン
ディングパッド１１４を備える。また、入出力セル領域
１１３は８個のＮＭＯＳトランジスタ１１５及び８個の
ＰＭＯＳトランジスタ１１６を備えている。ＭＯＳトラ
ンジスタのゲートがＮＭＯＳトランジスタ１１５及びＰ
ＭＯＳトランジスタ１１６として示されている。

【０００５】８個のＮＭＯＳトランジスタ１１５は入出
力セル領域１１３の幅方向、すなわち、複数の入出力セ
ル領域１１３の配置方向に配置され、８個のＰＭＯＳト
ランジスタ１１６も入出力セル領域１１３の幅方向に配
置されている。８個のＮＭＯＳトランジスタ１１５及び
８個のＰＭＯＳトランジスタ１１６は入出力セル領域１
１３の高さ方向、すなわち、入出力セル領域１１３の配
置方向と直交する方向に配置されている。

【０００６】各一対のＮＭＯＳトランジスタ１１５のソ
ース上の配線１１７は低電位電源Ｖ _SSを供給する上層の
電源供給配線１１９に接続されている。各一対のＰＭＯ
Ｓトランジスタ１１６のソース上の配線１１８は高電位
電源Ｖ_DDを供給する上層の電源供給配線１２０に接続さ
れている。対応するＰＭＯＳトランジスタ１１６及びＮ
ＭＯＳトランジスタ１１５のドレインは５本のアルミニ
ウム配線１２１を介してボンディングパッド１１４に接
続されている。

【０００７】この入出力セル領域１１３では各アルミニ
ウム配線１２１に接続されるＭＯＳトランジスタの数が
少なく、各アルミニウム配線１２１の電流密度は小さ
い。しかしながら、８個のＭＯＳトランジスタが入出力
セル領域１１３の幅方向に配置されているので、入出力
セル領域１１３の幅を小さくすることができない。

【０００８】従って、入出力セル領域１１３の数を多く
することはできず、それに伴ってパッケージに設けられ
る外部ピンの数が少なくなってしまい、多ピン化を図る
ことができなかった。

【０００９】図１２は、従来の半導体集積回路装置にお
ける別の入出力セル領域１２５を示す。図１２（ａ）に
示すように、この入出力セル領域１２５は、１つのボン
ディングパッド１２６を備えるとともに、８個のＮＭＯ
Ｓトランジスタ１１５及び８個のＰＭＯＳトランジスタ
１１６を備える。

【００１０】８個のＮＭＯＳトランジスタ１１５は２個
ずつ４段に配置され、８個のＰＭＯＳトランジスタ１１
６も２個ずつ４段に配置されている。８個のＮＭＯＳト
ランジスタ１１５及び８個のＰＭＯＳトランジスタ１１
６は入出力セル領域１２５の高さ方向（入出力セル領域
１２５の配置方向と直交する方向）に配置されている。

【００１１】８個のＮＭＯＳトランジスタ１１５のソー
ス上の配線１２７は低電位電源Ｖ_SSを供給する上層の電
源供給配線１２９に接続されている。各８個のＰＭＯＳ
トランジスタ１１６のソース上の配線１２８は高電位電
源Ｖ_DDを供給する上層の電源供給配線１３０に接続され
ている。各４個のＰＭＯＳトランジスタ１１６のドレイ
ン及び各４個のＮＭＯＳトランジスタ１１５のドレイン
は２本のアルミニウム配線１３１を介してボンディング
パッド１２６に接続されている。

【００１２】図１２（ｂ）は図１２（ａ）のＤ−Ｄ断面
図であり、チップ基板１３２にはＰウェル１３３及びＮ
ウェル１３４が形成されている。Ｐウェル１３３内に前
記８個のＮＭＯＳトランジスタ１１５が形成され、Ｎウ
ェル１３４内に前記８個のＰＭＯＳトランジスタ１１６
が形成されている。チップ基板１３２上には絶縁層１３
５を介して配線１３１及び電源供給配線１２９，１３０
が形成されている。ボンディングパッド１２６はボンデ
ィングワイヤ１３６を介して図示しない外部ピンに接続
される。

【００１３】

【発明が解決しようとする課題】上記従来の入出力セル
領域１２５は８個のＮＭＯＳトランジスタ１１５及び８
個のＰＭＯＳトランジスタ１１６をそれぞれ２個ずつ４
段に配置することにより、入出力セル領域１２５の幅を
小さくするようにしている。

【００１４】しかしながら、外部ピンに接続されるボン
ディングパッド１２６は１つであり、ボンディングパッ
ド１２６に接続される２本のアルミニウム配線１３１は
それぞれ４個のＰＭＯＳトランジスタ１１６又は４個の
ＮＭＯＳトランジスタ１１５の電流を流さねばならな
い。そのため、各アルミニウム配線１３１にはその電流
密度が小さくなるように太い線幅のものが必要となる。

【００１５】その結果、入出力セル領域１２５の幅はア
ルミニウム配線の線幅と本数とに基づいて決定されるこ
ととなり、入出力セル領域１２５の幅はある程度までし
か細くすることができない。従って、入出力セル領域１
２５の数はある程度までしか増加させることができず、
半導体集積回路装置の多ピン化を図る上で問題となる。

【００１６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、入出力セル領域の幅を
細くすることにより、配置できる入出力セル領域の数を
多くでき、多ピン化を図ることができる半導体集積回路
装置を提供することにある。

【００１７】

【課題を解決するための手段】図１（ａ），（ｂ）は本
発明の原理説明図である。半導体チップ１の周縁に沿う
ように、複数の入出力セル領域２が配置されている。入
出力セル領域２は複数のパッド３，４を備える。複数の
パッド３，４は半導体チップ１の周方向と直交する方向
に離間して配置されている。入出力セル領域２は入出力
回路を構成するための複数の素子５を備える。複数の素
子５は複数のパッド３，４に対応する複数の素子群に分
割され、各素子群はパッド３，４の配置方向において各
パッド３，４に隣接するように配置されている。入出力
回路を構成するために使用される素子群はその素子群に
対応するパッド３，４と配線６，７によって接続される
とともに、素子群と接続されたすべてのパッド３，４は
ＴＡＢテープ９上の配線８によって外部ピンに接続され
る。

【００１８】

【作用】本発明によれば、入出力回路を構成するために
使用される素子群に接続される複数のパッド３，４はそ
の素子群の電流を流すだけでよい。また、複数の素子５
が複数の素子群に分割されているので、各素子群を構成
する素子数は少ない。そのため、各パッド３，４と素子
群とを接続する配線６，７を流れる電流の値を小さくで
き、配線６，７の配線幅を細くすることができる。その
ため、半導体チップ１の周方向における入出力セル領域
２の長さを短くすることができ、半導体チップ１の周方
向に配置される入出力セル領域２の数が増加し、半導体
集積回路装置の多ピン化が可能となる。

【００１９】

【実施例】以下、本発明を具体化した一実施例を図２〜
図４に従って説明する。図２は本実施例の半導体集積回
路装置１０を示す。半導体集積回路装置１０の半導体チ
ップ１１の中央部には内部セル領域１２が形成され、こ
の内部セル領域１２には種々の論理回路が配置される。
複数の入出力セル領域１３は半導体チップ１１の周縁に
沿うように配置されている。

【００２０】図３（ａ）に示すように、入出力セル領域
１３は複数（本実施例では２個）のパッド１５，１６を
備える。複数のパッド１５，１６は半導体チップ１１の
周方向と直交する方向に離間して配置されている。入出
力セル領域１３は入出力回路を構成するための素子とし
ての複数（本実施例では８個）のＮＭＯＳトランジスタ
１７及び複数（本実施例では８個）のＰＭＯＳトランジ
スタ１８を備える。なお、ＭＯＳトランジスタのゲート
がＮＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ
１８として示されている。

【００２１】それぞれ８個のＮＭＯＳトランジスタ１７
及びＰＭＯＳトランジスタ１８は、パッド１５，１６に
対応するようにそれぞれ４個のＮＭＯＳトランジスタ１
７及びＰＭＯＳトランジスタ１８よりなる２つのトラン
ジスタ群２８，２９に分割されている。そして、各トラ
ンジスタ群２８，２９はパッド１５，１６の配置方向に
おいて各パッド１５，１６に隣接するように配置される
とともに、各トランジスタ群２８，２９は各パッド１
５，１６を挟むように４個のＮＭＯＳトランジスタ１７
及び４個のＰＭＯＳトランジスタ１８に二等分割されて
いる。

【００２２】各パッド１５，１６に対応する各トランジ
スタ群２８，２９の４個のＮＭＯＳトランジスタ１７及
び４個のＰＭＯＳトランジスタ１８は入出力セル領域１
３の幅方向、すなわち、半導体チップ１１の周方向に２
個ずつ２段に配置されている。また、各トランジスタ群
２８，２９の４個のＮＭＯＳトランジスタのソース上の
配線１９，２０は低電位電源Ｖ_SSを供給する上層の電源
供給配線２３に接続されている。各トランジスタ群２
８，２９の４個のＰＭＯＳトランジスタ１８のソース上
の配線２１，２２は高電位電源Ｖ_DDを供給する上層の電
源供給配線２４，２５に接続されている。

【００２３】トランジスタ群２８の４個のＮＭＯＳトラ
ンジスタ１７及び４個のＰＭＯＳトランジスタ１８のド
レインは、パッド１５から延びる４本の配線２６に接続
されている。トランジスタ群２９の４個のＮＭＯＳトラ
ンジスタ１７及び４個のＰＭＯＳトランジスタ１８のド
レインは、パッド１６から延びる４本の配線２７に接続
されている。

【００２４】図３（ｂ）は図３（ａ）のＡ−Ａ断面図で
あり、チップ基板３１には１つのＰウェル３２及び２つ
のＮウェル３３，３４が形成されている。Ｐウェル３２
内にトランジスタ群２８，２９の各４個のＮＭＯＳトラ
ンジスタ１７が形成されている。Ｎウェル３３内にトラ
ンジスタ群２８の４個のＰＭＯＳトランジスタ１８が形
成され、Ｎウェル３４内にトランジスタ群２９の４個の
ＰＭＯＳトランジスタ１８が形成されている。チップ基
板３１上には絶縁層３５を介して配線２６，２７及び電
源供給配線２３，２４，２５が形成されている。

【００２５】前記パッド１５，１６はバンプ３６，３７
及びＴＡＢ(tape automated bonding)テープ３８の表面
に形成された配線３９によって互いに接続されている。
配線３９はその端部において、バンプを介して図示しな
い外部ピンに接続される。ＴＡＢテープ３８の中央部に
は窓３８ａが設けられ、同窓３８ａを通して半導体チッ
プ１１中央部の内部セル領域１２が視認できる。

【００２６】図４は図３（ａ）に示す入出力セル領域１
３に構成された出力回路の等価回路を示す。なお、４個
のＮＭＯＳトランジスタ１７は並列に接続されているた
め、図４においては４個のＮＭＯＳトランジスタ１７は
１個にまとめて図示されている。同様に、４個のＰＭＯ
Ｓトランジスタ１８は並列に接続されているため、図４
においては４個のＰＭＯＳトランジスタ１８も１個にま
とめて図示されている。

【００２７】さて、本実施例の半導体集積回路装置１０
における入出力セル領域１３は、それぞれ８個のＮＭＯ
Ｓトランジスタ１７及びＰＭＯＳトランジスタ１８を、
それぞれ４個のＮＭＯＳトランジスタ及びＰＭＯＳトラ
ンジスタよりなるトランジスタ群２８，２９に分割して
２個のパッド１５，１６に対応させている。そして、各
トランジスタ群２８，２９の４個のＮＭＯＳトランジス
タ１７及び４個のＰＭＯＳトランジスタ１８は入出力セ
ル領域１３の幅方向、すなわち、半導体チップ１１の周
方向に２個ずつ２段に配置されているので、ＭＯＳトラ
ンジスタの配置によって入出力セル領域１３の幅を小さ
くすることができる。

【００２８】また、入出力セル領域１３において、入出
力回路を構成するために使用されるトランジスタ群２
８，２９に接続される複数のパッド１５，１６はそのト
ランジスタ群２８，２９の電流を流すだけでよい。ま
た、トランジスタ群２８，２９のトランジスタ数は入出
力セル領域１３のすべてのトランジスタ数の２分の１で
ある。

【００２９】従って、各パッド１５，１６から延びる各
４本の配線２６，２７に接続されるＭＯＳトランジスタ
の数は２個と少なく、１本の配線２６，２７の電流密度
を小さくでき、配線２６，２７の配線幅を細くすること
ができる。そのため、入出力セル領域１３の幅を細くす
ることができ、半導体チップ１１の周方向に配置される
入出力セル領域１３の数が増加し、半導体集積回路装置
１０の多ピン化を図ることができる。

【００３０】図５，図６は別の入出力セル領域４５を示
す。なお、図３（ａ），図３（ｂ）と同様の構成につい
ては同一の符号を付して説明する。この入出力セル領域
４５は前記入出力セル領域１３と同様に半導体チップの
周縁に沿うように複数配置される。図５に示すように、
入出力セル領域４５は複数（本実施例では４個）のパッ
ド４７，４８，４９，５０を備え、各パッド４７〜５０
は半導体チップの周方向と直交する方向に離間して配置
されている。入出力セル領域４５は入出力回路を構成す
るための素子としてそれぞれ８個のＮＭＯＳトランジス
タ１７及びＰＭＯＳトランジスタ１８を備える。なお、
ＭＯＳトランジスタのゲートがＮＭＯＳトランジスタ１
７及びＰＭＯＳトランジスタ１８として示されている。

【００３１】８個のＰＭＯＳトランジスタ１８は、パッ
ド４７，４８に対応するように、それぞれ４個のＰＭＯ
Ｓトランジスタ１８よりなる２つのトランジスタ群５
１，５２に分割されている。８個のＮＭＯＳトランジス
タ１７は、パッド４９，５０に対応するように、それぞ
れ４個のＮＭＯＳトランジスタ１７よりなる２つのトラ
ンジスタ群５３，５４に分割されている。そして、各ト
ランジスタ群５１〜５４はパッド４７〜５０の配置方向
において各パッド４７〜５０に隣接するように配置され
ている。各トランジスタ群５１，５２は各パッド４７，
４８を挟むように２個のＰＭＯＳトランジスタ１８に二
等分割されている。各トランジスタ群５３，５４は各パ
ッド４９，５０を挟むように２個のＮＭＯＳトランジス
タ１７に二等分割されている。

【００３２】各パッド４７，４８に対応する各トランジ
スタ群５１，５２の４個のＰＭＯＳトランジスタ１８は
入出力セル領域４５の幅方向、すなわち、半導体チップ
の周方向に２個ずつ配置されている。各パッド４９，５
０に対応する各トランジスタ群５３，５４の４個のＮＭ
ＯＳトランジスタ１７も入出力セル領域４５の幅方向に
２個ずつ配置されている。

【００３３】また、各トランジスタ群５１，５２のＰＭ
ＯＳトランジスタ１８のソース上の配線５５，５６，５
７は高電位電源Ｖ_DDを供給する上層の電源供給配線５
８，５９，６０にそれぞれ接続されている。各トランジ
スタ群５３，５４のＮＭＯＳトランジスタ１７のソース
上の配線６１，６２，６３は低電位電源Ｖ_SSを供給する
上層の電源供給配線６４，６５，６６にそれぞれ接続さ
れている。

【００３４】トランジスタ群５１の４個のＰＭＯＳトラ
ンジスタ１８のドレインは、パッド４７から延びる４本
の配線６７に接続されている。トランジスタ群５２の４
個のＰＭＯＳトランジスタ１８のドレインは、パッド４
８から延びる４本の配線６８に接続されている。トラン
ジスタ群５３の４個のＮＭＯＳトランジスタ１７のドレ
インは、パッド４９から延びる４本の配線６９に接続さ
れている。さらに、トランジスタ群５４の４個のＮＭＯ
Ｓトランジスタ１７のドレインは、パッド５０から延び
る４本の配線７０に接続されている。

【００３５】図６は図５のＢ−Ｂ断面図であり、チップ
基板７１には１つのＮウェル７２及び１つのＰウェル７
３が形成されている。Ｎウェル７２内にトランジスタ群
５１，５２の各４個のＰＭＯＳトランジスタ１８が形成
されている。Ｐウェル７３内にトランジスタ群５３，５
４の各４個のＮＭＯＳトランジスタ１７が形成されてい
る。チップ基板７１上には絶縁層７４を介して配線６７
〜７０及び電源供給配線５８〜６０，６４〜６６が形成
されている。

【００３６】前記パッド４７〜５０はバンプ７５〜７８
及びＴＡＢテープ３８に形成された配線３９によって互
いに接続されている。図７は図５に示す入出力セル領域
４５に構成された出力回路の等価回路を示す。なお、４
個のＮＭＯＳトランジスタ１７は並列に接続されている
ため、図７においては４個のＮＭＯＳトランジスタ１７
は１個にまとめて図示されている。同様に、４個のＰＭ
ＯＳトランジスタ１８は並列に接続されているため、図
７においては４個のＰＭＯＳトランジスタ１８も１個に
まとめて図示されている。

【００３７】さて、本実施例における入出力セル領域４
５は、８個のＰＭＯＳトランジスタ１８を、それぞれ４
個のＰＭＯＳトランジスタ１８よりなるトランジスタ群
５１，５２に分割して２個のパッド４７，４８に対応さ
せるとともに、８個のＮＭＯＳトランジスタ１７を、そ
れぞれ４個のＮＭＯＳトランジスタ１７よりなるトラン
ジスタ群５３，５４に分割して２個のパッド４９，５０
に対応させている。そして、各トランジスタ群５１〜５
４の４個のＰＭＯＳトランジスタ１８又は４個のＮＭＯ
Ｓトランジスタ１７は入出力セル領域４５の幅方向、す
なわち、半導体チップの周方向に２個ずつ配置されてい
るので、ＭＯＳトランジスタの配置によって入出力セル
領域４５の幅を小さくすることができる。

【００３８】また、入出力セル領域４５において、入出
力回路を構成するために使用される各トランジスタ群５
１〜５４に接続される各パッド４７〜５０はそのトラン
ジスタ群５１〜５４の電流を流すだけでよい。また、ト
ランジスタ群５１〜５４のトランジスタ数は入出力セル
領域４５のすべてのトランジスタ数の４分の１である。

【００３９】従って、各パッド４７〜５０から延びる各
４本の配線６７〜７０に接続されるＭＯＳトランジスタ
の数は１個と少なく、１本の配線６７〜７０の電流密度
を小さくできる。そのため、配線６７〜７０の配線幅
を、前記入出力セル領域１３における配線２６，２７の
配線幅よりも細くすることができる。そのため、入出力
セル領域４５の幅をより細くすることができ、半導体チ
ップの周方向に配置される入出力セル領域４５の数がよ
り増加し、半導体集積回路装置の一層の多ピン化を図る
ことができる。

【００４０】図８，図９は別の入出力セル領域を示す。
なお、図５，図６と同様の構成については同一の符号を
付して説明する。この入出力セル領域８０は前記入出力
セル領域４５と同様に半導体チップの周縁に沿うように
複数配置される。図８に示すように、入出力セル領域８
０は複数（４個）のパッド４７，４８，４９，５０を備
え、各パッド４７〜５０は半導体チップの周方向と直交
する方向に離間して配置されている。入出力セル領域８
０は素子としてそれぞれ８個のＮＭＯＳトランジスタ１
７及びＰＭＯＳトランジスタ１８を備える。なお、ＭＯ
ＳトランジスタのゲートがＮＭＯＳトランジスタ１７及
びＰＭＯＳトランジスタ１８として示されている。

【００４１】それぞれ８個のＮＭＯＳトランジスタ１７
及びＰＭＯＳトランジスタ１８は、パッド４７〜５０に
対応するように、それぞれ２個のＮＭＯＳトランジスタ
１７及びＰＭＯＳトランジスタ１８よりなる４つのトラ
ンジスタ群８１〜８４に分割されている。そして、各ト
ランジスタ群８１〜８４はパッド４７〜５０の配置方向
において各パッド４７〜５０に隣接するように配置され
ている。各トランジスタ群８１〜８４は各パッド４７〜
５０を挟むようにそれぞれ２個のＮＭＯＳトランジスタ
１７及びＰＭＯＳトランジスタ１８に二等分割されてい
る。

【００４２】各パッド４７〜５０に対応する各トランジ
スタ群８１〜８４のそれぞれ２個のＮＭＯＳトランジス
タ１７及びＰＭＯＳトランジスタ１８は入出力セル領域
８０の幅方向、すなわち、半導体チップの周方向に配置
されている。

【００４３】また、各トランジスタ群８１〜８４のＰＭ
ＯＳトランジスタ１８のソース上の配線８５，８６，８
７は高電位電源Ｖ_DDを供給する上層の電源供給配線９
０，９１，９２にそれぞれ接続されている。各トランジ
スタ群８１〜８４のＮＭＯＳトランジスタ１７のソース
上の配線８８，８９は低電位電源Ｖ_SSを供給する上層の
電源供給配線９３，９４にそれぞれ接続されている。各
トランジスタ群８１〜８４のそれぞれ２個のＮＭＯＳト
ランジスタ１７及びＰＭＯＳトランジスタ１８のドレイ
ンは、各パッド４７〜５１から延びる各４本の配線６７
〜７０に接続されている。

【００４４】図９は図８のＣ−Ｃ断面図であり、チップ
基板１０１には３つのＮウェル１０２，１０３，１０４
及び２つのＰウェル１０５，１０６が形成されている。
Ｎウェル１０２内にトランジスタ群８１の２個のＰＭＯ
Ｓトランジスタ１８が形成されている。Ｎウェル１０３
内にトランジスタ群８２，８３の各２個のＰＭＯＳトラ
ンジスタ１８が形成されている。Ｎウェル１０４内にト
ランジスタ群８４の２個のＰＭＯＳトランジスタ１８が
形成されている。Ｐウェル１０５内にトランジスタ群８
１，８２の各２個のＮＭＯＳトランジスタ１７が形成さ
れ、Ｐウェル１０６内にトランジスタ群８３，８４の各
２個のＮＭＯＳトランジスタ１７が形成されている。チ
ップ基板１０１上には絶縁層１０７を介して配線８５〜
８９及び電源供給配線９０〜９４が形成されている。

【００４５】前記パッド４７〜５０はバンプ７５〜７８
及びＴＡＢテープ３８に形成された配線３９によって互
いに接続されている。さて、本実施例における入出力セ
ル領域８０は、それぞれ８個のＮＭＯＳトランジスタ１
７及びＰＭＯＳトランジスタ１８を、それぞれ２個のＮ
ＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ１８
よりなるトランジスタ群８１〜８４に分割して４個のパ
ッド４７〜５０に対応させている。そして、各トランジ
スタ群８１〜８４のそれぞれ２個のＮＭＯＳトランジス
タ１７及びＰＭＯＳトランジスタ１８は入出力セル領域
８０の幅方向、すなわち、半導体チップの周方向に２個
ずつ配置されているので、ＭＯＳトランジスタの配置に
よって入出力セル領域８０の幅を小さくすることができ
る。

【００４６】また、入出力セル領域８０において、各パ
ッド４７〜５０から延びる各４本の配線６７〜７０に接
続されるＭＯＳトランジスタの数は１個と少なく、１本
の配線６７〜７０の電流密度を小さくできる。そのた
め、配線６７〜７０の配線幅を細くすることができ、入
出力セル領域８０の幅を細くすることができ、よって半
導体チップの周方向に配置される入出力セル領域８０の
数がより増加し、半導体集積回路装置の一層の多ピン化
を図ることができる。

【００４７】なお、本発明は次のように変更して具体化
することも可能である。（１）入出力回路を構成するために使用されるトランジ
スタ群と接続されたすべてのパッドの接続を、配線を形
成したＴＡＢテープに代えて、エリアバンプ技術を用い
て行うようにしてもよい。この場合にも、上記各実施例
と同様の効果がある。

【００４８】

【発明の効果】以上詳述したように、本発明によれば、
入出力セル領域の幅を細くすることにより、配置できる
入出力セル領域の数を多くでき、多ピン化を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の原理説明図

【図２】一実施例の半導体集積回路装置を示すレイアウ
ト図

【図３】（ａ）は入出力セル領域の一例を示す平面図、
（ｂ）は図３（ａ）のＡ−Ａ断面図

【図４】入出力回路の等価回路図

【図５】別の入出力セル領域を示す平面図

【図６】図５のＢ−Ｂ断面図

【図７】入出力回路の等価回路図

【図８】別の入出力セル領域を示す平面図

【図９】図８のＣ−Ｃ断面図

【図１０】従来の半導体集積回路装置をす平面図

【図１１】従来の入出力セル領域を示す平面図

【図１２】（ａ）は従来の別の入出力セル領域を示す平
面図、（ｂ）は図１２（ａ）のＤ−Ｄ断面図

【符号の説明】

１半導体チップ２入出力セル領域３，４パッド５素子６，７，８配線

Claims

【特許請求の範囲】

【請求項１】入出力回路を構成するための複数の素子
をそれぞれ備えるとともに、入出力回路に接続されるパ
ッドを備える複数の入出力セル領域を、半導体チップの
周縁に沿うように配置した半導体集積回路装置であっ
て、各入出力セル領域には前記半導体チップの周方向と直交
する方向に複数のパッドを離間させて配置し、前記複数
の素子を複数のパッドに対応する複数の素子群に分割す
るとともに、各素子群を前記パッドの配置方向において
各パッドに隣接するように配置し、各入出力セル領域に
おいて入出力回路を構成するために使用される素子群を
当該素子群に対応するパッドに接続するとともに、素子
群と接続されたすべてのパッドを互いに接続した半導体
集積回路装置。
【請求項２】前記各素子群は当該素子群に対応するパ
ッドを挟むように二分割されている請求項１に記載の半
導体集積回路装置。