JPH01273332A - 大規模集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタスライス方式のゲートアレイ大規模集積
回路装置に関しご特に内部セルが夫々異なる電源電圧で
回路を構成できるようにした大規模集積回路装置に関す
る。

〔従来の技術〕

従来提供されているゲートアレイ大規模集積回路装置（
以下、ゲートアレイＬＳＩと称する）は、第２図に平面
レイアウト図を示すように、内部にトランジスタ等の素
子からなる内部セル１をＸ方向及びＹ方向に繰り返し配
置した内部セル領域２と、その外周に配設した入出力回
路領域３と、更にその外周部に配列したボンディングパ
ッド４を備えている。そして、これらに対して電源配線
とグランド配線を配設し、各内部セル１はこれらの配線
に対して電気接続することで、内部セル１を駆動するた
めの電源接続を行っている。

〔発明が解決しようとする課題〕

上述した従来のゲートアレイＬＳＩでは、内部セルに供
給される電源電圧は一定種類であるため、回路上一種類
の電源電圧しか使用できない、このため、内部セル１で
種々の回路を構成した場合、高電圧での回路駆動を行う
と消費電力が増大し、金属配線層のエレクトロ・マイグ
レーシリンが発生し、或いは使用回路周波数の制限が生
じる等の問題がある。また、低電圧での回路駆動を行う
と遅延時間が増大し、高速回路動作が困難になるという
問題がある。更に、消費電力の問題により希望のパッケ
ージへの実装が困難になり、かつこれらの問題のために
回路構成の自由度が少なくなってしまうという問題も生
じる。

本発明はこれらの間ｉｆ全て解消することを可能とした
大規模集積回路装置を提供することを目的としている。

〔課題を解決するだめの手段〕

本発明の大規模集積回路装置は、内部セル領域に設けら
れた複数個の内部セルのウェルを夫々独立した構成とし
、かつ各ウェルのコンタクトホールに対して夫々電圧が
異なる複数の電源配線を延設し、任意の電源配線を選択
してウェルに接続可能に構成している。

［作用］ 上述した構成では、各内部セルのウェルを夫々任意の電
位に設定でき、各内部セルで構成する回路を夫々異なる
電圧で駆動可能な大規模集積回路を実現する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例の要部の平面図であり、第２
図の鎖線Ａで囲んだ２つの内部セルを拡大した図である
。また、第３図及び第４図はそれぞれ第１図におけるＢ
−Ｂ線、及びＣ−Ｃ線に沿う断面図である。なお、本実
施例では各内部セル１はＰチャネルＭＯ３）ランジスタ
とＮチャネルＭＯＳｌ−ランジスタとで構成される相補
型ＭＯ３（Ｃ−ＭＯＳ）として構成した例を示している
。

これらの図において、各内部セル１は、Ｐ型半導体基板
８に形成したＮチャネルＭｏＳトランジスタＮＭＯ３と
、このＰ型半導体基板８に設けたＮウェル９に形成した
ＰチャネルＭＯ３）ランジスタＰＭＯ３とで構成される
。

前記ＮチャネルＭＯＳトランジスタＮＭＯ３は、第３図
に示すように、Ｐ型半導体基板８にＰ型半導体基板と接
続するためのＰ゛型領領域１０ソース、ドレインとなる
Ｎ゛型領領域１１形成しており、更にフィールド酸化膜
１２．ゲート酸化膜１３゜ゲート電極１４．絶縁膜１５
を形成している。

また前記ＰチャネルＭＯＳトランジスタＰＭＯ３は、第
４図に示すように、各内部セルのＮウェル９は夫々独立
して構成され、このＮウェル９中にＮウェル９と接続す
るためのＮ３型領域１６゜ソース、ドレインとなるＰ３
型領域１７を形成している。なお、１２はフィールド酸
化膜、１３はゲート酸化膜、１８はゲート電極、１５は
絶縁膜である。

そして、この実施例では、前記ＰチャネルＭＯＳトラン
ジスタＰＭＯ３の領域上に、夫々異なるに圧が供給され
る２本の電源配線５及び電源配線６を平行に延設し、絶
縁膜１５に開孔したコンタクトホール１９を通して電源
配線５又は６の一方をＮ゛型領領域１６電気接続し、Ｎ
ウェル９をその電位に保っている。このとき使用電源電
位をＰ゛型領領域１７いずれかにも接続することにより
使用回路上の最高電位として使用することができる。

また、前記ＮチャネルＭＯ３Ｉ−ランジスタＮＭＯ５の
領域上にグランド配線７を延設し、絶縁膜１５に開孔し
たコンタクトホール２０を通してグランド配線７をＰ゛
型領領域１０電気接続し、Ｐ型半導体基板８を回路上の
最低電位にしている。

このときグランド電位をＮ゛型領領域１１いずれかにも
接続することにより使用回路上の最低電位として使用す
ることができる。

したがって、この構成によれば、各内部セル１に対して
異なる電圧の電源配線５及び６が延設され、かつ各内部
セルのＮウェル９が独立して形成れていることから、単
にコンタクトホール１９の位置を任意に設定するだけで
各内部セルのＮウェル９の電位を電源配線５または６の
何れかの電位に個別に設定することが可能となる。これ
により、所望の論理を構成するファンクション・ブロッ
クにおいて、各論理に最適な電圧を選択して回路を構成
することが可能となる。

これにより、−の内部セルにおいては高電圧での回路駆
動を実現し、他の内部セルにおいては低電圧での回路駆
動を実現し、低電圧駆動させた場合には消費電流を抑制
して金属配線層のエレクトロ・マイグレーションや解消
し、かつ使用回路周波数の同上及び消費電力の抑制を可
能とする。また、高電圧駆動させた場合には遅延時間を
少なくして高速動作を実現する。

なお、本実施例では２本の電源配線を延設した例を示し
たが、これに限定されるものではな（，３本以上の電源
配線を設けることも可能である。

〔発明の効果〕

以上説明したように本発明は、複数個の内部セルのウェ
ルを夫々独立した構成とし、かつ各ウェルのコンタクト
領域に対して夫々電圧が異なる複数の電源配線を延設し
ているので、任意の電源配線を選択してウェルに接続す
ることにより各内部セルのウェルを夫々任意の電位に設
定でき、所望の内部セルにおいて異なる電源電圧を用い
た回路が構成できる。このため１種の電源電圧に限定さ
れず、より高電圧、より低電圧での回路駆動が可能とな
り、低電圧駆動により消費電流を抑制し、エレクトロ・
マイグレーション、使用回路周波数及び消費電力の問題
を解消し、また高電圧駆動により遅延時間の問題を解消
し、したがって、従来使用電源電圧から決定された回路
構成の制限が緩和され、より自由度の高い回路設計がで
きる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の要部の拡大平面図で第２図
のＡ部に相当する図、第２図は大規模集積回路の全体平
面レイアウト図、第３図および第４図はそれぞれ第１図
のＢ−Ｂ線、及びＣ−Ｃ線に沿う断面図である。 ｌ・・・内部セル、２・・・内部セル領域、３・・・入
出力回路領域、４・・・ボンディングパッド、５．６・
・・電源配線、７・・・グランド配線、８・・・Ｐ型半
導体基板、９・・・Ｎウェル、１０・・・Ｐ＋型領域、
１１・・・ソース。 ドレインとなるＮＩ型領領域１２・・・フィールド酸化
膜、１３・・・ゲート酸化膜、１４・・・ゲート電極、
１５・・・絶縁膜、１６・・・Ｎ゛型領領域１７・・・
ソース。 ドレインとなるＰ゛型領領域１８・・・ゲート電極、第
１図 ＭＯ５

Claims (1)

【特許請求の範囲】
1. １、複数個の内部セルを配列した内部セル領域と、入出
   力回路領域と、ボンディングパッドとを有するマスタス
   ライス方式のゲートアレイ型の大規模集積回路装置にお
   いて、前記内部セルのウェルを夫々独立した構成とし、
   かつ各ウェルのコンタクト領域に対して夫々電圧が異な
   る複数の電源配線を延設し、任意の電源配線を選択して
   ウェルに接続可能に構成したことを特徴とする大規模集
   積回路装置。