JP2000323586A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 ＰチャネルＭＯＳトランジスタ及びＮチャネ
ルＭＯＳトランジスタの両方のドレイン耐圧より高い電
圧で動作可能な半導体装置を提供する。 【解決手段】 本発明に係る半導体装置は、Ｐ型シリコ
ン基板１１と、シリコン基板１１に形成された３つ以上
のＮ型拡散層１３〜１６と、これらＮ型拡散層のうちの
１つのＮ型拡散層１３内に形成された複数のＰ型拡散層
１８〜２０と、各々のＰ型拡散層１８〜２０に形成され
たＮ型トランジスタであって、複数段にカスケード接続
されたＮ型トランジスタ４〜６と、各々のＮ型拡散層１
４〜１６内に形成されたＰ型トランジスタであって、複
数段にカスケード接続されたＰ型トランジスタ１〜３
と、を具備する。この半導体装置は、Ｎ型トランジスタ
４〜６と、Ｐ型トランジスタ１〜３と、からＣＭＯＳが
形成されるものである。
ルＭＯＳトランジスタの両方のドレイン耐圧より高い電
圧で動作可能な半導体装置を提供する。 【解決手段】 本発明に係る半導体装置は、Ｐ型シリコ
ン基板１１と、シリコン基板１１に形成された３つ以上
のＮ型拡散層１３〜１６と、これらＮ型拡散層のうちの
１つのＮ型拡散層１３内に形成された複数のＰ型拡散層
１８〜２０と、各々のＰ型拡散層１８〜２０に形成され
たＮ型トランジスタであって、複数段にカスケード接続
されたＮ型トランジスタ４〜６と、各々のＮ型拡散層１
４〜１６内に形成されたＰ型トランジスタであって、複
数段にカスケード接続されたＰ型トランジスタ１〜３
と、を具備する。この半導体装置は、Ｎ型トランジスタ
４〜６と、Ｐ型トランジスタ１〜３と、からＣＭＯＳが
形成されるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、相補形ＭＯＳデバ
イスを備えた半導体装置に係わり、特に、ＰチャネルＭ
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの
両方のドレイン耐圧より高い電圧で動作させることが可
能な半導体装置に関する。
イスを備えた半導体装置に係わり、特に、ＰチャネルＭ
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの
両方のドレイン耐圧より高い電圧で動作させることが可
能な半導体装置に関する。
【０００２】
【従来の技術】図３は、従来の半導体装置を示す断面図
である。
である。
【０００３】この半導体装置は相補形ＭＯＳデバイス
（ＣＭＯＳ）である。半導体装置はＮ型シリコン基板１
１１を有し、このＮ型シリコン基板１１１の表面上には
第１乃至第５のＬＯＣＯＳ酸化膜１０５〜１０９が形成
されている。第１のＬＯＣＯＳ酸化膜１０５下と第３の
ＬＯＣＯＳ酸化膜１０７下との間のシリコン基板１１１
表面にはＰウエル（Ｐ型拡散層）１１４が形成されてい
る。
（ＣＭＯＳ）である。半導体装置はＮ型シリコン基板１
１１を有し、このＮ型シリコン基板１１１の表面上には
第１乃至第５のＬＯＣＯＳ酸化膜１０５〜１０９が形成
されている。第１のＬＯＣＯＳ酸化膜１０５下と第３の
ＬＯＣＯＳ酸化膜１０７下との間のシリコン基板１１１
表面にはＰウエル（Ｐ型拡散層）１１４が形成されてい
る。
【０００４】第１のＬＯＣＯＳ酸化膜１０５と第２のＬ
ＯＣＯＳ酸化膜１０６との間であってＰウエル１１４表
面にはウエルコンタクト（Ｐ型拡散層）１２３が形成さ
れている。第２のＬＯＣＯＳ酸化膜１０６と第３のＬＯ
ＣＯＳ酸化膜１０７との間であってＰウエル１１４表面
にはＮ型のソース拡散層１３５及びＮ型のドレイン拡散
層１３６が形成されている。
ＯＣＯＳ酸化膜１０６との間であってＰウエル１１４表
面にはウエルコンタクト（Ｐ型拡散層）１２３が形成さ
れている。第２のＬＯＣＯＳ酸化膜１０６と第３のＬＯ
ＣＯＳ酸化膜１０７との間であってＰウエル１１４表面
にはＮ型のソース拡散層１３５及びＮ型のドレイン拡散
層１３６が形成されている。
【０００５】第３のＬＯＣＯＳ酸化膜１０７と第４のＬ
ＯＣＯＳ酸化膜１０８との間のシリコン基板１１１表面
にはＰ型のドレイン拡散層１２６及びＰ型のソース拡散
層１２７が形成されている。第４のＬＯＣＯＳ酸化膜１
０８と第５のＬＯＣＯＳ酸化膜１０９との間のシリコン
基板１１１表面には基板コンタクト（Ｎ型拡散層）１４
２が形成されている。
ＯＣＯＳ酸化膜１０８との間のシリコン基板１１１表面
にはＰ型のドレイン拡散層１２６及びＰ型のソース拡散
層１２７が形成されている。第４のＬＯＣＯＳ酸化膜１
０８と第５のＬＯＣＯＳ酸化膜１０９との間のシリコン
基板１１１表面には基板コンタクト（Ｎ型拡散層）１４
２が形成されている。
【０００６】ソース拡散層１３５及びドレイン拡散層１
３６の相互間上にはゲート酸化膜を介してゲート電極１
５１が形成されており、ゲート電極１５１、ソース拡散
層１３５及びドレイン拡散層１３６によりＮチャネルＭ
ＯＳトランジスタ１０４が構成される。また、ソース拡
散層１２７及びドレイン拡散層１２６の相互間上にはゲ
ート酸化膜を介してゲート電極１５６が形成されてお
り、ゲート電極１５６、ソース拡散層１２７及びドレイ
ン拡散層１２６によりＰチャネルＭＯＳトランジスタ１
０３が構成される。
３６の相互間上にはゲート酸化膜を介してゲート電極１
５１が形成されており、ゲート電極１５１、ソース拡散
層１３５及びドレイン拡散層１３６によりＮチャネルＭ
ＯＳトランジスタ１０４が構成される。また、ソース拡
散層１２７及びドレイン拡散層１２６の相互間上にはゲ
ート酸化膜を介してゲート電極１５６が形成されてお
り、ゲート電極１５６、ソース拡散層１２７及びドレイ
ン拡散層１２６によりＰチャネルＭＯＳトランジスタ１
０３が構成される。
【０００７】ゲート電極１５１，１５６及びＬＯＣＯＳ
酸化膜１０５〜１０９の上には層間絶縁膜１１３が形成
されており、この層間絶縁膜１１３には、拡散層１２
３，１３５，１３６，１２６，１２７，１４２上に位置
するコンタクトホールが形成されている。これらコンタ
クトホール内及び層間絶縁膜１１３上には金属配線１１
７が形成されており、金属配線１１７は上記拡散層と電
気的に接続されている。金属配線１１７の上には絶縁膜
１１９が形成されている。
酸化膜１０５〜１０９の上には層間絶縁膜１１３が形成
されており、この層間絶縁膜１１３には、拡散層１２
３，１３５，１３６，１２６，１２７，１４２上に位置
するコンタクトホールが形成されている。これらコンタ
クトホール内及び層間絶縁膜１１３上には金属配線１１
７が形成されており、金属配線１１７は上記拡散層と電
気的に接続されている。金属配線１１７の上には絶縁膜
１１９が形成されている。
【０００８】
【発明が解決しようとする課題】ところで、上記従来の
ＣＭＯＳでは、高耐圧のＩＣを構成する場合、Ｐチャネ
ルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジス
タそれぞれのドレイン耐圧の低い方より高い電圧でＩＣ
を動作させることができない。従って、ＩＣの動作電圧
より高いドレイン耐圧を有するトランジスタを設計しな
ければならない。しかし、高いドレイン耐圧を有するト
ランジスタ（高耐圧トランジスタ）と通常の電源電圧供
給部を同一基板上に作るのは、複雑な工程を要し、高コ
ストとなってしまう。
ＣＭＯＳでは、高耐圧のＩＣを構成する場合、Ｐチャネ
ルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジス
タそれぞれのドレイン耐圧の低い方より高い電圧でＩＣ
を動作させることができない。従って、ＩＣの動作電圧
より高いドレイン耐圧を有するトランジスタを設計しな
ければならない。しかし、高いドレイン耐圧を有するト
ランジスタ（高耐圧トランジスタ）と通常の電源電圧供
給部を同一基板上に作るのは、複雑な工程を要し、高コ
ストとなってしまう。
【０００９】一方、通常のシリコン基板と反対極性のウ
エル拡散層を用いるＣＭＯＳ構造では、そのウエル極性
に応じてトランジスタをいわゆるカスケード接続させる
ことにより、各々のトランジスタのドレイン耐圧より高
い耐圧を有するＣＭＯＳとすること（見掛け上の耐圧を
向上させること）も考えられる。しかし、このカスケー
ド接続をする方法は、ＰチャネルＭＯＳトランジスタ又
はＮチャネルＭＯＳトランジスタのいずれか一方しか適
用できないのが通常であった。このようにカスケード接
続は片側の極性にしか適用できないので、反対側の極性
では高耐圧トランジスタを作る必要があり、その結果、
複雑な工程を要し、高コストとなってしまうのは前記の
場合と同様である。
エル拡散層を用いるＣＭＯＳ構造では、そのウエル極性
に応じてトランジスタをいわゆるカスケード接続させる
ことにより、各々のトランジスタのドレイン耐圧より高
い耐圧を有するＣＭＯＳとすること（見掛け上の耐圧を
向上させること）も考えられる。しかし、このカスケー
ド接続をする方法は、ＰチャネルＭＯＳトランジスタ又
はＮチャネルＭＯＳトランジスタのいずれか一方しか適
用できないのが通常であった。このようにカスケード接
続は片側の極性にしか適用できないので、反対側の極性
では高耐圧トランジスタを作る必要があり、その結果、
複雑な工程を要し、高コストとなってしまうのは前記の
場合と同様である。
【００１０】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、ＰチャネルＭＯＳトラン
ジスタ及びＮチャネルＭＯＳトランジスタの両方のドレ
イン耐圧より高い電圧で動作させることが可能な半導体
装置を提供することにある。
れたものであり、その目的は、ＰチャネルＭＯＳトラン
ジスタ及びＮチャネルＭＯＳトランジスタの両方のドレ
イン耐圧より高い電圧で動作させることが可能な半導体
装置を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、第１導電型半導体基板
と、前記第１導電型半導体基板に形成された３つ以上の
第２導電型拡散層と、前記３つ以上の第２導電型拡散層
のうちの１つの第２導電型拡散層内に形成された複数の
第１導電型拡散層と、前記各々の第１導電型拡散層に形
成された第２導電型トランジスタであって、複数段にカ
スケード接続された第２導電型トランジスタと、前記３
つ以上の第２導電型拡散層のうちの前記１つの第２導電
型拡散層以外の各々の第２導電型拡散層内に形成された
第１導電型トランジスタであって、複数段にカスケード
接続された第１導電型トランジスタと、を具備し、前記
複数段にカスケード接続された第２導電型トランジスタ
と、前記複数段にカスケード接続された第１導電型トラ
ンジスタと、からＣＭＯＳが形成されることを特徴とす
る。
め、本発明に係る半導体装置は、第１導電型半導体基板
と、前記第１導電型半導体基板に形成された３つ以上の
第２導電型拡散層と、前記３つ以上の第２導電型拡散層
のうちの１つの第２導電型拡散層内に形成された複数の
第１導電型拡散層と、前記各々の第１導電型拡散層に形
成された第２導電型トランジスタであって、複数段にカ
スケード接続された第２導電型トランジスタと、前記３
つ以上の第２導電型拡散層のうちの前記１つの第２導電
型拡散層以外の各々の第２導電型拡散層内に形成された
第１導電型トランジスタであって、複数段にカスケード
接続された第１導電型トランジスタと、を具備し、前記
複数段にカスケード接続された第２導電型トランジスタ
と、前記複数段にカスケード接続された第１導電型トラ
ンジスタと、からＣＭＯＳが形成されることを特徴とす
る。
【００１２】上記半導体装置では、第１導電型半導体基
板に３つ以上の第２導電型拡散層を形成し、そのうちの
１つの第２導電型拡散層内に複数の第１導電型拡散層を
形成することにより、第１導電型半導体基板と第１導電
型拡散層とを第２導電型拡散層によって絶縁している。
このため、第２導電型トランジスタの側でもカスケード
接続をすることができる。これにより、各々のトランジ
スタのドレイン耐圧より高い電圧でＩＣを動作させるこ
とができ、見掛け上の耐圧を向上させることができる。
板に３つ以上の第２導電型拡散層を形成し、そのうちの
１つの第２導電型拡散層内に複数の第１導電型拡散層を
形成することにより、第１導電型半導体基板と第１導電
型拡散層とを第２導電型拡散層によって絶縁している。
このため、第２導電型トランジスタの側でもカスケード
接続をすることができる。これにより、各々のトランジ
スタのドレイン耐圧より高い電圧でＩＣを動作させるこ
とができ、見掛け上の耐圧を向上させることができる。
【００１３】本発明に係る半導体装置は、複数段にカス
ケード接続された第１導電型トランジスタと、複数段に
カスケード接続された第２導電型トランジスタと、を備
えたＣＭＯＳであって、第１導電型半導体基板と、前記
第１導電型半導体基板に形成された３つ以上の第２導電
型拡散層と、前記３つ以上の第２導電型拡散層のうちの
１つの第２導電型拡散層内に形成された複数の第１導電
型拡散層と、前記各々の第１導電型拡散層内に形成され
た第１及び第２の第２導電型拡散層と、前記第１及び第
２の第２導電型拡散層の相互間上にゲート絶縁膜を介し
て形成されたゲート電極と、前記３つ以上の第２導電型
拡散層のうちの前記１つの第２導電型拡散層以外の各々
の第２導電型拡散層内に形成された第１及び第２の第１
導電型拡散層と、前記第１及び第２の第１導電型拡散層
の相互間上にゲート絶縁膜を介して形成されたゲート電
極と、を具備することを特徴とする。
ケード接続された第１導電型トランジスタと、複数段に
カスケード接続された第２導電型トランジスタと、を備
えたＣＭＯＳであって、第１導電型半導体基板と、前記
第１導電型半導体基板に形成された３つ以上の第２導電
型拡散層と、前記３つ以上の第２導電型拡散層のうちの
１つの第２導電型拡散層内に形成された複数の第１導電
型拡散層と、前記各々の第１導電型拡散層内に形成され
た第１及び第２の第２導電型拡散層と、前記第１及び第
２の第２導電型拡散層の相互間上にゲート絶縁膜を介し
て形成されたゲート電極と、前記３つ以上の第２導電型
拡散層のうちの前記１つの第２導電型拡散層以外の各々
の第２導電型拡散層内に形成された第１及び第２の第１
導電型拡散層と、前記第１及び第２の第１導電型拡散層
の相互間上にゲート絶縁膜を介して形成されたゲート電
極と、を具備することを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。
施の形態について説明する。
【００１５】図１は、本発明の実施の形態による半導体
装置を示す等価回路図である。図２は、図１に示す半導
体装置の断面図である。
装置を示す等価回路図である。図２は、図１に示す半導
体装置の断面図である。
【００１６】図１に示すように、この半導体装置は、Ｃ
ＭＯＳ構造からなり、Ｐチャネル型ＭＯＳトランジスタ
１〜３が３段にカスケード接続されており、Ｎチャネル
型ＭＯＳトランジスタ４〜６が３段にカスケード接続さ
れている。
ＭＯＳ構造からなり、Ｐチャネル型ＭＯＳトランジスタ
１〜３が３段にカスケード接続されており、Ｎチャネル
型ＭＯＳトランジスタ４〜６が３段にカスケード接続さ
れている。
【００１７】図２に示すように、この半導体装置はＰ型
シリコン基板１１を有し、このＰ型シリコン基板１１の
表面には第１〜第４のＮウエル（Ｎ型拡散層）１４〜１
６，１３が形成されている。この第４のＮウエル１３内
には第１〜第３のＰウエル（Ｐ型拡散層）１８〜２０が
形成されている。
シリコン基板１１を有し、このＰ型シリコン基板１１の
表面には第１〜第４のＮウエル（Ｎ型拡散層）１４〜１
６，１３が形成されている。この第４のＮウエル１３内
には第１〜第３のＰウエル（Ｐ型拡散層）１８〜２０が
形成されている。
【００１８】第１のＰウエル１８内には第１及び第２の
Ｎ型拡散層（ソース拡散層及びドレイン拡散層）３５，
３６が形成されている。第１及び第２のＮ型拡散層３
５，３６の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５１が形成されており、ゲート電極５１、第
１及び第２のＮ型拡散層３５，３６によりＮチャネル型
ＭＯＳトランジスタ４が構成される。また、第１のＰウ
エル１８内であって第１のＮ型拡散層３５の近傍には第
１のＰ型拡散層（ウエルコンタクト）２３が形成されて
いる。
Ｎ型拡散層（ソース拡散層及びドレイン拡散層）３５，
３６が形成されている。第１及び第２のＮ型拡散層３
５，３６の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５１が形成されており、ゲート電極５１、第
１及び第２のＮ型拡散層３５，３６によりＮチャネル型
ＭＯＳトランジスタ４が構成される。また、第１のＰウ
エル１８内であって第１のＮ型拡散層３５の近傍には第
１のＰ型拡散層（ウエルコンタクト）２３が形成されて
いる。
【００１９】第２のＰウエル１９内には第３及び第４の
Ｎ型拡散層（ソース拡散層及びドレイン拡散層）３７，
３８が形成されている。第３及び第４のＮ型拡散層３
７，３８の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５２が形成されており、ゲート電極５２、第
３及び第４のＮ型拡散層３７，３８によりＮチャネル型
ＭＯＳトランジスタ５が構成される。また、第２のＰウ
エル１９内であって第３のＮ型拡散層３７の近傍には第
２のＰ型拡散層（ウエルコンタクト）２４が形成されて
いる。
Ｎ型拡散層（ソース拡散層及びドレイン拡散層）３７，
３８が形成されている。第３及び第４のＮ型拡散層３
７，３８の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５２が形成されており、ゲート電極５２、第
３及び第４のＮ型拡散層３７，３８によりＮチャネル型
ＭＯＳトランジスタ５が構成される。また、第２のＰウ
エル１９内であって第３のＮ型拡散層３７の近傍には第
２のＰ型拡散層（ウエルコンタクト）２４が形成されて
いる。
【００２０】第３のＰウエル２０内には第５及び第６の
Ｎ型拡散層（ソース拡散層及びドレイン拡散層）３９，
４０が形成されている。第５及び第６のＮ型拡散層３
９，４０の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５３が形成されており、ゲート電極５３、第
５及び第６のＮ型拡散層３９，４０によりＮチャネル型
ＭＯＳトランジスタ６が構成される。また、第３のＰウ
エル２０内であって第５のＮ型拡散層３９の近傍には第
３のＰ型拡散層（ウエルコンタクト）２５が形成されて
いる。また、第４のＮウエル１３内には第７のＮ型拡散
層（ウエルコンタクト）６１が形成されている。また、
Ｐ型シリコン基板１１表面であって第４のＮウエル１３
の近傍には基板コンタクト（Ｐ型拡散層）２２が形成さ
れている。第１のＮウエル１４内には第４及び第５のＰ
型拡散層（ドレイン拡散層及びソース拡散層）２６，２
７が形成されている。第４及び第５のＰ型拡散層２６，
２７の相互間上には図示せぬゲート酸化膜を介してゲー
ト電極５６が形成されており、ゲート電極５６、第４及
び第５のＰ型拡散層２６，２７によりＮチャネル型ＭＯ
Ｓトランジスタ３が構成される。また、第１のＮウエル
１４内であって第５のＰ型拡散層２７の近傍には第８の
Ｎ型拡散層（ウエルコンタクト）４２が形成されてい
る。
Ｎ型拡散層（ソース拡散層及びドレイン拡散層）３９，
４０が形成されている。第５及び第６のＮ型拡散層３
９，４０の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５３が形成されており、ゲート電極５３、第
５及び第６のＮ型拡散層３９，４０によりＮチャネル型
ＭＯＳトランジスタ６が構成される。また、第３のＰウ
エル２０内であって第５のＮ型拡散層３９の近傍には第
３のＰ型拡散層（ウエルコンタクト）２５が形成されて
いる。また、第４のＮウエル１３内には第７のＮ型拡散
層（ウエルコンタクト）６１が形成されている。また、
Ｐ型シリコン基板１１表面であって第４のＮウエル１３
の近傍には基板コンタクト（Ｐ型拡散層）２２が形成さ
れている。第１のＮウエル１４内には第４及び第５のＰ
型拡散層（ドレイン拡散層及びソース拡散層）２６，２
７が形成されている。第４及び第５のＰ型拡散層２６，
２７の相互間上には図示せぬゲート酸化膜を介してゲー
ト電極５６が形成されており、ゲート電極５６、第４及
び第５のＰ型拡散層２６，２７によりＮチャネル型ＭＯ
Ｓトランジスタ３が構成される。また、第１のＮウエル
１４内であって第５のＰ型拡散層２７の近傍には第８の
Ｎ型拡散層（ウエルコンタクト）４２が形成されてい
る。
【００２１】第２のＮウエル１５内には第６及び第７の
Ｐ型拡散層（ドレイン拡散層及びソース拡散層）２８，
２９が形成されている。第６及び第７のＰ型拡散層２
８，２９の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５５が形成されており、ゲート電極５５、第
６及び第７のＰ型拡散層２８，２９によりＮチャネル型
ＭＯＳトランジスタ２が構成される。また、第２のＮウ
エル１５内であって第７のＰ型拡散層２９の近傍には第
９のＮ型拡散層（ウエルコンタクト）４３が形成されて
いる。
Ｐ型拡散層（ドレイン拡散層及びソース拡散層）２８，
２９が形成されている。第６及び第７のＰ型拡散層２
８，２９の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５５が形成されており、ゲート電極５５、第
６及び第７のＰ型拡散層２８，２９によりＮチャネル型
ＭＯＳトランジスタ２が構成される。また、第２のＮウ
エル１５内であって第７のＰ型拡散層２９の近傍には第
９のＮ型拡散層（ウエルコンタクト）４３が形成されて
いる。
【００２２】第３のＮウエル１６内には第８及び第９の
Ｐ型拡散層（ドレイン拡散層及びソース拡散層）３０，
３１が形成されている。第８及び第９のＰ型拡散層３
０，３１の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５４が形成されており、ゲート電極５４、第
８及び第９のＰ型拡散層３０，３１によりＮチャネル型
ＭＯＳトランジスタ１が構成される。また、第３のＮウ
エル１６内であって第９のＰ型拡散層３１の近傍には第
１０のＮ型拡散層（ウエルコンタクト）４４が形成され
ている。
Ｐ型拡散層（ドレイン拡散層及びソース拡散層）３０，
３１が形成されている。第８及び第９のＰ型拡散層３
０，３１の相互間上には図示せぬゲート酸化膜を介して
ゲート電極５４が形成されており、ゲート電極５４、第
８及び第９のＰ型拡散層３０，３１によりＮチャネル型
ＭＯＳトランジスタ１が構成される。また、第３のＮウ
エル１６内であって第９のＰ型拡散層３１の近傍には第
１０のＮ型拡散層（ウエルコンタクト）４４が形成され
ている。
【００２３】拡散層２２，２３の相互間、拡散層２３，
３５の相互間、拡散層３６，２４の相互間、拡散層２
４，３７の相互間、拡散層３８，２５の相互間、拡散層
２５，３９の相互間、拡散層４０，６１の相互間、拡散
層６１，２６の相互間、拡散層２７，４２の相互間、拡
散層４２，２８の相互間、拡散層２９，４３の相互間、
拡散層４３，３０の相互間、及び、拡散層３１，４４の
相互間それぞれのシリコン基板１１表面には、ＬＯＣＯ
Ｓ酸化膜（図示せず）が形成されている。
３５の相互間、拡散層３６，２４の相互間、拡散層２
４，３７の相互間、拡散層３８，２５の相互間、拡散層
２５，３９の相互間、拡散層４０，６１の相互間、拡散
層６１，２６の相互間、拡散層２７，４２の相互間、拡
散層４２，２８の相互間、拡散層２９，４３の相互間、
拡散層４３，３０の相互間、及び、拡散層３１，４４の
相互間それぞれのシリコン基板１１表面には、ＬＯＣＯ
Ｓ酸化膜（図示せず）が形成されている。
【００２４】ゲート電極５１〜５６は互いに配線８によ
り電気的に接続されている。基板コンタクト２２、第１
のＰウエルのウエルコンタクト２３及び第１のＮ型拡散
層３５は配線によりＶｓｓ（ＧＮＤ）に電気的に接続さ
れている。第２、第３のＮ型拡散層３６，３７及び第２
のＰウエルのウエルコンタクト２４は互いに配線により
電気的に接続されている。第４、第５のＮ型拡散層３
８，３９及び第３のＰウエルのウエルコンタクト２５は
互いに配線により電気的に接続されている。第６のＮ型
拡散層４０及び第４のＰ型拡散層２６は互いに配線９に
より電気的に接続されている。
り電気的に接続されている。基板コンタクト２２、第１
のＰウエルのウエルコンタクト２３及び第１のＮ型拡散
層３５は配線によりＶｓｓ（ＧＮＤ）に電気的に接続さ
れている。第２、第３のＮ型拡散層３６，３７及び第２
のＰウエルのウエルコンタクト２４は互いに配線により
電気的に接続されている。第４、第５のＮ型拡散層３
８，３９及び第３のＰウエルのウエルコンタクト２５は
互いに配線により電気的に接続されている。第６のＮ型
拡散層４０及び第４のＰ型拡散層２６は互いに配線９に
より電気的に接続されている。
【００２５】第５、第６のＰ型拡散層２７，２８及び第
１のＮウエルのウエルコンタクト４２は互いに配線によ
り電気的に接続されている。第７、第８のＰ型拡散層２
９，３０及び第２のＮウエルのウエルコンタクト４３は
互いに配線により電気的に接続されている。第９のＰ型
拡散層３１と第３のＮウエルのウエルコンタクト４４は
配線によりＶｄｄ（電源）に電気的に接続されている。
１のＮウエルのウエルコンタクト４２は互いに配線によ
り電気的に接続されている。第７、第８のＰ型拡散層２
９，３０及び第２のＮウエルのウエルコンタクト４３は
互いに配線により電気的に接続されている。第９のＰ型
拡散層３１と第３のＮウエルのウエルコンタクト４４は
配線によりＶｄｄ（電源）に電気的に接続されている。
【００２６】第７の拡散層６１は、第６のＮ型拡散層４
０及び第４のＰ型拡散層２６との配線９、またはＶ
DD（電源）に電気的に接続される。
０及び第４のＰ型拡散層２６との配線９、またはＶ
DD（電源）に電気的に接続される。
【００２７】上記実施の形態によれば、Ｐ型シリコン基
板１１に第４のＮウエル１３を形成することにより、Ｐ
型シリコン基板１１と第１〜第３のＰウエル１８〜２０
とを絶縁している。このため、Ｎチャネル型ＭＯＳトラ
ンジスタ４，５，６の側でもカスケード接続をすること
ができる。つまり、従来技術では、Ｐチャネル型ＭＯＳ
トランジスタ１，２，３の側だけしかカスケード接続を
することができなかったが、本実施の形態ではＮチャネ
ル型ＭＯＳトランジスタ４，５，６の側でもカスケード
接続をすることができる。これにより、各々のトランジ
スタ１〜６のドレイン耐圧より高い電圧でＩＣを動作さ
せることができ、見掛け上の耐圧を向上させることがで
きる。例えば、各々のトランジスタのドレイン耐圧が１
５Ｖである場合、３段のカスケード接続を行うことによ
り、４５Ｖ近くの電圧でＩＣを動作させることができ
る。
板１１に第４のＮウエル１３を形成することにより、Ｐ
型シリコン基板１１と第１〜第３のＰウエル１８〜２０
とを絶縁している。このため、Ｎチャネル型ＭＯＳトラ
ンジスタ４，５，６の側でもカスケード接続をすること
ができる。つまり、従来技術では、Ｐチャネル型ＭＯＳ
トランジスタ１，２，３の側だけしかカスケード接続を
することができなかったが、本実施の形態ではＮチャネ
ル型ＭＯＳトランジスタ４，５，６の側でもカスケード
接続をすることができる。これにより、各々のトランジ
スタ１〜６のドレイン耐圧より高い電圧でＩＣを動作さ
せることができ、見掛け上の耐圧を向上させることがで
きる。例えば、各々のトランジスタのドレイン耐圧が１
５Ｖである場合、３段のカスケード接続を行うことによ
り、４５Ｖ近くの電圧でＩＣを動作させることができ
る。
【００２８】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。
ず、種々変更して実施することが可能である。
【００２９】
【発明の効果】以上説明したように本発明によれば、第
１導電型半導体基板に３つ以上の第２導電型拡散層を形
成し、そのうちの１つの第２導電型拡散層内に複数の第
１導電型拡散層を形成する。したがって、ＰチャネルＭ
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの
両方のドレイン耐圧より高い電圧で動作させることが可
能な半導体装置を提供することができる。
１導電型半導体基板に３つ以上の第２導電型拡散層を形
成し、そのうちの１つの第２導電型拡散層内に複数の第
１導電型拡散層を形成する。したがって、ＰチャネルＭ
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの
両方のドレイン耐圧より高い電圧で動作させることが可
能な半導体装置を提供することができる。
【図１】本発明の実施の形態による半導体装置を示す等
価回路図である。
価回路図である。
【図２】図２は、図１に示す半導体装置の断面図であ
る。
る。
【図３】従来の半導体装置を示す断面図である。
１〜３ Ｐチャネル型ＭＯＳトランジスタ ４〜６ Ｎチャネル型ＭＯＳトランジスタ ８，９ 配線 １１ Ｐ型シリコ
ン基板 １３ 第４のＮウエル（Ｎ型拡散層） １４〜１６ 第１〜第３のＮウエル（Ｎ型拡散層） １８〜２０ 第１〜第３のＰウエル（Ｐ型拡散層） ２２ 基板コンタクト（Ｐ型拡散層） ２３ 第１のＰ型拡散層（ウエルコンタクト） ２４ 第２のＰ型拡散層（ウエルコンタクト） ２５ 第３のＰ型拡散層（ウエルコンタクト） ２６ 第４のＰ型拡散層（ドレイン拡散層） ２７ 第５のＰ型拡散層（ソース拡散層） ２８ 第６のＰ型拡散層（ドレイン拡散層） ２９ 第７のＰ型拡散層（ソース拡散層） ３０ 第８のＰ型拡散層（ドレイン拡散層） ３１ 第９のＰ型拡散層（ソース拡散層） ３５ 第１のＮ型拡散層（ソース拡散層） ３６ 第２のＮ型拡散層（ドレイン拡散層） ３７ 第３のＮ型拡散層（ソース拡散層） ３８ 第４のＮ型拡散層（ドレイン拡散層） ３９ 第５のＮ型拡散層（ソース拡散層） ４０ 第６のＮ型拡散層（ドレイン拡散層） ４２〜４４ 第８〜第１０のＮ型拡散層（ウエルコンタ
クト） ５１〜５６ ゲート電極 ６１ 第７のＮ型拡散層（ウエルコンタクト） １０３ ＰチャネルＭＯＳトランジスタ １０４ ＮチャネルＭＯＳトランジスタ １０５〜１０９ 第１〜第５のＬＯＣＯＳ酸化膜 １１１ Ｎ型シリコン基板 １１３ 層間
絶縁膜 １１４ Ｐウエル（Ｐ型拡散層） １１７ 金属
配線 １１９ 絶縁膜 １２３ ウエルコンタクト（Ｐ型拡散層）１２６ Ｐ型
のドレイン拡散層 １２７ Ｐ型のソース拡散層 １３５ Ｎ型
のソース拡散層 １３６ Ｎ型のドレイン拡散層 １４２ 基板コンタクト（Ｎ型拡散層） １５１，１５
６ ゲート電極
ン基板 １３ 第４のＮウエル（Ｎ型拡散層） １４〜１６ 第１〜第３のＮウエル（Ｎ型拡散層） １８〜２０ 第１〜第３のＰウエル（Ｐ型拡散層） ２２ 基板コンタクト（Ｐ型拡散層） ２３ 第１のＰ型拡散層（ウエルコンタクト） ２４ 第２のＰ型拡散層（ウエルコンタクト） ２５ 第３のＰ型拡散層（ウエルコンタクト） ２６ 第４のＰ型拡散層（ドレイン拡散層） ２７ 第５のＰ型拡散層（ソース拡散層） ２８ 第６のＰ型拡散層（ドレイン拡散層） ２９ 第７のＰ型拡散層（ソース拡散層） ３０ 第８のＰ型拡散層（ドレイン拡散層） ３１ 第９のＰ型拡散層（ソース拡散層） ３５ 第１のＮ型拡散層（ソース拡散層） ３６ 第２のＮ型拡散層（ドレイン拡散層） ３７ 第３のＮ型拡散層（ソース拡散層） ３８ 第４のＮ型拡散層（ドレイン拡散層） ３９ 第５のＮ型拡散層（ソース拡散層） ４０ 第６のＮ型拡散層（ドレイン拡散層） ４２〜４４ 第８〜第１０のＮ型拡散層（ウエルコンタ
クト） ５１〜５６ ゲート電極 ６１ 第７のＮ型拡散層（ウエルコンタクト） １０３ ＰチャネルＭＯＳトランジスタ １０４ ＮチャネルＭＯＳトランジスタ １０５〜１０９ 第１〜第５のＬＯＣＯＳ酸化膜 １１１ Ｎ型シリコン基板 １１３ 層間
絶縁膜 １１４ Ｐウエル（Ｐ型拡散層） １１７ 金属
配線 １１９ 絶縁膜 １２３ ウエルコンタクト（Ｐ型拡散層）１２６ Ｐ型
のドレイン拡散層 １２７ Ｐ型のソース拡散層 １３５ Ｎ型
のソース拡散層 １３６ Ｎ型のドレイン拡散層 １４２ 基板コンタクト（Ｎ型拡散層） １５１，１５
６ ゲート電極
Claims (2)
- 【請求項１】 第１導電型半導体基板と、 前記第１導電型半導体基板に形成された３つ以上の第２
導電型拡散層と、 前記３つ以上の第２導電型拡散層のうちの１つの第２導
電型拡散層内に形成された複数の第１導電型拡散層と、 前記各々の第１導電型拡散層に形成された第２導電型ト
ランジスタであって、複数段にカスケード接続された第
２導電型トランジスタと、 前記３つ以上の第２導電型拡散層のうちの前記１つの第
２導電型拡散層以外の各々の第２導電型拡散層内に形成
された第１導電型トランジスタであって、複数段にカス
ケード接続された第１導電型トランジスタと、 を具備し、 前記複数段にカスケード接続された第２導電型トランジ
スタと、前記複数段にカスケード接続された第１導電型
トランジスタと、からＣＭＯＳが形成されることを特徴
とする半導体装置。 - 【請求項２】 複数段にカスケード接続された第１導電
型トランジスタと、複数段にカスケード接続された第２
導電型トランジスタと、を備えたＣＭＯＳであって、 第１導電型半導体基板と、 前記第１導電型半導体基板に形成された３つ以上の第２
導電型拡散層と、 前記３つ以上の第２導電型拡散層のうちの１つの第２導
電型拡散層内に形成された複数の第１導電型拡散層と、 前記各々の第１導電型拡散層内に形成された第１及び第
２の第２導電型拡散層と、 前記第１及び第２の第２導電型拡散層の相互間上にゲー
ト絶縁膜を介して形成されたゲート電極と、 前記３つ以上の第２導電型拡散層のうちの前記１つの第
２導電型拡散層以外の各々の第２導電型拡散層内に形成
された第１及び第２の第１導電型拡散層と、 前記第１及び第２の第１導電型拡散層の相互間上にゲー
ト絶縁膜を介して形成されたゲート電極と、 を具備することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11127306A JP2000323586A (ja) | 1999-05-07 | 1999-05-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11127306A JP2000323586A (ja) | 1999-05-07 | 1999-05-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323586A true JP2000323586A (ja) | 2000-11-24 |
Family
ID=14956696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11127306A Withdrawn JP2000323586A (ja) | 1999-05-07 | 1999-05-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323586A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191583A2 (en) * | 2000-09-08 | 2002-03-27 | Texas Instruments Incorporated | Low voltage transistor |
| JP2006128499A (ja) * | 2004-10-29 | 2006-05-18 | Fujitsu Ltd | 半導体装置 |
-
1999
- 1999-05-07 JP JP11127306A patent/JP2000323586A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191583A2 (en) * | 2000-09-08 | 2002-03-27 | Texas Instruments Incorporated | Low voltage transistor |
| EP1191583A3 (en) * | 2000-09-08 | 2005-01-19 | Texas Instruments Incorporated | Low voltage transistor |
| JP2006128499A (ja) * | 2004-10-29 | 2006-05-18 | Fujitsu Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040715 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041217 |