JP2004235452A - 半導体装置 - Google Patents
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Abstract
【課題】静電保護用素子を有する半導体装置において、不純物拡散領域の表面近傍における電流集中を回避して静電破壊を起こり難くする。
【解決手段】この半導体装置は、外部との間で信号の入力又は出力を行うための信号端子OUTと、第1の導電型の半導体基板1と、半導体基板上に絶縁膜5を介して形成された第1の電極6と、半導体基板内に形成された、第1の導電型と異なる第2の導電型のウエル20と、ウエル上に絶縁膜23を介して形成された第2の電極24と、第2の電極の周囲の半導体基板内においてウエルに接して形成され、信号端子に電気的に接続された第2の導電型の第1の不純物拡散領域21と、第1の電極の一方の側の半導体基板内に形成され、複数の電源電位の内の1つが供給される端子に電気的に接続された第2の導電型の第2の不純物拡散領域22とを具備する。
【選択図】 図2
【解決手段】この半導体装置は、外部との間で信号の入力又は出力を行うための信号端子OUTと、第1の導電型の半導体基板1と、半導体基板上に絶縁膜5を介して形成された第1の電極6と、半導体基板内に形成された、第1の導電型と異なる第2の導電型のウエル20と、ウエル上に絶縁膜23を介して形成された第2の電極24と、第2の電極の周囲の半導体基板内においてウエルに接して形成され、信号端子に電気的に接続された第2の導電型の第1の不純物拡散領域21と、第1の電極の一方の側の半導体基板内に形成され、複数の電源電位の内の1つが供給される端子に電気的に接続された第2の導電型の第2の不純物拡散領域22とを具備する。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、一般的に半導体装置に関し、特に、入力端子又は出力端子に接続された静電保護用素子を有する半導体装置に関する。
【0002】
【従来の技術】
半導体装置において、入力端子又は出力端子に静電気による高電圧が印加されると、内部回路が破壊されることがある。このような静電破壊は、特に、CMOSタイプの半導体装置において問題となる。静電破壊を防止するために、入力端子又は出力端子に静電保護用素子を接続することが広く行われている。
【0003】
このような従来の半導体装置を、図5及び図6に示す。図5は、従来の半導体装置の部分的な平面図であり、図6は、図5のB−B’における断面図である。なお、図5においては、層間絶縁膜及び配線層を省略している。図5に示すように、P型の半導体基板1において、選択酸化法(local oxidation of silicon:LOCOS法)等により、スリット状の素子分離領域2〜4が形成されている。図6に示すように、半導体基板1上には、ゲート絶縁膜5を介してゲート電極6が形成され、これらの側面を囲むサイドウォール7が形成されている。
【0004】
ゲート電極6の両側の半導体基板1内には、それぞれソース及びドレインとなるN型の不純物拡散領域8及び9が形成され、その上に、不純物拡散領域の抵抗値を下げるために、シリサイド層10及び11が形成されている。ゲート電極6と、シリサイド層10及び11がそれぞれ形成された不純物拡散領域8及び9とは、静電保護用素子としてのNチャネルMOSトランジスタを構成する。
【0005】
シリサイド層10及び11が形成された半導体基板1上には、層間絶縁膜12が形成され、層間絶縁膜12の所定の部分に開口が設けられる。さらに、開口を介してシリサイド層10及び11にそれぞれ接続されるメタル配線13及び14をパターン形成することにより、上記トランジスタのドレインが入力端子又は出力端子に接続され、ソースが低電位側の電源端子に接続される。
【0006】
入力端子又は出力端子に正の高電圧が印加された場合には、上記トランジスタのドレインからソースに電流が流れることにより、電荷が低電位側の電源電位VSS用端子に放出される。図5に示すスリット状の素子分離領域2〜4は、その際にドレインの一部の領域に電流が集中するのを避けるために設けられている。しかしながら、図6の断面図において、電流は、不純物拡散領域8及び9の表面近傍と、シリサイド層10及び11を流れるので、これらが電流集中により破壊されることがあった。
【0007】
ところで、下記の特許文献1には、シリサイドを有する半導体装置における異電位電源間において、相対する極性のウエル領域内に形成される拡散領域にシリサイドを形成しない領域を設け、かつシリサイドを有する半導体装置における異電位電源間において相対する極性のウエル領域内に形成されるシリサイドが形成された拡散領域内にコンタクトを形成することが開示されている。これによれば、シリサイドにおける電流集中は回避できるものの、拡散領域の表面近傍における電流集中は回避することができない。
【0008】
【特許文献1】
特開平10−313065号公報(第1頁、図1)
【0009】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、静電保護用素子を有する半導体装置において、不純物拡散領域の表面近傍における電流集中を回避して静電破壊を起こり難くすることを目的とする。
【0010】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、外部との間で信号の入力又は出力を行うための信号端子と、第1の導電型の半導体基板と、半導体基板上に絶縁膜を介して形成された第1の電極と、半導体基板内に形成された、第1の導電型と異なる第2の導電型のウエルと、ウエル上に絶縁膜を介して形成された第2の電極と、第2の電極の周囲の半導体基板内においてウエルに接して形成され、信号端子に電気的に接続された第2の導電型の第1の不純物拡散領域と、第1の電極の一方の側の半導体基板内に形成され、複数の電源電位の内の1つが供給される端子に電気的に接続された第2の導電型の第2の不純物拡散領域とを具備する。
【0011】
ここで、第1及び第2の不純物拡散領域上にシリサイドが形成されていても良い。また、第1の導電型がP型で第2の導電型がN型であり、第2の不純物拡散領域が、低電位側の電源電位が供給される端子に電気的に接続されていても良い。あるいは、第1の導電型がN型で第2の導電型がP型であり、第2の不純物拡散領域が、高電位側の電源電位が供給される端子に電気的に接続されていても良い。
【0012】
上記のように構成された本発明によれば、第2の電極の下方においては静電保護用素子の不純物拡散領域が存在せず、そのかわりに同じ導電型のウエルが設けられているので、静電保護用素子の不純物拡散領域の表面近傍における電流集中を回避して静電破壊を起こり難くすることができる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体装置の部分的な平面図であり、図2は、図1のA−A’における断面図である。なお、図1においては、層間絶縁膜及び配線層を省略している。
【0014】
図1に示すように、P型の半導体基板1には、選択酸化法(local oxidation of silicon:LOCOS法)等により、スリット状の素子分離領域2〜4が形成されている。また、半導体基板1の所定の領域に、Nウエル20が形成されている。図2に示すように、半導体基板1上には、ゲート絶縁膜5を介してゲート電極6が形成され、これらの側面を囲むサイドウォール7が形成されている。また、Nウエル20上には、ゲート絶縁膜23を介してフローティングゲート電極24が形成され、これらの側面を囲むサイドウォール25が形成されている。ここで、ゲート絶縁膜5及び23は、シリコン酸化膜又はシリコン窒化膜を用いて形成される。また、ゲート電極6及びフローティングゲート電極24は、ポリシリコンに不純物を含有させて形成される。
【0015】
フローティングゲート電極24の周囲の半導体基板1内には、ドレインとなるN型の不純物拡散領域21が形成されている。図1に示すように、フローティングゲート電極24の長手方向の幅はドレインの幅よりも小さいので、図2に示す左右の不純物拡散領域21は、フローティングゲート電極24の長手方向の両側において連続している。ゲート電極6の一方の側の半導体基板1内には、ソースとなるN型の不純物拡散領域22が形成されている。不純物拡散領域21及び22上には、これらの抵抗値を下げるために、シリサイド層26及び27がそれぞれ形成されている。ゲート電極6と、シリサイド層26及び27がそれぞれ形成された不純物拡散領域21及び22とは、静電保護用素子としてのNチャネルMOSトランジスタを構成する。
【0016】
シリサイド層26及び27が形成された半導体基板1上には、層間絶縁膜12が形成されており、層間絶縁膜12の所定の部分に開口が設けられる。さらに、開口を介してシリサイド層26及び27にそれぞれ接続されるアルミニウム等のメタル配線13及び14がパターン形成される。さらに、必要に応じて層間絶縁膜及び配線層が繰り返し設けられることにより、多層配線が実現される。これにより、上記NチャネルMOSトランジスタのドレインが入力端子又は出力端子に電気的に接続され、ソースが低電位側の電源端子に電気的に接続される。
【0017】
図3に、本実施形態に係る半導体装置の一部の回路を示す。図3において、高電位側の電源電位VDDと低電位側の電源電位VSSとの間に接続されているPチャネルMOSトランジスタQ1及びNチャネルMOSトランジスタQ2は、この半導体装置に含まれている出力回路のインバータを構成しており、これらのトランジスタのドレインは出力端子OUTに接続されている。NチャネルMOSトランジスタQ3は、図2に示すゲート電極6とN型の不純物拡散領域21及び22とによって構成される保護用のトランジスタを表している。また、ダイオードD1は、図2に示すP型の半導体基板1とN型の不純物拡散領域21又はNウエル20とによって構成されるPN接合を表している。
【0018】
出力端子OUTに正の高電圧が印加された場合には、NチャネルMOSトランジスタQ3がバイポーラトランジスタのように動作して、ドレインからソースに電流が流れることにより、正の電荷が低電位側の電源電位VSS用端子に放出される。ここで、図2に示すように、フローティングゲート電極24の下方においては不純物拡散領域21が存在しないので、大部分の電流は、メタル配線14から、右側のシリサイド層26及び不純物拡散領域21、Nウエル20、半導体基板1、不純物拡散領域22、シリサイド層27を介して、メタル配線13へと流れる。従って、ドレインを構成する不純物拡散領域21の表面近傍及びシリサイド層26における電流集中を回避することができる。また、図1に示すスリット状の素子分離領域2〜4は、ドレインの一部の領域に電流が集中するのを防止するのに役立つ。
【0019】
一方、出力端子OUTに負の高電圧が印加された場合には、ダイオードD1が導通してアノードからカソードに電流が流れることにより、負の電荷が低電位側の電源電位VSS用端子に放出される。以上のことにより、半導体装置の静電破壊を極めて起こり難くすることができる。
【0020】
上記の実施形態においては、P型の半導体基板を用いる場合について説明したが、N型の半導体基板を用いる場合にも本発明を適用できる。その場合には、図4に示す回路となり、保護用のPチャネルMOSトランジスタQ4及びダイオードD2が、出力端子OUTと高電位側の電源電位VDD用端子との間に接続されることになる。また、静電保護用素子を入力端子に接続することにより、出力端子と同様に入力端子を保護することもできる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の部分的な平面図である。
【図2】図1のA−A’における断面図である。
【図3】本実施形態に係る半導体装置の一部の回路を示す回路図である。
【図4】N型の半導体基板を使用した場合の回路を示す回路図である。
【図5】従来の半導体装置の部分的な平面図である。
【図6】図5のB−B’における断面図である。
【符号の説明】
1 半導体基板、 2〜4 素子分離領域、 5、23 ゲート絶縁膜、 6ゲート電極、 7 サイドウォール、 12 層間絶縁膜、 13、14 メタル配線、 20 Nウエル、 21、22 N型不純物拡散領域、 24 フローティングゲート電極、 25 サイドウォール、 26、27 シリサイド層、 Q1、Q4 Pチャネルトランジスタ、 Q2、Q3 Nチャネルトランジスタ、 D1、D2 ダイオード
【発明の属する技術分野】
本発明は、一般的に半導体装置に関し、特に、入力端子又は出力端子に接続された静電保護用素子を有する半導体装置に関する。
【0002】
【従来の技術】
半導体装置において、入力端子又は出力端子に静電気による高電圧が印加されると、内部回路が破壊されることがある。このような静電破壊は、特に、CMOSタイプの半導体装置において問題となる。静電破壊を防止するために、入力端子又は出力端子に静電保護用素子を接続することが広く行われている。
【0003】
このような従来の半導体装置を、図5及び図6に示す。図5は、従来の半導体装置の部分的な平面図であり、図6は、図5のB−B’における断面図である。なお、図5においては、層間絶縁膜及び配線層を省略している。図5に示すように、P型の半導体基板1において、選択酸化法(local oxidation of silicon:LOCOS法)等により、スリット状の素子分離領域2〜4が形成されている。図6に示すように、半導体基板1上には、ゲート絶縁膜5を介してゲート電極6が形成され、これらの側面を囲むサイドウォール7が形成されている。
【0004】
ゲート電極6の両側の半導体基板1内には、それぞれソース及びドレインとなるN型の不純物拡散領域8及び9が形成され、その上に、不純物拡散領域の抵抗値を下げるために、シリサイド層10及び11が形成されている。ゲート電極6と、シリサイド層10及び11がそれぞれ形成された不純物拡散領域8及び9とは、静電保護用素子としてのNチャネルMOSトランジスタを構成する。
【0005】
シリサイド層10及び11が形成された半導体基板1上には、層間絶縁膜12が形成され、層間絶縁膜12の所定の部分に開口が設けられる。さらに、開口を介してシリサイド層10及び11にそれぞれ接続されるメタル配線13及び14をパターン形成することにより、上記トランジスタのドレインが入力端子又は出力端子に接続され、ソースが低電位側の電源端子に接続される。
【0006】
入力端子又は出力端子に正の高電圧が印加された場合には、上記トランジスタのドレインからソースに電流が流れることにより、電荷が低電位側の電源電位VSS用端子に放出される。図5に示すスリット状の素子分離領域2〜4は、その際にドレインの一部の領域に電流が集中するのを避けるために設けられている。しかしながら、図6の断面図において、電流は、不純物拡散領域8及び9の表面近傍と、シリサイド層10及び11を流れるので、これらが電流集中により破壊されることがあった。
【0007】
ところで、下記の特許文献1には、シリサイドを有する半導体装置における異電位電源間において、相対する極性のウエル領域内に形成される拡散領域にシリサイドを形成しない領域を設け、かつシリサイドを有する半導体装置における異電位電源間において相対する極性のウエル領域内に形成されるシリサイドが形成された拡散領域内にコンタクトを形成することが開示されている。これによれば、シリサイドにおける電流集中は回避できるものの、拡散領域の表面近傍における電流集中は回避することができない。
【0008】
【特許文献1】
特開平10−313065号公報(第1頁、図1)
【0009】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、静電保護用素子を有する半導体装置において、不純物拡散領域の表面近傍における電流集中を回避して静電破壊を起こり難くすることを目的とする。
【0010】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体装置は、外部との間で信号の入力又は出力を行うための信号端子と、第1の導電型の半導体基板と、半導体基板上に絶縁膜を介して形成された第1の電極と、半導体基板内に形成された、第1の導電型と異なる第2の導電型のウエルと、ウエル上に絶縁膜を介して形成された第2の電極と、第2の電極の周囲の半導体基板内においてウエルに接して形成され、信号端子に電気的に接続された第2の導電型の第1の不純物拡散領域と、第1の電極の一方の側の半導体基板内に形成され、複数の電源電位の内の1つが供給される端子に電気的に接続された第2の導電型の第2の不純物拡散領域とを具備する。
【0011】
ここで、第1及び第2の不純物拡散領域上にシリサイドが形成されていても良い。また、第1の導電型がP型で第2の導電型がN型であり、第2の不純物拡散領域が、低電位側の電源電位が供給される端子に電気的に接続されていても良い。あるいは、第1の導電型がN型で第2の導電型がP型であり、第2の不純物拡散領域が、高電位側の電源電位が供給される端子に電気的に接続されていても良い。
【0012】
上記のように構成された本発明によれば、第2の電極の下方においては静電保護用素子の不純物拡散領域が存在せず、そのかわりに同じ導電型のウエルが設けられているので、静電保護用素子の不純物拡散領域の表面近傍における電流集中を回避して静電破壊を起こり難くすることができる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の番号を付して、説明を省略する。
図1は、本発明の一実施形態に係る半導体装置の部分的な平面図であり、図2は、図1のA−A’における断面図である。なお、図1においては、層間絶縁膜及び配線層を省略している。
【0014】
図1に示すように、P型の半導体基板1には、選択酸化法(local oxidation of silicon:LOCOS法)等により、スリット状の素子分離領域2〜4が形成されている。また、半導体基板1の所定の領域に、Nウエル20が形成されている。図2に示すように、半導体基板1上には、ゲート絶縁膜5を介してゲート電極6が形成され、これらの側面を囲むサイドウォール7が形成されている。また、Nウエル20上には、ゲート絶縁膜23を介してフローティングゲート電極24が形成され、これらの側面を囲むサイドウォール25が形成されている。ここで、ゲート絶縁膜5及び23は、シリコン酸化膜又はシリコン窒化膜を用いて形成される。また、ゲート電極6及びフローティングゲート電極24は、ポリシリコンに不純物を含有させて形成される。
【0015】
フローティングゲート電極24の周囲の半導体基板1内には、ドレインとなるN型の不純物拡散領域21が形成されている。図1に示すように、フローティングゲート電極24の長手方向の幅はドレインの幅よりも小さいので、図2に示す左右の不純物拡散領域21は、フローティングゲート電極24の長手方向の両側において連続している。ゲート電極6の一方の側の半導体基板1内には、ソースとなるN型の不純物拡散領域22が形成されている。不純物拡散領域21及び22上には、これらの抵抗値を下げるために、シリサイド層26及び27がそれぞれ形成されている。ゲート電極6と、シリサイド層26及び27がそれぞれ形成された不純物拡散領域21及び22とは、静電保護用素子としてのNチャネルMOSトランジスタを構成する。
【0016】
シリサイド層26及び27が形成された半導体基板1上には、層間絶縁膜12が形成されており、層間絶縁膜12の所定の部分に開口が設けられる。さらに、開口を介してシリサイド層26及び27にそれぞれ接続されるアルミニウム等のメタル配線13及び14がパターン形成される。さらに、必要に応じて層間絶縁膜及び配線層が繰り返し設けられることにより、多層配線が実現される。これにより、上記NチャネルMOSトランジスタのドレインが入力端子又は出力端子に電気的に接続され、ソースが低電位側の電源端子に電気的に接続される。
【0017】
図3に、本実施形態に係る半導体装置の一部の回路を示す。図3において、高電位側の電源電位VDDと低電位側の電源電位VSSとの間に接続されているPチャネルMOSトランジスタQ1及びNチャネルMOSトランジスタQ2は、この半導体装置に含まれている出力回路のインバータを構成しており、これらのトランジスタのドレインは出力端子OUTに接続されている。NチャネルMOSトランジスタQ3は、図2に示すゲート電極6とN型の不純物拡散領域21及び22とによって構成される保護用のトランジスタを表している。また、ダイオードD1は、図2に示すP型の半導体基板1とN型の不純物拡散領域21又はNウエル20とによって構成されるPN接合を表している。
【0018】
出力端子OUTに正の高電圧が印加された場合には、NチャネルMOSトランジスタQ3がバイポーラトランジスタのように動作して、ドレインからソースに電流が流れることにより、正の電荷が低電位側の電源電位VSS用端子に放出される。ここで、図2に示すように、フローティングゲート電極24の下方においては不純物拡散領域21が存在しないので、大部分の電流は、メタル配線14から、右側のシリサイド層26及び不純物拡散領域21、Nウエル20、半導体基板1、不純物拡散領域22、シリサイド層27を介して、メタル配線13へと流れる。従って、ドレインを構成する不純物拡散領域21の表面近傍及びシリサイド層26における電流集中を回避することができる。また、図1に示すスリット状の素子分離領域2〜4は、ドレインの一部の領域に電流が集中するのを防止するのに役立つ。
【0019】
一方、出力端子OUTに負の高電圧が印加された場合には、ダイオードD1が導通してアノードからカソードに電流が流れることにより、負の電荷が低電位側の電源電位VSS用端子に放出される。以上のことにより、半導体装置の静電破壊を極めて起こり難くすることができる。
【0020】
上記の実施形態においては、P型の半導体基板を用いる場合について説明したが、N型の半導体基板を用いる場合にも本発明を適用できる。その場合には、図4に示す回路となり、保護用のPチャネルMOSトランジスタQ4及びダイオードD2が、出力端子OUTと高電位側の電源電位VDD用端子との間に接続されることになる。また、静電保護用素子を入力端子に接続することにより、出力端子と同様に入力端子を保護することもできる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る半導体装置の部分的な平面図である。
【図2】図1のA−A’における断面図である。
【図3】本実施形態に係る半導体装置の一部の回路を示す回路図である。
【図4】N型の半導体基板を使用した場合の回路を示す回路図である。
【図5】従来の半導体装置の部分的な平面図である。
【図6】図5のB−B’における断面図である。
【符号の説明】
1 半導体基板、 2〜4 素子分離領域、 5、23 ゲート絶縁膜、 6ゲート電極、 7 サイドウォール、 12 層間絶縁膜、 13、14 メタル配線、 20 Nウエル、 21、22 N型不純物拡散領域、 24 フローティングゲート電極、 25 サイドウォール、 26、27 シリサイド層、 Q1、Q4 Pチャネルトランジスタ、 Q2、Q3 Nチャネルトランジスタ、 D1、D2 ダイオード
Claims (4)
- 外部との間で信号の入力又は出力を行うための信号端子と、
第1の導電型の半導体基板と、
前記半導体基板上に絶縁膜を介して形成された第1の電極と、
前記半導体基板内に形成された、第1の導電型と異なる第2の導電型のウエルと、
前記ウエル上に絶縁膜を介して形成された第2の電極と、
前記第2の電極の周囲の前記半導体基板内において前記ウエルに接して形成され、前記信号端子に電気的に接続された第2の導電型の第1の不純物拡散領域と、
前記第1の電極の一方の側の前記半導体基板内に形成され、複数の電源電位の内の1つが供給される端子に電気的に接続された第2の導電型の第2の不純物拡散領域と、
を具備する半導体装置。 - 前記第1及び第2の不純物拡散領域上にシリサイドが形成されている、請求項1記載の半導体装置。
- 前記第1の導電型がP型で前記第2の導電型がN型であり、前記第2の不純物拡散領域が、低電位側の電源電位が供給される端子に電気的に接続されている、請求項1又は2記載の半導体装置。
- 前記第1の導電型がN型で前記第2の導電型がP型であり、前記第2の不純物拡散領域が、高電位側の電源電位が供給される端子に電気的に接続されている、請求項1又は2記載の半導体装置。
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---|---|---|---|
JP2003022379A JP2004235452A (ja) | 2003-01-30 | 2003-01-30 | 半導体装置 |
Applications Claiming Priority (1)
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JP2003022379A JP2004235452A (ja) | 2003-01-30 | 2003-01-30 | 半導体装置 |
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JP2004235452A true JP2004235452A (ja) | 2004-08-19 |
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JP2003022379A Withdrawn JP2004235452A (ja) | 2003-01-30 | 2003-01-30 | 半導体装置 |
Country Status (1)
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007234642A (ja) * | 2006-02-27 | 2007-09-13 | Mitsumi Electric Co Ltd | 静電気放電保護素子 |
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2003
- 2003-01-30 JP JP2003022379A patent/JP2004235452A/ja not_active Withdrawn
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