WO2022168414A1 - 保護回路及び半導体集積回路装置 - Google Patents

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陽 浅尾
潔 篠井
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アルプスアルパイン株式会社
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    • H03K19/003—Modifications for increasing the reliability for protection

Definitions

  • the present invention relates to a protection circuit that prevents overcurrent due to reverse connection of a power supply, and a semiconductor integrated circuit device equipped with such a protection circuit.
  • Patent Literature 1 listed below describes a protection circuit for preventing overcurrent caused by such reverse connection of the power supply.
  • FIG. 7 is a diagram showing a protection circuit described in Patent Document 1.
  • FIG. The protection circuit shown in FIG. 7 has transistors M11 to M13, which are p-type MOSFETs (metal-oxide-semiconductor field-effect transistors), and resistors R11 to R13.
  • a transistor M13 is provided on the path between the circuit section 100 and the power supply terminal TP, and the gate of the transistor M13 is connected to the ground terminal TG via the resistor R13.
  • the voltage VDD of the power supply terminal TP is higher than the voltage VSS of the ground terminal TG. It becomes higher than the voltage of the gate, and the transistor M13 is turned on.
  • a power supply voltage is applied to the circuit section 100 via the transistor M13, and a current Idd flows.
  • the voltage of the source of the transistor M13 becomes lower than the voltage of the gate, and the transistor M13 is turned off. . This prevents an excessive current Idd from flowing through the circuit section 100 .
  • the bulks of the transistors M11 to M13 are included in a common N-type impurity diffusion region (N-well) and are electrically connected to the common node Nc.
  • the transistor M11 is provided on the path between the common node Nc and the power supply terminal TP
  • the transistor M12 is provided on the path between the common node Nc and the power supply terminal TP.
  • the gate of the transistor M11 is connected to the ground terminal TG via the resistor R11
  • the gate of the transistor M12 is connected to the power supply terminal TP via the resistor R12.
  • the transistor M11 When the voltage VDD of the power supply terminal TP is higher than the voltage VSS of the ground terminal TG, the transistor M11 is turned off and the transistor M12 is turned on, so that the bulk voltage VBLK becomes substantially equal to the voltage VSS of the ground terminal TG. That is, the bulk voltage VBLK is approximately equal to the higher one of the voltage VDD and the voltage VSS.
  • a reverse voltage is applied to the parasitic diodes formed between the bulks (N-well) of the transistors M11 to M13 and the P-type regions (P-well, etc.) in contact therewith.
  • the active diode is turned off. Therefore, when a reverse polarity power supply voltage (VSS>VDD) is applied, it is possible to prevent an excessive current from flowing through the parasitic diodes of the transistors M11 to M13.
  • the withstand voltage (maximum gate-source voltage, maximum gate-drain voltage) required for the gate of a P-type MOSFET depends on the polarity of the source and drain voltages with respect to the gate voltage. different. That is, the withstand voltage of the gate when the potential of the gate is low with respect to the source (when a channel is formed) is equal to the withstand voltage of the gate when the potential of the gate is high with respect to the source (when no channel is formed). generally smaller than the voltage. Therefore, if the power supply voltage becomes higher than normal in the protection circuit shown in FIG. are opposite in polarity (VSS>VDD), the withstand voltage of the gate of the transistor M12 may be insufficient.
  • the transistors M11 and M12 need to have gates with high withstand voltage so that the transistors M11 and M12 can operate normally even when an excessive power supply voltage is applied.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to provide a protection circuit capable of reducing the withstand voltage required for the gate of a transistor, and a semiconductor integrated circuit device using such a protection circuit. to provide.
  • a protection circuit is a protection circuit that prevents overcurrent due to application of a power supply voltage of opposite polarity to a circuit section to which power is supplied via a ground terminal and a power supply terminal, the protection circuit comprising: , a first transistor, a second transistor, and a third transistor, each of which is a p-type field effect transistor; a first gate driver that outputs a first drive voltage to the gate of the first transistor; and a gate of the second transistor. and a second gate driver for outputting a second drive voltage to.
  • the third transistor is provided on a path between the power supply terminal and the circuit section, the first transistor is provided on a path between the power supply terminal and a common node, and the second transistor is provided on the path between the power supply terminal and the common node.
  • the first transistor, the second transistor, and the third transistor are provided on a path between a ground terminal and the common node, and the bulks of the first transistor, the second transistor, and the third transistor are electrically connected to the common node.
  • the first gate driver outputs the first driving voltage to turn off the first transistor when the voltage of the power terminal is lower than the voltage of the ground terminal, and the voltage of the power terminal is equal to the ground terminal.
  • the second gate driver outputs the second drive voltage to turn off the second transistor when the voltage of the power terminal is higher than the voltage of the ground terminal, and the voltage of the power terminal is higher than the ground terminal. is lower than the voltage of the power supply terminal, the second drive voltage that turns on the second transistor and is higher than the voltage of the power supply terminal is output.
  • the protection circuit when the voltage of the power supply terminal is higher than the voltage of the ground terminal, the first transistor is turned on according to the first drive voltage, and the second drive voltage is applied. , the second transistor is turned off. In this case, since a voltage corresponding to the voltage of the power supply terminal is applied to each bulk of the first transistor, the second transistor, and the third transistor, a parasitic diode is formed in these bulks. It is turned off and no overcurrent flows through the parasitic diode. On the other hand, when the voltage of the ground terminal is higher than the voltage of the power supply terminal, contrary to the above, the first transistor is turned off and the second transistor is turned on.
  • a voltage corresponding to the voltage of the ground terminal is applied to each bulk of the transistor and the third transistor. Also in this case, these parasitic diodes formed in the bulk are turned off, and no overcurrent flows through the parasitic diodes. Further, when the voltage of the power supply terminal is higher than the voltage of the ground terminal, the first drive voltage applied to the gate of the first transistor becomes higher than the voltage of the ground terminal. Compared to the case where the voltage of the gate is equal to the voltage of the ground terminal, the withstand voltage required between the gate and the source of the first transistor and the withstand voltage required between the gate and the drain are smaller. Further, when the voltage of the power supply terminal is lower than the voltage of the ground terminal, the second driving voltage applied to the gate of the second transistor becomes higher than the voltage of the power supply terminal. Compared to the case where the voltage of the gate is equal to the voltage of the power supply terminal, the withstand voltage required between the gate and the source of the second transistor and the withstand voltage required between the gate and the drain are smaller.
  • the first gate driver is provided in a path between the power terminal and the gate of the first transistor, and is conductive when the voltage of the power terminal is higher than the voltage of the gate of the first transistor.
  • a first rectifying section that turns off when the voltage of the power supply terminal is lower than the voltage of the gate of the first transistor; and a first resistor provided in a path between the gate of the first transistor and the ground terminal.
  • the second gate driver is provided in a path between the ground terminal and the gate of the second transistor and is conductive when the voltage of the ground terminal is higher than the voltage of the gate of the second transistor.
  • a second rectifying section which is turned off when the voltage of the ground terminal is lower than the voltage of the gate of the second transistor; and a second resistor provided in a path between the gate of the second transistor and the power supply terminal.
  • the first rectifying section becomes conductive.
  • the first drive voltage applied to the gate of the first transistor becomes higher than the voltage of the ground terminal because a voltage drop occurs in the first resistor due to the current flowing through the first rectifier.
  • the voltage of the ground terminal becomes lower than the voltage of the gate of the second transistor and the second rectifying section is turned off, the voltage of the gate of the second transistor becomes substantially equal to the voltage of the power supply terminal.
  • the voltage of the power supply terminal is lower than the voltage of the ground terminal, the voltage of the ground terminal becomes higher than the voltage of the gate of the second transistor, and the second rectifying section becomes conductive.
  • the second drive voltage applied to the gate of the second transistor becomes higher than the voltage of the power supply terminal because a voltage drop occurs in the second resistor due to the current flowing through the second rectifier.
  • the voltage of the power supply terminal becomes lower than the voltage of the gate of the first transistor, and the first rectifying section is turned off, so that the voltage of the gate of the first transistor becomes substantially equal to the voltage of the ground terminal.
  • the first rectifying section includes a fourth transistor that is a p-type field effect transistor provided on a path between the power supply terminal and the gate of the first transistor, and the gate of the fourth transistor and the A fifth transistor connected to the gate of the first transistor, wherein the second rectifying section is a p-type field effect transistor provided on a path between the ground terminal and the gate of the second transistor. and a gate of the fifth transistor and a gate of the second transistor are connected.
  • the voltage of the power supply terminal is higher than the voltage of the ground terminal, the voltage of the gate of the fourth transistor becomes lower than the voltage of the power supply terminal, and current flows through the fourth transistor. flow.
  • a current flowing from the fourth transistor to the first resistor causes a voltage drop across the first resistor, and the first drive voltage applied to the gate of the first transistor is higher than the voltage of the ground terminal. Become. At this time, the voltage of the gate of the fifth transistor becomes higher than the voltage of the ground terminal and the fifth transistor is turned off, so that the voltage of the gate of the second transistor becomes substantially equal to the voltage of the power supply terminal. On the other hand, if the voltage at the power terminal is lower than the voltage at the ground terminal, the voltage at the gate of the fifth transistor will be lower than the voltage at the ground terminal, causing current to flow through the fifth transistor.
  • a current flowing from the fifth transistor to the second resistor causes a voltage drop across the second resistor, and the second drive voltage applied to the gate of the second transistor is higher than the voltage of the power supply terminal. Become. At this time, the voltage of the gate of the fourth transistor becomes higher than the voltage of the power supply terminal and the fourth transistor is turned off, so that the voltage of the gate of the first transistor becomes substantially equal to the voltage of the ground terminal.
  • the fourth transistor and the fifth transistor have their respective bulks conducting to the common node.
  • a voltage corresponding to the higher one of the voltage of the power supply terminal and the voltage of the ground terminal is applied to the common node.
  • the parasitic diodes formed in the bulk of the fourth transistor and the bulk of the fifth transistor are turned off, so that overcurrent does not flow through these parasitic diodes.
  • the bulks of the first transistor, the second transistor, the third transistor, the fourth transistor and the fifth transistor are included in a common n-type impurity diffusion region. According to this configuration, since the bulks of the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor are conductive in the common n-type impurity diffusion region, It is no longer necessary to provide wiring for conducting these bulks, and the layout area is reduced.
  • the protection circuit according to the first aspect has a third gate driver that outputs a third drive voltage to the gate of the third transistor.
  • the third gate driving unit outputs the third driving voltage to turn off the third transistor when the voltage of the power terminal is lower than the voltage of the ground terminal, and the voltage of the power terminal is equal to the ground terminal. is higher than the voltage of , the third drive voltage is output to turn on the third transistor.
  • the third transistor when the voltage of the power supply terminal is higher than the voltage of the ground terminal, the third transistor is turned on, and the power supply voltage is applied to the circuit section via the third transistor.
  • the third transistor is turned off, and the path of current flowing from the ground terminal to the power supply terminal via the circuit section is cut off. No overcurrent flows through this path.
  • the third gate driver includes a third resistor provided in a path between the gate of the third transistor and the ground terminal.
  • the circuit section includes an n-type field effect transistor, the bulk of the n-type field effect transistor being electrically connected to the ground terminal, and connecting the gate of the third transistor and the ground terminal. and the n-type field effect transistor is provided in the path between.
  • the bulk of the n-type field effect transistor is electrically connected to the ground terminal, when the voltage of the ground terminal is higher than the voltage of the power supply terminal, the bulk of the n-type field effect transistor is electrically connected to the ground terminal.
  • a parasitic diode formed between the FET and the drain region conducts, causing the voltage at the gate of the third transistor to approach the voltage at the ground terminal.
  • the third transistor is turned off, and the path of the current flowing from the circuit section to the power supply terminal via the third transistor is cut off, so that overcurrent does not flow in this path.
  • a semiconductor integrated circuit prevents overcurrent caused by a circuit section to which power is supplied via a ground terminal and a power supply terminal, and a power supply voltage of opposite polarity being applied to the circuit section.
  • the protection circuit is the protection circuit according to the first aspect.
  • the present invention it is possible to provide a protection circuit capable of reducing the withstand voltage required for the gate of a transistor, and a semiconductor integrated circuit device using such a protection circuit.
  • FIG. 1 is a diagram showing an example of the configuration of a semiconductor integrated circuit device according to the first embodiment.
  • FIG. 2 is a longitudinal sectional view schematically showing an example of the structure of the semiconductor integrated circuit device shown in FIG.
  • FIG. 3A is a diagram for explaining the voltage of each part when the polarity of the power supply voltage is correct.
  • FIG. 3B is a diagram for explaining the voltage of each part when the polarity of the power supply voltage is reversed.
  • FIG. 4 is a diagram showing a modified example of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 5 is a diagram showing another modification of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 6 is a diagram showing an example of the configuration of a semiconductor integrated circuit device according to the second embodiment.
  • FIG. 7 is a diagram showing the configuration of a conventional protection circuit.
  • FIG. 1 is a diagram showing an example of the configuration of a semiconductor integrated circuit device 1 according to the first embodiment.
  • the polarity of the power supply voltage applied to the circuit section 3 is the correct polarity, and when the voltage VDD is lower than the voltage VSS, the circuit section It is assumed that the polarity of the power supply voltage applied to 3 is reversed.
  • the protection circuit 2 includes a first transistor M1, a second transistor M2, and a third transistor M3, each of which is a p-type MOSFET, and a third transistor that outputs a first drive voltage Vd1 to the gate of the first transistor M1.
  • 1 gate driver 4 a second gate driver 5 that outputs a second drive voltage Vd2 to the gate of the second transistor M2, and a third gate driver that outputs a third drive voltage Vd3 to the gate of the third transistor M3 6.
  • the third transistor M3 is provided on the path between the power supply terminal TP and the circuit section 3.
  • the first transistor M1 is provided on a path between the power supply terminal TP and the common node Nc.
  • the second transistor M2 is provided on the path between the ground terminal TG and the common node Nc.
  • the first transistor M1, the second transistor M2, and the third transistor M3 have their respective bulks (n-type impurity diffusion regions including p-type channel forming regions) electrically connected to the common node Nc.
  • the first gate driving section 4 When the voltage VDD of the power supply terminal TP is lower than the voltage VSS of the ground terminal TG, the first gate driving section 4 outputs the first driving voltage Vd1 that turns off the first transistor M1.
  • the first gate driver 4 applies the first drive voltage Vd1 to turn on the first transistor M1, and the voltage VSS of the ground terminal TG is higher than the voltage VSS of the ground terminal TG. A high first drive voltage Vd1 is output.
  • the first gate driving section 4 includes, for example, a first rectifying section 7 and a first resistor R1, as shown in FIG.
  • the first rectifying unit 7 is provided on a path between the power supply terminal TP and the gate of the first transistor M1, and becomes conductive when the voltage VDD of the power supply terminal TP is higher than the voltage of the gate of the first transistor M1, The first transistor M1 is turned off when the voltage VDD of the power supply terminal TP is lower than the voltage of the gate of the first transistor M1.
  • a first resistor R1 is provided in a path between the gate of the first transistor M1 and the ground terminal TG.
  • the first rectifying section 7 includes a fourth transistor M4, which is a p-type MOSFET, as shown in FIG. 1, for example.
  • the fourth transistor M4 is provided on a path between the power supply terminal TP and the gate of the first transistor M1, and the gate of the fourth transistor M4 is connected to the gate of the first transistor M1.
  • the second gate driving section 5 When the voltage VDD of the power supply terminal TP is higher than the voltage VSS of the ground terminal TG, the second gate driving section 5 outputs the second driving voltage Vd2 that turns off the second transistor M2.
  • the second gate driver 5 applies a second drive voltage Vd2 to turn on the second transistor M2, which is higher than the voltage VDD of the power supply terminal TP. A high second drive voltage Vd2 is output.
  • the second gate driver 5 includes a second rectifier 8 and a second resistor R2, as shown in FIG. 1, for example.
  • the second rectifying unit 8 is provided on a path between the ground terminal TG and the gate of the second transistor M2, and is conductive when the voltage VSS of the ground terminal TG is higher than the voltage of the gate of the second transistor M2, It turns off when the voltage VSS of the ground terminal TG is lower than the voltage of the gate of the second transistor M2.
  • a second resistor R2 is provided in a path between the gate of the second transistor M2 and the power supply terminal TP.
  • the second rectifying section 8 includes a fifth transistor M5, which is a p-type MOSFET, as shown in FIG. 1, for example.
  • the fifth transistor M5 is provided on the path between the ground terminal TG and the gate of the second transistor M2, and the gate of the fifth transistor M5 is connected to the gate of the second transistor M2.
  • the bulks (n-type impurity diffusion regions including the p-type channel forming region) of the fourth transistor M4 and the fifth transistor M5 are electrically connected to the common node Nc.
  • FIG. 2 is a longitudinal sectional view schematically showing an example of the structure of the semiconductor integrated circuit device 1 shown in FIG.
  • the semiconductor integrated circuit device 1 includes a P-type semiconductor substrate 10 such as silicon doped with p-type impurities (acceptors) such as boron and aluminum (hereinafter sometimes referred to as "P substrate 10"). .) is formed on.
  • P substrate 10 such as silicon doped with p-type impurities (acceptors) such as boron and aluminum
  • an N-well 11 and an N-deep well 12 which are n-type impurity diffusion regions, are formed by diffusing an n-type impurity (donor) such as phosphorus or arsenic by ion implantation or the like.
  • the N deep well 12 is a region that includes a relatively deep portion from the surface of the P substrate 10 .
  • the N well 11 is a region including a relatively shallow area from the surface of the P substrate 10 and is formed inside the N deep well 12 .
  • high-concentration p-type regions DP1 to DP10 which are p-type impurity diffusion regions in which p-type impurities are diffused at a high concentration, are formed.
  • the high-concentration p-type regions DP1 and DP2 are located across the channel forming region A1 of the first transistor M1 and form the drain and source of the first transistor M1.
  • the high-concentration p-type regions DP3 and DP4 are located across the channel forming region A2 of the second transistor M2 and form the drain and source of the second transistor M2.
  • the high-concentration p-type regions DP5 and DP6 are located across the channel forming region A3 of the third transistor M3 and form the drain and source of the third transistor M3.
  • the high-concentration p-type regions DP7 and DP8 are located across the channel forming region A4 of the fourth transistor M4 and form the drain and source of the fourth transistor M4.
  • the high-concentration p-type regions DP9 and DP10 are located across the channel forming region A5 of the fifth transistor M5 and form the drain and source of the fifth transistor M5.
  • the high-concentration p-type regions DP1 to DP10 in the first transistor M1 to the fifth transistor M5 are electrically connected to electrodes formed of a conductor film such as polysilicon, respectively.
  • gate electrodes are arranged via an insulating film such as a silicon oxide film.
  • the gate electrode is formed of a conductive film such as polysilicon.
  • the channel formation regions A1 to A5 of the first transistor M1 to the fifth transistor M5 are included in common n-type impurity diffusion regions (N well 11, N deep well 12). That is, the respective bulks of the first transistor M1 to the fifth transistor M5 are included in a common n-type impurity diffusion region (N well 11, N deep well 12) and are electrically connected to each other.
  • a P well 13 which is a p-type impurity diffusion region, is formed by diffusing p-type impurities by ion implantation or the like.
  • high-concentration n-type regions DN1 and DN2 which are n-type impurity diffusion regions in which n-type impurities are diffused at a high concentration, are formed.
  • the high-concentration n-type regions DN1 and DN2 are located across the channel forming region B1 of the transistor Mn, which is an n-type MOSFET included in the circuit section 3, and form the drain and source of the transistor Mn.
  • the high-concentration n-type regions DN1 and DN2 of the transistor Mn are electrically connected to electrodes formed of conductive films such as polysilicon.
  • a gate electrode (a conductor film such as polysilicon) is disposed in the vicinity of the channel forming region B1 with an insulating film (silicon oxide film or the like) interposed therebetween.
  • the circuit section 3 may include two or more transistors Mn. In this case, two or more transistors Mn connected to the power supply terminal TP via the third transistor M3 may be formed in the P well 13 as shown in FIG.
  • a high-concentration n-type region DN3 connected to a common node Nc through a wiring (a conductive film such as polysilicon) is formed.
  • a wiring a conductive film such as polysilicon
  • a high-concentration p-type region DP11 connected to the ground terminal TG via a wiring (film of conductor such as polysilicon) is formed in the P-well 13.
  • the bulk voltage of the transistor Mn in the circuit section 3 becomes equal to the voltage VSS of the ground terminal TG.
  • high-concentration p-type regions DP12 and DP13 connected to the ground terminal TG via wiring (film of conductor such as polysilicon) are formed.
  • the voltage of the P-board 10 becomes equal to the voltage VSS of the ground terminal TG.
  • the isolation region has a structure such as STI (shallow trench isolation), for example.
  • the third drive voltage Vd3 applied to the gate of the third transistor M3 becomes 0 V, and the voltage VDD is applied to the source (terminal on the high potential side) of the third transistor M3. turn on. As a result, the power supply voltage is applied to the circuit section 3 via the third transistor M3.
  • the voltage VDD is applied to the gate of the fifth transistor M5 via the second resistor R2
  • the voltages of the source (high potential side terminal) and the gate of the fifth transistor M5 become equal.
  • Transistor M5 is turned off.
  • the voltage VDD is applied to the gate of the second transistor M2.
  • the first transistor M1 since the first transistor M1 is on, the voltage VDD is applied to the source (the terminal on the high potential side) of the second transistor M2 via the first transistor M1. Therefore, the voltages of the source (terminal on the high potential side) and the gate of the second transistor M2 become substantially equal, and the second transistor M2 is turned off.
  • VDD voltage
  • Nc common node
  • n-type impurity diffusion regions N well 11, N deep well 12
  • Voltage VBLK becomes equal to voltage VDD.
  • the P-substrate 10 and P-well 13 are connected to the ground terminal TG, respectively, so their voltages are 0V.
  • the parasitic diode 21 formed between the N deep well 12 and the P substrate 10 and the parasitic diode 22 formed between the N deep well 12 and the P well 13 both have a voltage on the cathode side. Since it becomes higher than the voltage on the anode side, it is turned off. That is, all of the parasitic diodes having the n-type impurity diffusion regions (N well 11 and N deep well 12) on the cathode side are turned off.
  • the third drive voltage Vd3 applied to the gate of the third transistor M3 becomes the voltage VSS, and the voltage applied to the source (high potential side terminal) of the third transistor M3 becomes equal to or less than the voltage VSS.
  • 3 Transistor M3 is turned off. As a result, the power supply voltage is no longer applied to the circuit section 3, and the current Is flowing through the circuit section 3 becomes zero. Therefore, even if a reverse polarity power supply voltage is applied, an excessive current does not flow from the ground terminal TG to the power supply terminal TP via the circuit section 3 and the third transistor M3.
  • the voltage VSS is applied to the source (high potential side terminal) of the second transistor M2, and the voltage of the gate of the second transistor M2 (second drive voltage Vd2) becomes lower than the voltage VSS of the source.
  • second drive voltage Vd2 second drive voltage Vd2
  • the gate voltage (second drive voltage Vd2) of the fifth transistor M5 becomes lower than the source voltage VSS, so that the fifth transistor M5 conducts.
  • the source (high potential side terminal) and gate voltages of the fourth transistor M4 become equal.
  • Transistor M4 turns off.
  • the voltage VSS is applied to the gate of the first transistor M1.
  • the second transistor M2 since the second transistor M2 is on, the voltage VSS is applied to the source (the terminal on the high potential side) of the first transistor M1 via the second transistor M2. Therefore, the voltages of the source (terminal on the high potential side) and the gate of the first transistor M1 become substantially equal, and the first transistor M1 is turned off.
  • VSS voltages applied to the common node Nc
  • n-type impurity diffusion regions N well 11, N deep well 12
  • Voltage VBLK becomes equal to voltage VSS.
  • the P-substrate 10 and the P-well 13 are connected to the ground terminal TG, their voltages also become the voltage VSS.
  • the parasitic diode 21 formed between the N deep well 12 and the P substrate 10 and the parasitic diode 22 formed between the N deep well 12 and the P well 13 are both connected to the voltage on the cathode side. Since the voltage on the anode side becomes equal, it is turned off. That is, all of the parasitic diodes having the n-type impurity diffusion regions (N well 11 and N deep well 12) on the cathode side are turned off. Therefore, even if a reverse polarity power supply voltage is applied, the parasitic diode formed between the bulk (N well 11, N deep well 12) of the first transistor M1 to the fifth transistor M5 and the p-type impurity diffusion region No excessive current flows through (21, 22).
  • the first transistor M1 is turned on according to the first drive voltage Vd1. is turned on, and the second transistor M2 is turned off according to the second drive voltage Vd2.
  • the parasitic diodes (21, 22) formed in these bulks are turned off. .
  • the first transistor M1 is turned off, the second transistor M2 is turned on, and the second transistor M2 is turned on.
  • a voltage corresponding to the voltage VSS is applied to each bulk of the first transistor M1 to the third transistor M3.
  • the parasitic diodes (21, 22) formed in these bulks are turned off. That is, regardless of the polarity of the power supply voltage applied to the power supply terminal TP and the ground terminal TG, the parasitic diodes (21, 22) formed in each bulk of the first transistor M1 to the third transistor M3 are turned off. Become. Therefore, even when a reverse polarity power supply voltage is applied, it is possible to prevent overcurrent from flowing through the parasitic diodes (21, 22).
  • the first drive voltage Vd1 applied to the gate of the first transistor M1 is grounded. It becomes higher than the voltage VSS of the terminal TG. Therefore, compared to the case where the voltage of the gate of the first transistor M1 is equal to the voltage VSS of the ground terminal TG, the withstand voltage required between the gate and the source of the first transistor M1 and the withstand voltage required between the gate and the drain can be reduced respectively.
  • the second drive voltage Vd2 applied to the gate of the second transistor M2 is the power supply voltage. higher than the voltage VDD at the terminal TP. Therefore, compared to the case where the voltage of the gate of the second transistor M2 is equal to the voltage VDD of the power supply terminal TP, the withstand voltage required between the gate and the source of the second transistor M2 and the withstand voltage required between the gate and the drain can be reduced respectively.
  • the withstand voltage required for the gates of the first transistor M1 and the second transistor M2 can be reduced in this manner, the withstand voltage of the first transistor M1 and the second transistor M2 can be lowered to reduce the layout area of the circuit. it becomes possible to In addition, when the withstand voltages of the first transistor M1 and the second transistor M2 are maintained, the margin of the withstand voltage against the rising change of the power supply voltage increases, so that the reliability of the circuit can be improved.
  • each bulk of the first transistor M1 to the fifth transistor M5 is conductive in the common n-type impurity diffusion region (N well 11, N deep well 12), these bulks Therefore, the layout area can be reduced.
  • FIG. 4 is a diagram showing a modified example of the semiconductor integrated circuit device 1 according to this embodiment.
  • the first rectifying section 7 of the first gate driving section 4 is replaced with the first rectifying section 7A in the semiconductor integrated circuit device 1 shown in FIG.
  • the second rectifying section 8 of the gate driving section 5 is replaced with a second rectifying section 8B, and other configurations are the same as those of the semiconductor integrated circuit device 1 shown in FIG.
  • the first rectifying section 7A and the second rectifying section 8A are PN junction diodes, respectively.
  • the first rectifying section 7A has an anode connected to the power supply terminal TP and a cathode connected to the gate of the first transistor M1.
  • the second rectifying section 8B has an anode connected to the ground terminal TG and a cathode connected to the gate of the second transistor M2.
  • the first rectifying section 7A is turned off when the voltage VDD is lower than the voltage VSS.
  • the first drive voltage Vd1 is equal to the voltage VSS.
  • the first rectifying section 7A becomes conductive when the voltage VDD is higher than the voltage VSS.
  • a voltage drop occurs across the first resistor R1 due to the current flowing through the first rectifying section 7A, and the first driving voltage Vd1 becomes higher than the voltage VSS. Therefore, compared to the case where the first drive voltage Vd1 is equal to the voltage VSS, the withstand voltage required between the gate and the source of the first transistor M1 and the withstand voltage required between the gate and the drain can be made smaller. .
  • the second rectifying section 8A is turned off when the voltage VDD is higher than the voltage VSS. In this case, the second drive voltage Vd2 becomes equal to the voltage VDD. On the other hand, the second rectifying section 8A becomes conductive when the voltage VDD is lower than the voltage VSS. In this case, a voltage drop occurs across the second resistor R2 due to the current flowing through the second rectifying section 8A, and the second drive voltage Vd2 becomes higher than the voltage VDD. Therefore, compared to the case where the second drive voltage Vd2 is equal to the voltage VDD, the withstand voltage required between the gate and the source of the second transistor M2 and the withstand voltage required between the gate and the drain can be made smaller. .
  • FIG. 5 is a diagram showing another modification of the semiconductor integrated circuit device 1 according to this embodiment.
  • the modified semiconductor integrated circuit device 1 shown in FIG. 5 is obtained by adding a third rectifying section 9 to the third gate driving section 6 in the semiconductor integrated circuit device 1 shown in FIG. is the same as the semiconductor integrated circuit device 1 shown in FIG.
  • the third rectifying unit 9 is provided on a path between the power supply terminal TP and the gate of the third transistor M3, and becomes conductive when the voltage VDD of the power supply terminal TP is higher than the voltage of the gate of the third transistor M3, The third transistor M3 is turned off when the voltage VDD of the power supply terminal TP is lower than the voltage of the gate of the third transistor M3.
  • a third resistor R3 is provided in a path between the gate of the third transistor M3 and the ground terminal TG.
  • the third rectifying section 9 includes a sixth transistor M6, which is a p-type MOSFET, as shown in FIG. 5, for example.
  • the sixth transistor M6 is provided on the path between the power supply terminal TP and the gate of the third transistor M3, and the gate of the sixth transistor M6 is connected to the gate of the third transistor M3.
  • a bulk of the sixth transistor M6 is connected to a common node Nc.
  • the bulk of the sixth transistor M6 may be included in the same n-type impurity diffusion regions (N well 11, N deep well 12) as the bulks of the first to fifth transistors M1 to M5.
  • the voltage VSS is applied to the gate of the sixth transistor M6 via the third resistor R3, so that the source (high potential side terminal) and gate voltages of the sixth transistor M6 are equal. As a result, the sixth transistor M6 is turned off.
  • the third transistor M3 is turned off because the voltage VSS is applied to the gate of the third transistor M3.
  • the voltage VDD when the voltage VDD is higher than the voltage VSS, the voltage VDD is applied to the source (terminal on the high potential side) of the sixth transistor M6, and the voltage of the gate of the third transistor M3 (third drive voltage Vd3) is applied to its source. lower than the voltage VDD.
  • This turns on the third transistor M3.
  • the gate voltage (third drive voltage Vd3) of the sixth transistor M6 becomes lower than the source voltage VDD, so that the sixth transistor M6 conducts.
  • a current flows from the power supply terminal TP to the third resistor R3 through the sixth transistor M6.
  • the third drive voltage Vd3 becomes higher than the voltage VSS due to the voltage drop across the third resistor R3. Therefore, compared to the case where the third drive voltage Vd3 is equal to the voltage VSS, the withstand voltage required between the gate and the source of the third transistor M3 and the withstand voltage required between the gate and the drain can be reduced. .
  • FIG. 6 is a diagram showing an example of the configuration of a semiconductor integrated circuit device 1A according to the second embodiment.
  • the third transistor M3 in the semiconductor integrated circuit device 1 shown in FIG. 1 is replaced with a plurality of third transistors M3A, and the circuit section 3 is replaced with a circuit section 3A.
  • the rest of the configuration is the same as the semiconductor integrated circuit device 1 shown in FIG.
  • the circuit section 3A includes a plurality of transistors Mn, which are n-type MOSFETs, as shown in FIG.
  • the third transistor M3A is a p-type MOSFET, and is provided on a path between the power supply terminal TP and the circuit section 3A. At least part of the plurality of third transistors M3A may constitute a CMOS circuit connected in series with one or more transistors Mn.
  • the bulk of the third transistor M3A is conducting to the common node Nc.
  • the bulk of the third transistor M3A may be included in the same n-type impurity diffusion regions (N well 11, N deep well 12) as the bulks of the first to fourth transistors M1 to M4.
  • the bulk of the transistor Mn of the circuit section 3A is electrically connected to the ground terminal TG.
  • a transistor Mn is provided in each path between the gate of the third transistor M3A and the ground terminal TG.
  • the bulk of the transistor Mn is electrically connected to the ground terminal TG, when the voltage VSS of the ground terminal TG is higher than the voltage VDD of the power supply terminal TP, the bulk (p-type impurity diffusion region) of the transistor Mn and the drain/source region (n A parasitic diode formed between the second transistor M3A and the third transistor M3A becomes conductive, and the voltage of the gate of the third transistor M3A becomes close to the voltage VSS of the ground terminal TG. As a result, the third transistor M3A is turned off, and the path of current flowing from the transistor Mn of the circuit section 3A to the power supply terminal TP via the third transistor M3A is cut off. Therefore, it is possible to prevent overcurrent from flowing through this current path.
  • the transistors forming the protection circuit were MOSFETs, but these transistors may be other types of field effect transistors.
  • each element constituting the protection circuit is included in the semiconductor integrated circuit device, but in another embodiment of the present invention, at least part of the elements constituting the protection circuit It may be a discrete component not included in the device.

Abstract

第１ゲート駆動部４は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて高い場合、第１トランジスタＭ１をオンさせる第１駆動電圧Ｖｄ１であって、グランド端子ＴＧの電圧ＶＳＳより高い第１駆動電圧Ｖｄ１を出力する。第２ゲート駆動部５は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳ比べて低い場合、第２トランジスタＭ２をオンさせる第２駆動電圧Ｖｄ２であって、電源端子ＴＰの電圧ＶＤＤに比べて高い第２駆動電圧Ｖｄ２を出力する。

Description

保護回路及び半導体集積回路装置
　本発明は、電源の逆接続による過電流を防止する保護回路と、そのような保護回路を備えた半導体集積回路装置に関するものである
　集積回路に誤って逆の極性の電源電圧が印加されると、集積回路中のトランジスタ等に存在する寄生的なダイオードがオン状態となり、集積回路に過大な電流が流れる場合がある。下記の特許文献１には、このような電源の逆接続による過電流を防止するための保護回路が記載されている。
特開２０１４－１１２３３号公報
　図７は、特許文献１に記載される保護回路を示す図である。図７に示す保護回路は、ｐ型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であるトランジスタＭ１１～Ｍ１３と、抵抗Ｒ１１～Ｒ１３を有する。回路部１００と電源端子ＴＰとの間の経路にトランジスタＭ１３が設けられており、トランジスタＭ１３のゲートが抵抗Ｒ１３を介してグランド端子ＴＧに接続されている。電源端子ＴＰ及びグランド端子ＴＧに正常な電源電圧が印加された場合、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳより高いため、トランジスタＭ１３のソース（電源端子ＴＰ側の端子）の電圧がゲートの電圧より高くなり、トランジスタＭ１３がオン状態となる。回路部１００には、トランジスタＭ１３を介して電源電圧が印加されて、電流Ｉｄｄが流れる。他方、電源端子ＴＰ及びグランド端子ＴＧに逆極性の電源電圧が印加されると、トランジスタＭ１３のソース（回路部１００側の端子）の電圧がゲートの電圧より低くなり、トランジスタＭ１３がオフ状態となる。これにより、回路部１００に過大な電流Ｉｄｄが流れることを防止できる。
　図７に示す保護回路において、トランジスタＭ１１～Ｍ１３のバルクは共通のＮ型不純物拡散領域（Ｎウェル）に含まれており、共通ノードＮｃと電気的に導通している。トランジスタＭ１１は共通ノードＮｃと電源端子ＴＰとの間の経路に設けられ、トランジスタＭ１２は共通ノードＮｃと電源端子ＴＰとの間の経路に設けられている。トランジスタＭ１１のゲートは抵抗Ｒ１１を介してグランド端子ＴＧに接続され、トランジスタＭ１２のゲートは抵抗Ｒ１２を介して電源端子ＴＰに接続される。電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳより高い場合、トランジスタＭ１１がオン状態、トランジスタＭ１２がオフ状態となるため、トランジスタＭ１１～Ｍ１３のバルクの電圧ＶＢＬＫが電源端子ＴＰの電圧ＶＤＤと概ね等しくなる。電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳより高い場合は、トランジスタＭ１１がオフ状態、トランジスタＭ１２がオン状態となるため、バルクの電圧ＶＢＬＫがグランド端子ＴＧの電圧ＶＳＳと概ね等しくなる。すなわち、バルクの電圧ＶＢＬＫは、電圧ＶＤＤ及び電圧ＶＳＳのいずれか高い方の電圧と概ね等しくなる。これにより、トランジスタＭ１１～Ｍ１３のバルク（Ｎウェル）とこれに接するＰ型の領域（Ｐウェル等）との間に形成される寄生的なダイオードには逆方向の電圧が印加されるため、寄生的なダイオードはオフ状態となる。従って、逆極性の電源電圧（ＶＳＳ＞ＶＤＤ）が印加された場合に、トランジスタＭ１１～Ｍ１３の寄生的なダイオードを介して過大な電流が流れることを防止できる。
　ところで、Ｐ型のＭＯＳＦＥＴのゲートに要求される耐電圧（ゲート－ソース間の電圧の最大値、ゲート－ドレイン間の電圧の最大値）は、ゲートの電圧に対するソース、ドレインの電圧の極性に応じて異なる。すなわち、ゲートがソースに対して低電位になる場合（チャンネルが形成される場合）のゲートの耐電圧は、ゲートがソースに対して高電位になる場合（チャンネルが形成されない場合）のゲートの耐電圧に比べて一般に小さくなる。従って、図７に示す保護回路において電源電圧が通常よりも高くなると、電源電圧の極性が正常の場合（ＶＤＤ＞ＶＳＳ）にはトランジスタＭ１１のゲートの耐電圧が足りなくなる可能性があり、電源電圧の極性が逆の場合（ＶＳＳ＞ＶＤＤ）にはトランジスタＭ１２のゲートの耐電圧が足りなくなる可能性がある。
　車載の電子機器の場合、誤配線や故障の場合にバッテリーの電圧（例えば最大１６Ｖ）がそのまま電源電圧として印加される可能性がある。そのため、過大な電源電圧が印加された場合でも正常に動作するように、トランジスタＭ１１、Ｍ１２にはゲートの耐電圧の高いトランジスタを用いる必要がある。
　本発明はかかる事情に鑑みてなされたものであり、その目的は、トランジスタのゲートに要求される耐電圧を小さくすることができる保護回路と、そのような保護回路を用いた半導体集積回路装置を提供することにある。
　本発明の第１の態様に係る保護回路は、グランド端子及び電源端子を介して電源が供給される回路部に逆極性の電源電圧が印加されることによる過電流を防止する保護回路であって、それぞれｐ型の電界効果トランジスタである第１トランジスタ、第２トランジスタ及び第３トランジスタと、前記第１トランジスタのゲートに第１駆動電圧を出力する第１ゲート駆動部と、前記第２トランジスタのゲートに第２駆動電圧を出力する第２ゲート駆動部とを有する。前記第３トランジスタは、前記電源端子と前記回路部との間の経路に設けられ、前記第１トランジスタは、前記電源端子と共通ノードとの間の経路に設けられ、前記第２トランジスタは、前記グランド端子と前記共通ノードとの間の経路に設けられ、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、それぞれのバルクが前記共通ノードと導通している。前記第１ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第１トランジスタをオフさせる前記第１駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第１トランジスタをオンさせる前記第１駆動電圧であって、前記グランド端子の電圧より高い前記第１駆動電圧を出力する。前記第２ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第２トランジスタをオフさせる前記第２駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第２トランジスタをオンさせる前記第２駆動電圧であって、前記電源端子の電圧に比べて高い前記第２駆動電圧を出力する。
　第１の態様に係る保護回路によれば、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第１駆動電圧に応じて前記第１トランジスタがオンし、前記第２駆動電圧に応じて前記第２トランジスタがオフする。この場合、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタの各バルクには、前記電源端子の電圧に相当する電圧が印加されるため、これらのバルクに形成される寄生的なダイオードがオフ状態となり、寄生的なダイオードを介して過電流が流れることがない。他方、前記グランド端子の電圧が前記電源端子の電圧に比べて高い場合には、上述と逆に、前記第１トランジスタがオフするとともに前記第２トランジスタがオンし、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタの各バルクには前記グランド端子の電圧に相当する電圧が印加される。この場合も、これらのバルクに形成される寄生的なダイオードがオフ状態となり、寄生的なダイオードを介して過電流が流れることがない。
　また、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第１トランジスタのゲートに印加される前記第１駆動電圧が前記グランド端子の電圧より高くなるため、前記第１トランジスタのゲートの電圧が前記グランド端子の電圧と等しい場合に比べて、前記第１トランジスタのゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧が小さくなる。
　また、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第２トランジスタのゲートに印加される前記第２駆動電圧が前記電源端子の電圧より高くなるため、前記第２トランジスタのゲートの電圧が前記電源端子の電圧と等しい場合に比べて、前記第２トランジスタのゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧が小さくなる。
　好適に、前記第１ゲート駆動部は、前記電源端子と前記第１トランジスタのゲートとの間の経路に設けられ、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より高い場合に導通し、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より低い場合にオフする第１整流部と、前記第１トランジスタのゲートと前記グランド端子との間の経路に設けられた第１抵抗とを含み、前記第２ゲート駆動部は、前記グランド端子と前記第２トランジスタのゲートとの間の経路に設けられ、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より高い場合に導通し、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より低い場合にオフする第２整流部と、前記第２トランジスタのゲートと前記電源端子との間の経路に設けられた第２抵抗とを含む。
　この構成によれば、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より高くなり、前記第１整流部が導通する。この場合、前記第１整流部を介して流れる電流により前記第１抵抗に電圧降下が生じるため、前記第１トランジスタのゲートに印加される前記第１駆動電圧が前記グランド端子の電圧より高くなる。またこの場合、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より低くなり、前記第２整流部がオフするため、前記第２トランジスタのゲートの電圧は前記電源端子の電圧とほぼ等しくなる。
　他方、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より高くなり、前記第２整流部が導通する。この場合、前記第２整流部を介して流れる電流により前記第２抵抗に電圧降下が生じるため、前記第２トランジスタのゲートに印加される前記第２駆動電圧が前記電源端子の電圧より高くなる。またこの場合、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より低くなり、前記第１整流部がオフするため、前記第１トランジスタのゲートの電圧は前記グランド端子の電圧とほぼ等しくなる。
　好適に、前記第１整流部は、前記電源端子と前記第１トランジスタのゲートとの間の経路に設けられたｐ型の電界効果トランジスタである第４トランジスタを含み、前記第４トランジスタのゲートと前記第１トランジスタのゲートとが接続されており、前記第２整流部は、前記グランド端子と前記第２トランジスタのゲートとの間の経路に設けられたｐ型の電界効果トランジスタである第５トランジスタを含み、前記第５トランジスタのゲートと前記第２トランジスタのゲートとが接続されている。
　この構成によれば、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第４トランジスタのゲートの電圧が前記電源端子の電圧に比べて低くなり、前記第４トランジスタに電流が流れる。前記第４トランジスタから前記第１抵抗へ電流が流れることにより、前記第１抵抗に電圧降下が発生し、前記第１トランジスタのゲートに印加される前記第１駆動電圧が前記グランド端子の電圧より高くなる。このとき記第５トランジスタのゲートの電圧が前記グランド端子の電圧より高くなり、前記第５トランジスタがオフするため、前記第２トランジスタのゲートの電圧は前記電源端子の電圧とほぼ等しくなる。
　他方、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第５トランジスタのゲートの電圧が前記グランド端子の電圧に比べて低くなり、前記第５トランジスタに電流が流れる。前記第５トランジスタから前記第２抵抗へ電流が流れることにより、前記第２抵抗に電圧降下が発生し、前記第２トランジスタのゲートに印加される前記第２駆動電圧が前記電源端子の電圧より高くなる。このとき、前記第４トランジスタのゲートの電圧が前記電源端子の電圧より高くなり、前記第４トランジスタがオフするため、前記第１トランジスタのゲートの電圧は前記グランド端子の電圧とほぼ等しくなる。
　好適に、前記第４トランジスタ及び前記第５トランジスタは、それぞれのバルクが前記共通ノードと導通している。
　この構成によれば、前記電源端子の電圧と前記グランド端子の電圧とのいずれか高い方に相当する電圧が前記共通ノードに印加される。これにより、前記第４トランジスタのバルクや前記第５トランジスタのバルクに形成される寄生的なダイオードがオフ状態となるため、これらの寄生的なダイオードを介して過電流が流れることがない。
　好適に、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ及び前記第５トランジスタは、それぞれのバルクが共通のｎ型不純物拡散領域に含まれている。
　この構成によれば、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ及び前記第５トランジスタの各バルクが共通の前記ｎ型不純物拡散領域において導通していることから、これらのバルクを導通させるための配線を設ける必要がなくなり、レイアウト面積が小さくなる。
　好適に、上記第１の態様に係る保護回路は、前記第３トランジスタのゲートに第３駆動電圧を出力する第３ゲート駆動部を有する。前記第３ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第３トランジスタをオフさせる前記第３駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第３トランジスタをオンさせる前記第３駆動電圧を出力する。
　この構成によれば、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合に前記第３トランジスタがオンし、前記第３トランジスタを介して前記回路部に電源電圧が印加される。前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合は、前記第３トランジスタがオフし、前記グランド端子から前記回路部を介して前記電源端子に流れる電流の経路が遮断されるため、この経路に過電流が流れることがない。
　好適に、前記第３ゲート駆動部は、前記第３トランジスタのゲートと前記グランド端子との間の経路に設けられた第３抵抗を含む。
　好適に、前記回路部は、ｎ型の電界効果トランジスタを含んでおり、前記ｎ型の電界効果トランジスタのバルクは、前記グランド端子と導通しており、前記第３トランジスタのゲートと前記グランド端子との間の経路に前記ｎ型の電界効果トランジスタが設けられている。
　この構成によれば、前記ｎ型の電界効果トランジスタのバルクが前記グランド端子と導通しているため、前記グランド端子の電圧が前記電源端子の電圧より高い場合、前記ｎ型の電界効果トランジスタのバルクとドレイン領域との間に形成される寄生的なダイオードが導通し、前記第３トランジスタのゲートの電圧が前記グランド端子の電圧に近くなる。これにより、前記第３トランジスタがオフし、前記回路部から前記第３トランジスタを介して前記電源端子に流れる電流の経路が遮断されるため、この経路に過電流が流れることがない。
　本発明の第２の態様に係る半導体集積回路は、グランド端子及び電源端子を介して電源が供給される回路部と、前記回路部に逆極性の電源電圧が印加されることによる過電流を防止する保護回路とを有し、前記保護回路が、上記第１の態様の保護回路である。
　本発明によれば、トランジスタのゲートに要求される耐電圧を小さくすることができる保護回路と、そのような保護回路を用いた半導体集積回路装置を提供できる。
図１は、第１の実施形態に係る半導体集積回路装置の構成の一例を示す図である。 図２は、図１に示す半導体集積回路装置の構造の一例を模式的に表した縦断面図である。 図３Ａは、電源電圧の極性が正しい場合における各部の電圧を説明するための図である。図３Ｂは、電源電圧の極性が逆の場合における各部の電圧を説明するための図である。 図４は、第１の実施形態に係る半導体集積回路装置の一変形例を示す図である。 図５は、第１の実施形態に係る半導体集積回路装置の他の一変形例を示す図である。 図６は、第２の実施形態に係る半導体集積回路装置の構成の一例を示す図である。 図７は、従来の保護回路の構成を示す図である。
＜第１の実施形態＞
　以下、本発明の第１の実施形態に係る半導体集積回路装置について図面を参照しながら説明する。
　図１は、第１の実施形態に係る半導体集積回路装置１の構成の一例を示す図である。図１に示す半導体集積回路装置１は、電源端子ＴＰ及びグランド端子ＴＧを介して電源電圧が供給される回路部３と、回路部３に逆極性の電源電圧が印加されることによる過電流を防止する保護回路２とを有する。ここでは、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳより高い場合、回路部３に印加される電源電圧の極性が正しい極性になっており、電圧ＶＤＤが電圧ＶＳＳより低い場合、回路部３に印加される電源電圧の極性が逆極性になっているものとする。
　図１の例において、保護回路２は、それぞれｐ型のＭＯＳＦＥＴである第１トランジスタＭ１、第２トランジスタＭ２及び第３トランジスタＭ３と、第１トランジスタＭ１のゲートに第１駆動電圧Ｖｄ１を出力する第１ゲート駆動部４と、第２トランジスタＭ２のゲートに第２駆動電圧Ｖｄ２を出力する第２ゲート駆動部５と、第３トランジスタＭ３のゲートに第３駆動電圧Ｖｄ３を出力する第３ゲート駆動部６とを含む。
　第３トランジスタＭ３は、電源端子ＴＰと回路部３との間の経路に設けられる。第１トランジスタＭ１は、電源端子ＴＰと共通ノードＮｃとの間の経路に設けられる。第２トランジスタＭ２は、グランド端子ＴＧと共通ノードＮｃとの間の経路に設けらる。第１トランジスタＭ１、第２トランジスタＭ２及び第３トランジスタＭ３は、それぞれのバルク（ｐ型のチャンネル形成領域を含むｎ型不純物拡散領域）が共通ノードＮｃと導通している。
　第１ゲート駆動部４は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて低い場合、第１トランジスタＭ１をオフさせる第１駆動電圧Ｖｄ１を出力する。第１ゲート駆動部４は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて高い場合、第１トランジスタＭ１をオンさせる第１駆動電圧Ｖｄ１であって、グランド端子ＴＧの電圧ＶＳＳより高い第１駆動電圧Ｖｄ１を出力する。
　第１ゲート駆動部４は、例えば図１に示すように、第１整流部７と第１抵抗Ｒ１を含む。第１整流部７は、電源端子ＴＰと第１トランジスタＭ１のゲートとの間の経路に設けられており、電源端子ＴＰの電圧ＶＤＤが第１トランジスタＭ１のゲートの電圧より高い場合に導通し、電源端子ＴＰの電圧ＶＤＤが第１トランジスタＭ１のゲートの電圧より低い場合にオフする。第１抵抗Ｒ１は、第１トランジスタＭ１のゲートとグランド端子ＴＧとの間の経路に設けられる。
　第１整流部７は、例えば図１に示すように、ｐ型のＭＯＳＦＥＴである第４トランジスタＭ４を含む。第４トランジスタＭ４は、電源端子ＴＰと第１トランジスタＭ１のゲートとの間の経路に設けられており、第４トランジスタＭ４のゲートが第１トランジスタＭ１のゲートに接続されている。
　第２ゲート駆動部５は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて高い場合、第２トランジスタＭ２をオフさせる第２駆動電圧Ｖｄ２を出力する。第２ゲート駆動部５は、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて低い場合、第２トランジスタＭ２をオンさせる第２駆動電圧Ｖｄ２であって、電源端子ＴＰの電圧ＶＤＤより高い第２駆動電圧Ｖｄ２を出力する。
　第２ゲート駆動部５は、例えば図１に示すように、第２整流部８と第２抵抗Ｒ２を含む。第２整流部８は、グランド端子ＴＧと第２トランジスタＭ２のゲートとの間の経路に設けられており、グランド端子ＴＧの電圧ＶＳＳが第２トランジスタＭ２のゲートの電圧より高い場合に導通し、グランド端子ＴＧの電圧ＶＳＳが第２トランジスタＭ２のゲートの電圧より低い場合にオフする。第２抵抗Ｒ２は、第２トランジスタＭ２のゲートと電源端子ＴＰとの間の経路に設けられる。
　第２整流部８は、例えば図１に示すように、ｐ型のＭＯＳＦＥＴである第５トランジスタＭ５を含む。第５トランジスタＭ５は、グランド端子ＴＧと第２トランジスタＭ２のゲートとの間の経路に設けられており、第５トランジスタＭ５のゲートが第２トランジスタＭ２のゲートに接続されている。
　第４トランジスタＭ４及び第５トランジスタＭ５は、それぞれのバルク（ｐ型のチャンネル形成領域を含むｎ型不純物拡散領域）が共通ノードＮｃと導通している。
　図２は、図１に示す半導体集積回路装置１の構造の一例を模式的に表した縦断面図である。図２の例において、半導体集積回路装置１は、ホウ素やアルミニウムなどのｐ型の不純物（アクセプタ）が添加されたシリコンなどのＰ型半導体基板１０（以下、「Ｐ基板１０」と記す場合がある。）上に形成される。
　Ｐ基板１０の一方の面には、リンやヒ素などのｎ型の不純物（ドナー）をイオン注入法などによって拡散させたｎ型不純物拡散領域であるＮウェル１１及びＮディープウェル１２が形成される。Ｎディープウェル１２は、Ｐ基板１０の表面から比較的深い場所を含んだ領域である。Ｎウェル１１は、Ｐ基板１０の表面から比較的浅い場所を含んだ領域であり、Ｎディープウェル１２の内側に形成される。Ｎウェル１１の内側には、ｐ型の不純物を高濃度に拡散させたｐ型不純物拡散領域である高濃度ｐ型領域ＤＰ１～ＤＰ１０が形成される。
　高濃度ｐ型領域ＤＰ１及びＤＰ２は、第１トランジスタＭ１のチャンネル形成領域Ａ１を挟んで位置しており、第１トランジスタＭ１のドレイン及びソースを形成する。高濃度ｐ型領域ＤＰ３及びＤＰ４は、第２トランジスタＭ２のチャンネル形成領域Ａ２を挟んで位置しており、第２トランジスタＭ２のドレイン及びソースを形成する。高濃度ｐ型領域ＤＰ５及びＤＰ６は、第３トランジスタＭ３のチャンネル形成領域Ａ３を挟んで位置しており、第３トランジスタＭ３のドレイン及びソースを形成する。高濃度ｐ型領域ＤＰ７及びＤＰ８は、第４トランジスタＭ４のチャンネル形成領域Ａ４を挟んで位置しており、第４トランジスタＭ４のドレイン及びソースを形成する。高濃度ｐ型領域ＤＰ９及びＤＰ１０は、第５トランジスタＭ５のチャンネル形成領域Ａ５を挟んで位置しており、第５トランジスタＭ５のドレイン及びソースを形成する。第１トランジスタＭ１～第５トランジスタＭ５における高濃度ｐ型領域ＤＰ１～ＤＰ１０は、それぞれポリシリコンなどの導電体の膜で形成された電極と導通する。
　第１トランジスタＭ１～第５トランジスタＭ５におけるチャンネル形成領域Ａ１～Ａ５の近傍には、シリコン酸化膜などの絶縁膜を介してゲート電極が配置される。ゲート電極は、ポリシリコンなどの導電体の膜によって形成される。
　図２の例において、第１トランジスタＭ１～第５トランジスタＭ５のチャンネル形成領域Ａ１～Ａ５は、共通のｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）に含まれる。すなわち、第１トランジスタＭ１～第５トランジスタＭ５のそれぞれのバルクが、共通のｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）に含まれており、互いに導通している。
　図２の例において、Ｎディープウェル１２の内側には、ｐ型の不純物をイオン注入法などによって拡散させたｐ型不純物拡散領域であるＰウェル１３が形成される。Ｐウェル１３の内側には、ｎ型の不純物を高濃度に拡散させたｎ型不純物拡散領域である高濃度ｎ型領域ＤＮ１及びＤＮ２が形成される。高濃度ｎ型領域ＤＮ１及びＤＮ２は、回路部３に含まれたｎ型のＭＯＳＦＥＴであるトランジスタＭｎのチャンネル形成領域Ｂ１を挟んで位置しており、トランジスタＭｎのドレイン及びソースを形成する。トランジスタＭｎの高濃度ｎ型領域ＤＮ１及びＤＮ２は、それぞれポリシリコンなどの導電体の膜で形成された電極と導通する。チャンネル形成領域Ｂ１の近傍には、絶縁膜（シリコン酸化膜等）を介してゲート電極（ポリシリコン等の導電体の膜）が配置される。回路部３は、２以上のトランジスタＭｎを含んでよい。この場合、Ｐウェル１３には、図２に示すように第３トランジスタＭ３を介して電源端子ＴＰに接続された２以上のトランジスタＭｎが形成されてもよい。
　Ｎディープウェル１２には、配線（ポリシリコン等の導電体の膜）を介して共通ノードＮｃに接続された高濃度ｎ型領域ＤＮ３が形成される。これにより、第１トランジスタＭ１～第５トランジスタＭ５の各バルクの電圧は、共通ノードＮｃの電圧ＶＢＬＫと等しくなる。
　Ｐウェル１３には、配線（ポリシリコン等の導電体の膜）を介してグランド端子ＴＧに接続された高濃度ｐ型領域ＤＰ１１が形成される。これにより、回路部３におけるトランジスタＭｎのバルクの電圧は、グランド端子ＴＧの電圧ＶＳＳと等しくなる。
　Ｐ基板１０には、配線（ポリシリコン等の導電体の膜）を介してグランド端子ＴＧに接続された高濃度ｐ型領域ＤＰ１２及びＤＰ１３が形成される。これにより、Ｐ基板１０の電圧は、グランド端子ＴＧの電圧ＶＳＳと等しくなる。
　トランジスタ（第１トランジスタＭ１～第５トランジスタＭ５、トランジスタＭｎ）が形成された領域の間には、絶縁用の素子分離領域（図２において斜線で表された領域）が形成される。素子分離領域は、例えばＳＴＩ（shallow trench isolation）などの構造を持つ。
　ここで、上述した構成を有する半導体集積回路装置１の動作を説明する。
　まず、電源端子ＴＰ及びグランド端子ＴＧに正しい極性の電源電圧が印加される場合について説明する。以下の説明では、グランド端子ＴＧの電圧ＶＳＳを０Ｖとし（ＶＳＳ＝０Ｖ）、電源端子ＴＰの電圧ＶＤＤの極性を正とする（ＶＤＤ＞０Ｖ）。
　この場合、第３トランジスタＭ３のゲートに印加される第３駆動電圧Ｖｄ３が０Ｖになり、第３トランジスタＭ３のソース（高電位側の端子）に電圧ＶＤＤが印加されるため、第３トランジスタＭ３がオンする。これにより、回路部３には第３トランジスタＭ３を介して電源電圧が印加される。
　また、この場合、第１トランジスタＭ１のソース（高電位側の端子）に電圧ＶＤＤが印加され、第１トランジスタＭ１のゲートの電圧（第１駆動電圧Ｖｄ１）がそのソースの電圧ＶＤＤより低くなる。これにより、第１トランジスタＭ１がオンする。また、第１トランジスタＭ１と同様に、第４トランジスタＭ４のゲートの電圧（第１駆動電圧Ｖｄ１）がそのソースの電圧ＶＤＤより低くなるため、第４トランジスタＭ４が導通する。第１抵抗Ｒ１には、第４トランジスタＭ４を介して電源端子ＴＰから電流が流れる。第１駆動電圧Ｖｄ１は、第１抵抗Ｒ１の電圧降下によって、電圧ＶＳＳ（＝０Ｖ）よりも高くなる。
　更に、この場合、第５トランジスタＭ５のゲートに第２抵抗Ｒ２を介して電圧ＶＤＤが印加されるため、第５トランジスタＭ５のソース（高電位側の端子）とゲートの電圧が等しくなり、第５トランジスタＭ５がオフする。第５トランジスタＭ５がオフすると、第２トランジスタＭ２のゲートに電圧ＶＤＤが印加される。このとき、第１トランジスタＭ１がオンしているため、第２トランジスタＭ２のソース（高電位側の端子）には第１トランジスタＭ１を介して電圧ＶＤＤが印加される。従って、第２トランジスタＭ２のソース（高電位側の端子）とゲートの電圧がほぼ等しくなり、第２トランジスタＭ２がオフする。
　第１トランジスタＭ１がオンするとともに第２トランジスタＭ２がオフすると、共通ノードＮｃには電圧ＶＤＤが印加される。
　図３Ａは、電源端子ＴＰ及びグランド端子ＴＧに印加される電源電圧の極性が正しい場合（ＶＳＳ＝０Ｖ，ＶＤＤ＞０Ｖ）における半導体集積回路装置１の各部の電圧を説明するための図である。
　共通ノードＮｃに電圧ＶＤＤが印加された場合、図３Ａに示すように、第１トランジスタＭ１～第５トランジスタＭ５の各バルクを含んだｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）の電圧ＶＢＬＫが電圧ＶＤＤと等しくなる。他方、Ｐ基板１０及びＰウェル１３は、それぞれグランド端子ＴＧに接続されているため、これらの電圧は０Ｖになる。この場合、Ｎディープウェル１２とＰ基板１０との間に形成される寄生ダイオード２１や、Ｎディープウェル１２とＰウェル１３との間に形成される寄生ダイオード２２は、いずれもカソード側の電圧がアノード側の電圧より高くなるため、オフ状態となる。すなわち、ｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）をカソード側とする寄生ダイオードはいずれもオフ状態となる。
　次に、電源端子ＴＰ及びグランド端子ＴＧに逆極性の電源電圧が印加される場合について説明する。以下の説明では、電源端子ＴＰの電圧ＶＤＤを０Ｖとし（ＶＤＤ＝０Ｖ）、グランド端子ＴＧの電圧ＶＳＳの極性を正とする（ＶＳＳ＞０Ｖ）。
　この場合、第３トランジスタＭ３のゲートに印加される第３駆動電圧Ｖｄ３が電圧ＶＳＳとなり、第３トランジスタＭ３のソース（高電位側の端子）に印加される電圧が電圧ＶＳＳ以下になるため、第３トランジスタＭ３がオフする。これにより、回路部３に電源電圧が印加されなくなり、回路部３に流れる電流Ｉｓがゼロになる。従って、逆極性の電源電圧が印加された場合でも、回路部３及び第３トランジスタＭ３を介してグランド端子ＴＧから電源端子ＴＰに過大な電流が流れることがない。
　また、この場合、第２トランジスタＭ２のソース（高電位側の端子）に電圧ＶＳＳが印加され、第２トランジスタＭ２のゲートの電圧（第２駆動電圧Ｖｄ２）がそのソースの電圧ＶＳＳより低くなる。これにより、第２トランジスタＭ２がオンする。また、第２トランジスタＭ２と同様に、第５トランジスタＭ５のゲートの電圧（第２駆動電圧Ｖｄ２）がそのソースの電圧ＶＳＳより低くなるため、第５トランジスタＭ５が導通する。第２抵抗Ｒ２には、第５トランジスタＭ５を介してグランド端子ＴＧから電流が流れる。第２駆動電圧Ｖｄ２は、第２抵抗Ｒ２の電圧降下によって、電圧ＶＤＤ（＝０Ｖ）よりも高くなる。
　更に、この場合、第４トランジスタＭ４のゲートに第１抵抗Ｒ１を介して電圧ＶＳＳが印加されるため、第４トランジスタＭ４のソース（高電位側の端子）とゲートの電圧が等しくなり、第４トランジスタＭ４がオフする。第４トランジスタＭ４がオフすると、第１トランジスタＭ１のゲートに電圧ＶＳＳが印加される。このとき、第２トランジスタＭ２がオンしているため、第１トランジスタＭ１のソース（高電位側の端子）には第２トランジスタＭ２を介して電圧ＶＳＳが印加される。従って、第１トランジスタＭ１のソース（高電位側の端子）とゲートの電圧がほぼ等しくなり、第１トランジスタＭ１がオフする。
　第１トランジスタＭ１がオフするとともに第２トランジスタＭ２がオンすると、共通ノードＮｃには電圧ＶＳＳが印加される。
　図３Ｂは、電源端子ＴＰ及びグランド端子ＴＧに印加される電源電圧の極性が逆の場合（ＶＤＤ＝０Ｖ，ＶＳＳ＞０Ｖ）における半導体集積回路装置１の各部の電圧を説明するための図である。
　共通ノードＮｃに電圧ＶＳＳが印加された場合、図３Ｂに示すように、第１トランジスタＭ１～第５トランジスタＭ５の各バルクを含んだｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）の電圧ＶＢＬＫが電圧ＶＳＳと等しくなる。他方、Ｐ基板１０及びＰウェル１３は、それぞれグランド端子ＴＧに接続されているため、これらの電圧も電圧ＶＳＳになる。この場合、Ｎディープウェル１２とＰ基板１０との間に形成される寄生ダイオード２１や、Ｎディープウェル１２とＰウェル１３との間に形成される寄生ダイオード２２は、いずれもカソード側の電圧とアノード側の電圧とが等しくなるため、オフ状態となる。すなわち、ｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）をカソード側とする寄生ダイオードはいずれもオフ状態となる。従って、逆極性の電源電圧が印加された場合でも、第１トランジスタＭ１～第５トランジスタＭ５のバルク（Ｎウェル１１、Ｎディープウェル１２）とｐ型不純物拡散領域との間に形成される寄生ダイオード（２１、２２）を介して過大な電流が流れることがない。
　以上説明したように、本実施形態によれば、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて高い場合（ＶＤＤ＞ＶＳＳ）、第１駆動電圧Ｖｄ１に応じて第１トランジスタＭ１がオンし、第２駆動電圧Ｖｄ２に応じて第２トランジスタＭ２がオフする。この場合、第１トランジスタＭ１～第３トランジスタＭ３の各バルクには電圧ＶＤＤに相当する電圧が印加されるため、これらのバルクに形成される寄生的なダイオード（２１、２２）がオフ状態となる。他方、グランド端子ＴＧの電圧ＶＳＳが電源端子ＴＰの電圧ＶＤＤに比べて高い場合には（ＶＳＳ＞ＶＤＤ）、上述と逆に、第１トランジスタＭ１がオフするとともに第２トランジスタＭ２がオンし、第１トランジスタＭ１～第３トランジスタＭ３の各バルクには電圧ＶＳＳに相当する電圧が印加される。この場合も、これらのバルクに形成される寄生的なダイオード（２１、２２）がオフ状態となる。すなわち、電源端子ＴＰ及びグランド端子ＴＧに印加される電源電圧の極性に関わらず、第１トランジスタＭ１～第３トランジスタＭ３の各バルクに形成される寄生的なダイオード（２１、２２）がオフ状態となる。そのため、逆極性の電源電圧が印加された場合でも、寄生的なダイオード（２１、２２）に過電流が流れることを防止できる。
　また、本実施形態によれば、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて高い場合（ＶＤＤ＞ＶＳＳ）、第１トランジスタＭ１のゲートに印加される第１駆動電圧Ｖｄ１がグランド端子ＴＧの電圧ＶＳＳより高くなる。そのため、第１トランジスタＭ１のゲートの電圧がグランド端子ＴＧの電圧ＶＳＳと等しい場合に比べて、第１トランジスタＭ１のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
　また、本実施形態によれば、電源端子ＴＰの電圧ＶＤＤがグランド端子ＴＧの電圧ＶＳＳに比べて低い場合（ＶＳＳ＞ＶＤＤ）、第２トランジスタＭ２のゲートに印加される第２駆動電圧Ｖｄ２が電源端子ＴＰの電圧ＶＤＤより高くなる。そのため、第２トランジスタＭ２のゲートの電圧が電源端子ＴＰの電圧ＶＤＤと等しい場合に比べて、第２トランジスタＭ２のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
　このように、第１トランジスタＭ１及び第２トランジスタＭ２のゲートに要求される耐電圧を小さくすることができるため、第１トランジスタＭ１及び第２トランジスタＭ２の耐電圧を下げて回路のレイアウト面積を小さくすることが可能になる。また、第１トランジスタＭ１及び第２トランジスタＭ２の耐電圧を維持した場合には、電源電圧の上昇変化に対する耐電圧の余裕が広がるため、回路の信頼性を高めることができる。
　また、本実施形態によれば、第１トランジスタＭ１～第５トランジスタＭ５の各バルクが共通のｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）において導通していることから、これらのバルクを導通させるための配線を設ける必要がなくなり、レイアウト面積を小さくすることができる。
　次に、本実施形態に係る半導体集積回路装置１の変形例について説明する。
（変形例１）
　図４は、本実施形態に係る半導体集積回路装置１の一変形例を示す図である。
　図４に示す変形例の半導体集積回路装置１は、図１に示す半導体集積回路装置１において、第１ゲート駆動部４の第１整流部７を第１整流部７Ａに置換するとともに、第２ゲート駆動部５の第２整流部８を第２整流部８Ｂに置換したものであり、他の構成は図１に示す半導体集積回路装置１と同じである。
　図４に示すように、第１整流部７Ａ及び第２整流部８Ａは、それぞれＰＮ接合のダイオードである。第１整流部７Ａは、アノードが電源端子ＴＰに接続され、カソードが第１トランジスタＭ１のゲートに接続される。第２整流部８Ｂは、アノードがグランド端子ＴＧに接続され、カソードが第２トランジスタＭ２のゲートに接続される。
　第１整流部７Ａは、電圧ＶＤＤが電圧ＶＳＳより低い場合にオフ状態となる。この場合、第１駆動電圧Ｖｄ１は電圧ＶＳＳと等しくなる。
　他方、第１整流部７Ａは、電圧ＶＤＤが電圧ＶＳＳより高い場合に導通する。この場合、第１整流部７Ａを流れる電流によって第１抵抗Ｒ１に電圧降下が発生し、第１駆動電圧Ｖｄ１が電圧ＶＳＳより高くなる。そのため、第１駆動電圧Ｖｄ１が電圧ＶＳＳと等しい場合に比べて、第１トランジスタＭ１のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
　第２整流部８Ａは、電圧ＶＤＤが電圧ＶＳＳより高い場合にオフ状態となる。この場合、第２駆動電圧Ｖｄ２は電圧ＶＤＤと等しくなる。
　他方、第２整流部８Ａは、電圧ＶＤＤが電圧ＶＳＳより低い場合に導通する。この場合、第２整流部８Ａを流れる電流によって第２抵抗Ｒ２に電圧降下が発生し、第２駆動電圧Ｖｄ２が電圧ＶＤＤより高くなる。そのため、第２駆動電圧Ｖｄ２が電圧ＶＤＤと等しい場合に比べて、第２トランジスタＭ２のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
（変形例２）
　図５は、本実施形態に係る半導体集積回路装置１の他の一変形例を示す図である。
　図５に示す変形例の半導体集積回路装置１は、図１に示す半導体集積回路装置１において、第３ゲート駆動部６に第３整流部９を追加したものであり、他の構成は図１に示す半導体集積回路装置１と同じである。
　第３整流部９は、電源端子ＴＰと第３トランジスタＭ３のゲートとの間の経路に設けられており、電源端子ＴＰの電圧ＶＤＤが第３トランジスタＭ３のゲートの電圧より高い場合に導通し、電源端子ＴＰの電圧ＶＤＤが第３トランジスタＭ３のゲートの電圧より低い場合にオフする。第３抵抗Ｒ３は、第３トランジスタＭ３のゲートとグランド端子ＴＧとの間の経路に設けられる。
　第３整流部９は、例えば図５に示すように、ｐ型のＭＯＳＦＥＴである第６トランジスタＭ６を含む。第６トランジスタＭ６は、電源端子ＴＰと第３トランジスタＭ３のゲートとの間の経路に設けられており、第６トランジスタＭ６のゲートが第３トランジスタＭ３のゲートに接続されている。第６トランジスタＭ６のバルクは、共通ノードＮｃに接続される。例えば、第６トランジスタＭ６のバルクは、第１トランジスタＭ１～第５トランジスタＭ５のバルクと同じｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）に含まれていてもよい。
　電圧ＶＤＤが電圧ＶＳＳより低い場合、第６トランジスタＭ６のゲートに第３抵抗Ｒ３を介して電圧ＶＳＳが印加されるため、第６トランジスタＭ６のソース（高電位側の端子）とゲートの電圧が等しくなり、第６トランジスタＭ６がオフする。第６トランジスタＭ６がオフすると、第３トランジスタＭ３のゲートに電圧ＶＳＳが印加されるため、第３トランジスタＭ３がオフする。
　他方、電圧ＶＤＤが電圧ＶＳＳより高い場合、第６トランジスタＭ６のソース（高電位側の端子）に電圧ＶＤＤが印加され、第３トランジスタＭ３のゲートの電圧（第３駆動電圧Ｖｄ３）がそのソースの電圧ＶＤＤより低くなる。これにより、第３トランジスタＭ３がオンする。また、第３トランジスタＭ３と同様に、第６トランジスタＭ６のゲートの電圧（第３駆動電圧Ｖｄ３）がそのソースの電圧ＶＤＤより低くなるため、第６トランジスタＭ６が導通する。第３抵抗Ｒ３には、第６トランジスタＭ６を介して電源端子ＴＰから電流が流れる。第３駆動電圧Ｖｄ３は、第３抵抗Ｒ３の電圧降下によって、電圧ＶＳＳよりも高くなる。従って、第３駆動電圧Ｖｄ３が電圧ＶＳＳと等しい場合に比べて、第３トランジスタＭ３のゲート－ソース間に要求される耐電圧及びゲート－ドレイン間に要求される耐電圧をそれぞれ小さくすることができる。
＜第２の実施形態＞
　次に、本発明の第２の実施形態に係る半導体集積回路装置について説明する。
　図６は、第２の実施形態に係る半導体集積回路装置１Ａの構成の一例を示す図である。第２の実施形態に係る半導体集積回路装置１Ａは、図１に示す半導体集積回路装置１における第３トランジスタＭ３を複数の第３トランジスタＭ３Ａに置換するとともに、回路部３を回路部３Ａに置換したものであり、他の構成は図１に示す半導体集積回路装置１と同じである。
　回路部３Ａは、図６に示すように、ｎ型のＭＯＳＦＥＴである複数のトランジスタＭｎを含む。第３トランジスタＭ３Ａは、ｐ型のＭＯＳＦＥＴであり、それぞれ電源端子ＴＰと回路部３Ａとの間の経路に設けられている。複数の第３トランジスタＭ３Ａの少なくとも一部は、１以上のトランジスタＭｎと直列に接続されたＣＭＯＳ回路を構成していてもよい。
　第３トランジスタＭ３Ａのバルクは、共通ノードＮｃに導通している。例えば、第３トランジスタＭ３Ａのバルクは、第１トランジスタＭ１～第４トランジスタＭ４のバルクと同じｎ型不純物拡散領域（Ｎウェル１１、Ｎディープウェル１２）に含まれていてもよい。
　図６に示すように、回路部３ＡのトランジスタＭｎのバルクは、グランド端子ＴＧと導通している。また、第３トランジスタＭ３Ａのゲートとグランド端子ＴＧとの間の経路には、それぞれトランジスタＭｎが設けられている。
　トランジスタＭｎのバルクがグランド端子ＴＧと導通しているため、グランド端子ＴＧの電圧ＶＳＳが電源端子ＴＰの電圧ＶＤＤより高い場合、トランジスタＭｎのバルク（ｐ型不純物拡散領域）とドレイン・ソース領域（ｎ型不純物拡散領域）との間に形成される寄生的なダイオードが導通し、第３トランジスタＭ３Ａのゲートの電圧がグランド端子ＴＧの電圧ＶＳＳに近くなる。これにより、第３トランジスタＭ３Ａがオフし、回路部３ＡのトランジスタＭｎから第３トランジスタＭ３Ａを介して電源端子ＴＰに流れる電流の経路が遮断される。従って、この電流の経路を通じて過電流が流れることを防止できる。
　なお、本発明は上述した実施形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。
　上述した実施形態では、保護回路を構成するトランジスタがＭＯＳＦＥＴである例を挙げたが、これらのトランジスタは他のタイプの電界効果トランジスタであってもよい。
　上述した実施形態では、保護回路を構成する各素子が半導体集積回路装置に含まれる例を挙げたが、本発明の他の実施形態では、保護回路を構成する素子の少なくとも一部が半導体集積回路装置に含まれないディスクリート部品であってもよい。
　１，１Ａ…半導体集積回路装置、２…保護回路、ＴＧ…グランド端子、ＴＰ…電源端子、３…回路部、４…第１ゲート駆動部、５…第２ゲート駆動部、６…第３ゲート駆動部、７，７Ａ…第１整流部、８，８Ａ…第２整流部、９…第３整流部、１０…Ｐ型半導体基板、１１…Ｎウェル、１２…Ｎディープウェル、１３…Ｐウェル、２１…寄生ダイオード、２２…寄生ダイオード、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３，Ｍ３Ａ…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍｎ…トランジスタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｎｃ…共通ノード、Ｖｄ１…第１駆動電圧、Ｖｄ２…第２駆動電圧、Ｖｄ３…第３駆動電圧
 

Claims (9)

  1. 　グランド端子及び電源端子を介して電源が供給される回路部に逆極性の電源電圧が印加されることによる過電流を防止する保護回路であって、
    　それぞれｐ型の電界効果トランジスタである第１トランジスタ、第２トランジスタ及び第３トランジスタと、
    　前記第１トランジスタのゲートに第１駆動電圧を出力する第１ゲート駆動部と、
    　前記第２トランジスタのゲートに第２駆動電圧を出力する第２ゲート駆動部とを有し、
    　前記第３トランジスタは、前記電源端子と前記回路部との間の経路に設けられ、
    　前記第１トランジスタは、前記電源端子と共通ノードとの間の経路に設けられ、
    　前記第２トランジスタは、前記グランド端子と前記共通ノードとの間の経路に設けられ、
    　前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、それぞれのバルクが前記共通ノードと導通しており、
    　前記第１ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第１トランジスタをオフさせる前記第１駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第１トランジスタをオンさせる前記第１駆動電圧であって、前記グランド端子の電圧より高い前記第１駆動電圧を出力し、
    　前記第２ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第２トランジスタをオフさせる前記第２駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第２トランジスタをオンさせる前記第２駆動電圧であって、前記電源端子の電圧に比べて高い前記第２駆動電圧を出力する、
    　保護回路。
  2. 　前記第１ゲート駆動部は、
    　　前記電源端子と前記第１トランジスタのゲートとの間の経路に設けられ、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より高い場合に導通し、前記電源端子の電圧が前記第１トランジスタのゲートの電圧より低い場合にオフする第１整流部と、
    　　前記第１トランジスタのゲートと前記グランド端子との間の経路に設けられた第１抵抗とを含み、
    　前記第２ゲート駆動部は、
    　　前記グランド端子と前記第２トランジスタのゲートとの間の経路に設けられ、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より高い場合に導通し、前記グランド端子の電圧が前記第２トランジスタのゲートの電圧より低い場合にオフする第２整流部と、
    　　前記第２トランジスタのゲートと前記電源端子との間の経路に設けられた第２抵抗とを含む、
    　請求項１に記載の保護回路。
  3. 　前記第１整流部は、前記電源端子と前記第１トランジスタのゲートとの間の経路に設けられたｐ型の電界効果トランジスタである第４トランジスタを含み、
    　前記第４トランジスタのゲートと前記第１トランジスタのゲートとが接続されており、
    　前記第２整流部は、前記グランド端子と前記第２トランジスタのゲートとの間の経路に設けられたｐ型の電界効果トランジスタである第５トランジスタを含み、
    　前記第５トランジスタのゲートと前記第２トランジスタのゲートとが接続されている、
    　請求項２に記載の保護回路。
  4. 　前記第４トランジスタ及び前記第５トランジスタは、それぞれのバルクが前記共通ノードと導通している、
    　請求項３に記載の保護回路。
  5. 　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタ及び前記第５トランジスタは、それぞれのバルクが共通のｎ型不純物拡散領域に含まれている、
    　請求項４に記載の保護回路。
  6. 　前記第３トランジスタのゲートに第３駆動電圧を出力する第３ゲート駆動部を有し、
    　前記第３ゲート駆動部は、前記電源端子の電圧が前記グランド端子の電圧に比べて低い場合、前記第３トランジスタをオフさせる前記第３駆動電圧を出力し、前記電源端子の電圧が前記グランド端子の電圧に比べて高い場合、前記第３トランジスタをオンさせる前記第３駆動電圧を出力する、
    　請求項１～５のいずれか一項に記載の保護回路。
  7. 　前記第３ゲート駆動部は、前記第３トランジスタのゲートと前記グランド端子との間の経路に設けられた第３抵抗を含む、
    　請求項６に記載の保護回路。
  8. 　前記回路部は、ｎ型の電界効果トランジスタを含んでおり、
    　前記ｎ型の電界効果トランジスタのバルクは、前記グランド端子と導通しており、
    　前記第３トランジスタのゲートと前記グランド端子との間の経路に前記ｎ型の電界効果トランジスタが設けられている、
    　請求項１～５のいずれか一項に記載の保護回路。
  9. 　グランド端子及び電源端子を介して電源が供給される回路部と、
    　前記回路部に逆極性の電源電圧が印加されることによる過電流を防止する保護回路とを有し、
    　前記保護回路が、請求項１～８のいずれか一項に記載の保護回路である、
    　半導体集積回路装置。
     
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