JP2009246072A - 静電保護回路、静電保護素子および半導体装置 - Google Patents
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Abstract
【課題】サージ電圧によって自身が破壊されるのを防止した静電保護回路を提供する。
【解決手段】pMOSトランジスタ20のゲート電極25が、接合ゲート型電界効果トランジスタ30のソース電極、ソース電位取出領域34、チャネル領域32、ドレイン電位取出領域35およびドレイン電極を介して参照電位線路L4に電気的に接続されている。pMOSトランジスタ20のソース電極とボディ電極とがそれぞれ信号線路L1に電気的に接続されている。これにより、信号線路L1にサージ電圧が印加され、サージ電圧がボディ領域21とソース領域22とに伝わり、ボディ領域21とソース領域22とがサージ電圧となった場合には、ボディ領域21のうちゲート電極25直下の部分にp型チャネル(図示せず)が形成され、ソース領域22のサージ電圧がp型チャネルを介してドレイン領域23に伝わり、参照電位線路L4へ放電される。
【選択図】図1
【解決手段】pMOSトランジスタ20のゲート電極25が、接合ゲート型電界効果トランジスタ30のソース電極、ソース電位取出領域34、チャネル領域32、ドレイン電位取出領域35およびドレイン電極を介して参照電位線路L4に電気的に接続されている。pMOSトランジスタ20のソース電極とボディ電極とがそれぞれ信号線路L1に電気的に接続されている。これにより、信号線路L1にサージ電圧が印加され、サージ電圧がボディ領域21とソース領域22とに伝わり、ボディ領域21とソース領域22とがサージ電圧となった場合には、ボディ領域21のうちゲート電極25直下の部分にp型チャネル(図示せず)が形成され、ソース領域22のサージ電圧がp型チャネルを介してドレイン領域23に伝わり、参照電位線路L4へ放電される。
【選択図】図1
Description
本発明は、信号線路に印加されたサージ電圧を被保護回路から逸らせる静電保護回路、静電保護素子および半導体装置に関する。
一般に、半導体集積回路(IC: Integrated Circuit)は、静電放電(ESD:Electrostatic Discharge)によって生じるサージ電圧に弱く、サージ電圧によって破壊され易い。サージ電圧は、およそ2000Vの静電気を蓄積可能な人間(ユーザ)が静電対策を行わずにICを取り扱うことによって生じることが多い。
通常、サージ電圧からICを保護するために、サージ電圧を被保護回路から逸らせる静電保護回路がIC内に設けられている。例えば、ICの信号線路と接地電位線路とをダイオードを介して接続することにより、信号線路にサージ電圧が印加されたときにダイオードがオンするので、サージ電圧を接地電位線路に逸らせることが可能である。また、ダイオードの代わりに、電界効果トランジスタ(FET)を信号線路と接地電位線路との間に挿入接続し、FETをゲート制御型ドレインアバランシェブレイクダウンモードで制御することにより、サージ電圧を接地電位線路に逸らせることが可能である。
また、例えば、MOS(Metal-Oxide-Semiconductor)トランジスタを用いて、サージ
電圧を被保護回路から逸らせることも可能である。図3は、MOSトランジスタを用いた静電保護回路の回路構成の一例を表したものである。図3に例示した静電保護素子100は、n型MOSトランジスタ110と、p型MOSトランジスタ120とを備えたものである。n型MOSトランジスタ110は、ゲート、ソース、ドレインおよびp型半導体基板を有しており、n型MOSトランジスタ110のゲート、ソースおよびp型半導体基板がそれぞれ接地線路L4に接続され、n型MOSトランジスタ110のドレインが信号線路L1に接続されている。また、p型MOSトランジスタ120は、ゲート、ソース、ドレインおよびn型半導体基板を有しており、p型MOSトランジスタ120のゲート、ソースおよびn型半導体基板がそれぞれ電源線路L2に接続され、p型MOSトランジスタ120のドレインが信号線路L1に接続されている。これにより、この静電保護素子100では、信号線路に信号電圧が印加されたときには動作せず、信号線路にサージ電圧が印加されたときには、サージ電圧の大きさに応じて、p型MOSトランジスタ120がオンしたり、n型MOSトランジスタ110がブレイクダウンすることにより、サージ電圧を被保護回路から逸らせることが可能である(特許文献1参照)。
電圧を被保護回路から逸らせることも可能である。図3は、MOSトランジスタを用いた静電保護回路の回路構成の一例を表したものである。図3に例示した静電保護素子100は、n型MOSトランジスタ110と、p型MOSトランジスタ120とを備えたものである。n型MOSトランジスタ110は、ゲート、ソース、ドレインおよびp型半導体基板を有しており、n型MOSトランジスタ110のゲート、ソースおよびp型半導体基板がそれぞれ接地線路L4に接続され、n型MOSトランジスタ110のドレインが信号線路L1に接続されている。また、p型MOSトランジスタ120は、ゲート、ソース、ドレインおよびn型半導体基板を有しており、p型MOSトランジスタ120のゲート、ソースおよびn型半導体基板がそれぞれ電源線路L2に接続され、p型MOSトランジスタ120のドレインが信号線路L1に接続されている。これにより、この静電保護素子100では、信号線路に信号電圧が印加されたときには動作せず、信号線路にサージ電圧が印加されたときには、サージ電圧の大きさに応じて、p型MOSトランジスタ120がオンしたり、n型MOSトランジスタ110がブレイクダウンすることにより、サージ電圧を被保護回路から逸らせることが可能である(特許文献1参照)。
ところで、上記した静電保護素子100に対して高耐圧駆動用のMOSトランジスタを用いる場合がある。この高耐圧駆動用のMOSトランジスタでは、高電圧に耐え得るようにするためにブレイクダウン電圧Vb(図4参照)が高く設定されている。そのため、静電保護素子100に対して高耐圧駆動用のMOSトランジスタを用いた場合に、信号線路L1に信号電圧が印加されると、スナップバックした瞬間(図4中の破線で囲まれた領域)に、少ない電流でも発熱量が多いため許容温度を超えてしまい、静電保護素子100のMOSトランジスタ自体が破壊されてしまうという問題があった。
本発明はかかる問題点に鑑みてなされたもので、その目的は、サージ電圧によって自身が破壊されるのを防止した静電保護回路、静電保護素子および半導体装置を提供することにある。
本発明の静電保護回路は、第1ゲート、第1ソース、第1ドレインおよび第1ボディを有するMOSトランジスタと、第2ゲート、第2ソース、第2ドレインおよび第2ボディを有するノーマリー・オン型電界効果トランジスタとを備えたものである。ここで、ノーマリー・オン型とは、第2ゲートに電圧を印加していないときにチャネルが存在し第2ソースおよび第2ドレイン間に電流を流すことの可能なものを指している。本静電保護回路において、第1ゲートが第2ソースおよび第2ドレインのいずれか一方に電気的に接続されている。また、第1ソースおよび第1ドレインのいずれか一方と、第1ボディとが共に、信号線路に電気的に接続されている。さらに、第1ソースおよび第1ドレインのうち信号線路に電気的に未接続の方と、第2ソースおよび第2ドレインのうち第1ゲートに電気的に未接続の方とが共に、参照電位線路に電気的に接続されている。
本発明の静電保護回路では、第1ゲートが第2ソースおよび第2ドレインを介して参照電位線路に電気的に接続されている。これにより、信号線路にサージ電圧が印加され、サージ電圧が第1ボディと、信号線路に電気的に接続された第1ソースまたは第1ドレインとに伝わり、第1ボディと、信号線路に電気的に接続された第1ソースまたは第1ドレインとがサージ電圧となった場合には、MOSトランジスタにチャネルが形成される。これにより、信号線路に電気的に接続されたソースまたはドレインのサージ電圧がチャネルを介して、第1ソースまたは第1ドレインのうち信号線路に未接続の方に伝わる。ここで、第1ソースおよび第1ドレインのうち信号線路に電気的に未接続の方が参照電位線路に電気的に接続されているので、第1ソースまたは第1ドレインのうち信号線路に未接続の方に伝わったサージ電圧が参照電位線路へ放電される。
本発明の静電保護素子は、MOSトランジスタと、接合ゲート型電界効果トランジスタとを備えたものである。MOSトランジスタは、以下の(A1)〜(A7)の各構成要素を有しており、接合ゲート型電界効果トランジスタは、以下の(B1)〜(B8)の各構成要素を有している。また、本発明の半導体装置は、以下の(A1)〜(A7)の各構成要素を含むMOSトランジスタと、以下の(B1)〜(B8)の各構成要素を含む接合ゲート型電界効果トランジスタとを有する静電保護素子を備えている。
(A1)第1導電型の不純物を含む第1ボディ領域もしくは第1半導体基板
(A2)第1ボディ領域もしくは第1半導体基板に電気的に接続された第1取出電極
(A3)第1ボディ領域もしくは第1半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ第1導電型とは異なる第2導電型の不純物を含むソース領域およびドレイン領域
(A4)ソース領域に電気的に接続された第1ソース電極
(A5)ドレイン領域に電気的に接続された第1ドレイン電極
(A6)第1ボディ領域もしくは第1半導体基板の表面のうちソース領域とドレイン領域との間に形成されたゲート絶縁膜
(A7)ゲート絶縁膜の表面に形成された第1ゲート電極
(B1)第1導電型の不純物を含む第2ボディ領域もしくは第2半導体基板
(B2)第2ボディ領域もしくは第2半導体基板に電気的に接続された第2取出電極
(B3)第2ボディ領域もしくは第2半導体基板の表面に形成されると共に、第1導電型とは異なる第2導電型の不純物を含むチャネル領域
(B4)チャネル領域の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつチャネル領域の第2導電型の不純物濃度よりも高濃度の第2導電型の不純物を含むソース電位取出領域およびドレイン電位取出領域
(B5)ソース電位取出領域に電気的に接続された第2ソース電極
(B6)ドレイン電位取出領域に電気的に接続された第2ドレイン電極
(B7)チャネル領域の表面のうちソース電位取出領域とドレイン電位取出領域との間に形成されたゲート領域
(B8)ゲート領域に電気的に接続された第2ゲート電極
本発明の静電保護素子では、第1ゲート電極が第2ソース電極および第2ドレイン電極のいずれか一方に電気的に接続されており、第1ソース電極および第1ドレイン電極のいずれか一方と、第1取出電極とが共に、信号線路に電気的に接続されている。さらに、第1ソース電極および第1ドレイン電極のうち信号線路に電気的に未接続の方と、第2ソース電極および第2ドレイン電極のうち第1ゲート電極に電気的に未接続の方とが共に、参照電位線路に電気的に接続されている。
(A2)第1ボディ領域もしくは第1半導体基板に電気的に接続された第1取出電極
(A3)第1ボディ領域もしくは第1半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ第1導電型とは異なる第2導電型の不純物を含むソース領域およびドレイン領域
(A4)ソース領域に電気的に接続された第1ソース電極
(A5)ドレイン領域に電気的に接続された第1ドレイン電極
(A6)第1ボディ領域もしくは第1半導体基板の表面のうちソース領域とドレイン領域との間に形成されたゲート絶縁膜
(A7)ゲート絶縁膜の表面に形成された第1ゲート電極
(B1)第1導電型の不純物を含む第2ボディ領域もしくは第2半導体基板
(B2)第2ボディ領域もしくは第2半導体基板に電気的に接続された第2取出電極
(B3)第2ボディ領域もしくは第2半導体基板の表面に形成されると共に、第1導電型とは異なる第2導電型の不純物を含むチャネル領域
(B4)チャネル領域の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつチャネル領域の第2導電型の不純物濃度よりも高濃度の第2導電型の不純物を含むソース電位取出領域およびドレイン電位取出領域
(B5)ソース電位取出領域に電気的に接続された第2ソース電極
(B6)ドレイン電位取出領域に電気的に接続された第2ドレイン電極
(B7)チャネル領域の表面のうちソース電位取出領域とドレイン電位取出領域との間に形成されたゲート領域
(B8)ゲート領域に電気的に接続された第2ゲート電極
本発明の静電保護素子では、第1ゲート電極が第2ソース電極および第2ドレイン電極のいずれか一方に電気的に接続されており、第1ソース電極および第1ドレイン電極のいずれか一方と、第1取出電極とが共に、信号線路に電気的に接続されている。さらに、第1ソース電極および第1ドレイン電極のうち信号線路に電気的に未接続の方と、第2ソース電極および第2ドレイン電極のうち第1ゲート電極に電気的に未接続の方とが共に、参照電位線路に電気的に接続されている。
本発明の静電保護素子および半導体回路では、第1ゲート電極が第2ソース電極および第2ドレイン電極を介して参照電位線路に電気的に接続されている。これにより、信号線路にサージ電圧が印加され、サージ電圧が第1取出電極と、信号線路に電気的に接続された第1ソース電極または第1ドレイン電極とに伝わり、第1取出電極と、信号線路に電気的に接続された第1ソース電極または第1ドレイン電極とがサージ電圧となった場合には、MOSトランジスタにチャネルが形成される。これにより、信号線路に電気的に接続されたソースまたはドレインのサージ電圧がチャネルを介して、第1ソース電極または第1ドレイン電極のうち信号線路に未接続の方に伝わる。ここで、第1ソース電極および第1ドレイン電極のうち信号線路に電気的に未接続の方が参照電位線路に電気的に接続されているので、第1ソース電極または第1ドレイン電極のうち信号線路に未接続の方に伝わったサージ電圧が参照電位線路へ放電される。
本発明の静電保護回路によれば、第1ゲートを、第2ソースおよび第2ドレインを介して参照電位線路に電気的に接続すると共に、第1ソースおよび第1ドレインのうち信号線路に電気的に未接続の方を参照電位線路に電気的に接続するようにしたので、低電圧で静電保護動作を開始することができる。これにより、サージ電圧によって静電保護回路そのものが破壊されるのを防止することができる。
本発明の静電保護素子および半導体回路によれば、第1ゲート電極を、第2ソース電極および第2ドレイン電極を介して参照電位線路に電気的に接続すると共に、第1ソース電極および第1ドレイン電極のうち信号線路に電気的に未接続の方を参照電位線路に電気的に接続するようにしたので、低電圧で静電保護動作を開始することができる。これにより、サージ電圧によって静電保護回路そのものが破壊されるのを防止することができる。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
図1は、本発明の一実施の形態に係る静電保護素子1の断面構成および接続関係を表したものである。本実施の形態の静電保護素子1は、半導体装置において、集積回路と共にシリコン基板上に形成されたものであり、集積回路に電気的に接続された信号線路L1と接地線路L3(参照電位線路)との間に挿入接続されている。
この静電保護素子1は、図1に示したように、半導体基板10上に、pMOSトランジスタ20と、接合ゲート型電界効果トランジスタ30とを有する静電保護回路を備えたものである。
半導体基板10は、例えば、p型不純物を含むシリコン基板である。
pMOSトランジスタ20は、ゲート電極25(第1ゲート)に電圧を印加したときにソース領域22(第1ソース)およびドレイン領域23(第1ドレイン)間に電流が流れるノーマリー・オフ型(エンハンスメント型)の電界効果トランジスタである。このpMOSトランジスタ20は、半導体基板10の表面に深く形成されたボディ領域21(第1ボディ)と、ボディ領域21の表面に形成されたソース領域22およびドレイン領域23と、少なくともボディ領域21の表面のうちソース領域22とドレイン領域23との間に形成されたゲート絶縁膜24と、ゲート絶縁膜24上に形成されたゲート電極25とを有している。なお、図1には、ゲート絶縁膜24が、ソース領域22の表面の一部と、ドレイン領域23の表面の一部と、ボディ領域21の表面のうちソース領域22とドレイン領域23との間の領域とに渡って形成されている場合が例示されている。
ボディ領域21は、例えば、半導体基板10の導電型とは異なる導電型(n型)の不純物を含んで構成されている。ソース領域22は、例えば、半導体基板10の導電型と同一の導電型(p型)の不純物を含んで構成されている。ドレイン領域23は、例えば、半導体基板10の導電型と同一の導電型(p型)の不純物を含んで構成されている。ゲート絶縁膜24は、例えば、シリコン酸化物(SiO2)からなる。ゲート電極25は、例えば、半導体基板10の導電型と同一の導電型(p型)の不純物を含むポリシリコン層と、シリサイド層とをゲート絶縁膜24側から順に積層した2層構造となっている。このゲート電極25は、後述の電源線路L2に印加される電圧(第1電圧)との関係で接合ゲート型電界効果トランジスタ30をピンチオフすることの可能な大きさであって、かつpMOSトランジスタ20をオフすることの可能な大きさの電圧(第2電圧)の供給される電源線路L2(第2電源線)と電気的に接続されている。
ソース領域22の表面の一部には、ソース電位取出領域26が形成されている。このソース電位取出領域26は、ソース領域22と同一の導電型の不純物を、ソース領域22の不純物濃度よりも高濃度に含んで構成されており、ソース領域22と電気的に接続されている。また、ソース電位取出領域26の表面には、ビア(図示せず)を介してソース電極41(図1には図示せず、図2参照)が形成されている。ビアおよびソース電極41は、例えば、アルミニウム(Al)などの金属からなり、ソース電位取出領域26と電気的に接続されている。従って、ソース電極41は、ビアおよびソース電位取出領域26を介してソース領域22と電気的に接続されている。また、このソース電極41は、静電保護素子1によって静電保護される、半導体基板10上の集積回路(図示せず)への入力信号が伝播する信号線路L1とも電気的に接続されている。
ドレイン領域23の表面の一部には、ドレイン電位取出領域27が形成されている。このドレイン電位取出領域27は、ドレイン領域23と同一の導電型の不純物を、ドレイン領域23の不純物濃度よりも高濃度に含んで構成されており、ドレイン領域23と電気的に接続されている。また、ドレイン電位取出領域27の表面には、ビア(図示せず)を介してドレイン電極42(図1には図示せず、図2参照)が形成されている。ビアおよびドレイン電極42は、例えば、アルミニウム(Al)などの金属からなり、ドレイン電位取出領域27と電気的に接続されている。従って、ソース電極42は、ビアおよびドレイン電位取出領域27を介してドレイン領域23と電気的に接続されている。また、このドレイン電極42は、例えば接地電位などの参照電位となっている参照電位線路L4とも電気的に接続されている。
ボディ領域21の表面の一部には、第1ボディ電位取出領域28が形成されている。この第1ボディ電位取出領域28は、ボディ領域21と同一の導電型の不純物を、ボディ領域21の不純物濃度よりも高濃度に含んで構成されており、ボディ領域21と電気的に接続されている。また、第1ボディ電位取出領域28の表面の一部には、第2ボディ電位取出領域29が形成されている。この第2ボディ電位取出領域29は、第1ボディ電位取出領域28と同一の導電型の不純物を、第1ボディ電位取出領域28の不純物濃度よりも高濃度に含んで構成されており、第1ボディ電位取出領域28と電気的に接続されている。第2ボディ電位取出領域29の表面には、ビア(図示せず)を介してボディ電極43(図1には図示せず、図2参照)が形成されている。ビアおよびボディ電極43は、例えば、アルミニウム(Al)などの金属からなり、第2ボディ電位取出領域29と電気的に接続されている。従って、ボディ電極43は、ビア、第2ボディ電位取出領域29および第1ボディ電位取出領域28を介してボディ領域21と電気的に接続されている。また、このボディ電極43は、信号線路L1とも電気的に接続されている。
また、ソース電位取出領域26と、第2ボディ電位取出領域29との間には、これらを分離する素子分離層50が設けられている。また、pMOSトランジスタ20と、半導体基板10上に形成された他の素子との間や、pMOSトランジスタ20と、接合ゲート型電界効果トランジスタ30との間には、これらを分離する素子分離層51が設けられている。
ここで、素子分離層50は、例えば、STI(Shallow Trench Isolation)構造や、LOCOS(Local Oxidation of Silicon)構造を有しており、その上面が半導体基板10の上面よりも若干高くなるように形成されている。素子分離層51は、下部分離層51Aと、上部分離層51Bとを有している。下部分離層51Aは、例えば、ボディ領域21の導電型とは異なる導電型の不純物を含んで構成されている。上部分離層51Bは、例えば、STI構造や、LOCOS構造を有しており、その上面が半導体基板10の上面よりも若干高くなるように形成されている。
接合ゲート型電界効果トランジスタ30は、ゲート電極に電圧を印加していないときにソース領域およびドレイン領域間に電流が流れるノーマリー・オン型(デプレッション型)の電界効果トランジスタである。この接合ゲート型電界効果トランジスタ30は、半導体基板10の表面に深く形成されたボディ領域31と、ボディ領域31の表面に形成されたチャネル領域32と、チャネル領域32の表面に形成されたゲート領域33と、チャネル領域32の表面のうちゲート領域33を間にして対向する部位に形成されたソース電位取出領域34(ソース領域)およびドレイン電位取出領域35(ドレイン領域)とを有している。
ボディ領域31は、例えば、半導体基板10の導電型とは異なる導電型(n型)の不純物を含んで構成されている。チャネル領域32は、例えば、半導体基板10の導電型と同一の導電型(p型)の不純物を含んで構成されており、ボディ領域31との界面においてボディ領域31と共にpn接合を構成している。
ゲート領域33は、チャネル領域32と異なる導電型の不純物を含んで構成されており、チャネル領域32との界面においてチャネル領域32と共にpn接合を構成している。また、ゲート領域33の表面には、ビア(図示せず)を介してゲート電極44(図1には図示せず、図2参照)が形成されている。ビアおよびゲート電極44は、例えば、アルミニウム(Al)などの金属からなり、ゲート領域33と電気的に接続されている。また、このゲート電極44は、電源線路L2に印加される電圧との関係で接合ゲート型電界効果トランジスタ30をピンチオフすることの可能な大きさの電圧(第2電圧)の供給される電源線路L3とも電気的に接続されている。
ソース電位取出領域34は、チャネル領域32と同一の導電型の不純物を、チャネル領域32の不純物濃度よりも高濃度に含んで構成されており、チャネル領域32と電気的に接続されている。また、ソース電位取出領域34の表面には、ビア(図示せず)を介してソース電極45(図1には図示せず、図2参照)が形成されている。ビアおよびソース電極45は、例えば、アルミニウム(Al)などの金属からなり、ソース電位取出領域34およびチャネル領域32と電気的に接続されている。また、このソース電極45は、電源線路L2とも電気的に接続されている。つまり、このソース電極45は、pMOSトランジスタ20のゲート電極25とも電気的に接続されている。
ドレイン電位取出領域35は、チャネル領域32と同一の導電型の不純物を、チャネル領域32の不純物濃度よりも高濃度に含んで構成されており、チャネル領域32と電気的に接続されている。また、ドレイン電位取出領域35の表面には、ビア(図示せず)を介してドレイン電極46(図1には図示せず、図2参照)が形成されている。ビアおよびドレイン電極46は、例えば、アルミニウム(Al)などの金属からなり、ドレイン電位取出領域35およびチャネル領域32と電気的に接続されている。また、このドレイン電極46は、参照電位線路L4とも電気的に接続されている。
ボディ領域31の表面の一部には、第1ボディ電位取出領域36が形成されている。この第1ボディ電位取出領域36は、ボディ領域31と同一の導電型の不純物を、ボディ領域31の不純物濃度よりも高濃度に含んで構成されており、ボディ領域31と電気的に接続されている。また、第1ボディ電位取出領域36の表面には、第2ボディ電位取出領域37が形成されている。この第2ボディ電位取出領域37は、第1ボディ電位取出領域36と同一の導電型の不純物を、第1ボディ電位取出領域36の不純物濃度よりも高濃度に含んで構成されており、第1ボディ電位取出領域36と電気的に接続されている。また、第2ボディ電位取出領域37の表面には、ビア(図示せず)を介してボディ電極47(図1には図示せず、図2参照)が形成されている。ビアおよびボディ電極47は、例えば、アルミニウム(Al)などの金属からなり、第2ボディ電位取出領域37、第1ボディ電位取出領域36およびボディ領域31と電気的に接続されている。また、このボディ電極47は、電源線路L3とも電気的に接続されている。
また、この接合ゲート型電界効果トランジスタ30においても、ソース電位取出領域34と第2ボディ電位取出領域37との間や、ドレイン電位取出領域35と第2ボディ電位取出領域37との間、ゲート領域33とソース電位取出領域34との間、ゲート領域33とドレイン電位取出領域35との間には、これらを分離する素子分離層50が設けられている。また、接合ゲート型電界効果トランジスタ30と、半導体基板10上に形成された他の素子との間や、接合ゲート型電界効果トランジスタ30とpMOSトランジスタ20との間には、これらを分離する素子分離層51が設けられている。
ところで、本実施の形態の静電保護素子1において、図1に例示したpMOSトランジスタ20および接合ゲート型電界効果トランジスタ30は、例えば、図2に示したような等価回路によって表現することが可能である。
この等価回路からもわかるように、本実施の形態では、pMOSトランジスタ20のゲート電極25が、接合ゲート型電界効果トランジスタ30のソース電極45と電気的に接続されている。つまり、ゲート電極25が、接合ゲート型電界効果トランジスタ30のソース電極45、ソース電位取出領域34、チャネル領域32、ドレイン電位取出領域35およびドレイン電極46を介して参照電位線路L4に電気的に接続されている。また、pMOSトランジスタ20のソース電極41とボディ電極43とがそれぞれ信号線路L1に電気的に接続されている。
これにより、信号線路L1にサージ電圧が印加され、サージ電圧がボディ領域21とソース領域22とに伝わり、ボディ領域21とソース領域22とがサージ電圧となった場合には、ボディ領域21のうちゲート電極25直下の部分にp型チャネル(図示せず)が形成される。これにより、ソース領域22のサージ電圧がp型チャネルを介してドレイン領域23に伝わる。ここで、ドレイン領域23は参照電位線路L4に電気的に接続されているので、ドレイン領域23に伝わったサージ電圧が参照電位線路L4へ放電される。従って、サージ電圧は信号線路L1を伝播せず、静電保護素子1を介して参照電位線路L4へ逸らされる。
一方、電源線路L2,L3に所定の電圧が印加されている時には、接合ゲート型電界効果トランジスタ30のゲート電極44とボディ電極47との間には逆バイアス電圧が印加される。これにより、チャネル領域32のうちゲート領域33直下の部位に空乏層が拡がり、ソース電位取出領域34とドレイン電位取出領域35との間がピンチオフして、接合ゲート型電界効果トランジスタ30がオフする。その結果、pMOSトランジスタ20のゲート電極25の電位が、電源線路L2に印加されている電位となるので、pMOSトランジスタ20もオフし、静電保護素子1が動作しなくなるので、信号電圧が信号線路L1を伝播していき、信号線路L1に接続された回路(図示せず)が動作する。
このように、本実施の形態では、pMOSトランジスタ20のゲート電極25を、接合ゲート型電界効果トランジスタ30のチャネル領域32等を介して参照電位線路L4に電気的に接続すると共に、pMOSトランジスタ20のドレイン領域23を参照電位線路L4に電気的に接続するようにしたので、低電圧(pMOSトランジスタ20のスレッショルド電圧)で静電保護動作を開始することができる。さらに、静電保護動作時における内部インピーダンスが小さいので、信号線路L1と参照電位線路L4との間の電位差を小さくすることができる。その結果、サージ電圧が印加された場合に、静電保護素子1での消費電力、ひいては発熱を小さくすることができるので、静電保護素子1の静電保護耐性を大幅に向上させることができ、サージ電圧によって静電保護素子1そのものが破壊されるのを防止することができる。
また、本実施の形態では、静電保護動作および通常動作を行う際に、pMOSトランジスタ20および接合ゲート型電界効果トランジスタ30を制御する制御回路を必要としない。従って、静電保護素子1を制御回路の分だけ小型化することができる。
また、本実施の形態では、ノーマリー・オン型の電界効果トランジスタとして接合ゲート型電界効果トランジスタ30を用いたので、接合ゲート型電界効果トランジスタ30そのものをサージ電圧から保護するための保護機構をさらに設ける必要がない。従って、静電保護素子1を保護機構の分だけ小型化することができる。なお、ノーマリー・オン型の電界効果トランジスタとしてnMOSトランジスタを用いた場合には、nMOSトランジスタのゲート電極をサージ電圧から保護する保護機構を設ける必要があり、この保護機能の分だけ本実施の形態よりも大型化してしまう。
以上、実施の形態を挙げて本発明の静電保護回路について説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の静電保護回路の構成は、上記実施の形態と同様の効果を得ることが可能な限りにおいて自由に変形可能である。
例えば、上記各実施の形態では、ノーマリー・オン型の電界効果トランジスタとして、接合ゲート型電界効果トランジスタ30を用いていたが、例えば、nMOSトランジスタを用いることも可能である。ただし、この場合には、必要に応じて、nMOSトランジスタのゲート電極をサージ電圧から保護する保護機構を設けることが好ましい。
また、上記実施の形態では、半導体基板10がp型不純物を含むシリコン基板である場合を例示して説明したが、n型不純物を含むシリコン基板であってもよい。ただし、この場合には、他の構成要素において例示した導電型がp型となっている場合には、n型と読み替え、n型となっている場合には、p型と読み替えるものとする。なお、そのようにして読み替えた場合には、上記実施の形態の静電保護回路に含まれるpMOSトランジスタがnMOSトランジスタとなる。
1…静電保護素子、10…半導体基板、20…pMOSトランジスタ、21…ボディ領域、22…ソース領域、23…ドレイン領域、24…ゲート絶縁膜、25,44…ゲート電極、26…ソース電位取出領域、27…ドレイン電位取出領域、28…第1ボディ電位取出領域、29…第2ボディ電位取出領域、30…接合ゲート型電界効果トランジスタ、31…ボディ領域、32…チャネル領域、33…ゲート領域、34…ソース電位取出領域、35…ドレイン電位取出領域、36…第1ボディ電位取出領域、37…第2ボディ電位取出領域、41,45…ソース電極、42,46…ドレイン電極、43,47…ボディ電極、50,51…素子分離層、51A…下部分離層、51B…上部分離層、L1…信号線路、L2,L3…電源線路、L4…接地線路。
Claims (6)
- 第1ゲート、第1ソース、第1ドレインおよび第1ボディを有するMOSトランジスタと、
第2ゲート、第2ソース、第2ドレインおよび第2ボディを有し、かつ前記第2ゲートに電圧を印加していないときに前記第2ソースおよび前記第2ドレイン間に電流が流れるノーマリー・オン型電界効果トランジスタと
を備え、
前記第1ゲートが前記第2ソースおよび前記第2ドレインのいずれか一方に電気的に接続され、
前記第1ソースおよび前記第1ドレインのいずれか一方と、前記第1ボディとが共に、信号線路に電気的に接続され、
前記第1ソースおよび前記第1ドレインのうち前記信号線路に電気的に未接続の方と、前記第2ソースおよび前記第2ドレインのうち前記第1ゲートに電気的に未接続の方とが共に、参照電位線路に電気的に接続されている静電保護回路。 - 前記第1ゲートと、前記第2ソースおよび前記第2ドレインのうち前記第1ゲートに電気的に接続されている方とが共に、第1電圧の供給される第1電源線に電気的に接続され、
前記第2ゲートと、前記第2ボディとが共に、前記第1電圧との関係でピンチオフ可能な大きさの第2電圧の供給される第2電源線に電気的に接続されている請求項1に記載の静電保護回路。 - 前記MOSトランジスタは、pMOS型であり、
前記ノーマリー・オン型電界効果トランジスタは、接合ゲート型もしくはnMOS型である請求項1に記載の静電保護回路。 - 前記MOSトランジスタは、nMOS型であり、
前記ノーマリー・オン型電界効果トランジスタは、接合ゲート型もしくはpMOS型である請求項1に記載の静電保護回路。 - 第1導電型の不純物を含む第1ボディ領域もしくは第1半導体基板と、
前記第1ボディ領域もしくは前記第1半導体基板に電気的に接続された第1取出電極と、
前記第1ボディ領域もしくは前記第1半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記第1導電型とは異なる第2導電型の不純物を含むソース領域およびドレイン領域と、
前記ソース領域に電気的に接続された第1ソース電極と、
前記ドレイン領域に電気的に接続された第1ドレイン電極と、
前記第1ボディ領域もしくは前記第1半導体基板の表面のうち前記ソース領域と前記ドレイン領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成された第1ゲート電極と
を有するMOSトランジスタと、
第1導電型の不純物を含む第2ボディ領域もしくは第2半導体基板と、
前記第2ボディ領域もしくは前記第2半導体基板に電気的に接続された第2取出電極と、
前記第2ボディ領域もしくは前記第2半導体基板の表面に形成されると共に、前記第1導電型とは異なる第2導電型の不純物を含むチャネル領域と、
前記チャネル領域の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記チャネル領域の第2導電型の不純物濃度よりも高濃度の第2導電型の不純物を含むソース電位取出領域およびドレイン電位取出領域と、
前記ソース電位取出領域に電気的に接続された第2ソース電極と、
前記ドレイン電位取出領域に電気的に接続された第2ドレイン電極と、
前記チャネル領域の表面のうち前記ソース電位取出領域と前記ドレイン電位取出領域との間に形成されたゲート領域と、
前記ゲート領域に電気的に接続された第2ゲート電極と
を有する接合ゲート型電界効果トランジスタと
を備え、
前記第1ゲート電極が前記第2ソース電極および前記第2ドレイン電極のいずれか一方に電気的に接続され、
前記第1ソース電極および前記第1ドレイン電極のいずれか一方と、前記第1取出電極とが共に、信号線路に電気的に接続され、
前記第1ソース電極および前記第1ドレイン電極のうち前記信号線路に電気的に未接続の方と、前記第2ソース電極および前記第2ドレイン電極のうち前記第1ゲート電極に電気的に未接続の方とが共に、参照電位線路に電気的に接続されている静電保護素子。 - 集積回路と、前記集積回路を静電保護する静電保護素子とを備え、
前記静電保護素子は、
第1導電型の不純物を含む第1ボディ領域もしくは第1半導体基板と、
前記第1ボディ領域もしくは前記第1半導体基板に電気的に接続された第1取出電極と、
前記第1ボディ領域もしくは前記第1半導体基板の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記第1導電型とは異なる第2導電型の不純物を含むソース領域およびドレイン領域と、
前記ソース領域に電気的に接続された第1ソース電極と、
前記ドレイン領域に電気的に接続された第1ドレイン電極と、
前記第1ボディ領域もしくは前記第1半導体基板の表面のうち前記ソース領域と前記ドレイン領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成された第1ゲート電極と
を有するMOSトランジスタと、
第1導電型の不純物を含む第2ボディ領域もしくは第2半導体基板と、
前記第2ボディ領域もしくは前記第2半導体基板に電気的に接続された第2取出電極と、
前記第2ボディ領域もしくは前記第2半導体基板の表面に形成されると共に、前記第1導電型とは異なる第2導電型の不純物を含むチャネル領域と、
前記チャネル領域の表面に形成されると共に所定の間隙を介して互いに対向配置され、かつ前記チャネル領域の第2導電型の不純物濃度よりも高濃度の第2導電型の不純物を含むソース電位取出領域およびドレイン電位取出領域と、
前記ソース電位取出領域に電気的に接続された第2ソース電極と、
前記ドレイン電位取出領域に電気的に接続された第2ドレイン電極と、
前記チャネル領域の表面のうち前記ソース電位取出領域と前記ドレイン電位取出領域との間に形成されたゲート領域と、
前記ゲート領域に電気的に接続された第2ゲート電極と
を有する接合ゲート型電界効果トランジスタと
を備え、
前記第1ゲート電極が前記第2ソース電極および前記第2ドレイン電極のいずれか一方に電気的に接続され、
前記第1ソース電極および前記第1ドレイン電極のいずれか一方と、前記第1取出電極とが共に、信号線路に電気的に接続され、
前記第1ソース電極および前記第1ドレイン電極のうち前記信号線路に電気的に未接続の方と、前記第2ソース電極および前記第2ドレイン電極のうち前記第1ゲート電極に電気的に未接続の方とが共に、参照電位線路に電気的に接続されている半導体装置。
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JP2008089420A JP2009246072A (ja) | 2008-03-31 | 2008-03-31 | 静電保護回路、静電保護素子および半導体装置 |
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JP2021518992A (ja) * | 2018-06-28 | 2021-08-05 | 華為技術有限公司Huawei Technologies Co.,Ltd. | 半導体デバイスおよび製造方法 |
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2008
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