JP2022056787A - 静電気保護素子及び半導体装置 - Google Patents

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Abstract

【課題】占有面積の増大を招くことなく、静電気破壊を防止することが可能な静電気保護素子及び半導体装置を提供する。【解決手段】トランジスタ１０は、第１導電型の半導体基板１１の表面に沿って形成されており、接地ラインＧＬ又は電源ラインＶＬと接続している第２導電型の高濃度ソース領域１２ｓと、半導体基板の表面から露出する露出面を有し高濃度ソース領域と接している第２導電型の低濃度ソース領域１３ｓと、半導体基板の表面に沿って形成されており、電源ライン又と接続している第２導電型の高濃度ドレイン領域１２ｄと、半導体基板の表面から露出する露出面を有し、高濃度ドレイン領域と接しており、低濃度ソース領域よりも半導体基板の表面からの深さが深い領域まで延在している第２導電型の低濃度ドレイン領域１３ｄと、ゲート絶縁膜１４と、ゲート絶縁膜上に形成されており、接地ライン又は電源ラインと接続しているゲート電極１５と、を含む。【選択図】図２Ｂ

Description

本発明は、静電気保護素子及び静電気保護素子を含む半導体装置に関する。
半導体装置としての半導体ＩＣチップには、チップ外部で発生した静電気放電（以下、ＥＳＤと称する）に伴う大電流が、電源端子を介して内部回路に流れ込むことを防止するＥＳＤ保護回路が設けられている。
当該ＥＳＤ保護回路には、電源ラインの電圧値が所定の電圧値以上の高電圧となった場合に、電源ラインと接地ラインとを接続するＥＳＤ保護用のトランジスタが含まれている。ＥＳＤ保護回路では、ＥＳＤに伴う高電圧が外部端子を介して電源ラインに印加されると、ＥＳＤ保護用のトランジスタが動作して当該高電圧に伴う電流がこのＥＳＤ保護用のトランジスタに流れ、当該トランジスタに掛る電圧が低下して、ある電圧に維持（ホールド電圧と称する）されるというスナップバックを利用して内部回路の保護を行う（例えば、特許文献１参照）。
特開２０１６－１６２８４４号公報
ところで、ＥＳＤ保護用のトランジスタに流れ込む電流が過大になると、カーク効果が生じる場合がある。カーク効果が生じると空乏層が形成され、電流経路の電流密度が高くなる。この状態で高電圧が印加されつづけると当該カーク効果が生じていない場合に比べて、コレクタ・エミッタ間に大きな電流が流れ込み、上記したホールド電圧が低くなる。この際、当該ホールド電圧よりも高い電源電圧が電源ラインに印加されていると、ＥＳＤの終息後もＥＳＤ保護用のトランジスタの動作が継続する。よって、この電源電圧に基づく電流が継続的にＥＳＤ保護用のトランジスタに流れ込み、内部回路への電力供給が不足する、或いは当該ＥＳＤ保護用のトランジスタ自体が破壊されるおそれがあった。
そこで、このような不具合を解消するために、特許文献１に記載の静電気保護回路では、電源ライン及び接地ライン間に２つのＥＳＤ保護用のトランジスタをカスケード接続したものを採用している。当該静電気保護回路では、カスケード接続された２つのＥＳＤ保護用のトランジスタの各々で生じるホールド電圧を加算したものが回路上でのホールド電圧となる。よって、その回路上でのホールド電圧を、電源電圧よりも高電圧にすることができるので、ＥＳＤの終息後、電源電圧が印加されていてもＥＳＤ保護用のトランジスタに流れる電流を抑制することが可能となる。
しかしながら、特許文献１に開示されている構成では、内部回路と共に自身の破壊を防ぐためにＥＳＤ保護用のトランジスタが２つ必要となるため、半導体装置内での占有面積が大きくなるという問題があった。
そこで、本発明は、占有面積の増大及び内部回路に対する電力供給不足を招くことなく、内部回路と共に自身の静電気破壊を防止することが可能な静電気保護素子及び半導体装置を提供することを目的とする。
本発明に係る静電気保護素子は、第１導電型の半導体基板と、前記半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの一方が接続されている第２導電型の高濃度ソース領域と、前記半導体基板の表面から露出する露出面を有し、前記高濃度ソース領域と接しており、前記高濃度ソース領域よりも不純物濃度が低い第２導電型の低濃度ソース領域と、前記高濃度ソース領域及び前記低濃度ソース領域と離隔して前記半導体基板の表面に沿って形成されており、前記電源ライン及び接地ラインのうちの他方が接続されている第２導電型の高濃度ドレイン領域と、前記高濃度ソース領域及び前記低濃度ソース領域と離隔して形成され、前記半導体基板の表面から露出する露出面を有し、前記高濃度ドレイン領域と接しており、前記高濃度ドレイン領域よりも不純物濃度が低く、前記低濃度ソース領域よりも前記半導体基板の表面からの深さが深い領域まで延在している第２導電型の低濃度ドレイン領域と、前記低濃度ソース領域及び前記低濃度ドレイン領域各々の前記露出面上、及び前記半導体基板の表面における前記露出面各々の間の領域上に形成されているゲート絶縁膜と、前記ゲート絶縁膜上に形成されており、前記電源ライン及び接地ラインのうちの前記一方が接続されているゲート電極と、を有することを特徴とする。
また、本発明に係る静電気保護素子は、第１導電型の半導体基板と、前記半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの一方が接続されている第２導電型の高濃度ソース領域と、前記半導体基板の表面から露出する露出面を有し、前記高濃度ソース領域と接しており、前記高濃度ソース領域よりも不純物濃度が低い第２導電型の低濃度ソース領域と、前記高濃度ソース領域及び前記低濃度ソース領域と離隔して前記半導体基板の表面に沿って形成されており、前記電源ライン及び接地ラインのうちの他方が接続されている第２導電型の高濃度ドレイン領域と、前記高濃度ソース領域及び前記低濃度ソース領域と離隔して形成され、前記半導体基板の表面から露出する露出面を有し、前記高濃度ドレイン領域と接しており且つ前記高濃度ドレイン領域よりも不純物濃度が低い第２導電型の低濃度ドレイン領域と、前記低濃度ソース領域及び前記低濃度ドレイン領域各々の前記露出面上、及び前記半導体基板の表面における前記露出面各々の間の領域上に形成されているゲート絶縁膜と、前記ゲート絶縁膜上に形成されており、前記電源ライン及び接地ラインのうちの前記一方が接続されているゲート電極と、前記低濃度ドレイン領域の底面に形成されており、前記高濃度ドレイン領域よりも不純物濃度が低い第２導電型のウェル領域と、を有することを特徴とする。
本発明に係る半導体装置は、電源電圧を伝送する電源ライン及び接地ラインと、第１導電型の半導体基板と、前記半導体基板に形成されており前記電源ライン及び前記接地ラインを介して伝送された前記電源電圧によって動作する内部回路と、前記半導体基板に形成されている静電気保護素子と、を含み、前記静電気保護素子は、前記半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの一方が接続されている第２導電型の高濃度ソース領域と、前記半導体基板の表面から露出する露出面を有し、前記高濃度ソース領域と接しており、前記高濃度ソース領域よりも不純物濃度が低い第２導電型の低濃度ソース領域と、前記高濃度ソース領域及び前記低濃度ソース領域と離隔して前記半導体基板の表面に沿って形成されており、前記電源ライン及び接地ラインのうちの他方が接続されている第２導電型の高濃度ドレイン領域と、前記高濃度ソース領域及び前記低濃度ソース領域と離隔して形成され、前記半導体基板の表面から露出する露出面を有し、前記高濃度ドレイン領域と接しており、前記高濃度ドレイン領域よりも不純物濃度が低く、前記低濃度ソース領域よりも前記半導体基板の表面からの深さが深い領域まで延在している第２導電型の低濃度ドレイン領域と、前記低濃度ソース領域及び前記低濃度ドレイン領域各々の前記露出面上、及び前記半導体基板の表面における前記露出面各々の間の領域上に形成されているゲート絶縁膜と、前記ゲート絶縁膜上に形成されており、前記電源ライン及び接地ラインのうちの前記一方が接続されているゲート電極と、を有することを特徴とする。
また、本発明に係る半導体装置は、電源電圧を伝送する電源ライン及び接地ラインと、第１導電型の半導体基板と、前記半導体基板に形成されており前記電源ライン及び前記接地ラインを介して伝送された前記電源電圧によって動作する内部回路と、前記半導体基板に形成されている静電気保護素子と、を含み、前記静電気保護素子は、前記半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの一方が接続されている第２導電型の高濃度ソース領域と、前記半導体基板の表面から露出する露出面を有し、前記高濃度ソース領域と接しており、前記高濃度ソース領域よりも不純物濃度が低い第２導電型の低濃度ソース領域と、前記高濃度ソース領域及び前記低濃度ソース領域と離隔して前記半導体基板の表面に沿って形成されており、前記電源ライン及び接地ラインのうちの他方が接続されている第２導電型の高濃度ドレイン領域と、前記高濃度ソース領域及び前記低濃度ソース領域と離隔して形成され、前記半導体基板の表面から露出する露出面を有し、前記高濃度ドレイン領域と接しており且つ前記高濃度ドレイン領域よりも不純物濃度が低い第２導電型の低濃度ドレイン領域と、前記低濃度ソース領域及び前記低濃度ドレイン領域各々の前記露出面上、及び前記半導体基板の表面における前記露出面各々の間の領域上に形成されているゲート絶縁膜と、前記ゲート絶縁膜上に形成されており、前記電源ライン及び接地ラインのうちの前記一方が接続されているゲート電極と、前記低濃度ドレイン領域の底面に形成されており、前記高濃度ドレイン領域よりも不純物濃度が低い第２導電型のウェル領域と、を有することを特徴とする。
本発明では、ＥＳＤによる高電圧が印加されると、静電気保護素子としてのＭＯＳトランジスタのソース領域及びドレイン領域間に寄生するバイポーラ型の寄生トランジスタがブレークダウンする。これにより、ＥＳＤに伴う電流は、内部回路ではなく、当該寄生トランジスタに流れ込むことで、内部回路の静電破壊が防止される。
更に、本発明では、ＥＳＤに伴う電流が流れる寄生トランジスタによる電流経路を半導体基板の深さ方向に拡げている。これにより、ＭＯＳトランジスタのゲート酸化膜の真下の領域に形成される寄生トランジスタによる電流経路の電流密度が低くなり、その分だけ上記した寄生トランジスタのブレークダウン時にカーク効果が起こる電流の閾値が高くなる。つまり、カーク効果が生じにくくなり、その結果、当該カーク効果に伴う寄生トランジスタのコレクタ・エミッタ間のホールド電圧の低下が抑えられるので、ＥＳＤの終息後、電源電圧が印加されていても大電流が寄生トランジスタに流れ込むことはない。
したがって、本発明によれば、静電気保護素子としての単一のＭＯＳトランジスタにより、占有面積の増大及び内部回路への電力供給不足を招くことなく、ＥＤＳによる内部回路の破壊のみならず、ＥＳＤ終息後の自身の破壊を防止することが可能となる。
本発明に係る半導体装置としての半導体ＩＣチップ１００に形成されている回路を概略的に示す回路図である。 半導体ＩＣチップ１００の上方からトランジスタ１０を眺めた上面図である。 図２ＡにおけるＷ－Ｗ線でのトランジスタ１０の断面を表す断面図である。 トランジスタ１０に寄生する寄生トランジスタを記号化してトランジスタ１０の断面図中に表す図である。 図２ＡにおけるＷ－Ｗ線でのトランジスタ１０の他の断面を表す断面図である。
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
図１は、本発明に係る半導体装置としての半導体ＩＣチップ１００に形成されている回路を概略的に示す回路図である。
半導体ＩＣチップ１００には、主機能を担う内部回路ＵＣと、本発明に係る静電気保護素子としてのｎチャネルＭＯＳ（Metal-Oxide-Semiconductor）型のトランジスタ１０が形成されている。更に、かかる半導体ＩＣチップ１００には、外部からの電源電圧を受けるパッドＰｄ１及びＰｄ２と、パッドＰｄ１及びＰｄ２で受けた電源電圧を伝送する電源ラインＶＬ及び接地ラインＧＬが形成されている。内部回路ＵＣは、電源ラインＶＬ及び接地ラインＧＬを介して伝送された電源電圧によって動作する。
尚、図１に示すように、トランジスタ１０のドレインは電源ラインＶＬに接続されており、ゲート及びソースが共に接地ラインＧＬに接続されている。
以下に、トランジスタ１０の構成について説明する。
図２Ａは、半導体ＩＣチップ１００の上方からトランジスタ１０を眺めた上面図であり、図２Ｂは、図２ＡにおけるＷ－Ｗ線に沿った断面図である。
図２Ｂに示すように、トランジスタ１０は、Ｐ型のＳｉ（シリコン）からなる半導体基板１１に形成されている。
半導体基板１１の表面付近には、トランジスタ１０のソース領域を担うＮ型の高濃度ソース領域１２ｓと、当該高濃度ソース領域１２ｓよりも不純物濃度が低いＮ型の低濃度ソース領域１３ｓが形成されている。
高濃度ソース領域１２ｓは、上面が半導体基板１１の表面から露出しており、その上面に設けられたコンタクトＣｔに接地ラインＧＬが接続されている。
低濃度ソース領域１３ｓは、半導体基板１１の表面から露出する露出面を有し、半導体基板１１の領域内において高濃度ソース領域１２ｓの側面及び底面を覆うように、当該高濃度ソース領域１２ｓと接している。
また、半導体基板１１の表面付近には、トランジスタ１０のドレイン領域を担うＮ型の高濃度ドレイン領域１２ｄと、当該高濃度ドレイン領域１２ｄよりも不純物濃度が低いＮ型の低濃度ドレイン領域１３ｄが形成されている。
高濃度ドレイン領域１２ｄは、上面が半導体基板１１の表面から露出しており、その上面に設けられたコンタクトＣｔに電源ラインＶＬが接続されている。
低濃度ドレイン領域１３ｄは、半導体基板１１の表面から露出する露出面を有し、半導体基板１１の領域内において高濃度ドレイン領域１２ｄの側面及び底面を覆うように、当該高濃度ドレイン領域１２ｄと接している。
また、図２Ｂに示すように、低濃度ソース領域１３ｓ及び低濃度ドレイン領域１３ｄ各々の露出面上、及び半導体基板１１の表面における上記した露出面各々の間の領域上にゲート絶縁膜１４が形成されている。ゲート酸化膜１４上にはゲート電極１５が形成されている。ゲート電極１５には接地ラインＧＬが接続されている。
また、上記した高濃度ソース領域１２ｓ、高濃度ドレイン領域１２ｄ、低濃度ソース領域１３ｓ、及び低濃度ドレイン領域１３ｄが形成されている領域全体を環状に囲むように、ＳＴＩ（shallow trench isolation）構造の素子分離絶縁膜２０が形成されている。
また、半導体基板１１の表面付近における、環状の素子分離絶縁膜２０の外周の一部の領域には、Ｐ型の高濃度拡散層２１が形成されている。高濃度拡散層２１には接地ラインＧＬが接続されており、当該接地ラインＧＬ及び高濃度拡散層２１を介してトランジスタ１０のバックゲートに接地電位が印加される。
更に、図２Ｂに示すように、半導体基板１１の領域内における、ドレイン領域を担う低濃度ドレイン領域１３ｄの底面には、高濃度ドレイン領域１２ｄよりも不純物濃度が低い、Ｎ型のｎウェル３０が形成されている。
ここで、ｎウェル３０は、図２Ｂに示すように自身の側面Ｓ１が、高濃度ドレイン領域１２ｄにおける高濃度ソース領域１２ｓと対向する側面Ｓ２よりも、ソース領域（１２ｓ、１３ｓ）側に張り出している。
以下に、図１、図２Ａ及び図２Ｂに示すトランジスタ１０による静電破壊保護動作について図３を用いて説明する。
図３は、トランジスタ１０のドレイン・ソース間に寄生するバイポーラ型の寄生トランジスタを記号化してトランジスタ１０の断面図中に表す図である。
まず、図１に示すように、半導体ＩＣチップ１００の近傍で発生したＥＳＤにより、パッドＰｄ１及びＰｄ２間に高電圧が印加されると、ＭＯＳ型のトランジスタ１０のドレイン・ソース間に寄生するバイポーラ型の寄生トランジスタがブレークダウンする。
続いて、図３に示すように、トランジスタ１０では、低濃度ソース領域１３ｓ及び低濃度ドレイン領域１３ｄ間にバイポーラ型の寄生トランジスタが形成されると共に、ｎウェル３０を介して低濃度ソース領域１３ｓ及び低濃度ドレイン領域１３ｄ間にもバイポーラ型の寄生トランジスタが形成される。
上記した寄生トランジスタがブレークダウンすると、ＥＳＤに伴う放電電流が、例えば電源ラインＶＬから高濃度ドレイン領域１２ｄ、低濃度ドレイン領域１３ｄ、半導体基板１１の表面付近の領域、低濃度ソース領域１３ｓ及び高濃度ソース領域１２ｓからなる電流経路を介して、接地ラインＧＬに流れ込む。更に、かかる放電電流は、高濃度ドレイン領域１２ｄ、低濃度ドレイン領域１３ｄ、ｎウェル３０、半導体基板１１における表面から離間した領域、低濃度ソース領域１３ｓ及び高濃度ソース領域１２ｓからなる電流経路を介して接地ラインＧＬに流れ込む。
よって、ＥＳＤに伴う電流が内部回路ＵＣではなく、図３に示すバイポーラ型の寄生トランジスタによる電流経路に流れ込むことで、内部回路ＵＣの静電破壊が防止される。
ここで、トランジスタ１０では、低濃度ドレイン領域１３ｄの底面に形成したｎウェル３０により、寄生トランジスタがブレークダウンした際の電流経路が半導体基板１１の深さ方向に拡張されている。これにより、ゲート酸化膜１４の直下の領域に形成される寄生トランジスタによる電流経路の電流密度が低くなる。その結果、当該寄生トランジスタを介して高濃度ドレイン領域１２ｄ及び高濃度ソース領域１２ｓ間に流れる電流に対して、カーク効果が起こる電流の閾値が高くなる。よって、低濃度ドレイン領域１３ｄの底面にｎウェル３０を形成しなかった場合に比べて、カーク効果が生じにくくなり、その結果、当該カーク効果に伴う寄生トランジスタのコレクタ・エミッタ間のホールド電圧の低下が抑えられる。
したがって、ＥＳＤの終息後、通常の電源電圧が電源ラインＶＬ及び接地ラインＧＬを介してトランジスタ１０に印加されていても、寄生トランジスタへの大電流の流れ込みが阻止される。これにより、ＥＳＤが終息した後は、電源電圧に基づく電流は寄生トランジスタに流れ込むことなく内部回路ＵＣに供給されるので、当該内部回路ＵＣの電力供給不足が解消されると共に、静電気保護素子としてのトランジスタ１０の破壊が阻止される。
このように、静電気保護素子としての単一のトランジスタ１０により、占有面積の増大及び内部回路への電力供給不足を招くことなく、ＥＳＤによる内部回路ＵＣの破壊、並びにＥＳＤ終息後の静電気保護素子（トランジスタ１０）自体の破壊を防止することが可能となる。
更に、トランジスタ１０では、図２Ｂに示すように、半導体基板１１の表面に沿った方向において、半導体基板１１の領域と低濃度ドレイン領域１３ｄとの境界から、高濃度ドレイン領域１２ｄまでの最短の距離Ｌ１を、当該半導体基板１１の領域と低濃度ソース領域１３ｓとの境界から、高濃度ソース領域１２ｓまでの最短の距離Ｌ２より大きくしている。
この際、距離Ｌ１が大きくなるほど、図３に示す寄生トランジスタによる電流経路中の電気抵抗が増加し、それに伴いカーク効果が起こる電圧の閾値が高くなるので、当該カーク効果に伴う寄生トランジスタのコレクタ・エミッタ間のホールド電圧の低下が抑制される。よって、より確実に、ＥＳＤ終息後の内部回路ＵＣへの電力供給不足、及び静電気保護素子（１０）の破壊を防止することが可能となる。
尚、図２Ｂに示す一例では、ブレークダウン時の電流経路を半導体基板１１の深さ方向に拡げる為にｎウェル３０を設けるようにしているが、ｎウェル３０を別個に形成せずに、低濃度ドレイン領域自体を半導体基板１１の深さ方向に拡げるようにしても良い。
図４は、かかる点に鑑みて為された、図２ＡにおけるＷ－Ｗ線に沿ったトランジスタ１０の構成を示す断面図である。
尚、図４に示す構成では、低濃度ドレイン領域１３ｄ及びｎウェル３０に代えて低濃度ドレイン領域２３ｄを採用した点を除く他の構成は、図２Ｂに示すものと同一である。よって、以下に、図４に示す低濃度ドレイン領域２３ｄの構成について説明する。
低濃度ドレイン領域２３ｄは、低濃度ドレイン領域１３ｄと同様に、半導体基板１１の表面から露出する露出面を有し、半導体基板１１の領域内において高濃度ドレイン領域１２ｄの側面及び底面を覆うように、当該高濃度ドレイン領域１２ｄと接している。
ただし、図４に示すように、低濃度ドレイン領域２３ｄにおける半導体基板１１の表面から底面までの深さｈ１は、低濃度ソース領域１３ｓにおける半導体基板１１の表面から底面までの深さｈ２よりも深い。すなわち、低濃度ドレイン領域２３ｄは、半導体基板１１の領域内において、低濃度ソース領域１３ｓよりも半導体基板１１の表面からの深さが深い領域まで延在している。
これにより、低濃度ドレイン領域の深さを低濃度ソース領域１３ｓの深さｈ２と等しくした場合よりも、ＭＯＳ型のトランジスタ１０に寄生するバイポーラ型の寄生トランジスタがブレークダウンした際の電流経路が半導体基板１１の深さ方向に拡がる。これにより、ゲート酸化膜１４の近傍に形成される寄生トランジスタによる電流経路の電流密度が低くなり、その分だけカーク効果が起こる電流の閾値が高くなる。
よって、低濃度ドレイン領域の深さが、低濃度ソース領域１３ｓの深さと等しい場合に比べて、カーク効果が生じにくくなり、その結果、当該カーク効果に伴う寄生トランジスタのコレクタ・エミッタ間のホールド電圧の低下が抑えられる。
したがって、ＥＳＤの終息後、通常の電源電圧が電源ラインＶＬ及び接地ラインＧＬを介してトランジスタ１０に印加されても、寄生トランジスタへの大電流の流れ込みが阻止される。
よって、図４に示す構成を採用した場合にも、図２Ｂに示す構成を採用した場合と同様に、静電気保護素子としての単一のトランジスタ１０により、占有面積の増大、及び内部回路への電力供給不足を招くことなく、静電気放電に伴う内部回路ＵＣの破壊のみならず、ＥＳＤ終息後の自身の破壊を防止することが可能となる。
尚、上記実施例では、ＭＯＳ型のトランジスタ１０をＰ型導電型の半導体基板１１に形成した場合の構成を示したが、Ｎ型導電型の半導体基板にも同様に形成することができる。また、トランジスタ１０を、Ｐ型の半導体基板に形成したＮ型のウェル領域、或いはＮ型の半導体基板に形成したＰ型のウェル領域に形成するようにしても良い。
要するに、静電気保護素子を担うトランジスタ１０としては、以下の第１導電型の半導体基板、第２導電型の高濃度ソース領域及び低濃度ソース領域、第２導電型の高濃度ドレイン領域及び低濃度ドレイン領域、ゲート絶縁膜及びゲート電極を有するものを採用すれば良い。
すなわち、高濃度ソース領域（１２ｓ）は、半導体基板（１１）の表面に沿って形成されており、電源電圧を伝送する電源ライン（ＶＬ）及び接地ライン（ＧＬ）のうちの一方が接続されている。低濃度ソース領域（１３ｓ）は、高濃度ソース領域よりも不純物濃度が低い領域であり、半導体基板の表面から露出する露出面を有し、上記した高濃度ソース領域と接している。高濃度ドレイン領域（１２ｄ）は、これら高濃度ソース領域及び低濃度ソース領域と離隔して半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの他方が接続されている。低濃度ドレイン領域（２３ｄ）は、高濃度ソース領域及び低濃度ソース領域と離隔して形成され、半導体基板の表面から露出する露出面を有し、上記した高濃度ドレイン領域と接しており且つ高濃度ドレイン領域よりも不純物濃度が低い領域である。ゲート絶縁膜（１４）は、半導体基板の表面上、低濃度ソース領域及び低濃度ドレイン領域各々の露出面上に形成されている。ゲート電極（１５）は、ゲート絶縁膜上に形成されており、電源ライン及び接地ラインのうちの一方が接続されている。尚、低濃度ドレイン領域（２３ｄ）における半導体基板の表面からの深さ（ｈ１）は、低濃度ソース領域（１３ｓ）における半導体基板の表面からの深さ（ｈ２）より深い。つまり、低濃度ドレイン領域は、半導体基板の領域内において、低濃度ソース領域よりも半導体基板の表面からの深さが深い領域まで延在している。
また、静電気保護素子を担うトランジスタ１０として、以下の第１導電型の半導体基板、第２導電型の高濃度ソース領域及び低濃度ソース領域、第２導電型の高濃度ドレイン領域及び低濃度ドレイン領域、第２導電型のウェル領域、ゲート絶縁膜及びゲート電極を有するものを採用しても良い。
すなわち、高濃度ソース領域（１２ｓ）は、半導体基板（１１）の表面に沿って形成されており、電源電圧を伝送する電源ライン（ＶＬ）及び接地ライン（ＧＬ）のうちの一方が接続されている。低濃度ソース領域（１３ｓ）は、高濃度ソース領域よりも不純物濃度が低い領域であり、半導体基板の表面から露出する露出面を有し、上記した高濃度ソース領域と接している。高濃度ドレイン領域（１２ｄ）は、これら高濃度ソース領域及び低濃度ソース領域と離隔して半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの他方が接続されている。低濃度ドレイン領域（２３ｄ）は、高濃度ソース領域及び低濃度ソース領域と離隔して形成され、半導体基板の表面から露出する露出面を有し、上記した高濃度ドレイン領域と接しており且つ高濃度ドレイン領域よりも不純物濃度が低い領域である。ウェル領域（３０）は、低濃度ドレイン領域（１３ｄ）の底面に形成されており、高濃度ドレイン領域よりも不純物濃度が低い。
１０ トランジスタ
１２ｄ 高濃度ドレイン領域
１２ｓ 高濃度ソース領域
１３ｄ 低濃度ドレイン領域
１３ｓ 低濃度ソース領域
３０ ｎウェル

Claims (7)

  1. 第１導電型の半導体基板と、
    前記半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの一方が接続されている第２導電型の高濃度ソース領域と、
    前記半導体基板の表面から露出する露出面を有し、前記高濃度ソース領域と接しており、前記高濃度ソース領域よりも不純物濃度が低い第２導電型の低濃度ソース領域と、
    前記高濃度ソース領域及び前記低濃度ソース領域と離隔して前記半導体基板の表面に沿って形成されており、前記電源ライン及び接地ラインのうちの他方が接続されている第２導電型の高濃度ドレイン領域と、
    前記高濃度ソース領域及び前記低濃度ソース領域と離隔して形成され、前記半導体基板の表面から露出する露出面を有し、前記高濃度ドレイン領域と接しており、前記高濃度ドレイン領域よりも不純物濃度が低く、前記低濃度ソース領域よりも前記半導体基板の表面からの深さが深い領域まで延在している第２導電型の低濃度ドレイン領域と、
    前記低濃度ソース領域及び前記低濃度ドレイン領域各々の前記露出面上、及び前記半導体基板の表面における前記露出面各々の間の領域上に形成されているゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されており、前記電源ライン及び接地ラインのうちの前記一方が接続されているゲート電極と、を有することを特徴とする静電気保護素子。
  2. 前記半導体基板の表面に沿った方向における、前記低濃度ドレイン領域と前記半導体基板の領域との境界から前記高濃度ドレイン領域までの距離が、前記半導体基板の表面に沿った方向における、前記低濃度ソース領域と前記半導体基板の領域との境界から前記高濃度ソース領域までの距離より大きいことを特徴とする請求項１に記載の静電気保護素子。
  3. 第１導電型の半導体基板と、
    前記半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの一方が接続されている第２導電型の高濃度ソース領域と、
    前記半導体基板の表面から露出する露出面を有し、前記高濃度ソース領域と接しており、前記高濃度ソース領域よりも不純物濃度が低い第２導電型の低濃度ソース領域と、
    前記高濃度ソース領域及び前記低濃度ソース領域と離隔して前記半導体基板の表面に沿って形成されており、前記電源ライン及び接地ラインのうちの他方が接続されている第２導電型の高濃度ドレイン領域と、
    前記高濃度ソース領域及び前記低濃度ソース領域と離隔して形成され、前記半導体基板の表面から露出する露出面を有し、前記高濃度ドレイン領域と接しており、前記高濃度ドレイン領域よりも不純物濃度が低い第２導電型の低濃度ドレイン領域と、
    前記低濃度ソース領域及び前記低濃度ドレイン領域各々の前記露出面上、及び前記半導体基板の表面における前記露出面各々の間の領域上に形成されているゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されており、前記電源ライン及び接地ラインのうちの前記一方が接続されているゲート電極と、
    前記低濃度ドレイン領域の底面に形成されており、前記高濃度ドレイン領域よりも不純物濃度が低い第２導電型のウェル領域と、を有することを特徴とする静電気保護素子。
  4. 前記ウェル領域の側面の１つが、前記高濃度ドレイン領域における前記高濃度ソース領域と対向する側面よりも、前記高濃度ソース領域側に張り出していることを特徴とする請求項３に記載の静電気保護素子。
  5. 前記半導体基板の表面に沿った方向における、前記低濃度ドレイン領域と前記半導体基板の領域との境界から前記高濃度ドレイン領域までの距離が、前記半導体基板の表面に沿った方向における、前記低濃度ソース領域と前記半導体基板の領域との境界から前記高濃度ソース領域までの距離より大きいことを特徴とする請求項３又は４に記載の静電気保護素子。
  6. 電源電圧を伝送する電源ライン及び接地ラインと、
    第１導電型の半導体基板と、
    前記半導体基板に形成されており前記電源ライン及び前記接地ラインを介して伝送された前記電源電圧によって動作する内部回路と、
    前記半導体基板に形成されている静電気保護素子と、を含み、
    前記静電気保護素子は、
    前記半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの一方が接続されている第２導電型の高濃度ソース領域と、
    前記半導体基板の表面から露出する露出面を有し、前記高濃度ソース領域と接しており、前記高濃度ソース領域よりも不純物濃度が低い第２導電型の低濃度ソース領域と、
    前記高濃度ソース領域及び前記低濃度ソース領域と離隔して前記半導体基板の表面に沿って形成されており、前記電源ライン及び接地ラインのうちの他方が接続されている第２導電型の高濃度ドレイン領域と、
    前記高濃度ソース領域及び前記低濃度ソース領域と離隔して形成され、前記半導体基板の表面から露出する露出面を有し、前記高濃度ドレイン領域と接しており、前記高濃度ドレイン領域よりも不純物濃度が低く、前記低濃度ソース領域よりも前記半導体基板の表面からの深さが深い領域まで延在している第２導電型の低濃度ドレイン領域と、
    前記低濃度ソース領域及び前記低濃度ドレイン領域各々の前記露出面上、及び前記半導体基板の表面における前記露出面各々の間の領域上に形成されているゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されており、前記電源ライン及び接地ラインのうちの前記一方が接続されているゲート電極と、を有することを特徴とする半導体装置。
  7. 電源電圧を伝送する電源ライン及び接地ラインと、
    第１導電型の半導体基板と、
    前記半導体基板に形成されており前記電源ライン及び前記接地ラインを介して伝送された前記電源電圧によって動作する内部回路と、
    前記半導体基板に形成されている静電気保護素子と、を含み、
    前記静電気保護素子は、
    前記半導体基板の表面に沿って形成されており、電源電圧を伝送する電源ライン及び接地ラインのうちの一方が接続されている第２導電型の高濃度ソース領域と、
    前記半導体基板の表面から露出する露出面を有し、前記高濃度ソース領域と接しており、前記高濃度ソース領域よりも不純物濃度が低い第２導電型の低濃度ソース領域と、
    前記高濃度ソース領域及び前記低濃度ソース領域と離隔して前記半導体基板の表面に沿って形成されており、前記電源ライン及び接地ラインのうちの他方が接続されている第２導電型の高濃度ドレイン領域と、
    前記高濃度ソース領域及び前記低濃度ソース領域と離隔して形成され、前記半導体基板の表面から露出する露出面を有し、前記高濃度ドレイン領域と接しており且つ前記高濃度ドレイン領域よりも不純物濃度が低い第２導電型の低濃度ドレイン領域と、
    前記低濃度ソース領域及び前記低濃度ドレイン領域各々の前記露出面上、及び前記半導体基板の表面における前記露出面各々の間の領域上に形成されているゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されており、前記電源ライン及び接地ラインのうちの前記一方が接続されているゲート電極と、
    前記低濃度ドレイン領域の底面に形成されており、前記高濃度ドレイン領域よりも不純物濃度が低い第２導電型のウェル領域と、を有することを特徴とする半導体装置。
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