KR100645193B1 - 정전기 방전 보호 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 정전기 방전(Eletro Static Diacharge) 보호 소자에 관한 것으로, 드레인 표류 영역과 드레인 활성 영역의 경계면상에 산화막을 추가하여 OLI_GG_DDDNMOS 소자를 구현함으로써 소자 표면에 집중된 전류를 소자 전체에 걸쳐 고르체 분포시킬 수 있는 ESD 소자가 제시된다.
ESD, ESD 보호 소자, DDDNMOS, GG_DDDNMOS, OLI_GG_DDDNMOS

Description

정전기 방전 보호 소자 및 그 제조 방법{Device for protecting an electro static discharge and method of manufacturing the same}
도 1a 및 도 1b는 종래의 단방향 및 쌍방향 DDDNMOS 소자의 단면도들이다.
도 2a 및 도 2b는 종래의 단방향 및 쌍방향 DDDNMOS 소자가 정전기 방전 보호 소자로 사용된 GG_DDDNMOS 소자의 전극 연결 방식을 나타낸 도면들이다.
도 3a 및 도 3b는 종래의 단방향 및 쌍방향 GG_DDDNMOS 소자의 멀티 핑거 구조도들이다.
도 4a 및 도 4b는 종래의 단방향 및 쌍방향 GG_DDDNMOS 소자의 전류 경로를 나타낸 도면들이다.
도 5a 및 도 5b는 종래의 단방향 및 쌍방향 GG_DDDNMOS 소자의 열 파괴점을 나타낸 도면들이다.
도 6a 및 도 6b는 본 발명에 따른 단방향 및 쌍방향 DDDNMOS 소자의 단면도들이다.
도 7a 및 도 7b는 본 발명에 따른 단방향 및 쌍방향 DDDNMOS 소자가 정전기 방전 보호 소자로 사용된 OLI_GG_DDDNMOS 소자의 전극 연결 방식을 나타낸 도면들 이다.
도 8a 및 도 8b는 본 발명에 따른 단방향 및 쌍방향 OLI_GG_DDDNMOS 소자의 멀티 핑거 구조도들 이다.
도 9a 및 도 9b는 본 발명에 따른 단방향 및 쌍방향 OLI_GG_DDDNMOS 소자의 열 파괴점을 나타낸 도면들이다.
도 10은 종래의 GG_DDDNMOS 소자와 본 발명에 따른 OLI_GG_DDDNMOS 소자의 전류 및 전압 특성 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201, 301 및 401 : P형 반도체 기판
102, 202, 302 및 402 : 필드 산화막
103, 203, 303 및 403 : 게이트
104, 204, 304 및 404 : 웰 픽업 영역
105 및 305 : 소오스
106, 207, 306 및 407 : 드레인 표류 영역
107, 208, 307 및 408 : 드레인 활성 영역
205 및 405 : 소오스 표류 영역
206 및 406 : 소오스 활성 영역
308 및 409 : 산화막
본 발명은 정전기 방전(Eletro Static Diacharge : 이하 "ESD"라 함) 보호 소자에 관한 것으로, 특히 드레인 표류 영역과 드레인 활성 영역의 경계면상에 산화막을 추가하여 OLI_GG_DDDNMOS 소자를 구현함으로써 소자 표면에 집중된 전류를 소자 전체에 걸쳐 고르체 분포시킬 수 있는 ESD 소자에 관한 것이다.
고전압에서 동작하는 반도체 칩(chip)을 제조함에 있어서, 정전기(Electro Static)로부터 칩을 보호하는 ESD 보호(Protection)용 소자의 역할은 매우 중요하다.
고전압(High Voltage)에서 동작하는 반도체 소자가 갖추어야 할 기본적인 특성 중의 하나는 그 항복 전압(Junction Breakdown Voltage)이 동작 전압(Operation Voltage)보다 높아야 한다는 것이다. 이와 같은 특성을 만족시키기 위해서는 도 1에 도시된 바와 같이 이중으로 불순물(Dopant)을 확산시킨 드레인(Drain)을 채용한 N형 MOSFET, 소위 DDDNMOS(Double Diffused Drain N-type MOSFET)을 기본 소자로 사용한다.
도 1a 및 도 1b는 종래의 단방향 및 쌍방향 DDDNMOS 소자의 단면도들이다.
도 1a를 참조하면, P형 반도체 기판(101)상의 소정 영역에 다수의 필드 산화막(102)이 형성되고, 필드 산화막(102) 사이의 반도체 기판(101) 상부에 게이트(Gate)(103)가 형성된다. 필드 산화막(102)과 필드 산화막(102) 사이의 반도체 기판(101)상에 고농도 P형 불순물 이온 주입 공정에 의해 웰 픽업(Well Pick-Up) 영역(104)이 형성된다. 필드 산화막(102)과 게이트(103) 사이의 반도체 기판(101)상에 고농도 N형 불순물 이온 주입 공정에 의해 소오스 활성 영역(105)이 형성된다. 그리고, 게이트(103)와 필드 산화막(102) 사이에 이중으로 N형 불순물 이온 주입 공정이 실시되어 드레인(Drain)이 형성되는데, 드레인 영역은 저농도의 드레인 표류 영역(Drift Area)(106) 내부에 고농도의 드레인 활성 영역(Active Area)(107)이 형성된다.
일반적으로 항복 전압(Junction Breakdown Voltage)은 전기적으로 서로 반대되는 극성을 갖고 만나는 두 영역의 불순물 농도가 낮을수록 높아지는 경향이 있다. 따라서, 도시된 바와 같은 방법으로 이중으로 불순물(Dopant)을 확산시킨 드레인(Drain)을 형성시켜 전기적으로 반대의 극성을 띄는 P-웰(Well) 영역과 접촉하는 표류 영역(Drift Area)의 불순물 농도를 낮추면 원하는 높은 항복 전압을 구현할 수 있다.
DDDNMOS를 형성함에 있어 도 1(a)에 도시된 바와 같이 드레인만 이중으로 확산 시킨 구조, 즉 단방향(Uni-Direction) DDDNMOS와 도 1(b)에 도시된 바와 같이 드레인과 소오스 모두를 이중으로 확산시킨 구조, 즉 쌍방향(Bi-Direction) DDDNMOS가 있는데, 이 두 구조의 항복 전압은 거의 차이가 없다.
도 1b를 참조하여 쌍방향 DDDNMOS 소자의 구조를 설명하면, P형 반도체 기판(201)상의 소정 영역에 다수의 필드 산화막(202)이 형성되고, 필드 산화막(202) 사이의 반도체 기판(201) 상부에 게이트(203)가 형성된다. 필드 산화막(202)과 필드 산화막(202) 사이의 반도체 기판(201)상에 P형 불순물 이온 주입 공정에 의해 웰 픽업 영역(204)이 형성된다. 필드 산화막(202)과 게이트(203) 사이의 반도체 기판(201)상에 이중으로 N형 불순물 이온 주입 공정이 실시되어 소오스가 형성되는데, 저농도의 소오스 표류 영역(205) 내부에 고농도의 소오스 활성 영역(206)이 형성된다. 그리고, 게이트(203)와 필드 산화막(202) 사이에 이중으로 N형 불순물 이온 주입 공정이 실시되어 드레인이 형성되는데, 저농도의 드레인 표류 영역(207) 내부에 고농도의 드레인 활성 영역(208)이 형성된다.
도 2a 및 도 2b는 종래의 단방향 및 쌍방향 DDDNMOS 소자가 정전기 방전 보호 소자로 사용된 GG_DDDNMOS 소자의 전극 연결 방식을 나타낸 도면들이다.
고전압에서 동작하는 DDDNMOS를 ESD 보호용 소자로 사용하기 위해서는 도 2(a) 및 도 2(b)에 도시된 바와 같이 게이트, 소오스, 웰 픽업 영역을 함께 묶어 접지시키고, 드레인에 포지티브(Positive) 전압을 인가하는 형태로 전극을 형성한다. 이와 같이 전극을 구성한 GG_DDDNMOS(Gate Grounded DDDNMOS)는 그 드레인에 인가되는 전압이 동작 전압보다 낮을 경우에는 게이트와 소오스, 그리고 채널(Channel)(전류 경로가 형성되는 게이트 하부의 영역)이 거의 동일한 전위(Electrical Potential)를 유지하기 때문에 전류가 거의 흐르지 않는다. 반면 드레인에 인가되는 전압이 항복 전압보다 높아지면 반도체 기판과 드레인 표류 영역이 만나는 경계면에서 충돌 이온화(Impact Ionization) 현상이 발생하여 다수의 캐리어(Carrier)들이 형성되고, 그 결과 기생(Parasitic) NPN-BJT(NPN Bipolar Junction Transistor)가 형성되어 드레인과 소오스 사이에는 다량의 전류가 흐르게 된다. 결과적으로 상기와 같이 전극을 구성한 GG_DDDNMOS는 동작 전압 이하에서는 전류가 흐르지 못하고, 동작 전압 이상의 전압에서 원활하게 전류를 흘려 주는 기능이 있기 때문에 정전기 방전 상황에서 원하지 않는 스트레스 전류(Stress Current)를 소화하여 내부 회로를 보호하는 ESD 보호용 소자로 사용할 수 있다.
도 3a 및 도 3b는 종래의 단방향 및 쌍방향 GG_DDDNMOS 소자의 멀티 핑거 구조도들이다.
GG_DDDNMOS를 ESD 보호용 소자로 사용할 때, 다량의 스트레스 전류(Stress Current)에 대한 대응 능력을 확보하기 위해서는 도 3a 및 도 3b에 도시된 바와 같은 멀티 핑거(Multi-Finger) GG_DDDNMOS를 사용한다.
도 4a 및 도 4b는 종래의 단방향 및 쌍방향 GG_DDDNMOS 소자의 전류 경로를 나타낸 도면들이다.
도 5a 및 도 5b는 종래의 단방향 및 쌍방향 GG_DDDNMOS 소자의 열 파괴점을 나타낸 도면들이다.
도 4a, 도 4b, 도 5a 및 도 5b를 참조하면, GG_DDDNMOS가 ESD 보호 소자로 동작할 때 전류가 흐르는 도전 경로(Conductive Path)를 나타낸 것이다.
GG_DDDNMOS에 기생(Parasitic) NPN-BJT가 형성되어 고전류(High Current)가 흐르기 시작하면 드레인, 채널 및 소오스에 걸쳐 저저항 전류 경로(Low Resistive Current Path)가 형성되는데, 전류 경로(Current Path)(A 및 B)는 소자의 표면을 따라 제한된 영역에 한정되는 특성이 있다. 이와 같이 전류 경로(A 및 B)가 소자의 표면을 따라 제한적으로 형성되어 그 부분에 전류가 집중되면, 결과적으로 소자 표면의 온도가 급격하게 상승되고, 그 결과 표면에서 열 파괴(Thermal Breakdown) 현상이 발생하게 된다. 이와 같은 전류의 표면 집중 현상 및 그에 따른 열 파괴 현상은 GG_DDDNMOS의 ESD 스트레스 전류(Stress Current)에 대한 대응 능력을 저하시키는 요인으로 작용한다. 시뮬레이션을 통해 GG_DDDNMOS가 ESD 보호용 소자로 동작할 때 스트레스 전류가 증가함에 따라 열 파괴가 발생하는 위치를 확인한 결과, 도 5a 및 도 5b에 도시된 바와 같이 드레인 활성 영역(106)과 드레인 표류 영역(107)의 경계면(C)에서 소자 표면의 극히 제한된 영역에서 온도가 급격하게 증가하여 열 파괴(Thermal Breakdown)가 발생하는 것으로 나타났다.
따라서, 고전압에서 동작하는 반도체 칩의 ESD 보호용 소자로 GG_DDDNMOS를 채용할 경우, 그 GG_DDDNMOS의 ESD 스트레스 전류에 대한 대응 능력을 향상시키기 위해서는 소자의 표면에서 발생하는 전류의 집중 현상을 완화시켜 전류가 소자 전체에 고르게 분포되도록 하는 방법을 모색할 필요가 있다.
본 발명의 목적은 소자 표면에 전류가 집중되는 현상을 완화시켜 ESD 스트레스 전류에 대한 소자의 대응 능력을 향상시킬 수 있는 ESD 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 고전압 ESD 보호용 소자로 GG_DDDNMOS를 사용하되, GG_DDDNMOS의 드레인 표류 영역과 드레인 활성 영역이 만나는 지점에 산화막을 추 가함으로써 상기한 문제점을 해결할 수 있는 ESD 소자 및 그 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 정전기 방전 보호 소자는 반도체 기판과, 상기 반도체 기판 상의 소정 영역에 형성된 다수의 필드 산화막과, 상기 필드 산화막 사이의 상기 반도체 기판 상부의 소정 영역에 형성된 게이트와, 상기 필드 산화막 사이의 상기 반도체 기판상에 형성된 웰 픽업 영역과, 상기 필드 산화막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 형성된 소오스와, 상기 게이트와 상기 필드 산화막 사이의 상기 반도체 기판상의 소정 영역에 형성된 드레인 표류 영역과, 상기 드레인 표류 영역 내에 형성된 상기 드레인 표류 영역보다 고농도의 드레인 활성 영역, 및 상기 드레인 표류 영역과 상기 드레인 활성 영역의 경계면상의 상기 반도체 기판상에 형성된 산화막을 포함을 포함한다.
상기 웰 픽업 영역, 상기 소오스 및 상기 게이트에 접지 전압을 인가하고, 상기 드레인 활성 영역에 포지티브 전압을 인가하며, 상기 산화막은 상기 게이트와 접촉되지 않도록 형성된다.
본 발명의 다른 실시 예에 따른 정전기 방전 보호 소자는 반도체 기판과, 상기 반도체 기판 상의 소정 영역에 형성된 다수의 필드 산화막과, 상기 필드 산화막 사이의 상기 반도체 기판 상부의 소정 영역에 형성된 게이트와, 상기 필드 산화막 사이의 상기 반도체 기판상의 소정 영역에 형성된 웰 픽업 영역과, 상기 필드 산화 막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 형성된 소오스 표류 영역과, 상기 소오스 표류 영역내에 상기 소오스 표류 영역보다 고농도로 형성된 소오스 활성 영역과, 상기 게이트와 상기 필드 산화막 사이의 상기 반도체 기판상의 소정 영역에 형성된 드레인 표류 영역과, 상기 드레인 표류 영역 내에 형성된 상기 드레인 표류 영역보다 고농도의 드레인 활성 영역과, 상기 드레인 표류 영역과 상기 드레인 활성 영역의 경계면상의 상기 반도체 기판상에 형성된 산화막을 포함한다.
상기 웰 픽업 영역, 상기 소오스 활성 영역 및 상기 게이트에 접지 전압을 인가하고, 상기 드레인 활성 영역에 포지티브 전압을 인가하며, 상기 산화막은 상기 게이트와 접촉되지 않도록 형성된다.
본 발명의 일 실시 예에 따른 정전기 방전 보호 소자의 제조 방법은 반도체 기판상의 소정 영역에 다수의 필드 산화막을 형성하는 단계와, 상기 필드 산화막 사이의 상기 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계와, 상기 필드 산화막 사이의 소정 영역에 불순물 이온 주입 공정을 실시하여 웰 픽업 영역을 형성하는 단계와, 상기 게이트와 상기 필드 산화막 사이의 상기 반도체 기판상의 소정 영역에 저농도 불순물 이온 주입 공정을 실시하여 드레인 표류 영역을 형성하는 단계와, 상기 고농도 불순물 이온 주입 공정을 실시하여 상기 필드 산화막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 소오스를 형성하고, 상기 드레인 표류 영역내에 드레인 활성 영역을 형성하는 단계와, 상기 드레인 표류 영역 및 상기 드레인 활성 영역의 경계면상의 상기 반도체 기판상에 산화막을 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 정전기 방전 보호 소자의 제조 방법은 반도체 기판상의 소정 영역에 다수의 필드 산화막을 형성하는 단계와, 상기 필드 산화막 사이의 상기 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계와, 상기 필드 산화막 사이의 소정 영역에 불순물 이온 주입 공정을 실시하여 웰 픽업 영역을 형성하는 단계와, 저농도 불순물 이온 주입 공정을 실시하여 상기 필드 산화막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 소오스 표류 영역을 형성하고, 상기 게이트와 상기 필드 산화막 사이의 상기 반도체 기판상의 소정 영역에 드레인 표류 영역을 형성하는 단계와, 고농도 불순물 이온 주입 공정을 실시하여 상기 소오스 표류 영역내에 소오스 활성 영역을 형성하고, 상기 드레인 표류 영역내에 드레인 활성 영역을 형성하는 단계와, 상기 드레인 표류 영역 및 상기 드레인 활성 영역의 경계면상의 상기 반도체 기판상에 산화막을 형성하는 단계를 포함한다.
상기 필드 산화막은 트렌치형 소자 분리막을 포함한다.
상기 산화막은 상기 필드 산화막과 동일 공정으로 형성되며, 게이트와 접촉되지 않도록 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하 도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 6a 및 도 6b는 본 발명에 따른 고전압에서 동작하는 단방향 및 쌍방향 DDDNMOS 소자의 단면도들이다.
도 6a를 참조하면, P형 반도체 기판(301)상의 소정 영역에 다수의 필드 산화막(302)이 형성되고, 필드 산화막(302) 사이의 반도체 기판(301) 상부에 게이트(303)가 형성된다. 필드 산화막(302)과 필드 산화막(302) 사이의 반도체 기판(301)상에 고농도 P형 불순물 이온 주입 공정에 의해 웰 픽업(Well Pick-Up) 영역(104)이 형성된다. 필드 산화막(302)과 게이트(303) 사이의 반도체 기판(301)상에 고농도 N형 불순물 이온 주입 공정에 의해 소오스(305)가 형성된다. 그리고, 게이트(303)와 필드 산화막(302) 사이에 이중으로 N형 불순물 이온 주입 공정이 실시되어 드레인(Drain)이 형성되는데, 드레인은 저농도의 드레인 표류 영역(Drift Area)(306) 내부에 고농도의 드레인 활성 영역(Active Area)(307)이 형성된다. 그리고, 저농도의 드레인 표류 영역(206)과 고농도 드레인 활성 영역(307)이 만나는 경계면상에 산화막(308)이 형성된다. 상기 소오스(305)와 드레인 활성 영역(307)은 동시에 형성할 수 있다.
도 6b를 참조하면, P형 반도체 기판(401)상의 소정 영역에 다수의 필드 산화막(402)이 형성되고, 필드 산화막(402) 사이의 반도체 기판(401) 상부에 게이트(403)가 형성된다. 필드 산화막(402)과 필드 산화막(402) 사이의 반도체 기 판(401)상에 P형 불순물 이온 주입 공정에 의해 웰 픽업(Well Pick-Up) 영역(404)이 형성된다. 필드 산화막(402)과 게이트(403) 사이의 반도체 기판(401)상에 이중으로 N형 불순물 이온 주입 공정이 실시되어 소오스(Source)가 형성되는데, 저농도의 소오스 표류 영역(Drift Area)(405) 내에 고농도의 소오스 활성 영역(Active Area)(406)이 형성된다. 그리고, 게이트(403)와 필드 산화막(402) 사이에 이중으로 N형 불순물 이온 주입 공정이 실시되어 드레인(Drain)이 형성되는데, 저농도의 드레인 표류 영역(Drift Area)(407) 내에 고농도의 드레인 활성 영역(Active Area)(408)이 형성된다. 그리고, 저농도의 드레인 표류 영역(407)과 고농도의 드레인 활성 영역(408)이 만나는 경계면상에 산화막(409)이 형성된다. 상기 소오스 표류 영역(405) 및 드레인 표류 영역(407)을 동시에 형성하고, 상기 소오스 활성 영역(406) 및 드레인 활성 영역(408)을 동시에 형성할 수 있다.
본 발명에서는 ESD 보호용 소자로 동작할 때 ESD 스트레스 전류가 소자 표면에 집중되는 것을 완화시키기 위해 드레인 표류 영역(306 및 407)과 드레인 활성 영역(307 및 408)이 만나는 경계면 상에 산화막(308 및 409)이 추가로 삽입된 형태의 소자, 즉 OLI_GG_DDDNMOS(Oxide Layer Inserted GG_DDDNMOS)를 제안한다. 이 때, 산화막(308 및 409)은 게이트(303 및 403)의 가장자리(Edge)와 접촉하지 않도록 한다. 일반적인 반도체 칩 제조 공정에는 소자와 소자 사이를 전기적으로 분리 시키기 위해 산화막을 형성하는 공정이 있는데, 이 산화막을 필드 산화막으로 형성할 경우에는 드레인 표류 영역과 드레인 활성 영역이 만나는 경계면상에도 필드 산화막을 형성하면 된다. 즉, 필드 산화막을 형성하는 공정에서 드레인 표류 영역과 드레인 활성 영역이 만나게 되는 경계면상에도 필드 산화막을 형성한다.
한편, 본 발명의 다른 실시 예로서, 상기 필드 산화막을 대신하여 트렌치형 소자 분리막으로 형성할 수도 있다.
도 7a 및 도 7b는 본 발명에 따른 단방향 및 쌍방향 DDDNMOS 소자가 정전기 방전 보호 소자로 사용된 OLI_GG_DDDNMOS 소자의 전극 연결 방식을 나타낸 도면들이다.
본 발명에 따른 고전압에서 동작하는 OLI_GG_DDDNMOS를 ESD 보호용 소자로 사용하기 위해서는 도 7a 및 도 7b에 도시된 바와 같이 게이트, 소오스, 웰 픽업 영역을 함께 묶어 접지시키고, 드레인에 포지티브 전압을 인가하는 형태로 전극을 형성한다. 이와 같이 드레인 표류 영역과 드레인 활성 영역의 경계면 상에 추가로 산화막을 형성하면 소자의 표면에 집중되어 흐르던 전류가 추가된 산화막에 의해 그 흐름을 방해받기 때문에 소자 전체에 전류가 분산되는 효과가 있다. 따라서, 드레인 표류 영역과 드레인 활성 영역의 경계면 상에서 소자 표면의 극히 제한된 영역에서 온도가 급격하게 증가하는 것을 막을 수 있고, 결국 더 많은 스트레스 전류를 소화할 수 있다.
도 8a 및 도 8b는 본 발명에 따른 단방향 및 쌍방향 OLI_GG_DDDNMOS 소자의 멀티 핑거 구조도들 이다.
본 발명에서 제안한 OLI_GG_DDDNMOS를 ESD 보호용 소자로 사용함에 있어 다량의 ESD 스트레스 전류(Stress Current)에 대응하기 위해 채용하는 멀티 핑거(Multi Finger) 구조는 도 8a 및 도 8b에 도시하였다.
도 9a 및 도 9b는 본 발명에 따른 단방향 및 쌍방향 OLI_GG_DDDNMOS 소자의 열 파괴점을 나타낸 도면들이다.
도 9a 및 도 9b를 참조하면, 본 발명에서 제안한 단방향 OLI_GG_DDDNMOS가 ESD 보호 소자로 동작할 때 스트레스 전류가 증가함에 따라 열 파괴가 발생하는 위치를 시뮬레이션을 통해 확인한 결과이다. 도시된 바와 같이 드레인 활성 영역과 산화막이 만나는 지점에서 열 파괴(D)가 나타났다. 그러나, 기존의 GG_DDDNMOS 소자와 비교할 때, 열 파괴점(Thermal Breakdown Point)은 소자의 표면에서 떨어져 있으며, 고온 영역(Highest Temperature Region)도 좀더 넓게 분포하는 것으로 나타났다. 이는 전류가 기존의 소자에 비해 좀더 넓고 고르게 분포하여 흐름을 의미한다. 결론적으로 드레인 표류 영역과 드레인 활성 영역 사이에 추가로 형성된 산화막은 소자 표면에 집중된 전류를 소자 전체에 걸쳐 고르게 분포시킴을 알 수 있다.
도 10은 기존의 GG_DDDNMOS 소자(E)와 본 발명에 따른 OLI_GG_DDDNMOS 소자(F)가 ESD 보호 소자로 동작할 때의 전압-전류 특성을 비교한 그래프이다.
도 10을 참조하면, 열 파괴(Thermal Breakdown)가 발생했을 때 각각의 소자가 스트레스 전류를 소화하는 능력은 기존의 GG_DDDNMOS 소자(E)에 비해 본 발명에 따른 OLI_GG_DDDNMOS 소자(F)가 약 2배 이상 증가함을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 드레인 표류 영역과 드레인 활성 영역의 경계면상에 산화막을 추가하는 OLI_GG_DDDNMOS 소자를 구현함으로써 다음과 같은 효과를 얻을 수 있다.
첫째, 기존의 GG_DDDNMOS 소자를 ESD 보호 소자로 동작할 때 스트레스 전류가 표면에 집중되는 현상을 완화할 수 있다. 본 발명에서 제안한 OLI_GG_DDDNMO 소자가 ESD 보호 소자로 동작할 때 스트레스 전류가 증가함에 따라 열 파괴가 발생하는 위치를 시뮬레이션을 통해 확인한 결과, 드레인 활성 영역과 추가로 삽입한 산화막이 만나는 지점에서 열 파괴점이 나타났다. 그러나, 기존의 GG_DDDNMOS 소자와 비교할 때, 그 열 파괴점은 소자의 표면에서 떨어져 있으며, 고온 영역(Highest Temperature Region)도 좀더 넓게 분포하는 것으로 나타났다. 이는 전류가 기존의 소자에 비해 좀더 넓고 고르게 분포하여 흐름을 의미한다. 결론적으로 드레인 표류 영역과 드레인 활성 영역 사이에 추가로 삽입한 산화막은 소자 표면에 집중된 전류를 소자 전체에 걸쳐 고르체 분포시킴을 알 수 있다.
둘째, 이와 같이 스트레스 전류가 ESD 보호용 소자 표면에 집중되지 않고 소자 전체에 고르게 분포하면서 흐르게 되면, ESD 스트레스가 유입되는 상황에서 ESD 보호 소자가 더 많은 양의 스트레스 전류를 소화할 수 있다. 시뮬레이션을 통해 확인한 결과, ESD 상황에서 스트레스 전류에 대응하는 능력은 기존의 GG_DDDNMOS 소자에 비해 OLI_GG_DDDNMOS 소자가 약 2배 이상 증가함을 확인하였다.
세째, ESD 보호 소자의 스트레스 전류 대응 능력이 개선되면, 반도체 칩에 포함되는 ESD 보호 소자를 더 작은 크기로 만들 수 있다. 따라서 반도체 칩의 전체 크기를 축소시킬 수 있기 때문에 상품 경쟁력을 높일 수 있다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상의 소정 영역에 형성된 다수의 필드 산화막;
    상기 필드 산화막 사이의 상기 반도체 기판 상부의 소정 영역에 형성된 게이트;
    상기 필드 산화막 사이의 상기 반도체 기판상에 형성된 웰 픽업 영역;
    상기 필드 산화막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 형성된 소오스;
    상기 게이트와 상기 필드 산화막 사이의 상기 반도체 기판상의 소정 영역에 형성된 드레인 표류 영역;
    상기 드레인 표류 영역 내에 형성된 상기 드레인 표류 영역보다 고농도의 드레인 활성 영역; 및
    상기 드레인 표류 영역과 상기 드레인 활성 영역의 경계면상의 상기 반도체 기판상에 형성된 산화막을 포함하는 정전기 방전 보호 소자.
  2. 반도체 기판;
    상기 반도체 기판 상의 소정 영역에 형성된 다수의 필드 산화막;
    상기 필드 산화막 사이의 상기 반도체 기판 상부의 소정 영역에 형성된 게이트;
    상기 필드 산화막 사이의 상기 반도체 기판상에 형성된 웰 픽업 영역;
    상기 필드 산화막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 형성된 소오스 표류 영역;
    상기 소오스 표류 영역내에 상기 소오스 표류 영역보다 고농도로 형성된 소오스 활성 영역;
    상기 게이트와 상기 필드 산화막 사이의 상기 반도체 기판상의 소정 영역에 형성된 드레인 표류 영역;
    상기 드레인 표류 영역 내에 형성된 상기 드레인 표류 영역보다 고농도의 드레인 활성 영역; 및
    상기 드레인 표류 영역과 상기 드레인 활성 영역의 경계면상의 상기 반도체 기판상에 형성된 산화막을 포함하는 정전기 방전 보호 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화막은 상기 게이트와 접촉되지 않도록 형성된 정전기 방전 보호 소자.
  4. 제 1 항에 있어서,
    상기 웰 픽업 영역, 상기 소오스 및 상기 게이트에 접지 전압을 인가하고, 상기 드레인 활성 영역에 포지티브 전압을 인가하는 정전기 방전 보호 소자.
  5. 제 2 항에 있어서,
    상기 웰 픽업 영역, 상기 소오스 활성 영역 및 상기 게이트에 접지 전압을 인가하고, 상기 드레인 활성 영역에 포지티브 전압을 인가하는 정전기 방전 보호 소자.
  6. 반도체 기판상의 소정 영역에 다수의 필드 산화막을 형성하는 단계;
    상기 필드 산화막 사이의 상기 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계;
    상기 필드 산화막 사이의 소정 영역에 불순물 이온 주입 공정을 실시하여 웰 픽업 영역을 형성하는 단계;
    상기 게이트와 상기 필드 산화막 사이의 상기 반도체 기판상의 소정 영역에 저농도 불순물 이온 주입 공정을 실시하여 드레인 표류 영역을 형성하는 단계;
    상기 고농도 불순물 이온 주입 공정을 실시하여 상기 필드 산화막과 상기 게 이트 사이의 상기 반도체 기판상의 소정 영역에 소오스를 형성하고, 상기 드레인 표류 영역내에 드레인 활성 영역을 형성하는 단계; 및
    상기 드레인 표류 영역 및 상기 드레인 활성 영역의 경계면상의 상기 반도체 기판상에 산화막을 형성하는 단계를 포함하는 정전기 방전 보호 소자의 제조 방법.
  7. 반도체 기판상의 소정 영역에 다수의 필드 산화막을 형성하는 단계;
    상기 필드 산화막 사이의 상기 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계;
    상기 필드 산화막 사이의 소정 영역에 불순물 이온 주입 공정을 실시하여 웰 픽업 영역을 형성하는 단계;
    저농도 불순물 이온 주입 공정을 실시하여 상기 필드 산화막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 소오스 표류 영역을 형성하고, 상기 게이트와 상기 필드 산화막 사이의 상기 반도체 기판상의 소정 영역에 드레인 표류 영역을 형성하는 단계;
    고농도 불순물 이온 주입 공정을 실시하여 상기 소오스 표류 영역내에 소오스 활성 영역을 형성하고, 상기 드레인 표류 영역내에 드레인 활성 영역을 형성하는 단계; 및
    상기 드레인 표류 영역 및 상기 드레인 활성 영역의 경계면상의 상기 반도체 기판상에 산화막을 형성하는 단계를 포함하는 정전기 방전 보호 소자의 제조 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 필드 산화막을 트렌치형 소자 분리막을 포함하는 정전기 방전 보호 소자의 제조 방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 산화막은 상기 필드 산화막과 동일 공정으로 형성하는 정전기 방전 보호 소자의 제조 방법.
  10. 제 6 항 또는 제 7 항에 있어서,
    상기 산화막은 상기 게이트와 접촉되지 않도록 형성하는 정전기 방전 보호 소자의 제조 방법.
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