KR101056201B1 - 정전방전보호를 위한 반도체소자 - Google Patents
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Abstract
본 발명은 정전방전으로부터 손상을 방지하기 위한 반도체소자에 관한 것으로, 정전방전에 노출되어 내부회로가 손상받는 것을 방지하기 위한 반도체소자로 종래 사다리 구조로 된 것을 사각형상의 구조로 개선하여 종래보다 적은 면적만을 차지하면서도 증진된 효과를 나타낸다.
이를 실현하기 위한 본 발명은, 내부회로를 보호하기 위해 정전방전시 이를 접지라인으로 방출시키는 역할을 수행하며, p형 또는 n형 불순물이 주입된 반도체 기판상에 형성되되 정전방전으로 발생된 전하가 유입·유출되는 소오스영역과 드레인영역 및 상기 소오스영역과 드레인영역간 전하의 흐름을 제어하는 게이트영역으로 이루어진 정전방전보호를 위한 반도체소자에 있어서, 상기 소오스영역은 전체영역를 동일하게 구분하여 형성된 다수 구역의 각 중심부에 형성되고, 상기 게이트영역은 상기 각 구역별로 형성된 소오스영역을 둘러싸도록 형성되며, 상기 드레인영역은 상기 게이트영역을 둘러싸도록 전체영역의 중심부와 테두리에 걸쳐 형성된 것을 특징으로 한다.
정전방전(ElectroStatic Discharge; ESD), 반도체기판, 소오스, 게이트, 드레인, 살리사이드, 접지라인
Description
도 1은 종래 정전방전에 의한 손상을 방지하는 원리를 나타낸 회로도,
도 2는 종래 사다리 구조의 보호소자의 평면도,
도 3은 본 발명 정전방전보호를 위한 반도체소자의 평면도이다.
♧ 도면의 주요부분에 대한 부호의 설명 ♧
1 -- 소오스영역 2 -- 게이트영역
3 -- 드레인영역 4 -- 컨택
5 -- 살리사이드저지층 10 -- 패드
20 -- 내부회로 30 -- 보호소자
40 -- 접지라인
본 발명은 정전방전으로부터 손상을 방지하기 위한 반도체소자에 관한 것으로, 보다 상세하게는 정전방전에 노출되어 내부회로가 손상받는 것을 방지하기 위한 반도체소자로 종래 사다리 구조로 된 것을 사각형상의 구조로 개선하여 종래보다 적은 면적만을 차지하면서도 증진된 효과를 나타내는 정전방전보호를 위한 반도체소자에 관한 것이다.
반도체장치의 집적도가 높아지고 이에 따라 소자의 크기가 미세화됨에 따라서 정전방전(ElectroStatic Discharge; ESD)에 대한 집적회로의 신뢰성이 중요한 과제로 떠오르고 있다. 왜냐하면 고집적화를 위한 공정기술이 보다 얇은 산화막, 얕은 접합, 적은 콘텍영역등의 기술을 채용하여 정전방전시 소자의 동작에 심각한 영향을 미치기 때문이다.
실제로 반도체장치는 제조 및 유통 과정에서 다양한 경우에 고전압의 정전기에 노출되는데, 이 때 입력단자를 통해 전하가 주입되고 이러한 전하가 내부회로를 통과하면서, 정션 브레이크 다운(junction breakdown), 절연 브레이크 다운(dielectric breakdown) 또는 메탈 멜팅(metal melting) 등의 파괴적 형태의 불량이나 단순히 소자의 수명을 감소시키거나 성능을 저하시키는 비파괴적 형태의 불량등을 유발한다.
따라서 종래부터 정전방전시 주입된 전하가 반도체장치의 내부회로를 통과하지 않도록 보호소자를 삽입하여, 전하가 접지전원이나 구동전원과 같은 별도의 루트로 바이패스 되도록 유도함으로써 정전방전으로 인한 내부회로를 보호하고 있다.
도 1은 종래 정전방전에 의한 손상을 방지하는 원리를 나타낸 회로도로, 보호소자(30)가 정전방전이 발생되는 패드(10)와 내부회로(20) 사이에 연결되어 있으며, 상기 패드(10)에서 정전기가 방전되는 경우 내부회로(20)에 손상을 가하기 전에 접지라인(40)으로 발생된 전하를 방출시켜, 내부회로(20)를 보호하게 된다. 상기 보호소자(30)로는 통상 N채널 MOS 전계효과트랜지스터(N-channel MOSFET)가 사용되는데, 상기 N채널 MOS 트랜지스터는 최초 보호소자로 사용되었던 다이오드에 비해 누설전류가 크다는 점을 제외하면 트리거 전압(triggering voltage) 및 동적인 저항(dynamic resistance) 등에 있어서 우수한 특성을 나타낸다.
통상 전계효과트랜지스터(FET)는 소오스, 드레인, 게이트로 이루어지며, 전류원인 캐리어가 소오스에서 드레인으로 이동하며 상기 이동통로인 채널을 끼고 양측으로 캐리어의 이동량을 제어하는 전압이 인가되는 게이트가 형성되는 구조로, 게이트 사이의 폭에 따라 캐리어의 이동통로가 정해진다. 따라서 정전방전 보호소자로 N채널 MOS 트랜지스터를 이용하는 경우, 정전방전에 의한 전하가 가능한 많이 보호소자를 통하여 배출되도록 하려면 게이트간 폭을 넓혀 캐리어의 이동통로를 넓혀야 한다. 즉, N채널 MOS 트랜지스터를 이용한 정전방전 보호소자의 효율은 그의 게이트 폭에 비례하기 때문에 이를 넓히는 것이 필요하다. 그러나 칩사이즈 또는 회로배치 때문에 게이트 폭을 한쪽의 방향으로 넓히는데 한계가 있으므로, 종래 보호소자는 게이트가 병렬로 배열되어 있는 사다리 구조(ladder structure)가 적용되 어 사용되고 있다.
도 2는 종래 사다리 구조의 보호소자의 평면도이다.
도면을 참조하면, 종래 보호소자는 GGNMOS(Gate Ground NMOS) 구조로 이루어진다. 즉, 소오스, 게이트, 드레인, 게이트, 소오스가 일정한 영역을 이루면서 반복적으로 영역을 형성하는 구조로 이루어지며, 상기 소오스영역(31), 게이트영역(32), 드레인영역(33)에는 전기적 접속을 위한 콘택(34)이 형성되고, 상기 드레인영역(33)에는 살리사이드저지층(Salicide block layer)(35)이 형성된다.
그러나 도 2와 같은 종래 보호소자는 게이트 폭을 최대한 넓혀서 정전방전시 전하 방출을 원활하게 할 수는 있으나, 게이트 폭의 증가로 전하의 균일한 분배가 이루어지지 않아 보호소자가 모든 게이트 폭에 있어서 균일하게 트리거될 수 없는 문제가 있으며, 칩사이즈 또는 회로배치를 감안하여 보다 효율적으로 적은 면적만을 차지하면서도 넓은 게이트 폭을 유지할 수 있도록 개선의 여지가 있다.
본 발명은 상기와 같은 문제점을 해소하고자 발명된 것으로, 종래 보호소자의 사다리 구조를 사각형상의 구조로 개선하여 사각의 전체 면을 이용하므로 게이트 폭이 증대되고 동시에 상기 사각의 각 변의 길이를 조절하여 균일성을 향상시킬 수 있어, 종래보다 적은 면적만을 차지하면서도 보다 증진된 효과를 나타내는 정전방전보호를 위한 반도체소자를 제공하고자 함을 그 목적으로 한다.
상기한 목적을 실현하기 위한 본 발명 정전방전보호를 위한 반도체소자는, 내부회로를 보호하기 위해 정전방전시 이를 접지라인으로 방출시키는 역할을 수행하며, p형 또는 n형 불순물이 주입된 반도체 기판상에 형성되되 정전방전으로 발생된 전하가 유입·유출되는 소오스영역과 드레인영역 및 상기 소오스영역과 드레인영역간 전하의 흐름을 제어하는 게이트영역으로 이루어진 정전방전보호를 위한 반도체소자에 있어서, 상기 소오스영역은 전체영역를 동일하게 구분하여 형성된 다수 구역의 각 중심부에 형성되고, 상기 게이트영역은 상기 각 구역별로 형성된 소오스영역을 둘러싸도록 형성되며, 상기 드레인영역은 상기 게이트영역을 둘러싸도록 전체영역의 중심부와 테두리에 걸쳐 형성된 것을 특징으로 한다.
이하 도면을 참조하여 본 발명의 구성을 상세히 살펴본다.
도 3은 본 발명 정전방전보호를 위한 반도체소자의 평면도이다.
도 3에 도시된 바와 같이, 반도체기판상에 특정부위를 사각형상과 같은 특정형상으로 선택하여 전체영역을 정하고, 상기 사각형상의 전체영역을 다시 십자로 구분한 사각형상의 구역으로 구분한 후, 각 구역의 중심부에 소오스영역(1)이 형성되고 상기 소오스영역(1)을 둘러싸도록 게이트영역(2)이 형성되며 마지막으로 상기 게이트영역(2)을 둘러싸도록 상기 각 구역의 테두리를 포함한 전체영역의 중심부와 테두리에 걸쳐 드레인영역(3)이 형성된다. 한편 상기 소오스영역(1), 게이트영역 (2), 드레인영역(3)에는 전기적 접속을 위한 콘택(4)이 형성되고, 상기 게이트영역(2)에는 살리사이드저지층(Salicide block layer)(5)이 형성된다. 상기 살리사이드저지층(5)은 드레인영역에 정전방전에 의한 스트레스가 인가될 때, 살리사이드저지층(5)의 저항을 이용하여 게이트영역에 높은 스트레스가 직접 인가되는 것을 방지하는 완충(Buffer) 역할을 수행한다.
위와 같이 구성된 본 발명의 정전방전보호를 위한 반도체소자가 종래 기술의 문제를 해소하는 이유는 다음과 같다.
정전방전보호를 위한 소자에 있어서 중요한 특성 중 하나는 면역성(Immunity)이며, 면역성 레벨이 높으면 보다 적은 면적을 사용하여 보호소자를 구성할 수 있고 이는 전체 칩면적의 감소로 이어진다. 그런데 면역성 레벨을 비롯한 보호소자의 효율은 소자의 폭과 관련되고, 전체 폭이 클수록 면역성 레벨은 증가되지만 소자의 전체 면적도 증가하는 문제가 있다. 또한 모든 폭에 있어서 균일하게 트리거 될 수 있도록 균일성(Uniformity)을 유지하는 것도 중요한데 폭이 증가하면 전하의 균일한 분배가 이루어지지 않는다.
그런데 도 3과 같은 본 발명에 있어서는, 면역성 레벨이 테두리 길이의 합에 비례하는데, 게이트영역(2)이 사각형상으로 4개의 구역에서 각각 형성되고 상기 4개의 구역을 포함하는 전체 사각형상 영역의 테두리 길이보다는 4개 구역의 테두리 길이의 합이 크므로, 면역성 레벨을 증가시킬 수 있는 장점이 있다.
또한 전체의 테두리 길이 증가로 면역성이 증가되면서도, 실질적으로 정전방 전에 의한 전하가 분포되는 부위는 4개로 나누어진 사각형상의 구역에 있어서의 한 변(도 3이 평면도임을 감안하면 실제로는 2차원 면이 됨)인데, 이러한 변을 짧게 만들어서 균일성이 저하되는 문제를 방지할 수 있게 된다.
도 3에 있어서, 소오스영역(1)이나 게이트영역(2)의 실제 형상은 육각으로 되어있는데, 본래 컨택에서 게이트까지 동일한 거리의 DCGS(Drain Contact to Gate Space)를 확보 해야하므로 사각형상을 기본으로 하되, 사각형상의 경우 각 모서리 부분과 같이 뾰족한 첨단부에는 높은 전계에 의해 전하가 집중되는 문제가 있으므로 이를 방지하기 위해 모서리를 완만하게 굴곡지도록 만들어야 한다. 그런데 앞서 본 대로, 균일성을 위해서는 다각형상의 각 변의 길이가 짧아지는 것이 유리하고, 사각을 육각으로 개선하면 모서리의 각도가 증가되어 전하집중을 방지하면서도 한 변의 길이가 짧아져서 균일성을 증가시킬 수 있는 장점이 있다.
결국 도 3과 같이 구성하게 되면, 종래 사다리 구조에 있어서 단순히 좌우 2개 면만을 이용하는 것에 비해 4개의 면 모두를 게이트로 이용할 수 있어서 같은 면적에서 폭을 보다 증가시킬 수 있으므로, 종래 사다리 구조와 동일한 폭인 경우에는 전체 면적은 감소한다. 또한 각 구역에 형성된 게이트 폭에 있어서 한 변의 길이를 짧게하여 균일한 트리거를 유도하고 보다 높은 면역성 레벨을 확보할 수 있다.
이상으로 본 발명 정전방전보호를 위한 반도체소자에 대한 기술사상을 예시 도면에 의거하여 살펴보았지만, 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명의 특허청구범위를 한정하는 것은 아니며, 본 발명은 특정한 물품에 한정되지 않고 사각형상의 구조로 개선하여 면역성과 균일성을 향상시킬 수 있는 기술사상으로, 해당 기술분야의 업자라면 본 발명의 기술사상의 범주를 이탈하지 않는 범위내에서 다양하게 변형하거나 모방하여 사용할 수 있다.
본 발명 정전방전보호를 위한 반도체소자에 의하면, 종래 사다리 구조로 된 보호소자를 사각형상 구조로 개선하여 종래보다 적은 면적만을 차지하면서도 면역성, 균일성 등에서 보다 증진된 특성을 나타내어 보다 효율적으로 정전방전으로부터 내부회로를 보호할 수 있는 효과가 있다.
Claims (4)
- 내부회로를 보호하기 위해 정전방전시 이를 접지라인으로 방출시키는 역할을 수행하며, p형 또는 n형 불순물이 주입된 반도체 기판상에 형성되되 정전방전으로 발생된 전하가 유입·유출되는 소오스영역과 드레인영역 및 상기 소오스영역과 드레인영역간 전하의 흐름을 제어하는 게이트영역으로 이루어진 정전방전보호를 위한 반도체소자에 있어서,전체영역은 사각형상이고, 상기 전체형상을 다시 십자로 구분하여 4개의 사각형상의 구역으로 구분한 후,상기 소오스영역은 상기 4개의 사각형상의 구역의 각 중심부에 형성되고,상기 게이트영역은 상기 소오스영역을 둘러싸도록 형성되며,상기 드레인영역은 상기 게이트영역을 둘러싸도록 형성되되,상기 소오스영역, 게이트영역 및 드레인영역은 육각형상으로 형성되며,상기 게이트영역에는 살리사이드저지층이 형성된 것을 특징으로 하는 정전방전보호를 위한 반도체소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |