KR102242564B1 - 고-저항 영역을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

고-저항 영역을 갖는 반도체 소자 및 그 형성 방법 Download PDF

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Abstract

고-저항 영역을 갖는 ESD 보호 소자에 관한 것이다. 기판 상에 웰이 형성된다. 상기 웰 상에 입/출력 패드에 접속된 제1 불순물 영역이 형성된다. 상기 웰 상에 상기 제1 불순물 영역과 떨어지며 접지(Vss)에 접속된 제2 불순물 영역이 형성된다. 상기 웰 상에 상기 제1 불순물 영역과 떨어지며 상기 접지(Vss)에 접속된 제3 불순물 영역이 형성된다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이에 소자 분리 막이 형성된다. 상기 제1 불순물 영역 및 상기 소자 분리 막 사이에, 상기 제1 불순물 영역 및 상기 웰에 직접적으로 접촉되며 상기 제1 불순물 영역보다 높은 저항을 갖는, 고-저항 영역이 형성된다. 상기 웰 및 상기 제3 불순물 영역은 제1 도전형 불순물들을 갖는다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 제1 도전형과 다른 제2 도전형 불순물들을 갖는다.

Description

고-저항 영역을 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having high-resistance region and method of forming the same}
고-저항 영역을 갖는 ESD 보호 소자에 관한 것이다.
반도체 기판 상에 형성된 내부 회로들의 전기적 충격을 방지하는 ESD 보호 소자의 성능을 개선하기 위한 다양한 방법들이 연구되고 있다. 웰(well) 상에 제1 불순물 영역 및 상기 제1 불순물 영역과 떨어진 제2 불순물 영역이 형성될 수 있다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이에 소자 분리 막이 형성될 수 있다. 상기 제1 불순물 영역은 입/출력 패드(I/O pad)에 접속될 수 있다. 상기 제2 불순물 영역은 접지(Vss)에 접속될 수 있다. 이러한 구성을 갖는 ESD 보호 소자는 상기 제1 불순물 영역의 모서리 부분에 발생하는 전계 집중 현상에 의하여 구동전류의 감소가 불가피하다. 상기 웰 및 상기 소자 분리 막 사이의 계면으로 전류의 흐름이 집중되는 현상에 의하여 구동전류는 감소된다. ESD 보호 소자의 전류 경로(current path)를 분산할 수 있는 새로운 기술이 필요하다.
본 발명이 해결하고자 하는 과제는, 우수한 전기적 특성을 갖는 ESD 보호 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 우수한 전기적 특성을 갖는 ESD 보호 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 기판 상의 웰을 포함한다. 상기 웰 상에 입/출력 패드에 접속된 제1 불순물 영역이 형성된다. 상기 웰 상에 상기 제1 불순물 영역과 떨어지며 접지(Vss)에 접속된 제2 불순물 영역이 형성된다. 상기 웰 상에 상기 제1 불순물 영역과 떨어지며 상기 접지(Vss)에 접속된 제3 불순물 영역이 형성된다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이에 소자 분리 막이 형성된다. 상기 제1 불순물 영역 및 상기 소자 분리 막 사이에, 상기 제1 불순물 영역 및 상기 웰에 직접적으로 접촉되며 상기 제1 불순물 영역보다 높은 저항을 갖는, 고-저항 영역이 형성된다. 상기 웰 및 상기 제3 불순물 영역은 제1 도전형 불순물들을 포함한다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 제1 도전형과 다른 제2 도전형 불순물들을 포함한다.
상기 고-저항 영역의 상단은 상기 제1 불순물 영역의 하단보다 높은 레벨에 형성될 수 있다. 상기 고-저항 영역의 하단은 상기 제1 불순물 영역의 하단보다 낮은 레벨에 형성될 수 있다.
상기 소자 분리 막의 하단은 상기 제1 불순물 영역의 하단보다 낮은 레벨에 형성될 수 있다. 상기 고-저항 영역의 하단은 상기 소자 분리 막의 하단보다 낮은 레벨에 형성될 수 있다.
상기 고-저항 영역은 상기 소자 분리 막의 하부에 중첩될 수 있다.
상기 고-저항 영역은 상기 제2 도전형 불순물들을 포함할 수 있다. 상기 고-저항 영역 내에서 상기 제2 도전형 불순물들의 원자 비는 상기 제1 불순물 영역보다 낮을 수 있다.
상기 제2 불순물 영역 및 상기 소자 분리 막 사이에 제4 불순물 영역이 형성될 수 있다. 상기 제2 불순물 영역은 상기 제3 불순물 영역 및 상기 제4 불순물 영역 사이에 형성될 수 있다. 상기 제4 불순물 영역은 상기 제1 도전형 불순물들을 포함할 수 있다.
상기 제3 불순물 영역 상에 하부 플러그가 형성될 수 있다. 상기 하부 플러그 상에 저항 패턴이 형성될 수 있다. 상기 저항 패턴 상에 상부 플러그가 형성될 수 있다. 상기 상부 플러그는 상기 접지(Vss)에 접속될 수 있다. 상기 제3 불순물 영역은 상기 소자 분리 막 및 상기 제2 불순물 영역 사이에 형성될 수 있다.
상기 웰은 제1 영역을 포함할 수 있다. 상기 제1 영역 상에 상기 제1 영역보다 낮은 저항을 갖는 제2 영역이 형성될 수 있다. 상기 제2 영역 상에 상기 제1 영역보다 낮은 저항을 갖는 제3 영역이 형성될 수 있다. 상기 제2 영역 및 상기 제3 영역은 상기 제1 불순물 영역의 하부에 부분적으로 중첩될 수 있다. 상기 제1 영역은 상기 고-저항 영역의 바닥 및 측면들을 감쌀 수 있다.
상기 제1 영역은 상기 고-저항 영역 및 상기 제3 영역 사이의 상기 제1 불순물 영역에 직접적으로 접촉될 수 있다.
상기 제3 영역은 상기 제1 불순물 영역 및 상기 제2 영역 사이에 형성될 수 있다. 상기 제3 영역은 상기 제2 영역보다 높은 저항을 보일 수 있다.
상기 제3 영역 내에서 상기 제1 도전형 불순물들의 원자 비는 상기 제1 영역보다 크고 상기 제2 영역보다 낮을 수 있다.
상기 웰은 상기 제1 영역 상에 형성되고 상기 제1 영역보다 낮은 저항을 갖는 제4 영역을 포함할 수 있다. 상기 제4 영역 상에 상기 제1 영역보다 낮은 저항을 갖는 제5 영역이 형성될 수 있다. 상기 제4 영역 및 상기 제5 영역은 상기 제2 불순물 영역, 상기 제3 불순물 영역, 및 상기 소자 분리 막과 중첩될 수 있다.
상기 제5 영역은 상기 제4 영역보다 높은 저항을 보일 수 있다.
상기 제5 영역 내에서 상기 제1 도전형 불순물들의 원자 비는 상기 제1 영역보다 크고 상기 제4 영역보다 낮을 수 있다.
상기 제4 영역 및 상기 고-저항 영역 사이의 간격은 상기 제5 영역 및 상기 고-저항 영역 사이의 간격보다 클 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상의 웰을 포함한다. 상기 웰 상에 다수의 ESD보호 소자들이 형성된다. 상기 ESD보호 소자들의 각각은 입/출력 패드에 접속된 제1 불순물 영역을 포함한다. 상기 제1 불순물 영역과 떨어지며 접지(Vss)에 접속된 제2 불순물 영역이 형성된다. 상기 제1 불순물 영역과 떨어지며 상기 접지(Vss)에 접속된 제3 불순물 영역이 형성된다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이에 소자 분리 막이 형성된다. 상기 제1 불순물 영역 및 상기 소자 분리 막 사이에, 상기 제1 불순물 영역 및 상기 웰에 직접적으로 접촉되며 상기 제1 불순물 영역보다 높은 저항을 갖는, 고-저항 영역이 형성된다. 상기 제1 불순물 영역, 상기 제2 불순물 영역, 및 상기 제3 불순물 영역 중 적어도 하나는 육각형이다. 상기 웰 및 상기 제3 불순물 영역은 제1 도전형 불순물들을 포함한다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 제1 도전형과 다른 제2 도전형 불순물들을 포함한다.
상기 제1 불순물 영역은 정육각형일 수 있다. 상기 고-저항 영역은 상기 제1 불순물 영역을 둘러쌀 수 있다. 상기 소자 분리 막은 상기 고-저항 영역의 외측을 둘러쌀 수 있다. 상기 제2 불순물 영역은 상기 소자 분리 막의 외측을 둘러쌀 수 있다. 상기 제3 불순물 영역은 상기 제2 불순물 영역의 외측을 둘러쌀 수 있다. 상기 ESD보호 소자들은 벌집(honeycomb) 모양을 보일 수 있다.
상기 제3 불순물 영역은 정육각형일 수 있다. 상기 제2 불순물 영역은 상기 제3 불순물 영역의 외측을 둘러쌀 수 있다. 상기 소자 분리 막은 상기 제2 불순물 영역의 외측을 둘러쌀 수 있다. 상기 고-저항 영역은 상기 소자 분리 막의 외측을 둘러쌀 수 있다. 상기 제1 불순물 영역은 상기 고-저항 영역의 외측을 둘러쌀 수 있다. 상기 ESD보호 소자들은 벌집(honeycomb) 모양을 보일 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 기판 상의 웰을 포함한다. 상기 웰 상에 입/출력 패드에 접속된 제1 불순물 영역이 형성된다. 상기 웰 상에 상기 제1 불순물 영역과 떨어지며 접지(Vss)에 접속된 제2 불순물 영역이 형성된다. 상기 웰 상에 상기 제1 불순물 영역과 떨어지며 상기 접지(Vss)에 접속된 제3 불순물 영역이 형성된다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이에 소자 분리 막이 형성된다. 상기 웰 및 상기 제3 불순물 영역은 제1 도전형 불순물들을 포함한다. 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 제1 도전형과 다른 제2 도전형 불순물들을 포함한다. 상기 웰은 제1 영역을 포함한다. 상기 제1 영역 상에 상기 제1 영역보다 낮은 저항을 갖는 제2 영역이 형성된다. 상기 제2 영역 상에 상기 제1 영역보다 낮은 저항을 갖는 제3 영역이 형성된다. 상기 제1 영역 상에 상기 제1 영역보다 낮은 저항을 갖는 제4 영역이 형성된다. 상기 제4 영역 상에 상기 제1 영역보다 낮은 저항을 갖는 제5 영역이 형성된다. 상기 제2 영역 및 상기 제3 영역은 상기 제1 불순물 영역의 하부에 부분적으로 중첩된다. 상기 제4 영역 및 상기 제5 영역은 상기 제2 불순물 영역, 상기 제3 불순물 영역, 및 상기 소자 분리 막과 중첩된다. 상기 제3 영역 및 상기 제5 영역 사이의 상기 제1 영역은 상기 소자 분리 막 및 상기 제1 불순물 영역에 직접적으로 접촉된다.
상기 제1 불순물 영역 및 상기 소자 분리 막 사이에 제4 불순물 영역이 형성될 수 있다. 상기 제4 불순물 영역은 상기 제1 도전형 불순물들을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 웰 상에 제1 불순물 영역, 고-저항 영역, 소자 분리 막, 제2 불순물 영역, 및 제3 불순물 영역이 형성된다. 상기 고-저항 영역은 상기 제1 불순물 영역 및 상기 소자 분리 막 사이에 형성된다. 상기 고-저항 영역은 상기 제1 불순물 영역의 모서리 부분에 전계가 집중되는 현상을 방지하는 역할을 할 수 있다. 상기 고-저항 영역의 배치에 기인하여 상기 제1 불순물 영역 및 상기 웰 사이의 전류 경로는 종래에 비하여 현저히 분산될 수 있다. ESD 보호 소자의 전류 구동능력(current drivability)은 종래에 비하여 현저히 증가할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도 이다.
도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 동작을 설명하기 위한 단면도 이다.
도 3은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 개략적인 블록도 이다.
도 4는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 등가회로도 이다.
도 5 내지 도 13은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 레이아웃들 이다.
도 14 내지 도 21은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자 및 그 형성 방법을 설명하기 위한 단면도들 이다.
도 22 및 도 23은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 1을 참조하면, 기판(21) 상에 매립 배선 층(23)이 형성될 수 있다. 상기 매립 배선 층(23) 상에 웰(well; 25)이 형성될 수 있다. 상기 웰(well; 25) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 고-저항 영역(37)이 형성될 수 있다. 상기 기판(21) 상에 층간 절연 막(40)이 형성될 수 있다. 상기 층간 절연 막(40)을 관통하는 제1 플러그(41), 제2 플러그(43), 및 제3 플러그(45)가 형성될 수 있다. 상기 제1 플러그(41)는 입/출력 패드(11)에 전기적으로 접속될 수 있다. 상기 제2 플러그(43) 및 상기 제3 플러그(45)는 접지(Vss)에 접속될 수 있다.
상기 웰(well; 25) 및 상기 제3 불순물 영역(35)은 제1 도전형 불순물들을 포함할 수 있다. 상기 제1 불순물 영역(31), 상기 제2 불순물 영역(33), 및 상기 고-저항 영역(37)은 제2 도전형 불순물들을 포함할 수 있다. 상기 제2 도전형 불순물들은 상기 제1 도전형 불순물들과 다른 도전형일 수 있다. 상기 제1 도전형이 P형일 경우, 상기 제2 도전형은 N형일 수 있다. 상기 제1 도전형이 N형일 경우, 상기 제2 도전형은 P형일 수 있다. 이하에서는 상기 제1 도전형이 P형이고 상기 제2 도전형은 N형인 경우를 상정하여 설명하기로 한다. P형 불순물들은 B, BF, BF2, 또는 이들의 조합을 포함할 수 있다. N형 불순물들은 P, As, 또는 이들의 조합을 포함할 수 있다.
상기 소자 분리 막(29)은 상기 제1 불순물 영역(31) 및 상기 제3 불순물 영역(35) 사이에 형성될 수 있다. 상기 제2 불순물 영역(33)은 상기 소자 분리 막(29) 및 상기 제3 불순물 영역(35) 사이에 형성될 수 있다. 상기 고-저항 영역(37)은 상기 제1 불순물 영역(31) 및 상기 소자 분리 막(29) 사이에 형성될 수 있다.
상기 소자 분리 막(29)은 상기 웰(well; 25), 상기 제2 불순물 영역(33), 및 상기 고-저항 영역(37)에 직접적으로 접촉될 수 있다. 상기 소자 분리 막(29)의 하단은 상기 웰(well; 25)의 상단보다 낮은 레벨에 형성될 수 있다. 상기 소자 분리 막(29)의 하단은 상기 제1 불순물 영역(31)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 소자 분리 막(29)의 하단은 상기 제2 불순물 영역(33)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 소자 분리 막(29)의 하단은 상기 제3 불순물 영역(35)의 하단보다 낮은 레벨에 형성될 수 있다.
상기 제1 불순물 영역(31)은 상기 웰(well; 25) 및 상기 고-저항 영역(37)에 직접적으로 접촉될 수 있다. 상기 제1 불순물 영역(31)의 하단은 상기 소자 분리 막(29)의 하단보다 높은 레벨에 형성될 수 있다. 상기 제1 불순물 영역(31)의 하단은 상기 고-저항 영역(37)의 하단보다 높은 레벨에 형성될 수 있다. 상기 제1 불순물 영역(31)은 상기 고-저항 영역(37)보다 낮은 저항을 보일 수 있다. 상기 제1 불순물 영역(31) 내에서 제2 도전형 불순물들의 원자 비는 상기 고-저항 영역(37)보다 클 수 있다.
상기 고-저항 영역(37)은 상기 제1 불순물 영역(31), 상기 웰(well; 25) 및 상기 소자 분리 막(29)에 직접적으로 접촉될 수 있다. 상기 고-저항 영역(37)은 상기 소자 분리 막(29)의 하부에 중첩될 수 있다. 상기 고-저항 영역(37)의 하단은 상기 소자 분리 막(29)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 고-저항 영역(37)의 상단은 상기 소자 분리 막(29)의 상단과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 고-저항 영역(37)의 하단은 상기 제1 불순물 영역(31)의 하단보다 낮은 레벨에 형성될 수 있다. 상기 고-저항 영역(37)의 하단 및 상기 매립 배선 층(23) 사이에 상기 웰(well; 25)이 보존될 수 있다. 상기 고-저항 영역(37)은 상기 제1 불순물 영역(31)보다 높은 저항을 보일 수 있다. 상기 고-저항 영역(37) 내에서 제2 도전형 불순물들의 원자 비는 상기 제1 불순물 영역(31)보다 낮을 수 있다. 상기 고-저항 영역(37)은 로우-도핑(low-doping) 영역으로 지칭될 수 있다.
상기 제2 불순물 영역(33)은 상기 제3 불순물 영역(35), 상기 웰(well; 25) 및 상기 소자 분리 막(29)에 직접적으로 접촉될 수 있다. 상기 제2 불순물 영역(33)의 하단은 상기 소자 분리 막(29)의 하단보다 높은 레벨에 형성될 수 있다. 상기 제2 불순물 영역(33)은 상기 고-저항 영역(37)보다 낮은 저항을 보일 수 있다. 상기 제2 불순물 영역(33) 내에서 제2 도전형 불순물들의 원자 비는 상기 고-저항 영역(37)보다 클 수 있다.
상기 제3 불순물 영역(35)은 상기 제2 불순물 영역(33) 및 상기 웰(well; 25)에 직접적으로 접촉될 수 있다. 상기 제3 불순물 영역(35)의 하단은 상기 소자 분리 막(29)의 하단보다 높은 레벨에 형성될 수 있다. 상기 제3 불순물 영역(35)은 상기 웰(well; 25)보다 낮은 저항을 보일 수 있다. 상기 제3 불순물 영역(35) 내에서 제1 도전형 불순물들의 원자 비는 상기 웰(well; 25)보다 클 수 있다.
상기 제1 플러그(41)는 상기 제1 불순물 영역(31)에 직접적으로 접촉될 수 있다. 상기 제2 플러그(43)는 상기 제2 불순물 영역(33)에 직접적으로 접촉될 수 있다. 상기 제3 플러그(45)는 상기 제3 불순물 영역(35)에 직접적으로 접촉될 수 있다.
다른 실시 예에서, 상기 매립 배선 층(23)은 전원(Vdd)에 접속되거나 플로팅(floating)될 수 있다. 상기 매립 배선 층(23)은 생략될 수 있다.
도 2는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 동작을 설명하기 위한 단면도 이다.
도 2를 참조하면, 상기 제1 불순물 영역(31), 상기 웰(well; 25), 및 상기 제2 불순물 영역(33)은 바이폴라 트랜지스터로 해석될 수 있다. 예를 들면, 상기 제1 불순물 영역(31), 상기 웰(well; 25), 및 상기 제2 불순물 영역(33)은 LNPN(lateral NPN) 구성을 갖는 바이폴라 트랜지스터로 해석될 수 있다. 상기 제1 불순물 영역(31), 상기 웰(well; 25), 및 상기 제3 불순물 영역(35)은 다이오드 및 저항(Rs)으로 해석될 수 있다. 예를 들면, 상기 제1 불순물 영역(31) 및 상기 웰(well; 25)은 제너다이오드(ZD)로 해석될 수 있다. 상기 웰(well; 25)은 저항(Rs)으로 해석될 수 있다. 상기 제1 불순물 영역(31), 상기 고-저항 영역(37), 상기 웰(well; 25), 및 상기 제2 불순물 영역(33)은 ESD 보호 소자를 구성할 수 있다.
상기 고-저항 영역(37)은 상기 제1 불순물 영역(31)의 모서리 부분에 전계가 집중되는 현상을 방지하는 역할을 할 수 있다. 상기 고-저항 영역(37)의 배치에 기인하여 상기 제1 불순물 영역(31) 및 상기 웰(well; 25) 사이의 전류 경로는 종래에 비하여 현저히 분산될 수 있다. 본 발명 기술적 사상의 실시 예들에 따른 ESD 보호 소자의 전류 구동능력(current drivability)은 종래에 비하여 현저히 증가할 수 있다.
도 3은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 개략적인 블록도 이다.
도 3을 참조하면, 입/출력 패드(11) 및 내부 회로(12) 사이에 ESD 보호 회로(13)가 접속될 수 있다. 상기 입/출력 패드(11)를 통하여 상기 내부 회로(12)에 데이터들이 입력되거나 출력될 수 있다. 상기 입/출력 패드(11)를 통하여 정전기(Electrostatic Discharge)와 같은 이상 신호가 입력될 때, 상기 ESD 보호 회로(13)는 상기 내부 회로(12)의 파손을 방지하는 역할을 할 수 있다.
도 4는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 등가회로도 이다.
도 4를 참조하면, 상기 ESD 보호 회로(13)는 다수의 엔피엔 트랜지스터들(NPN1, NPN2, NPN3), 다수의 제너다이오드들(ZD1, ZD2, ZD3), 및 다수의 저항들(Rs1, Rs2, Rs3)을 포함할 수 있다. 상기 엔피엔 트랜지스터들(NPN1, NPN2, NPN3) 및 상기 제너다이오드들(ZD1, ZD2, ZD3)의 일단들은 상기 입/출력 패드(11)에 접속될 수 있다. 상기 엔피엔 트랜지스터들(NPN1, NPN2, NPN3) 및 상기 제너다이오드들(ZD1, ZD2, ZD3)은 접지(Vss)에 접속될 수 있다. 상기 ESD 보호 회로(13)는 제1 ESD 보호 소자(NPN1, ZD1, Rs1), 제2 ESD 보호 소자(NPN2, ZD2, Rs2), 및 제3 ESD 보호 소자(NPN3, ZD3, Rs3)를 포함할 수 있다. 상기 제2 ESD 보호 소자(NPN2, ZD2, Rs2) 및 상기 제3 ESD 보호 소자(NPN3, ZD3, Rs3) 사이에 다수의 다른 ESD 보호 소자들이 형성될 수 있다.
상기 내부 회로(12)는 엔모스 트랜지스터(NTr) 및 피모스 트랜지스터(PTr)와 같은 다수의 능동/수동 소자들을 포함할 수 있다. 예를 들면, 상기 피모스 트랜지스터(PTr) 및 상기 엔모스 트랜지스터(NTr)의 게이트들은 상기 입출력 패드(11)에 접속될 수 있다. 상기 피모스 트랜지스터(PTr)의 드레인은 전원(Vdd)에 접속될 수 있으며, 상기 피모스 트랜지스터(PTr)의 소스는 상기 엔모스 트랜지스터(NTr)의 드레인에 접속될 수 있다. 상기 엔모스 트랜지스터(NTr)의 소스는 접지(Vss)에 접속될 수 있다.
다른 실시 예에서, 상기 입출력 패드(11)는 상기 피모스 트랜지스터(PTr) 또는 상기 엔모스 트랜지스터(NTr)의 드레인에 접속될 수 있다.
도 5 내지 도 13은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 일부분을 보여주는 레이아웃들 이다.
도 1 및 도 5를 참조하면, 상기 웰(well; 25) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 고-저항 영역(37)이 형성될 수 있다. 상기 제1 불순물 영역(31)은 직사각형을 보일 수 있다. 상기 제1 불순물 영역(31)의 주변은 상기 고-저항 영역(37)으로 둘러싸일 수 있다. 상기 고-저항 영역(37)은 상기 제1 불순물 영역(31)의 4면을 둘러쌀 수 있다. 상기 고-저항 영역(37)의 외측을 둘러싸는 상기 소자 분리 막(29)이 형성될 수 있다. 상기 소자 분리 막(29)의 외측을 둘러싸는 상기 제2 불순물 영역(33)이 형성될 수 있다. 상기 제2 불순물 영역(33)의 외측을 둘러싸는 상기 제3 불순물 영역(35)이 형성될 수 있다. 상기 제1 불순물 영역(31) 상에 제1 플러그(41)가 형성될 수 있다. 상기 제2 불순물 영역(33) 상에 제2 플러그(43)가 형성될 수 있다. 상기 제3 불순물 영역(35) 상에 제3 플러그(45)가 형성될 수 있다.
상기 제2 불순물 영역(33)은 상기 제1 불순물 영역(31)과 떨어질 수 있다. 상기 고-저항 영역(37), 상기 소자 분리 막(29), 상기 제2 불순물 영역(33), 및 상기 제3 불순물 영역(35)의 외측면들은 직사각형을 보일 수 있다.
도 1 및 도 6을 참조하면, 제3 불순물 영역(35)은 직사각형을 보일 수 있다. 상기 제3 불순물 영역(35)의 외측을 둘러싸는 제2 불순물 영역(33)이 형성될 수 있다. 상기 제2 불순물 영역(33)의 외측을 둘러싸는 소자 분리 막(29)이 형성될 수 있다. 상기 소자 분리 막(29)의 외측을 둘러싸는 고-저항 영역(37)이 형성될 수 있다. 상기 고-저항 영역(37)의 외측을 둘러싸는 제1 불순물 영역(31)이 형성될 수 있다. 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 상기 고-저항 영역(37), 및 상기 제1 불순물 영역(31)의 외측면들은 직사각형을 보일 수 있다.
도 1 및 도 7을 참조하면, 제1 불순물 영역(31)은 바아(bar)-모양을 보일 수 있다. 상기 제1 불순물 영역(31)의 서로 반대되는 측면들에 고-저항 영역(37)이 형성될 수 있다. 상기 제1 불순물 영역(31) 및 상기 고-저항 영역(37)의 외측을 둘러싸는 소자 분리 막(29)이 형성될 수 있다. 상기 소자 분리 막(29)의 외측에 제2 불순물 영역(33)이 형성될 수 있다. 상기 제2 불순물 영역(33)의 외측에 제3 불순물 영역(35)이 형성될 수 있다. 상기 소자 분리 막(29)은 상기 제2 불순물 영역(33) 및 상기 제3 불순물 영역(35)의 외측을 둘러쌀 수 있다.
상기 제1 불순물 영역(31), 상기 고-저항 영역(37), 상기 제2 불순물 영역(33), 및 상기 제3 불순물 영역(35)은 서로 평행할 수 있다. 상기 웰(well; 25) 상에 상기 제1 불순물 영역(31), 상기 고-저항 영역(37), 상기 소자 분리 막(29), 상기 제2 불순물 영역(33), 및 상기 제3 불순물 영역(35)은 반복적으로 다수 개 형성될 수 있다.
도 1 및 도 8을 참조하면, 제3 불순물 영역(35)은 정육각형을 보일 수 있다. 상기 제3 불순물 영역(35)의 외측을 둘러싸는 제2 불순물 영역(33)이 형성될 수 있다. 상기 제2 불순물 영역(33)의 외측을 둘러싸는 소자 분리 막(29)이 형성될 수 있다. 상기 소자 분리 막(29)의 외측을 둘러싸는 고-저항 영역(37)이 형성될 수 있다. 상기 고-저항 영역(37)의 외측을 둘러싸는 제1 불순물 영역(31)이 형성될 수 있다. 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 및 상기 고-저항 영역(37)의 외측면들은 정육각형을 보일 수 있다. 상기 웰(well; 25), 상기 제3 불순물 영역(35), 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 상기 고-저항 영역(37), 및 상기 제1 불순물 영역(31)은 ESD 보호 소자를 구성할 수 있다.
상기 웰(well; 25) 상에 상기 제3 불순물 영역(35), 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 상기 고-저항 영역(37), 및 상기 제1 불순물 영역(31)은 반복적으로 다수 개 형성될 수 있다. 상기 제3 불순물 영역(35), 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 상기 고-저항 영역(37), 및 상기 제1 불순물 영역(31)의 반복된 구성은 벌집(honeycomb) 모양을 보일 수 있다.
도 1 및 도 9를 참조하면, 상기 웰(well; 25) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 고-저항 영역(37)이 형성될 수 있다. 상기 제1 불순물 영역(31)은 정육각형을 보일 수 있다. 상기 제1 불순물 영역(31)의 주변은 상기 고-저항 영역(37)으로 둘러싸일 수 있다. 상기 고-저항 영역(37)의 외측은 상기 소자 분리 막(29)으로 둘러싸일 수 있다. 상기 소자 분리 막(29)의 외측은 상기 제2 불순물 영역(33)으로 둘러싸일 수 있다. 상기 제2 불순물 영역(33)의 외측은 상기 제3 불순물 영역(35)으로 둘러싸일 수 있다. 상기 고-저항 영역(37), 상기 소자 분리 막(29), 및 상기 제2 불순물 영역(33)의 외측면들은 정육각형을 보일 수 있다. 상기 제1 불순물 영역(31), 상기 고-저항 영역(37), 상기 소자 분리 막(29), 상기 제2 불순물 영역(33), 및 상기 제3 불순물 영역(35)의 반복된 구성은 벌집(honeycomb) 모양을 보일 수 있다.
도 1 및 도 10을 참조하면, 제3 불순물 영역(35)은 팔각형을 보일 수 있다. 상기 제3 불순물 영역(35)의 외측을 둘러싸는 제2 불순물 영역(33)이 형성될 수 있다. 상기 제2 불순물 영역(33)의 외측을 둘러싸는 소자 분리 막(29)이 형성될 수 있다. 상기 소자 분리 막(29)의 외측을 둘러싸는 고-저항 영역(37)이 형성될 수 있다. 상기 고-저항 영역(37)의 외측을 둘러싸는 제1 불순물 영역(31)이 형성될 수 있다. 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 및 상기 고-저항 영역(37)의 외측면들은 팔각형을 보일 수 있다. 상기 웰(well; 25), 상기 제3 불순물 영역(35), 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 상기 고-저항 영역(37), 및 상기 제1 불순물 영역(31)은 ESD 보호 소자를 구성할 수 있다. 상기 웰(well; 25) 상에 상기 제3 불순물 영역(35), 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 상기 고-저항 영역(37), 및 상기 제1 불순물 영역(31)은 반복적으로 다수 개 형성될 수 있다.
도 1 및 도 11을 참조하면, 상기 웰(well; 25) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 고-저항 영역(37)이 형성될 수 있다. 상기 제1 불순물 영역(31)은 팔각형을 보일 수 있다. 상기 제1 불순물 영역(31)의 주변은 상기 고-저항 영역(37)으로 둘러싸일 수 있다. 상기 고-저항 영역(37)의 외측은 상기 소자 분리 막(29)으로 둘러싸일 수 있다. 상기 소자 분리 막(29)의 외측은 상기 제2 불순물 영역(33)으로 둘러싸일 수 있다. 상기 제2 불순물 영역(33)의 외측은 상기 제3 불순물 영역(35)으로 둘러싸일 수 있다. 상기 고-저항 영역(37), 상기 소자 분리 막(29), 및 상기 제2 불순물 영역(33)의 외측면들은 팔각형을 보일 수 있다.
도 1 및 도 12를 참조하면, 제3 불순물 영역(35)은 원형을 보일 수 있다. 상기 제3 불순물 영역(35)의 외측을 둘러싸는 제2 불순물 영역(33)이 형성될 수 있다. 상기 제2 불순물 영역(33)의 외측을 둘러싸는 소자 분리 막(29)이 형성될 수 있다. 상기 소자 분리 막(29)의 외측을 둘러싸는 고-저항 영역(37)이 형성될 수 있다. 상기 고-저항 영역(37)의 외측을 둘러싸는 제1 불순물 영역(31)이 형성될 수 있다. 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 및 상기 고-저항 영역(37)의 외측면들은 원형을 보일 수 있다. 상기 웰(well; 25), 상기 제3 불순물 영역(35), 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 상기 고-저항 영역(37), 및 상기 제1 불순물 영역(31)은 ESD 보호 소자를 구성할 수 있다. 상기 웰(well; 25) 상에 상기 제3 불순물 영역(35), 상기 제2 불순물 영역(33), 상기 소자 분리 막(29), 상기 고-저항 영역(37), 및 상기 제1 불순물 영역(31)은 반복적으로 다수 개 형성될 수 있다.
도 1 및 도 13을 참조하면, 상기 웰(well; 25) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 고-저항 영역(37)이 형성될 수 있다. 상기 제1 불순물 영역(31)은 원형을 보일 수 있다. 상기 제1 불순물 영역(31)의 주변은 상기 고-저항 영역(37)으로 둘러싸일 수 있다. 상기 고-저항 영역(37)의 외측은 상기 소자 분리 막(29)으로 둘러싸일 수 있다. 상기 소자 분리 막(29)의 외측은 상기 제2 불순물 영역(33)으로 둘러싸일 수 있다. 상기 제2 불순물 영역(33)의 외측은 상기 제3 불순물 영역(35)으로 둘러싸일 수 있다. 상기 고-저항 영역(37), 상기 소자 분리 막(29), 및 상기 제2 불순물 영역(33)의 외측면들은 원형을 보일 수 있다.
도 14내지 도 21은 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 14를 참조하면, 기판(21) 상에 웰(well; 25)이 형성될 수 있다. 상기 웰(well; 25)은 상기 기판(21)에 직접적으로 접촉될 수 있다.
다른 실시 예에서, 상기 웰(well; 25)은 생략될 수 있다. 상기 기판(21) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 고-저항 영역(37)이 형성될 수 있다.
도 15를 참조하면, 기판(21) 상에 제1 매립 배선 층(23A) 및 제2 매립 배선 층(23B)이 차례로 적층될 수 있다. 상기 제2 매립 배선 층(23B) 상에 웰(well; 25A, 25B, 25C, 25D, 25E)이 형성될 수 있다. 상기 웰(well; 25A, 25B, 25C, 25D, 25E)은 제1 영역(25A), 제2 영역(25B), 제3 영역(25C), 제4 영역(25D), 및 제5 영역(25E)을 포함할 수 있다. 상기 웰(well; 25A, 25B, 25C, 25D, 25E) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 고-저항 영역(37)이 형성될 수 있다.
상기 제1 영역(25A)은 상기 제2 영역(25B), 상기 제3 영역(25C), 상기 제4 영역(25D), 및 상기 제5 영역(25E)보다 높은 저항을 보일 수 있다. 상기 제1 영역(25A) 내에서 제1 도전형 불순물들의 원자 비는 상기 제2 영역(25B), 상기 제3 영역(25C), 상기 제4 영역(25D), 및 상기 제5 영역(25E)보다 낮을 수 있다.
상기 제2 영역(25B) 및 상기 제4 영역(25D)은 상기 제1 영역(25A), 상기 제3 영역(25C), 및 상기 제5 영역(25E)보다 낮은 저항을 보일 수 있다. 상기 제2 영역(25B) 및 상기 제4 영역(25D) 내에서 제1 도전형 불순물들의 원자 비는 상기 제1 영역(25A), 상기 제3 영역(25C), 및 상기 제5 영역(25E)보다 클 수 있다.
상기 제3 영역(25C) 및 상기 제5 영역(25E)은 상기 제1 영역(25A)보다 낮은 저항을 보이고 상기 제2 영역(25B) 및 상기 제4 영역(25D)보다 높은 저항을 보일 수 있다. 상기 제3 영역(25C) 및 상기 제5 영역(25E) 내에서 제1 도전형 불순물들의 원자 비는 상기 제1 영역(25A)보다 클 수 있으며 상기 제2 영역(25B) 및 상기 제4 영역(25D)보다 낮을 수 있다.
상기 제1 영역(25A) 상에 상기 제2 영역(25B), 상기 제3 영역(25C), 상기 제4 영역(25D), 및 상기 제5 영역(25E)이 형성될 수 있다. 상기 제1 영역(25A)은 상기 고-저항 영역(37)의 바닥 및 측면들을 감쌀 수 있다. 상기 제2 영역(25B) 및 상기 제3 영역(25C)은 상기 제1 불순물 영역(31)의 하부에 부분적으로 중첩될 수 있다. 상기 제2 영역(25B) 및 상기 제3 영역(25C)은 상기 고-저항 영역(37)에서 떨어질 수 있다. 상기 제2 영역(25B)은 상기 제1 영역(25A) 및 상기 제3 영역(25C) 사이에 형성될 수 있다. 상기 제3 영역(25C)은 상기 제1 불순물 영역(31) 및 상기 제2 영역(25B) 사이에 형성될 수 있다. 상기 제2 영역(25B) 및 상기 제3 영역(25C)은 상기 제1 불순물 영역(31)보다 좁은 폭을 보일 수 있다. 상기 제1 영역(25A)은 상기 고-저항 영역(37) 및 상기 제2 영역(25B) 사이와 상기 고-저항 영역(37) 및 상기 제3 영역(25C) 사이에 형성될 수 있다. 상기 고-저항 영역(37) 및 상기 제2 영역(25B) 사이의 상기 제1 영역(25A)은 상기 제1 불순물 영역(31)에 직접적으로 접촉될 수 있다. 상기 제2 영역(25B)의 바닥은 상기 고-저항 영역(37)의 바닥과 실질적으로 동일한 수평 레벨에 형성될 수 있다.
상기 제5 영역(25E)은 상기 제4 영역(25D) 상에 형성될 수 있다. 상기 제4 영역(25D) 및 상기 제5 영역(25E)은 상기 제2 불순물 영역(33) 및 상기 제3 불순물 영역(35)과 중첩될 수 있다. 상기 제4 영역(25D) 및 상기 제5 영역(25E)은 상기 소자 분리 막(29)과 부분적으로 중첩되도록 신장될 수 있다. 상기 제5 영역(25E)은 상기 제4 영역(25D)보다 큰 폭을 보일 수 있다. 상기 제5 영역(25E) 및 상기 소자 분리 막(29)의 중첩 길이는 상기 제4 영역(25D) 및 상기 소자 분리 막(29)의 중첩 길이보다 클 수 있다. 상기 제4 영역(25D) 및 상기 제5 영역(25E)은 상기 고-저항 영역(37)에서 떨어질 수 있다. 상기 제4 영역(25D) 및 상기 고-저항 영역(37) 사이의 간격은 상기 제5 영역(25E) 및 상기 고-저항 영역(37) 사이의 간격보다 클 수 있다. 상기 제1 영역(25A)은 상기 제4 영역(25D) 및 상기 고-저항 영역(37) 사이와 상기 제5 영역(25E) 및 상기 고-저항 영역(37) 사이에 형성될 수 있다. 상기 제5 영역(25E) 및 상기 고-저항 영역(37) 사이의 상기 제1 영역(25A)은 상기 소자 분리 막(29)에 직접적으로 접촉될 수 있다. 상기 제4 영역(25D)의 바닥은 상기 고-저항 영역(37)의 바닥과 실질적으로 동일한 수평 레벨에 형성될 수 있다. 상기 제5 영역(25E)은 상기 제2 불순물 영역(33), 상기 제3 불순물 영역(35), 및 상기 소자 분리 막(29)에 직접적으로 접촉될 수 있다.
다른 실시 예에서, 상기 제3 영역(25C)은 상기 제2 영역(25B)보다 낮은 저항을 보일 수 있다. 상기 제3 영역(25C) 내에서 제1 도전형 불순물들의 원자 비는 상기 제2 영역(25B)보다 클 수 있다. 상기 제5 영역(25E)은 상기 제4 영역(25D)보다 낮은 저항을 보일 수 있다. 상기 제5 영역(25E) 내에서 제1 도전형 불순물들의 원자 비는 상기 제4 영역(25D)보다 클 수 있다.
도 16을 참조하면, 웰(well; 25A, 25B, 25C, 25D, 25E) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 고-저항 영역(37), 및 제4 불순물 영역(39)이 형성될 수 있다.
상기 제4 불순물 영역(39)은 상기 소자 분리 막(29) 및 상기 제2 불순물 영역(33) 사이에 형성될 수 있다. 상기 제4 불순물 영역(39)은 제5 영역(25E)과 중첩될 수 있다. 상기 제4 불순물 영역(39)은 제1 도전형 불순물들을 포함할 수 있다. 상기 제4 불순물 영역(39)은 상기 제5 영역(25E)보다 낮은 저항을 보일 수 있다. 상기 제4 불순물 영역(39) 내에서 제1 도전형 불순물들의 원자 비는 상기 제5 영역(25E)보다 클 수 있다.
도 17을 참조하면, 웰(well; 25A, 25B, 25C, 25D, 25E) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33A), 제3 불순물 영역(35A), 및 고-저항 영역(37)이 형성될 수 있다. 층간 절연 막(40) 내에 제3 하부 플러그(45A), 저항 패턴(45R), 및 제3 상부 플러그(45B)가 형성될 수 있다.
상기 제3 불순물 영역(35A)은 상기 제2 불순물 영역(33A) 및 상기 소자 분리 막(29) 사이에 형성될 수 있다. 상기 저항 패턴(45R)은 상기 제3 하부 플러그(45A) 및 상기 제3 상부 플러그(45B) 사이에 형성될 수 있다.
도 18을 참조하면, 웰(well; 25A, 25B, 25C, 25D, 25E) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 및 제3 불순물 영역(35)이 형성될 수 있다. 상기 제1 불순물 영역(31)은 상기 소자 분리 막(29)에 직접적으로 접촉될 수 있다. 제3 영역(25C) 및 제5 영역(25E) 사이의 제1 영역(25A)은 상기 제1 불순물 영역(31) 및 상기 소자 분리 막(29)에 직접적으로 접촉될 수 있다. 상기 제3 영역(25C) 및 상기 제5 영역(25E) 사이의 간격은 상기 제2 영역(25B) 및 상기 제4 영역(25D) 사이의 간격보다 좁을 수 있다.
도 19를 참조하면, 웰(well; 25A, 25B, 25C, 25D, 25E) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 제4 불순물 영역(39)이 형성될 수 있다. 상기 제1 불순물 영역(31)은 상기 소자 분리 막(29)에 직접적으로 접촉될 수 있다. 제3 영역(25C) 및 제5 영역(25E) 사이의 제1 영역(25A)은 상기 제1 불순물 영역(31) 및 상기 소자 분리 막(29)에 직접적으로 접촉될 수 있다. 상기 제4 불순물 영역(39)은 상기 소자 분리 막(29) 및 상기 제2 불순물 영역(33) 사이에 형성될 수 있다. 상기 제4 불순물 영역(39)은 제5 영역(25E)과 중첩될 수 있다.
도 20을 참조하면, 웰(well; 25A, 25B, 25C, 25D, 25E) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 제5 불순물 영역(38)이 형성될 수 있다. 상기 제5 불순물 영역(38)은 상기 소자 분리 막(29) 및 상기 제1 불순물 영역(31) 사이에 형성될 수 있다. 상기 제5 불순물 영역(38)의 하단은 상기 소자 분리 막(29)의 하단보다 높은 레벨에 형성될 수 있다. 상기 제5 불순물 영역(38)은 제1 도전형 불순물들을 포함할 수 있다. 제3 영역(25C) 및 제5 영역(25E) 사이의 제1 영역(25A)은 상기 제1 불순물 영역(31), 상기 제5 불순물 영역(38), 및 상기 소자 분리 막(29)에 직접적으로 접촉될 수 있다.
도 21을 참조하면, 웰(well; 25A, 25B, 25C, 25D, 25E) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 제4 불순물 영역(39), 및 제5 불순물 영역(38)이 형성될 수 있다.
이제 도 1 및 도 15를 다시 한번 참조하여 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 형성 방법들을 설명하기로 한다.
도 1을 참조하면, 기판(21) 상에 매립 배선 층(23)이 형성될 수 있다. 상기 기판(21)은 실리콘웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(21)은 P형 불순물들을 포함하는 단결정 실리콘 웨이퍼일 수 있다. 상기 매립 배선 층(23)은 금속, 금속실리사이드, 금속질화물, 도전성 카본, 도핑된 반도체, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 매립 배선 층(23)은 N형 불순물들을 포함하는 단결정 실리콘을 포함할 수 있다. 상기 매립 배선 층(23)은 이온 주입 방법, 에피택시얼 성장 방법, 도전성 박막 형성 방법, 또는 이들의 조합을 이용하여 형성될 수 있다.
상기 매립 배선 층(23) 상에 웰(well; 25)이 형성될 수 있다. 상기 웰(well; 25)은 제1 도전형 불순물들을 포함하는 단결정 실리콘과 같은 반도체일 수 있다. 상기 웰(well; 25) 상에 소자 분리 막(29), 제1 불순물 영역(31), 제2 불순물 영역(33), 제3 불순물 영역(35), 및 고-저항 영역(37)이 형성될 수 있다.
상기 소자 분리 막(29)은 상기 웰(well; 25)을 부분적으로 패터닝하여 형성된 소자 분리 트렌치(29T) 내에 형성될 수 있다. 상기 소자 분리 막(29)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다. 상기 소자 분리 막(29)은 100 nm 내지 3000 nm 두께로 형성될 수 있다. 상기 제1 불순물 영역(31), 상기 제2 불순물 영역(33), 상기 제3 불순물 영역(35), 및 상기 고-저항 영역(37)은 상기 웰(well; 25) 내에 다양한 에너지 및 다양한 소스(source)를 이용한 이온 주입 방법들을 적용하여 형성될 수 있다. 상기 제1 불순물 영역(31), 상기 제2 불순물 영역(33), 및 상기 고-저항 영역(37)은 제2 도전형 불순물들을 포함하는 단결정 실리콘과 같은 반도체일 수 있다. 상기 제3 불순물 영역(35)은 제1 도전형 불순물들을 포함하는 단결정 실리콘과 같은 반도체일 수 있다.
상기 기판(21) 상에 상기 제1 불순물 영역(31), 상기 소자 분리 막(29), 상기 제2 불순물 영역(33), 상기 제3 불순물 영역(35), 및 상기 고-저항 영역(37)을 덮는 층간 절연 막(40)이 형성될 수 있다. 상기 층간 절연 막(40)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 저-유전물(low-K dielectrics), 또는 이들의 조합을 포함할 수 있다.
상기 층간 절연 막(40)을 관통하는 제1 플러그(41), 제2 플러그(43), 및 제3 플러그(45)가 형성될 수 있다. 상기 제1 플러그(41), 상기 제2 플러그(43), 및 상기 제3 플러그(45)는 금속, 금속실리사이드, 금속질화물, 도전성 카본, 도핑된 반도체, 또는 이들의 조합을 포함할 수 있다.
도 15를 참조하면, 기판(21) 상에 제1 매립 배선 층(23A)이 형성될 수 있다. 상기 제1 매립 배선 층(23A) 상에 제2 매립 배선 층(23B)이 형성될 수 있다. 예를 들면, 상기 제1 매립 배선 층(23A)은 상기 기판(21) 내에 이온 주입 공정을 이용하여 형성될 수 있다. 상기 제2 매립 배선 층(23B)은 에피택시얼 성장 방법을 이용하여 형성될 수 있다.
상기 제2 매립 배선 층(23B) 상에 웰(well; 25A, 25B, 25C, 25D, 25E)이 형성될 수 있다. 상기 웰(well; 25A, 25B, 25C, 25D, 25E)은 제1 영역(25A), 제2 영역(25B), 제3 영역(25C), 제4 영역(25D), 및 제5 영역(25E)을 포함할 수 있다. 상기 제1 영역(25A), 상기 제2 영역(25B), 상기 제3 영역(25C), 상기 제4 영역(25D), 및 상기 제5 영역(25E)은 다양한 에너지 및 다양한 도즈(dose)의 이온 주입 방법들을 적용하여 형성될 수 있다.
도 22 및 도 23은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도들 이다.
도 22를 참조하면, 도 1 내지 도 21을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로프로세서 (MicroProcessor; 2120), 파워(Power; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로프로세서(2120), 상기 파워(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워(2130)는 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로프로세서(2120)는 상기 파워(2130)로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 21을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다. 예를 들면, 상기 마이크로프로세서(2120)는 상기 고-저항 영역(도 1의 37)을 포함할 수 있다.
도 23을 참조하면, 전자 시스템(2400)은 본 발명 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416), 버스(2420), 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 메모리 시스템(2412), 및 상기 유저 인터페이스(2418)는 상기 버스(2420)를 경유하여 상호 접속될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 상기 전자 시스템(2400)으로부터 데이터를 출력하는데 사용될 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 21을 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자는 LPNP(lateral PNP) 구성을 갖는 바이폴라 트랜지스터를 포함할 수 있다.
11: 입/출력 패드 12: 내부 회로
13: ESD 보호 회로 21: 기판
23: 매립 배선 층 25: 웰(well)
29: 소자 분리 막
31: 제1 불순물 영역 33: 제2 불순물 영역
35: 제3 불순물 영역 37: 고-저항 영역
38: 제5 불순물 영역 39: 제4 불순물 영역
40: 층간 절연 막 41, 43, 45: 플러그
45R: 저항 패턴
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러 2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스

Claims (10)

  1. 기판 상의 웰;
    상기 웰 상에 형성되고 입/출력 패드에 접속된 제1 불순물 영역;
    상기 웰 상에 형성되고 상기 제1 불순물 영역과 떨어지며 접지(Vss)에 접속된 제2 불순물 영역;
    상기 웰 상에 형성되고 상기 제1 불순물 영역과 떨어지며 상기 접지(Vss)에 접속된 제3 불순물 영역;
    상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이의 소자 분리 막; 및
    상기 제1 불순물 영역 및 상기 소자 분리 막 사이에 형성되고 상기 제1 불순물 영역 및 상기 웰에 직접적으로 접촉되며 상기 제1 불순물 영역보다 높은 저항을 갖는 고-저항 영역을 포함하되,
    상기 웰 및 상기 제3 불순물 영역은 제1 도전형 불순물들을 포함하고, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 제1 도전형과 다른 제2 도전형 불순물들을 포함하고,
    상기 고-저항 영역은 상기 제2 도전형 불순물들을 포함하는, 반도체 소자.
  2. 제1 항에 있어서,
    상기 고-저항 영역의 상단은 상기 제1 불순물 영역의 하단보다 높은 레벨에 형성되고,
    상기 고-저항 영역의 하단은 상기 제1 불순물 영역의 하단보다 낮은 레벨에 형성된 반도체 소자.
  3. 제1 항에 있어서,
    상기 소자 분리 막의 하단은 상기 제1 불순물 영역의 하단보다 낮은 레벨에 형성되고,
    상기 고-저항 영역의 하단은 상기 소자 분리 막의 하단보다 낮은 레벨에 형성된 반도체 소자.
  4. 제1 항에 있어서,
    상기 고-저항 영역은 상기 소자 분리 막의 하부에 중첩된 반도체 소자.
  5. 제1 항에 있어서,
    상기 고-저항 영역 내에서 상기 제2 도전형 불순물들의 원자 비는 상기 제1 불순물 영역보다 낮은 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 불순물 영역 및 상기 소자 분리 막 사이의 제4 불순물 영역을 더 포함하되,
    상기 제2 불순물 영역은 상기 제3 불순물 영역 및 상기 제4 불순물 영역 사이에 형성되고, 상기 제4 불순물 영역은 상기 제1 도전형 불순물들을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제3 불순물 영역 상의 하부 플러그;
    상기 하부 플러그 상의 저항 패턴; 및
    상기 저항 패턴 상의 상부 플러그를 더 포함하되,
    상기 상부 플러그는 상기 접지(Vss)에 접속되고,
    상기 제3 불순물 영역은 상기 소자 분리 막 및 상기 제2 불순물 영역 사이에 형성된 반도체 소자.
  8. 제1 항에 있어서,
    상기 웰은
    제1 영역;
    상기 제1 영역 상에 형성되고 상기 제1 영역보다 낮은 저항을 갖는 제2 영역; 및
    상기 제2 영역 상에 형성되고 상기 제1 영역보다 낮은 저항을 갖는 제3 영역을 포함하되,
    상기 제2 영역 및 상기 제3 영역은 상기 제1 불순물 영역의 하부에 부분적으로 중첩되고,
    상기 제1 영역은 상기 고-저항 영역의 바닥 및 측면들을 감싸는 반도체 소자.
  9. 기판 상의 웰; 및
    상기 웰 상에 형성된 다수의 ESD보호 소자들을 포함하되,
    상기 ESD보호 소자들의 각각은
    입/출력 패드에 접속된 제1 불순물 영역;
    상기 제1 불순물 영역과 떨어지며 접지(Vss)에 접속된 제2 불순물 영역; 상기 제1 불순물 영역과 떨어지며 상기 접지(Vss)에 접속된 제3 불순물 영역;
    상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이의 소자 분리 막; 및
    상기 제1 불순물 영역 및 상기 소자 분리 막 사이에 형성되고 상기 제1 불순물 영역 및 상기 웰에 직접적으로 접촉되며 상기 제1 불순물 영역보다 높은 저항을 갖는 고-저항 영역을 포함하되,
    상기 제1 불순물 영역, 상기 제2 불순물 영역, 및 상기 제3 불순물 영역 중 적어도 하나는 육각형이고,
    상기 웰 및 상기 제3 불순물 영역은 제1 도전형 불순물들을 포함하고, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 제1 도전형과 다른 제2 도전형 불순물들을 포함하고,
    상기 고-저항 영역은 상기 제2 도전형 불순물들을 포함하는, 반도체 소자.
  10. 기판 상의 웰;
    상기 웰 상에 형성되고 입/출력 패드에 접속된 제1 불순물 영역;
    상기 웰 상에 형성되고 상기 제1 불순물 영역과 떨어지며 접지(Vss)에 접속된 제2 불순물 영역;
    상기 웰 상에 형성되고 상기 제1 불순물 영역과 떨어지며 상기 접지(Vss)에 접속된 제3 불순물 영역; 및
    상기 제1 불순물 영역 및 상기 제2 불순물 영역 사이의 소자 분리 막을 포함하되,
    상기 웰 및 상기 제3 불순물 영역은 제1 도전형 불순물들을 포함하고, 상기 제1 불순물 영역 및 상기 제2 불순물 영역은 상기 제1 도전형과 다른 제2 도전형 불순물들을 포함하며,
    상기 웰은
    제1 영역;
    상기 제1 영역 상에 형성되고 상기 제1 영역보다 낮은 저항을 갖는 제2 영역;
    상기 제2 영역 상에 형성되고 상기 제1 영역보다 낮은 저항을 갖는 제3 영역;
    상기 제1 영역 상에 형성되고 상기 제1 영역보다 낮은 저항을 갖는 제4 영역; 및
    상기 제4 영역 상에 형성되고 상기 제1 영역보다 낮은 저항을 갖는 제5 영역을 포함하되,
    상기 제2 영역 및 상기 제3 영역은 상기 제1 불순물 영역의 하부에 부분적으로 중첩되고,
    상기 제4 영역 및 상기 제5 영역은 상기 제2 불순물 영역, 상기 제3 불순물 영역, 및 상기 소자 분리 막과 중첩되며,
    상기 제3 영역 및 상기 제5 영역 사이의 상기 제1 영역은 상기 소자 분리 막 및 상기 제1 불순물 영역에 직접적으로 접촉된 반도체 소자.
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