KR20160144164A - 누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법 - Google Patents

누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법 Download PDF

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KR20160144164A
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Abstract

반도체 소자 및 그의 형성 방법이 제공된다. 상기 반도체 소자는 소자 분리막 상에 위치하는 게이트 어셈블리; 상기 게이트 어셈블리의 측면 상에 위치하는 게이트 스페이서; 상기 게이트 스페이서 상에 위치하는 컨택 어셈블리; 상기 소자 분리막과 상기 컨택 어셈블리 사이에 위치하는 에어 갭; 및 상기 게이트 스페이서와 상기 에어 갭 사이에 위치하는 제 1 스페이서 캡핑막을 포함한다. 상기 제 1 스페이서 캡핑막은 상기 게이트 스페이서와 식각 선택비를 갖는다.

Description

누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법{Semiconductor device blocking a leakage current and method for fabricating the same}
본 발명은 게이트 어셈블리와 에피택시얼 영역 사이의 누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
핀 전계 효과 트랜지스터(Fin Field Effect Transistor; Fin FET) 등과 같은 반도체 소자는 핀 바디들 및 상기 핀 바디들 사이에 위치하는 소자 분리막들을 포함한다. 상기 반도체 소자는 핀 바디들과 소자 분리막들과 수직 교차하는 게이트 어셈블리들, 상기 게이트 어셈블리들의 측면 상에 위치하는 게이트 스페이서들 및 상기 게이트 스페이서들 사이에서 상기 핀 바디들의 상부면 상에 위치하는 에피택시얼 영역들을 더 포함할 수 있다. 상기 반도체 소자에서는 핀 바디와 소자 분리막의 단차에 의해 게이트 어셈블리와 에피택시얼 영역 사이에서 누설 전류가 발생할 수 있다. 반도체 소자에서는 누설 전류에 의한 오동작을 방지하기 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 게이트 어셈블리와 에피택시얼 영역 사이의 전기적 연결을 방지할 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 소자 분리막 상에 위치하는 게이트 어셈블리; 상기 게이트 어셈블리의 측면 상에 위치하는 게이트 스페이서; 상기 게이트 스페이서 상에 위치하는 컨택 어셈블리; 상기 소자 분리막과 상기 컨택 어셈블리 사이에 위치하는 에어 갭; 및 상기 게이트 스페이서와 상기 에어 갭 사이에 위치하는 제 1 스페이서 캡핑막을 포함한다. 상기 제 1 스페이서 캡핑막은 상기 게이트 스페이서와 식각 선택비를 갖는다.
상기 제 1 스페이서 캡핑막은 상기 에어 갭을 둘러쌀 수 있다.
상기 반도체 소자는 상기 게이트 스페이서와 상기 제 1 스페이서 캡핑막 사이에 위치하는 제 2 스페이서 캡핑막을 더 포함할 수 있다.
상기 제 2 스페이서 캡핑막은 상기 제 1 스페이서 캡핑막과 식각 선택비를 가질 수 있다.
상기 제 2 스페이서 캡핑막의 최상단(uppermost end)은 상기 제 1 스페이서 캡핑막의 최상단보다 낮을 수 있다.
상기 제 2 스페이서 캡핑막은 상기 소자 분리막과 상기 제 1 스페이서 캡핑막 사이로 연장될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 제 1 핀 바디 및 상기 제 1 핀 바디와 이격되는 제 2 핀 바디를 포함하는 기판; 상기 제 1 핀 바디와 상기 제 2 핀 바디 사이에 위치하는 소자 분리막; 상기 기판 상에 위치하고, 상기 제 1 핀 바디, 상기 제 2 핀 바디 및 상기 소자 분리막과 교차하는 게이트 어셈블리; 상기 게이트 어셈블리의 측면 상에 위치하는 게이트 스페이서; 상기 제 1 핀 바디, 상기 제 2 핀 바디, 상기 소자 분리막 및 상기 게이트 스페이서 사이에 위치하는 에어 갭; 및 상기 에어 갭을 둘러싸며, 상기 게이트 스페이서와 식각 선택비를 갖는 스페이서 캡핑막을 포함한다.
상기 스페이서 캡핑막은 상기 게이트 스페이서와 직접 접촉할 수 있다.
상기 반도체 소자는 상기 게이트 스페이서 상에서 상기 제 1 핀 바디의 상부면 상에 위치하는 제 1 에피택시얼 영역; 및 상기 게이트 스페이서 상에서 상기 제 2 핀 바디의 상부면 상에 위치하고, 상기 제 1 에피택시얼 영역과 이격되는 제 2 에피택시얼 영역을 더 포함할 수 있다. 상기 스페이서 캡핑막은 상기 제 1 에피택시얼 영역 및 상기 제 2 에피택시얼 영역의 서로 마주보는 하부 측면 상으로 연장될 수 있다.
상기 스페이서 캡핑막은 상기 제 1 에피택시얼 영역 및 상기 제 2 에피택시얼 영역의 서로 마주보는 하부 측면과 직접 접촉할 수 있다.
상기 제 1 에피택시얼 영역과 상기 제 2 에피택시얼 영역 사이의 공간은 상기 스페이서 캡핑막에 의해 채워질 수 있다.
상기 스페이서 캡핑막은 질화물을 포함할 수 있다.
상기 스페이서 캡핑막의 상부면은 보울(bowl) 형상일 수 있다.
상기 소자 분리막 상에서 상기 게이트 어셈블리의 하부면은 상기 스페이서 캡핑막의 하부면보다 낮을 수 있다.
상기 소자 분리막 상에서 상기 게이트 스페이서의 최하단은 상기 스페이서 캡핑막의 하부면과 동일 레벨일 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 소자는 소자 분리막 상에 위치하는 게이트 어셈블리들; 상기 게이트 어셈블리들의 측면 상에 위치하는 게이트 스페이서들; 상기 게이트 스페이서들 사이에 위치하는 에어 갭들; 및 상기 게이트 스페이서들과 상기 에어 갭들 사이에 위치하고, 상기 게이트 스페이서들과 식각 선택비를 갖는 제 1 스페이서 캡핑막들을 포함한다. 상기 제 1 스페이서 캡핑막들의 최상단은 상기 에어 갭들의 최상단보다 높다.
상기 제 1 스페이서 캡핑막들은 상기 소자 분리막의 상부면을 따라 연장될 수 있다.
상기 게이트 어셈블리들 사이에서 상기 제 1 스페이서 캡핑막들 각각은 U 형상일 수 있다.
상기 반도체 소자는 상기 에어 갭들과 상기 제 1 스페이서 캡핑막들 사이에 위치하는 제 2 스페이서 캡핑막들을 더 포함할 수 있다.
상기 제 2 스페이서 캡핑막들은 상기 제 1 스페이서 캡핑막들과 식각 선택비를 가질 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는 게이트 어셈블리와 에피택시얼 영역 사이의 전기적 연결을 방지할 수 있다. 이에 따라 본 발명의 기술적 사상에 따른 반도체 소자에서는 게이트 어셈블리와 에피택시얼 영역 사이의 누설 전류가 차단될 수 있다. 따라서 본 발명의 기술적 사상에 따른 반도체 소자에서는 오동작이 방지되고, 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 레이 아웃을 나타낸 도면이다.
도 2a는 도 1의 I-I'선을 따라 절단한 단면을 나타낸 도면이다.
도 2b는 도 1의 II-II'선을 따라 절단한 단면을 나타낸 도면이다.
도 2c는 도 1의 III-III'선을 따라 절단한 단면을 나타낸 도면이다.
도 2d는 도 2c의 P 영역을 확대한 도면이다.
도 3a 내지 3c는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 도면들이다.
도 4a 내지 4c는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 도면들이다.
도 5a 내지 5c는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 도면들이다.
도 6a 내지 6c는 본 발명의 다른 실시 예에 따른 반도체 소자를 나타낸 도면들이다.
도 7a 내지 21a, 7b 내지 21b 및 7c 내지 21c는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 14d는 도 14c의 R 영역을 확대한 도면이다.
도 22a 내지 25a, 22b 내지 25b 및 22c 내지 25c는 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 26a 내지 29a, 26b 내지 29b 및 26c 내지 29c는 본 발명의 일 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 30은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 나타낸 도면이다.
도 31은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 도면이다.
도 32는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 도면이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
　
(실시 예)
도 1은 본 발명의 실시 예에 따른 반도체 소자의 레이 아웃을 나타낸 도면이다. 도 2a는 도 1의 I-I'선을 따라 절단한 도면이다. 도 2b는 도 1의 II-II'선을 따라 절단한 도면이다. 도 2c는 도 1의 III-III'선을 따라 절단한 도면이다. 도 2d는 도 2c의 P 영역을 확대한 도면이다.
도 1 및 2a 내지 2d를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 기판(100), 소자 분리막들(200), 게이트 어셈블리들(300), 게이트 스페이서들(350), 에피택시얼 영역들(400), 스페이서 캡핑막들(610), 스토퍼(700), 층간 절연막(800) 및 컨택 어셈블리들(900)을 포함할 수 있다.
상기 기판(100)은 반도체 웨이퍼를 포함할 수 있다. 예를 들어, 상기 기판(100)은 단결정 실리콘 웨이퍼, SOI(Silicon On Insulaotr) 또는 실리콘 게르마늄층을 포함하는 실리콘 웨이퍼를 포함할 수 있다.
상기 기판(100)은 핀 바디들(110)을 포함할 수 있다. 상기 핀 바디들(110)은 상기 기판(100)으로부터 돌출된 형상일 수 있다. 상기 핀 바디들(110)은 일 방향으로 연장될 수 있다. 상기 핀 바디들(110)은 서로 평행할 수 있다. 인접한 핀 바디들(110) 사이의 거리는 다를 수 있다.
상기 소자 분리막들(200)은 상기 핀 바디들(110) 사이에 위치할 수 있다. 상기 소자 분리막들(200)은 상기 핀 바디들(110)과 동일한 방향으로 연장될 수 있다. 상기 소자 분리막들(200)은 상기 핀 바디들(110)의 측면을 덮을 수 있다.
상기 소자 분리막들(200)은 절연물을 포함할 수 있다. 예를 들어, 상기 소자 분리막들(200)은 실리콘 산화물(SiO)을 포함할 수 있다.
상기 게이트 어셈블리들(300)은 상기 기판(100) 상에 위치할 수 있다. 상기 게이트 어셈블리들(300)은 일 방향으로 연장될 수 있다. 예를 들어, 상기 게이트 어셈블리들(300)은 상기 핀 바디들(110) 및 상기 소자 분리막들(200)과 수직 교차할 수 있다. 상기 게이트 어셈블리들(300)은 서로 평행할 수 있다. 인접한 게이트 어셈블리들(300) 사이의 거리는 일정할 수 있다.
각각의 게이트 어셈블리(300)는 인터페이스 절연막(310), 게이트 절연막(320), 게이트 배리어막(330) 및 게이트 전극(340)을 포함할 수 있다.
상기 인터페이스 절연막(310)은 상기 핀 바디들(110)에 가까이 위치할 수 있다. 상기 인터페이스 절연막(310)은 상기 핀 바디들(110)의 표면 상에 위치할 수 있다 상기 인터페이스 절연막(310)은 상기 핀 바디들(110)과 직접 접촉할 수 있다.
상기 인터페이스 절연막(310)은 절연물을 포함할 수 있다. 예를 들어, 상기 인터페이스 절연막(310)은 상기 핀 바디들(110)의 표면이 산화된 자연 산화막일 수 있다.
상기 게이트 절연막(320)은 상기 인터페이스 절연막(310) 상에 위치할 수 있다. 상기 게이트 절연막(320)은 상기 소자 분리막들(200) 상으로 연장될 수 있다. 상기 인터페이스 절연막(310)은 상기 핀 바디들(110)과 상기 게이트 절연막(320) 사이에 위치할 수 있다.
상기 게이트 절연막(320)은 절연물을 포함할 수 있다. 상기 게이트 절연막(320)은 고유전율을 가질 수 있다. 예를 들어, 상기 게이트 절연막(320)은 하프늄 산화물(HfO), 알루미늄 산화물(AlO) 또는 티타늄 산화물(TiO) 등과 같은 금속 산화물을 포함할 수 있다.
상기 게이트 배리어막(330)은 상기 게이트 절연막(320) 상에 위치할 수 있다. 상기 게이트 배리어막(330)은 배리어용 물질을 포함할 수 있다. 예를 들어, 상기 게이트 배리어막(330)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다.
상기 게이트 전극(340)은 상기 게이트 배리어막(330) 상에 위치할 수 있다. 상기 게이트 전극(340)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(340)은 텅스텐(W), 구리(Cu) 및 티타늄(Ti) 등과 같은 금속 또는 금속 화합물을 포함할 수 있다.
상기 소자 분리막들(200) 상에서 상기 게이트 어셈블리들(300)은 게이트 테일(tail) 영역들(300t)을 포함할 수 있다. 상기 게이트 테일 영역들(300t)은 상기 게이트 어셈블리들(300)의 측면으로부터 돌출된 형상일 수 있다. 상기 게이트 테일 영역들(300t)은 상기 게이트 어셈블리들(300)의 하단부(lowermost end)에 위치할 수 있다.
상기 게이트 스페이서들(350)은 상기 게이트 어셈블리들(300)의 측면 상에 위치할 수 있다. 상기 게이트 스페이서들(350)은 상기 게이트 어셈블리들(300)을 따라 연장될 수 있다. 예를 들어, 상기 게이트 스페이서들(350)은 상기 핀 바디들(110) 및 상기 소자 분리막들(200)과 수직 교차할 수 있다.
상기 소자 분리막들(200) 상에서 상기 게이트 스페이서들(350)은 상기 게이트 테일 영역들(300t)을 덮을 수 있다. 상기 게이트 스페이서들(350)의 두께는 상기 게이트 테일 영역들(300t) 상에서 상대적으로 얇아질 수 있다.
상기 소자 분리막들(200) 상에서 상기 게이트 스페이서들(350)의 하단부는 상기 게이트 어셈블리들(300)의 하부면보다 높을 수 있다. 상기 소자 분리막들(200) 상에서 상기 게이트 스페이서들(350)의 하단부는 상기 소자 분리막들(200)의 상부면과 동일 레벨일 수 있다. 상기 소자 분리막들(200) 상에서 상기 게이트 어셈블리들(300)의 하부면은 상기 소자 분리막들(200)의 상부면보다 낮을 수 있다.
상기 게이트 스페이서들(350)은 절연물을 포함할 수 있다. 상기 게이트 스페이서들(350)은 카본을 포함할 수 있다. 예를 들어, 상기 게이트 스페이서들(350)은 실리콘 탄산 질화물(SiCON)을 포함할 수 있다.
상기 게이트 스페이서들(350) 사이에는 에어 갭들(AG)이 위치할 수 있다. 상기 에어 갭들(AG)은 근접하여 위치하는 상기 핀 바디들(110) 사이에 위치할 수 있다. 상기 에어 갭들(AG)은 상기 소자 분리막들(200) 상에 위치할 수 있다.
상기 에피택시얼 영역들(400)은 상기 게이트 스페이서들(350) 사이에 위치할 수 있다. 상기 에피택시얼 영역들(400)은 상기 핀 바디들(110)의 상부면 상에 위치할 수 있다. 상기 게이트 스페이서들(350) 사이에서 상기 핀 바디들(110)의 상부면은 상기 게이트 어셈블리들(300)의 하부에서 상기 핀 바디들(110)의 상부면보다 낮을 수 있다. 상기 에피택시얼 영역들(400)의 하부면은 상기 핀 바디들(110) 상에서 상기 게이트 어셈블리들(300)의 하부면보다 낮을 수 있다. 예를 들어, 상기 에피택시얼 영역들(400)은 소오스/드레인 영역으로 기능할 수 있다.
상기 에피택시얼 영역들(400)은 에피택시얼 성장된 물질을 포함할 수 있다. 예를 들어, 상기 에피택시얼 영역들(400)은 에피택시얼 성장된 실리콘(Si), 실리콘 게르마늄(SiGe) 또는 실리콘 카본(SiC)을 포함할 수 있다. 상기 에피택시얼 영역들(400)은 도펀트를 더 포함할 수 있다. 예를 들어, 상기 에피택시얼 영역들(400)은 인(P), 비소(As) 또는 붕소(B)를 포함할 수 있다.
상기 에피택시얼 영역들(400)은 서로 이격될 수 있다. 각각의 에피택시얼 영역(400)은 하부 측면(400LS), 상부 측면(400US) 및 상부면(400TS)을 포함할 수 있다. 상기 상부 측면(400US)은 상기 하부 측면(400LS)과 상부면(400TS) 사이에 위치할 수 있다. 상기 상부 측면(400US)의 경사는 상기 하부 측면(400LS)의 경사와 반대일 수 있다. 예를 들어, 상기 에피택시얼 영역들(400)의 상기 하부 측면들(400LS)은 상기 소자 분리막들(200)을 향할 수 있다.
근접하게 위치하는 에피택시얼 영역들(400)의 서로 마주보는 하부 측면들(400LS)은 상기 에어 갭들(AG)을 향할 수 있다. 상기 에어 갭들(AG)은 근접하게 위하는 핀 바디들(110), 상기 소자 분리막들(200), 상기 게이트 스페이서들(350) 및 근접하게 위치하는 에피택시얼 영역들(400)의 상기 하부 측면들(400LS) 사이에 위치할 수 있다.
상기 에피택시얼 영역들(400)의 표면 상에는 에피택시얼 산화막들(410)이 위치할 수 있다. 상기 에피택시얼 산화막들(410)은 상기 에피택시얼 영역들(400)의 표면이 산화된 자연 산화막일 수 있다.
상기 스페이서 캡핑막들(610)은 상기 게이트 스페이서들(350)과 상기 에어 갭들(AG) 사이에 위치할 수 있다. 상기 스페이서 캡핑막들(610)은 상기 에어 갭들(AG)을 둘러쌀 수 있다. 예를 들어, 상기 스페이서 캡핑막들(610)은 상기 핀 바디들(110), 상기 소자 분리막들(200), 상기 게이트 스페이서들(350) 및 상기 에피택시얼 영역들(400)과 상기 에어 갭들(AG) 사이에 위치할 수 있다. 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간은 상기 스페이서 캡핑막들(610)에 의해 채워질 수 있다.
상기 스페이서 캡핑막들(610)은 각각 내측 스페이서 캡핑막(611) 및 외측 스페이서 캡핑막(612)을 포함할 수 있다.
상기 내측 스페이서 캡핑막(611)은 상기 핀 바디들(110), 상기 소자 분리막들(200) 및 상기 게이트 스페이서들(350)과 직접 접촉할 수 있다. 상기 내측 스페이서 캡핑막(611)은 근접하게 위치하는 상기 에피택시얼 영역들(400)의 서로 마주보는 하부 측면들(400LS) 상으로 연장될 수 있다. 상기 내측 스페이서 캡핑막(611)은 상기 에피택시얼 영역들(400)의 상기 하부 측면들(400LS)과 직접 접촉할 수 있다.
상기 내측 스페이서 캡핑막(611)은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간을 채우지 않을 수 있다. 예를 들어, 근접하게 위치하는 상기 에피택시얼 영역들(400)의 상기 하부 측면들(400LS) 상에 상기 내측 스페이서 캡핑막(611)은 서로 이격될 수 있다. 예를 들어, 상기 소자 분리막들(200) 상의 상기 게이트 스페이서들(350) 사이에서 상기 내측 스페이서 캡핑막(611)은 U 형상일 수 있다.
상기 외측 스페이서 캡핑막(612)은 상기 내측 스페이서 캡핑막(611) 상에 위치할 수 있다. 상기 외측 스페이서 캡핑막(612)은 해당 에어 갭(AG)에 가까이 위치할 수 있다. 상기 외측 스페이서 캡핑막(612)은 해당 에어 갭(AG)과 상기 내측 스페이서 캡핑막(611) 사이에 위치할 수 있다. 상기 내측 스페이서 캡핑막(611)은 상기 외측 스페이서 캡핑막(612)과 해당 소자 분리막(200) 및 인접한 게이트 스페이서들(350) 사이로 연장될 수 있다.
상기 에어 갭들(AG)은 해당 스페이서 캡핑막(610)의 상기 외측 스페이서 캡핑막(612)에 의해 둘러싸일 수 있다. 상기 외측 스페이서 캡핑막(612)의 최상단(uppermost end)은 상기 내측 스페이서 캡핑막(611)의 최상단보다 높을 수 있다. 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이는 상기 외측 스페이서 캡핑막(612)에 의해 막힐 수 있다. 상기 외측 스페이서 캡핑막(612)은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간을 채울 수 있다. 상기 외측 스페이서 캡핑막(612)의 최상단은 상기 에피택시얼 영역들(400)의 상기 상부 측면들(400LS) 상에 위치할 수 있다.
상기 내측 스페이서 캡핑막(611) 및 상기 외측 스페이서 캡핑막(612)은 절연물을 포함할 수 있다. 상기 외측 스페이서 캡핑막(612)은 상기 게이트 스페이서들(350)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 외측 스페이서 캡핑막(612)은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 내측 스페이서 캡핑막(611)은 상기 외측 스페이서 캡핑막(612)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 내측 스페이서 캡핑막(611)은 실리콘 산화물(SiO)을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 내측 스페이서 캡핑막(611)이 외측 스페이서 캡핑막(612)과 식각 선택비를 갖는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자에서는 내측 스페이서 캡핑막(611)은 상기 게이트 스페이서(350)와 식각 선택비를 가질 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 반도체 소자에서는 내측 스페이서 캡핑막(611) 및 외측 스페이서 캡핑막(612)이 모두 실리콘 질화물(SiN)을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 게이트 스페이서(350)와 에어 갭(AG) 사이에 스페이서 캡핑막(610)이 위치할 수 있다. 상기 스페이서 캡핑막(610)은 상기 게이트 스페이서(350)와 식각 선택비를 갖는 외측 스페이서 캡핑막(612)을 포함할 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 상기 게이트 스페이서(350)의 손상된 영역에 의한 게이트 어셈블리(300)와 에피택시얼 영역(400) 사이의 전기적 연결이 방지될 수 있다. 따라서 본 발명의 실시 예에 따른 반도체 소자에서는 게이트 어셈블리(300)와 에피택시얼 영역(400) 사이의 누설 전류가 차단될 수 있다.
상기 스토퍼(700)는 상기 소자 분리막들(200) 상에 위치할 수 있다. 상기 스토퍼(700)는 상기 에피택시얼 영역들(400) 사이에 위치할 수 있다. 상기 스토퍼(700)는 상기 에피택시얼 산화막(410) 상에 위치할 수 있다. 상기 스토퍼(700)는 절연물을 포함할 수 있다. 예를 들어, 상기 스토퍼(700)는 실리콘 질화물(SiN)을 포함할 수 있다.
상기 층간 절연막(800)은 상기 스토퍼(700) 상에 위치할 수 있다. 상기 층간 절연막(800)은 절연물을 포함할 수 있다. 상기 층간 절연막(800)은 상기 스토퍼(700)와 식각 선택비를 가질 수 있다. 예를 들어, 상기 층간 절연막(800)은 실리콘 산화물(SiO)을 포함할 수 있다.
상기 컨택 어셈블리들(900)은 상기 에피택시얼 영역들(400)의 상부면들(400TS) 상에 위치할 수 있다. 상기 컨택 어셈블리들(900)은 상기 스토퍼(700) 및 상기 층간 절연막(800)을 관통할 수 있다. 상기 컨택 어셈블리들(900)은 상기 에피택시얼 영역들(400)과 직접 접촉할 수 있다.
상기 컨택 어셈블리들(900)은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이를 연결할 수 있다. 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이를 연결하는 상기 컨택 어셈블리들(900)은 상기 스페이서 캡핑막들(610)과 직접 접촉할 수 있다.
상기 컨택 어셈블리들(900)은 각각 실리사이드막(910), 컨택 배리어막(920) 및 컨택 플러그(930)를 포함할 수 있다.
상기 실리사이드막(910)은 상기 에피택시얼 영역들(400)의 표면에 직접 형성될 수 있다. 상기 실리사이드막(910)은 금속 실리사이드를 포함할 수 있다. 예를 들어, 상기 실리사이드막(910)은 텅스텐 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 또는 코발트 실리사이드를 포함할 수 있다.
상기 컨택 배리어막(920)은 상기 실리사이드막(910) 상에 위치할 수 있다. 상기 컨택 배리어막(920)은 배리어용 금속을 포함할 수 있다. 예를 들어, 상기 컨택 배리어막(920)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta) 또는 탄탈륨 질화물(TaN)을 포함할 수 있다.
상기 컨택 플러그(930)는 상기 컨택 배리어막(920) 상에 위치할 수 있다. 상기 컨택 플러그(930)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 컨택 플러그(930)는 텅스텐(W), 구리(Cu), 및 티타늄(Ti) 등과 같은 금속 또는 금속 화합물을 포함할 수 있다.
결과적으로 본 발명의 실시 예에 따른 반도체 소자는 소자 분리막(200) 상에서 게이트 스페이서(350)와 에어 갭(AG) 사이에 상기 게이트 스페이서(350)와 식각 선택비를 갖는 외측 스페이서 캡핑막(632)이 위치할 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자에서는 게이트 어셈블리(300)와 에피택시얼 영역(400) 사이의 누설 전류가 차단될 수 있다. 따라서 본 발명의 실시 예에 따른 반도체 소자에서는 오동작이 감소하고, 신뢰성이 향상될 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 게이트 스페이서(350)가 단일층인 것으로 설명된다. 그러나, 도 3a 내지 3c에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체 소자에서는 게이트 스페이서(350)가 내측 게이트 스페이서(351) 및 외측 게이트 스페이서(352)를 포함할 수 있다. 상기 외측 게이트 스페이서(352)는 상기 내측 게이트 스페이서(351)와 동일한 물질을 다른 구성비로 포함할 수 있다. 예를 들어, 상기 내측 게이트 스페이서(351) 및 상기 외측 게이트 스페이서(352)는 구성비가 다른 실리콘 탄산 질화물(SiCON)을 포함할 수 있다.
이와 달리, 본 발명의 다른 실시 예에 따른 반도체 소자에서는 상기 외측 게이트 스페이서(352)가 상기 내측 게이트 스페이서(351)와 다른 물질을 포함할 수 있다. 예를 들어, 상기 외측 게이트 스페이서(352)는 상기 내측 게이트 스페이서(351)와 식각 선택비를 가질 수 있다.
본 발명의 실시 예에 따른 반도체 소자는 에어 갭들(AG)이 외측 스페이서 캡핑막들(612)에 의해 둘러싸이는 것으로 설명된다. 그러나, 도 4a 내지 4c에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 반도체 소자에서는 근접하게 위치하는 에피택시얼 영역들(400) 사이의 공간은 외측 스페이서 캡핑막들(612)에 의해 완전히 채워지지 않을 수 있다. 상기 에어 갭들(AG)의 최상단은 컨택 어셈블리들(900)에 의해 덮힐 수 있다. 예를 들어, 소자 분리막들(200) 상의 게이트 스페이서들(350) 사이에서 상기 외측 스페이서 캡핑막들(612)은 U 형상일 수 있다.
도 5a 내지 5c는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면들이다.
도 5a 내지 5c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 기판(100), 소자 분리막들(200), 게이트 어셈블리들(300), 게이트 스페이서들(350), 에피택시얼 영역들(400), 스페이서 캡핑막들(620), 스토퍼(700), 층간 절연막(800) 및 컨택 어셈블리들(900)을 포함할 수 있다.
상기 기판(100)은 핀 바디들(110)을 포함할 수 있다. 상기 게이트 어셈블리들(300)은 인터페이스 절연막들(310), 게이트 절연막들(320), 게이트 배리어막들(330) 및 게이트 전극들(340)을 포함할 수 있다. 상기 컨택 어셈블리들(900)은 실리사이드막들(910), 컨택 배리어막들(920) 및 컨택 플러그들(930)을 포함할 수 있다. 근접하게 위치하는 상기 핀 바디들(110), 상기 소자 분리막들(200), 상기 게이트 스페이서들(350) 및 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에는 상기 에어 갭들(AG)이 위치할 수 있다.
상기 스페이서 캡핑막들(620)은 상기 게이트 스페이서들(350)과 상기 에어 갭들(AG) 사이에 위치할 수 있다. 상기 스페이서 캡핑막들(620)은 상기 게이트 스페이서들(350)과 직접 접촉할 수 있다. 상기 스페이서 캡핑막들(620)은 상기 소자 분리막들(200)과 상기 에어 갭들(AG) 사이로 연장될 수 있다. 상기 스페이서 캡핑막들(620)은 상기 소자 분리막들(200)과 직접 접촉할 수 있다. 상기 스페이서 캡핑막들(620)은 상기 에피택시얼 영역들(400)과 상기 에어 갭들(AG) 사이로 연장될 수 있다. 상기 스페이서 캡핑막들(620)은 근접하게 위치하는 상기 에피택시얼 영역들(400)과 직접 접촉할 수 있다. 상기 에어 갭들(AG)은 상기 스페이서 캡핑막들(620)에 의해 둘러싸일 수 있다. 근접하게 위치하는 에피택시얼 영역들(400) 사이의 공간은 상기 스페이서 캡핑막들(620)에 의해 채워질 수 있다.
상기 스페이서 캡핑막들(620)의 상부면은 보울(bowl) 형상일 수 있다. 상기 스페이서 캡핑막들(620)은 절연물을 포함할 수 있다. 상기 스페이서 캡핑막들(620)은 상기 게이트 스페이서들(350)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 스페이서 캡핑막들(620)은 실리콘 질화물(SiN)을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자에서는 상기 스페이서 캡핑막들(620)과 상기 컨택 어셈블리(900) 사이에 위치하는 상부 캡핑 패턴(625)을 더 포함할 수 있다. 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간은 상기 스페이서 캡핑막들(620) 및 상기 상부 캡핑 패턴(625)에 의해 채워질 수 있다. 상기 상부 캡핑 패턴(625)은 절연물을 포함할 수 있다. 예를 들어, 상기 상부 캡핑 패턴(625)은 상기 스토퍼(700)와 동일한 물질을 포함할 수 있다. 상기 상부 캡핑 패턴(625)은 실리콘 질화물(SiN)을 포함할 수 있다.
도 6a 내지 6c는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면들이다.
도 6a 내지 6c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자는 핀 바디들(110)을 포함하는 기판(100), 상기 핀 바디들(110) 사이에 위치하는 소자 분리막들(200), 상기 핀 바디들(110) 및 상기 소자 분리막들(200)과 교차하는 게이트 어셈블리들(300), 상기 게이트 어셈블리들(300)의 측면 상에 위치하는 게이트 스페이서들(350), 상기 게이트 스페이서들(350) 사이에서 상기 핀 바디들(110)의 상부면 상에 위치하는 에피택시얼 영역들(400), 근접하게 위치하는 상기 핀 바디들(110), 상기 소자 분리막들(200), 상기 게이트 스페이서들(350) 및 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 위치하는 상기 에어 갭들(AG), 상기 에어 갭들(AG)을 둘러싸는 스페이서 캡핑막들(620), 상기 소자 분리막들(200) 및 상기 에피택시얼 영역들(400) 상에 위치하는 스토퍼(700), 상기 스토퍼(700) 상에 위치하는 층간 절연막(800) 및 상기 에피택시얼 영역들(400)과 전기적으로 연결되는 컨택 어셈블리들(900)을 포함할 수 있다. ,
각각의 게이트 어셈블리(300)는 인터페이스 절연막(310), 게이트 절연막(320), 게이트 배리어막(330) 및 게이트 전극(340)을 포함할 수 있다. 각각의 컨택 어셈블리(900)는 실리사이드막(910), 컨택 배리어막(920) 및 컨택 플러그(930)를 포함할 수 있다. 각각의 스페이서 캡핑막들(630)은 내측 스페이서 캡핑막(631) 및 외측 스페이서 캡핑막(632)을 포함할 수 있다.
상기 내측 스페이서 캡핑막들(631)은 상기 게이트 스페이서들(350)과 상기 외측 스페이서 캡핑막들(632) 사이에 위치할 수 있다. 상기 내측 스페이서 캡핑막들(631)은 상기 게이트 스페이서들(350)과 직접 접촉할 수 있다. 상기 내측 스페이서 캡핑막들(631)은 상기 소자 분리막들(200)과 상기 외측 스페이서 캡핑막들(632) 사이로 연장될 수 있다. 상기 내측 스페이서 캡핑막들(631)은 상기 소자 분리막들(200)과 직접 접촉할 수 있다. 예를 들어, 상기 소자 분리막들(200) 상의 사익 게이트 스페이서들(350) 사이에서 상기 내측 스페이서 캡핑막들(632)은 U 형상일 수 있다.
상기 내측 스페이서 캡핑막들(631)은 절연물을 포함할 수 있다. 상기 내측 스페이서 캡핑막들(631)은 상기 게이트 스페이서들(350)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 내측 스페이서 캡핑막들(631)은 실리콘 질화물(SiN)을 포함할 수 있다.
상기 외측 스페이서 캡핑막들(632)은 상기 에어 갭들(AG)에 가까이 위치할 수 있다. 상기 외측 스페이서 캡핑막들(632)은 상기 내측 스페이서 캡핑막들(631)과 상기 에어 갭들(AG) 사이에 위치할 수 있다. 예를 들어, 상기 에어 갭들(AG)은 상기 외측 스페이서 캡핑막들(632)에 의해 둘러싸일 수 있다.
상기 외측 스페이서 캡핑막들(632)의 두께는 상기 내측 스페이서 캡핑막들(631)의 두께와 다를 수 있다. 예를 들어, 상기 외측 스페이서 캡핑막들(632)은 상기 내측 스페이서 캡핑막들(631)보다 두꺼울 수 있다.
상기 외측 스페이서 캡핑막들(632)의 상부면은 해당 내측 스페이서 캡핑막(631)의 상부면과 연결될 수 있다. 상기 내측 스페이서 캡핑막들(631)의 상부면 및 상기 외측 스페이서 캡핑막들(632)의 상부면은 연속될 수 있다. 상기 연결된 내측 스페이서 캡핑막(631)의 상부면과 외측 스페이서 캡핑막(632)의 상부면은 보울(bowl) 형상일 수 있다.
상기 외측 스페이서 캡핑막들(632)은 절연물을 포함할 수 있다. 상기 외측 스페이서 캡핑막들(632)은 상기 내측 스페이서 캡핑막들(631)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 외측 스페이서 캡핑막들(632)은 실리콘 산화물(SiO)을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자에서는 상기 스페이서 캡핑막들(630)과 상기 컨택 어셈블리(900) 사이에 위치하는 상부 캡핑 패턴(635)을 더 포함할 수 있다. 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간은 상기 스페이서 캡핑막들(630) 및 상기 상부 캡핑 패턴(635)에 의해 채워질 수 있다. 예를 들어, 상기 상부 캡핑 패턴(625)은 실리콘 질화물(SiN)을 포함할 수 있다.
도 7a 내지 21a, 7b 내지 21b, 7c 내지 21c는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다. 도 14d는 도 14c의 R 영역을 확대한 도면이다.
도 2a 내지 2d, 7a 내지 21a, 7b 내지 21b, 7c 내지 21c 및 14d를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 7a 내지 7c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 핀 바디들(110)을 포함하는 기판(100)을 준비하는 공정, 상기 핀 바디들(110) 사이에 소자 분리막들(200)을 형성하는 공정 및 상기 기판(100) 상에 상기 핀 바디들(110) 및 상기 소자 분리막들(200)과 수직 교차하는 희생 게이트 어셈블리들(10)을 형성하는 공정을 포함할 수 있다.
상기 핀 바디들(110)을 포함하는 상기 기판(100)을 준비하는 공정은 상기 기판(100)을 식각하여 상기 핀 바디들(110)을 형성하는 공정을 포함할 수 있다. 상기 핀 바디들(110)은 서로 평행하게 형성될 수 있다. 인접한 핀 바디들(110) 사이의 거리는 다를 수 있다.
상기 소자 분리막(200)은 절연물을 포함할 수 있다. 예를 들어, 상기 소자 분리막(200)을 형성하는 공정은 상기 핀 바디들(110) 사이를 실리콘 산화물(SiO)로 채우는 공정을 포함할 수 있다.
상기 희생 게이트 어셈블리들(10)을 형성하는 공정은 상기 핀 바디들(110) 상에 희생 게이트 절연 패턴들(11)을 형성하는 공정, 상기 희생 게이트 절연 패턴들(11) 및 상기 소자 분리막들(200) 상에 희생 게이트 전극들(12)을 형성하는 공정 및 상기 희생 게이트 전극들(12) 상에 희생 게이트 캡핑 패턴들(13)을 형성하는 공정을 포함할 수 있다. 상기 핀 바디들(110) 상에서 각각의 희생 게이트 어셈블리(10)는 희생 게이트 절연 패턴(11), 희생 게이트 전극(12) 및 희생 게이트 캡핑 패턴(13)을 포함할 수 있다. 상기 소자 분리막들(200) 상에서 각각의 희생 게이트 어셈블리(10)는 상기 희생 게이트 전극(12) 및 상기 희생 게이트 캡핑 패턴(13)을 포함할 수 있다.
상기 희생 게이트 절연 패턴들(11)을 형성하는 공정, 상기 희생 게이트 전극들(12)을 형성하는 공정 및 상기 희생 게이트 캡핑 패턴들(13)을 형성하는 공정은 동시에 수행될 수 있다. 예를 들어, 상기 희생 게이트 어셈블리들(10)을 형성하는 공정은 상기 소자 분리막들(200)이 형성된 상기 기판(100) 상에 희생 게이트 절연막을 형성하는 공정, 상기 희생 게이트 절연막 상에 희생 게이트 전극층을 형성하는 공정, 상기 희생 게이트 전극층 상에 희생 게이트 캡핑막을 형성하는 공정 및 상기 희생 게이트 절연막, 상기 희생 게이트 전극층 및 상기 희생 게이트 캡핑막을 패터닝하는 공정을 포함할 수 있다
상기 소자 분리막들(200) 상에서 상기 희생 게이트 어셈블리들(10)은 희생 테일 영역들(10t)을 포함할 수 있다. 상기 희생 테일 영역들(10t)은 상기 핀 바디들(110)과 상기 소자 분리막들(200) 사이의 단차에 의해 발생할 수 있다. 상기 희생 테일 영역들(10t)은 상기 희생 게이트 어셈블리들(10)의 측면으로부터 돌출된 형상일 수 있다.
도 8a 내지 8c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 희생 게이트 어셈블리들(10)의 측면 상에 게이트 스페이서들(350)을 형성하는 공정을 포함할 수 있다.
상기 게이트 스페이서들(350)을 형성하는 공정은 상기 희생 게이트 어셈블리들(10)이 형성된 상기 기판(10) 상에 실리콘 탄산 질화물(SiCON) 등과 같은 절연물을 포함하는 스페이서 절연층을 형성하는 공정 및 상기 스페이서 절연층을 식각하는 공정을 포함할 수 있다.
상기 소자 분리막들(200) 상에서 상기 게이트 스페이서들(350)은 상기 희생 게이트 어셈블리들(10)의 상기 희생 테일 영역들(10t)을 덮을 수 있다. 상기 희생 게이트 어셈블리들(10)의 상기 희생 테일 영역들(10t) 상에서 상기 게이트 스페이서들(350)은 상대적으로 얇은 두께로 형성될 수 있다.
도 9a 내지 9c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 게이트 스페이서들(350) 사이의 상기 핀 바디들(110)에 핀 리세스 영역들(100r)을 형성하는 공정을 포함할 수 있다.
상기 핀 리세스 영역들(100r)을 형성하는 공정은 상기 게이트 스페이서들(350)에 의해 노출된 상기 핀 바디들(110)을 리세스하는 공정을 포함할 수 있다. 상기 핀 리세스 영역들(100r)을 형성하는 공정에 의해 상기 게이트 스페이서들(350) 사이에서 상기 핀 바디들(110)의 상부면은 상기 희생 게이트 어셈블리들(10)의 하부에서 상기 핀 바디들(110)의 상부면보다 낮아질 수 있다.
도 10a 내지 10c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 게이트 스페이서들(350) 사이에 에피택시얼 영역들(400)을 형성하는 공정을 포함할 수 있다.
상기 에피택시얼 영역들(400)을 형성하는 공정은 상기 게이트 스페이서들(350) 사이에서 상기 핀 바디들(110)을 에피택시얼 성장하는 공정을 포함할 수 있다. 상기 에피택시얼 영역들(400)은 상기 핀 리세스 영역들(100r)을 채울 수 있다. 예를 들어, 상기 에피택시얼 영역들(400)은 상기 핀 리세스 영역들(100r)에 의해 노출된 상기 핀 바디들(110)로부터 에피택시얼 성장된 물질을 포함할 수 있다.
상기 에피택시얼 영역들(400)은 서로 이격될 수 있다. 인접한 에피택시얼 영역들(400) 사이의 거리는 다를 수 있다. 인접한 에피택시얼 영역들(400) 사이의 거리는 인접한 핀 바디들(110) 사이의 거리에 비례할 수 있다. 예를 들어, 상대적으로 가까이 위치하는 핀 바디들(110) 상에 위치하는 에피택시얼 영역들(400)은 근접하게 위치할 수 있다.
상기 에피택시얼 영역들(400)의 가장 자리는 상부면의 레벨이 상기 게이트 스페이서들(350)에 가까워질수록 낮아질 수 있다. 상기 게이트 스페이서들(350) 사이에서 상기 에피택시얼 영역들(450)의 상부면은 완만하게 볼록한 형상일 수 있다. 상기 핀 바디들(110)의 상부면과 상기 에피택시얼 영역들(400)의 상부면 사이의 거리는 상기 에피택시얼 영역들(400)의 가장 자리에서 상기 게이트 스페이서들(350) 방향으로 갈수록 완만하게 감소할 수 있다.
도 11a 내지 11c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 에피택시얼 영역들(400)이 형성된 상기 기판(100) 상에 버퍼막(511)을 형성하는 공정을 포함할 수 있다.
상기 버퍼막(511)을 형성하는 공정은 상기 에피택시얼 영역들(400)이 형성된 상기 기판(100) 상에 실리콘 산화물(SiO)과 같은 절연물을 증착하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 실리콘 산화물(SiO)로 버퍼막(511)을 형성하는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 버퍼막(511)이 상기 게이트 스페이서들(350)과 식각 선택비를 가질 물질로 형성될 수 있다. 예를 들어, 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법에서는 실리콘 질화물(SiN)로 상기 버퍼막(511)을 형성할 수 있다.
근접하게 위치하는 상기 에피택시얼 영역들(400) 사이는 상기 버퍼막(511)에 의해 막힐 수 있다. 상기 버퍼막(511)은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간을 채울 수 있다. 상기 버퍼막(511)을 형성하는 공정에 의해 근접하게 위치하는 상기 핀 바디들(110), 상기 소자 분리막들(200), 상기 게이트 스페이서들(350) 및 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에는 에어 갭들(AG)이 형성될 수 있다. 상기 에어 갭들(AG)은 상기 버퍼막(511)에 의해 둘러싸일 수 있다.
도 12a 내지 12c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 에피택시얼 영역들(400)이 형성된 상기 기판(100) 상에 버퍼 패턴들(512)을 형성하는 공정을 포함할 수 있다.
상기 버퍼 패턴들(512)을 형성하는 공정은 상기 버퍼막(511)을 식각하는 공정을 포함할 수 있다. 상기 버퍼 패턴들(512)은 상기 게이트 스페이서들(350) 사이에서 상기 에피택시얼 영역들(400)의 가장 자리를 덮을 수 있다. 상기 버퍼 패턴들(512)을 형성하는 공정은 상기 소자 분리막들(200) 상에 위치하는 상기 버퍼막(511)을 제거하는 공정을 포함할 수 있다. 예를 들어, 상기 버퍼 패턴들(512)을 형성하는 공정은 상기 버퍼막(511)을 습식 식각하는 공정을 포함할 수 있다.
상기 버퍼 패턴들(512)은 상기 에어 갭들(AG)을 둘러쌀 수 있다. 상기 버퍼 패턴들(512)은 근접하게 위치하는 에피택시얼 영역들(400) 사이가 막힘에 따라 식각되지 않은 상기 버퍼막(511)을 포함할 수 있다. 상기 소자 분리막들(200) 상에서 상기 버퍼 패턴들(512)의 상부면은 보울(bowl) 형상일 수 있다.
도 13a 내지 13c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 에피택시얼 영역들(400)을 도핑하는 공정을 포함할 수 있다.
상기 에피택시얼 영역들(400)을 도핑하는 공정은 이온 주입(ion implantation) 공정을 포함할 수 있다. 예를 들어, 상기 에피택시얼 영역들(400)을 도핑하는 공정은 상기 에피택시얼 영역들(400)에 인(P), 비소(As) 또는 붕소(B)를 이온 주입하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 버퍼 패턴들(512)이 형성된 상태에서 상기 에피택시얼 영역들(400)을 도핑할 수 있다. 상기 에피택시얼 영역들(400)을 도핑하는 공정에서 상기 버퍼 패턴들(512)은 상기 도펀트가 상기 핀 바디들(110) 방향으로 주입되는 것을 방지할 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 에피택시얼 영역들(400)을 도핑하는 공정에 의해 상기 핀 바디들(110)이 도핑되는 것이 방지될 수 있다. 따라서 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 단채널 효과(short channel effect)가 방지될 수 있다.
도 14a 내지 14d를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 위치하는 상기 소자 분리막들(200)을 노출하는 공정을 포함할 수 있다.
근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 위치하는 상기 소자 분리막들(200)을 노출하는 공정은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이를 여는 공정을 포함할 수 있다. 예를 들어, 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 위치하는 상기 소자 분리막들(200)을 노출하는 공정은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간을 채우는 상기 버퍼 패턴(512)을 제거하는 공정을 포함할 수 있다. 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 위치하는 상기 소자 분리막들(200)을 노출하는 공정에 의해 상기 에어 갭들(AG)은 제거될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 위치하는 상기 소자 분리막들(200)을 노출하는 공정에 의해 내측 스페이서 캡핑막들(611)이 형성될 수 있다. 상기 내측 스페이서 캡핑막들(611)은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간을 채우는 부분이 제거된 상기 버퍼 패턴들(512)일 수 있다. 상기 소자 분리막들(200) 상의 상기 게이트 스페이서들(350) 사이에서 상기 내측 스페이서 캡핑막들(611)은 U 형상일 수 있다. 상기 내측 스페이서 캡핑막들(611)은 상기 소자 분리막들(200) 상에서 근접하게 위치하는 상기 에피택시얼 영역들(400)의 서로 마주보는 하부 측면들(400LS)까지만 연장될 수 있다.
도 15a 내지 15c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 내측 스페이서 캡핑막들(611)이 형성된 상기 기판(100) 상에 스토퍼(700)를 형성하는 공정을 포함할 수 있다.
상기 스토퍼(700)는 상기 게이트 스페이서들(350)과 식각 선택비를 가질 수 있다. 예를 들어, 상기 스토퍼(700)를 형성하는 공정은 상기 내측 스페이서 캡핑막들(611)이 형성된 상기 기판(100) 상에 실리콘 질화물(SiN) 등과 같은 절연물을 증착하는 공정을 포함할 수 있다.
상기 스토퍼(700)는 상기 내측 스페이서 캡핑막들(611) 상으로 연장될 수 있다. 상기 스토퍼(700)는 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이를 막을 수 있다. 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간은 상기 스토퍼(700)에 의해 채워질 수 있다. 상기 스토퍼(700)를 형성하는 공정에 의해 근접하게 위치하는 상기 핀 바디들(110), 상기 소자 분리막들(200), 상기 게이트 스페이서들(350) 및 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에는 에어 갭들(AG)이 형성될 수 있다. 상기 에어 갭들(AG)은 상기 스토퍼(700)에 의해 둘러싸일 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 에피택시얼 영역들(400)과 상기 스토퍼(700) 사이에 에피택시얼 산화막들(410)이 형성될 수 있다. 상기 에피택시얼 산화막들(410)은 상기 에피택시얼 영역들(400)의 표면이 산화된 자연 산화막일 수 있다. 예를 들어, 근접하게 위치하는 상기 에피택시얼 영역들(400)의 서로 마주보는 하부 측면들 상에는 상기 내측 스페이서 캡핑막들(611)에 의해 상기 에피택시얼 산화막들(410)이 형성되지 않을 수 있다.
도 16a 내지 16c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 스토퍼(700)가 형성된 상기 기판(100) 상에 층간 절연막(800)을 형성하는 공정을 포함할 수 있다.
상기 층간 절연막(800)을 형성하는 공정은 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 포함할 수 있다.
도 17a 내지 17c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 희생 게이트 캡핑 패턴들(13)을 제거하는 공정을 포함할 수 있다.
상기 희생 게이트 캡핑 패턴들(13)을 제거하는 공정은 상기 희생 게이트 전극들(12)의 상부면을 노출하는 공정을 포함할 수 있다. 상기 희생 게이트 전극들(12)의 상부면을 노출하는 공정은 상기 층간 절연막(800)이 형성된 상기 기판(100)을 에치 백 또는 평탄화하는 공정을 포함할 수 있다.
도 18a 내지 18c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 희생 게이트 전극들(12)을 제거하는 공정을 포함할 수 있다.
상기 희생 게이트 전극들(12)을 제거하는 공정에 의해 상기 게이트 스페이서들(350) 사이에서 상기 소자 분리막들(200)이 노출될 수 있다.
도 19a 내지 19c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 게이트 스페이서들(350) 사이에 게이트 트랜치들(GT)을 형성하는 공정을 포함할 수 있다.
상기 게이트 트랜치들(GT)을 형성하는 공정은 상기 희생 게이트 패턴들(11)을 제거하는 공정을 포함할 수 있다. 상기 희생 게이트 패턴들(11)을 제거하는 공정에 의해 상기 소자 분리막들(200)은 리세스될 수 있다. 예를 들어, 상기 게이트 트랜치들(GT)을 형성하는 공정에 의해 상기 게이트 스페이서들(350) 사이에서 노출된 상기 소자 분리막들(200)에 게이트 리세스 영역들(900r)이 형성될 수 있다.
도 20a 내지 20c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 게이트 트랜치들(GT) 내에 게이트 어셈블리들(300)을 형성하는 공정을 포함할 수 있다.
상기 게이트 어셈블리들(300)을 형성하는 공정은 인터페이스 절연막들(310)을 형성하는 공정, 게이트 절연막들(320)을 형성하는 공정, 게이트 배리어막들(330)을 형성하는 공정 및 게이트 전극들(340)을 형성하는 공정을 포함할 수 있다.
상기 소자 분리막들(200) 상에서 상기 게이트 어셈블리들(300)은 게이트 테일 영역들(300t)을 포함할 수 있다. 상기 게이트 테일 영역들(300t)은 상기 게이트 어셈블리들(300)의 측면으로부터 돌출된 형상일 수 있다. 상기 게이트 테일 영역들(300t)은 상기 희생 테일 영역들(10t)에 의해 형성될 수 있다. 예를 들어, 상기 게이트 테일 영역들(300t)은 상기 희생 테일 영역들(10t)을 채운 상기 게이트 어셈블리들(300)일 수 있다.
상기 희생 게이트 어셈블리들(10)을 제거하는 공정에서 상기 게이트 스페이서들(350)의 상대적으로 얇은 두께를 갖는 영역 또는 흠결(defect)을 갖는 영역은 손상될 수 있다. 상기 게이트 어셈블리들(300)을 형성하는 공정에서 상기 게이트 어셈블리들(300)을 형성하는 물질은 상기 게이트 스페이서들(350)의 손상된 영역으로 스며들 수 있다. 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 게이트 스페이서들(350)과 에어 갭들(AG) 사이에 스토퍼(700)가 위치하는 상태에서 상기 게이트 어셈블리들(300)이 형성될 수 있다. 이에 따라 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 게이트 어셈블리들(300)를 형성하는 물질이 손상된 상기 게이트 스페이서(350)의 영역을 통해 상기 에어 갭들(AG)로 스며드는 것이 방지될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 게이트 어셈블리들(300)과 상기 에피택시얼 영역들(400) 사이의 누설 전류가 차단될 수 있다.
상기 게이트 어셈블리들(300)은 상기 게이트 리세스 영역들(900r)을 채울 수 있다. 상기 소자 분리막들(200) 상에서 상기 게이트 어셈블리들(300)의 하부면은 상기 소자 분리막들(200)의 상부면보다 낮을 수 있다. 상기 소자 분리막들(200) 상에서 상기 게이트 어셈블리들(300)의 하부면은 상기 게이트 스페이서들(350)의 하단부보다 낮을 수 있다. 상기 소자 분리막들(200) 상에서 상기 게이트 어셈블리들(300)의 하부면은 상기 내측 스페이서 캡핑막들(611)의 하부면보다 낮을 수 있다.
도 21a 내지 21c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 게이트 어셈블리들(300)이 형성된 상기 기판(100) 상에 컨택 홀들(CH)을 형성하는 공정을 포함할 수 있다.
상기 컨택 홀들(CH)을 형성하는 공정은 상기 에피택시얼 영역들(400)의 상부에 위치하는 상기 에피택시얼 산화막(410), 상기 스토퍼(700) 및 상기 층간 절연막(800)을 제거하는 공정을 포함할 수 있다.
근접하게 위치하는 상기 에피택시얼 영역들(400) 상에 형성되는 컨택 홀들(CH)은 서로 연결될 수 있다. 예를 들어, 근접하게 위치하는 상기 에피택시얼 영역들(400)의 상부면은 하나의 컨택 홀(CH)에 의해 노출될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 컨택 홀들(CH)을 형성하는 공정에 의해 외측 스페이서 캡핑막들(612)이 형성될 수 있다. 상기 외측 스페이서 캡핑막들(612)은 상기 컨택 홀들(CH)을 형성하는 공정에 의해 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 남겨진 스토퍼(700)일 수 있다. 상기 외측 스페이서 캡핑막들(612)은 상기 에어 갭들(AG)을 둘러쌀 수 있다. 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간은 상기 외측 스페이서 캡핑막들(612)에 의해 채워질 수 있다. 상기 내측 스페이서 캡핑막들(611) 및 상기 외측 스페이서 캡핑막들(612)은 스페이서 캡핑막들(610)을 구성할 수 있다.
도 2a 내지 2d를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 컨택 홀들(CH) 내에 컨택 어셈블리들(900)을 형성하는 공정을 포함할 수 있다.
상기 컨택 어셈블리들(900)을 형성하는 공정은 실리사이드막들(910)을 형성하는 공정, 컨택 배리어막들(920)을 형성하는 공정 및 컨택 플러그들(930)을 형성하는 공정을 포함할 수 있다.
도 22a 내지 25a, 22b 내지 25b 및 22c 내지 25c는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 5a 내지 5c, 22a 내지 25a, 22b 내지 25b 및 22c 내지 25c를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 22a 내지 22c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 기판(100)의 핀 바디들(110) 사이에 소자 분리막들(200)을 형성하는 공정, 상기 핀 바디들(110) 및 상기 소자 분리막들(200)과 수직 교차하는 희생 게이트 어셈블리들(10)을 형성하는 공정, 상기 희생 게이트 어셈블리들(10)의 측면 상에 게이트 스페이서들(350)을 형성하는 공정, 상기 게이트 스페이서들(350)에 의해 노출되는 상기 핀 바디들(110)의 상부면 상에 에피택시얼 영역들(400)을 형성하는 공정 및 상기 에피택시얼 영역들(400)이 형성된 상기 기판(100) 상에 버퍼막(520)을 형성하는 공정을 포함할 수 있다.
상기 버퍼막(520)을 형성하는 공정은 상기 에피택시얼 영역들(400)이 형성된 상기 기판(100) 상에 상기 게이트 스페이서들(350)과 식각 선택비를 갖는 물질을 증착하는 공정을 포함할 수 있다. 예를 들어, 상기 버퍼막(520)은 실리콘 질화물(SiN)을 포함할 수 있다.
근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간은 상기 버퍼막(520)에 의해 채워질 수 있다. 상기 버퍼막(520)을 형성하는 공정에 의해 근접하게 위치하는 상기 핀 바디들(110), 상기 소자 분리막들(200), 상기 게이트 스페이서들(350) 및 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에는 에어 갭들(AG)이 형성될 수 있다.
도 23a 내지 23c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 에어 갭들(AG)을 둘러싸는 스페이서 캡핑막들(620)을 형성하는 공정 및 상기 에피택시얼 영역들(400)을 도핑하는 공정을 포함할 수 있다.
상기 스페이서 캡핑막들(620)을 형성하는 공정은 상기 버퍼막(520)을 습식 식각하는 공정을 포함할 수 있다. 상기 스페이서 캡핑막들(620)은 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 남겨진 상기 버퍼막(520)을 포함할 수 있다. 상기 소자 분리막들(200) 상에서 상기 스페이서 캡핑막들(620)의 상부면은 보울 형상일 수 있다.
상기 스페이서 캡핑막들(620)은 상기 게이트 스페이서들(350) 사이에서 상기 에피택시얼 영역들(400)의 가장 자리를 덮을 수 있다. 상기 스페이서 캡핑막들(620)은 상기 에피택시얼 영역들(400)을 도핑하는 공정에 의해 상기 핀 바디들(110)이 도핑되는 것을 방지할 수 있다.
도 24a 내지 24c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 스페이서 캡핑막들(620)이 형성된 상기 기판(100) 상에 스토퍼(700)를 형성하는 공정을 포함할 수 있다.
도 25a 내지 25c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 층간 절연막(800)을 형성하는 공정, 희생 게이트 어셈블리들(10)을 제거하는 공정, 게이트 어셈블리들(300)을 형성하는 공정 및 컨택 홀들(CH)을 형성하는 공정을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 컨택 홀들(CH)을 형성하는 공정에 의해 상기 에피택시얼 영역들(400)의 가장 자리를 덮는 상기 스페이서 캡핑막들(620)이 제거될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 컨택 호들(CH)을 형성하는 공정에 의해 상부 캡핑 패턴(625)이 형성될 수 있다. 상기 상부 캡핑 패턴(625)은 상기 스페이서 캡핑막들(620)의 상부면 상에 위치할 수 있다. 상기 상부 캡핑 패턴(625)은 상기 컨택 홀들(CH)을 형성하는 공정에 의해 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 남겨진 스토퍼(700)일 수 있다. 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이의 공간은 상기 스페이서 캡핑막들(620) 및 상기 상부 캡핑 패턴(625)에 의해 채워질 수 있다.
도 5a 내지 5c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 컨택 홀들(CH) 내에 컨택 어셈블리들(900)을 형성하는 공정을 포함할 수 있다.
상기 컨택 어셈블리들(900)은 각각 실리사이드막(910), 컨택 배리어막(920) 및 컨택 플러그(930)를 포함할 수 있다.
도 26a 내지 29a, 26b 내지 29b 및 26c 내지 29c는 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸 도면들이다.
도 6a 내지 6c, 26a 내지 29a, 26b 내지 29b 및 26c 내지 29c를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 형성 방법을 설명한다. 먼저, 도 26a 내지 26c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 핀 바디들(110)을 포함하는 기판(100)을 준비하는 공정, 소자 분리막들(200)을 형성하는 공정, 희생 게이트 어셈블리들(10)을 형성하는 공정, 게이트 스페이서들(350)을 형성하는 공정, 에피택시얼 영역들(400)을 형성하는 공정 및 내측 버퍼막(531)을 형성하는 공정을 포함할 수 있다.
상기 내측 버퍼막(531)을 형성하는 공정은 상기 에피택시얼 영역들(400)이 형성된 상기 기판(100) 상에 상기 게이트 스페이서들(350)과 식각 선택비를 갖는 절연물을 증착하는 공정을 포함할 수 있다. 예를 들어, 상기 내측 버퍼막(531)은 실리콘 질화물(SiN)로 형성될 수 있다.
도 27a 내지 27c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 내측 버퍼막(531) 상에 외측 버퍼막(532)을 형성하는 공정을 포함할 수 있다.
상기 외측 버퍼막(532)을 형성하는 공정은 상기 내측 버퍼막(531)과 식각 선택비를 갖는 절연물을 증착하는 공정을 포함할 수 있다. 예를 들어, 상기 외측 버퍼막(532)은 실리콘 산화물(SiO)로 형성될 수 있다.
상기 외측 버퍼막(532)을 형성하는 공정은 근접하게 위치하는 상기 핀 바디들(110), 상기 소자 분리막들(200), 상기 게이트 스페이서들(350) 및 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 에어 갭들(AG)을 형성하는 공정을 포함할 수 있다.
상기 외측 버퍼막(532)의 두께는 상기 내측 버퍼막(531)의 버퍼막의 두께와 다를 수 있다. 예를 들어, 상기 외측 버퍼막(532)은 상기 내측 버퍼막(531)보다 두껍게 형성될 수 있다.
도 28a 내지 28c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 에피택시얼 영역들(400)이 형성된 상기 기판(100) 상에 스페이서 캡핑막들(630)을 형성하는 공정 및 상기 에피택시얼 영역들(400)을 도핑하는 공정을 포함할 수 있다.
상기 스페이서 캡핑막들(630)을 형성하는 공정은 상기 내측 버퍼막(531) 및 상기 외측 버퍼막(532)을 식각하는 공정을 포함할 수 있다. 상기 스페이서 캡핑막들(630)은 내측 스페이서 캡핑막들(631) 및 외측 스페이서 캡핑막들(632)을 포함할 수 있다. 상기 내측 스페이서 캡핑막들(631) 및 상기 외측 스페이서 캡핑막들(632)은 상기 스페이서 캡핑막들(630)을 형성하는 공정에 의해 근접하게 위치하는 상기 에피택시얼 영역들(400) 사이에 남겨진 상기 내측 버퍼막(531) 및 상기 외측 버퍼막(532)일 수 있다.
상기 외측 스페이서 캡핑막들(632)의 상부면은 상기 내측 스페이서 캡핑막들(631)의 상부면과 연결될 수 있다. 상기 내측 스페이서 캡핑막들(631)의 상부면 및 상기 외측 스페이서 캡핑막들(632)의 상부면은 연속될 수 있다. 상기 소자 분리막들(200) 상에서 상기 스페이서 캡핑막들(630)의 상부면은 보울(bowl) 형상일 수 있다.
상기 스페이서 캡핑막들(630)은 상기 게이트 스페이서들(350) 사이에서 상기 에피택시얼 영역들(400)의 가장 자리를 덮을 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 에피택시얼 영역들(400)의 가장 자리 상에 내측 스페이서 캡핑막들(631)만 형성되는 것으로 설명된다. 그러나, 본 발명의 다른 실시 예에 따른 반도체 소자의 형성 방법에서는 상기 에피택시얼 영역들(400)의 가장 자리가 상기 내측 스페이서 캡핑막들(631) 및 외측 스페이서 캡핑막들(632)에 의해 덮힐 수 있다.
도 29a 내지 29c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 상기 스페이서 캡핑막들(630)이 형성된 상기 기판(100) 상에 스토퍼(700)를 형성하는 공정을 포함할 수 있다.
도 6a 내지 6c를 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 형성 방법은 층간 절연막(800)을 형성하는 공정, 희생 어셈블리들(10)을 제거하는 공정, 게이트 어셈블리들(300)을 형성하는 공정 및 컨택 어셈블리들(900)을 형성하는 공정을 포함할 수 있다.
도 30은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 반도체 모듈을 나타낸 도면이다.
도 30을 참조하면, 상기 반도체 모듈(1000)은 모듈 기판(1100), 마이크로프로세서(1200), 메모리들(1300) 및 입출력 단자들(1400)을 포함할 수 있다. 상기 마이크로프로세서(1200), 상기 메모리들(1300) 및 상기 입출력 단자들(1400)은 상기 모듈 기판(1100) 상에 실장될 수 있다. 상기 반도체 모듈(1000)은 메모리 카드 또는 카드 패키지를 포함할 수 있다.
상기 마이크로프로세서(1200) 및 상기 메모리들(1200)은 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 모듈(1000)에서는 상기 마이크로프로세서(1200) 및 상기 메모리들(1300)의 신뢰성이 향상될 수 있다.
도 31은 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 모바일 시스템을 나타낸 도면이다.
도 31을 참조하면, 상기 모바일 시스템(2000)은 바디 유닛(Body unit, 2100), 디스플레이 유닛(Display unit, 2200) 및 외부 장치(external apparatus, 2300)를 포함할 수 있다. 상기 바디 유닛(2100)은 마이크로 프로세서 유닛(MicroProcessor unit, 2110), 전원 공급부(Power Supply, 2120), 기능부(Function Part, 2130) 및 디스플레이 컨트롤러 유닛(Display Controller unit, 2140)을 포함할 수 있다.
상기 바디 유닛(2100)은 인쇄회로기판(Printed Circuit Board; PCB)을 포함하는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2110), 상기 전원 공급부(2120), 상기 기능부(2130) 및 상기 디스플레이 컨트롤러 유닛(2140)은 상기 바디 유닛(2200) 상에 실장 또는 장착될 수 있다.
상기 마이크로 프로세서 유닛(2110)은 상기 전원 공급부(2230)으로부터 전압을 공급받아 상기 기능부(2230) 및 상기 디스플레이 컨트롤러 유닛(2140)을 제어할 수 있다. 상기 전원 공급부(2120)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2110), 상기 기능부(2230) 및 상기 디스플레이 컨트롤러 유닛(2140) 등으로 공급할 수 있다.
상기 전원 공급부(2120)는 전원 관리 IC (Power Management IC; PMIC)를 포함할 수 있다. 상기 전원 관리 IC는 상기 마이크로 프로세서 유닛(2110), 상기 기능부(2230) 및 상기 디스플레이 컨트롤러 유닛(2140) 등에 전압을 효율적으로 공급할 수 있다.
상기 기능부(2130)는 상기 모바일 시스템(2000)의 다양한 기능을 수행할 수 있다. 예를 들어, 상기 기능부(2130)는 다이얼링 또는 상기 외부 장치(2300)와의 교신으로 상기 디스플레이 유닛(2200)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있다. 예를 들어, 상기 기능부(2130)는 카메라의 이미지 프로세서(Image Processor) 역할을 할 수 있다.
상기 기능부(2130)는 상기 모바일 시스템(2000)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 메모리 카드 컨트롤러 역할을 할 수 있다. 상기 기능부(2130)는 상기 모바일 시스템(2000)이 기능 확장을 위해 USB (Universal Serial Bus) 등을 더 포함하는 경우, 인터페이스 컨트롤러(Interface Controller) 역할을 할 수 있다.
상기 디스플레이 유닛(2200)은 상기 바디 유닛(2100)과 전기적으로 연결될 수 있다. 예를 들어, 상기 디스플레이 유닛(2200)은 상기 바디 유닛(2100)의 디스플레이 컨트롤러 유닛(2140)과 전기적으로 연결될 수 있다. 상기 디스플레이 유닛(2200)은 상기 바디 유닛(2100)의 상기 디스플레이 컨트롤러 유닛(2140)에 의해 프로세싱된 이미지를 구현할 수 있다.
상기 바디 유닛(2100)의 상기 마이크로 프로세서 유닛(2110) 및 상기 기능부(2130)는 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 상기 모바일 시스템(2000)에서는 신뢰성이 향상될 수 있다.
도 32는 본 발명의 기술적 사상에 따른 반도체 소자를 포함하는 전자 시스템을 나타낸 도면이다.
도 32를 참조하면, 상기 전자 시스템(3000)은 메모리(memory, 3100), 마이크로프로세서(microprocessor, 3200), 램(random access memory; RAM, 3300) 및 유저 인터페이스(user interface, 3400)를 포함할 수 있다. 상기 전자 시스템(3000)은 LED 조명 장치, 냉장고, 에어컨, 산업용 절단기, 용접기, 자동차, 선박, 항공기, 인공 위성 등의 시스템일 수 있다.
상기 메모리(3100)는 상기 마이크로프로세서(3200) 부팅용 코드들, 상기 마이크로프로세서(3200)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리(3100)은 컨트롤러를 포함할 수 있다.
상기 마이크로프로세서(3200)는 상기 전자 시스템(3000)을 프로그램 및 컨트롤할 수 있다. 상기 램(3300)은 상기 마이크로프로세서(3200)의 동작 메모리로 사용될 수 있다.
상기 유저 인터페이스(3400)는 버스(3500)를 사용하여 데이터 통신을 수행할 수 있다. 상기 유저 인터페이스(3400)는 상기 전자 시스템(3000)으로 데이터를 입력하거나 또는 상기 전자 시스템(3000)으로부터 출력하는데 사용될 수 있다.
상기 메모리(3100), 상기 마이크로프로세서(3200) 및 상기 램(3300)은 본 발명의 기술적 사상의 다양한 실시 예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 본 발명의 실시 예에 따른 상기 전자 시스템(3000)에서는 신뢰성이 향상될 수 있다.
100 : 기판 200 : 소자 분리막
300 : 게이트 어셈블리 350 : 게이트 스페이서
400 : 에피택시얼 영역 610, 620, 630 : 스페이서 캡핑막
700 : 스토퍼 800 : 층간 절연막
900 : 컨택 어셈블리

Claims (20)

  1. 소자 분리막 상에 위치하는 게이트 어셈블리;
    상기 게이트 어셈블리의 측면 상에 위치하는 게이트 스페이서;
    상기 게이트 스페이서 상에 위치하는 컨택 어셈블리;
    상기 소자 분리막과 상기 컨택 어셈블리 사이에 위치하는 에어 갭; 및
    상기 게이트 스페이서와 상기 에어 갭 사이에 위치하는 제 1 스페이서 캡핑막을 포함하되,
    상기 제 1 스페이서 캡핑막은 상기 게이트 스페이서와 식각 선택비를 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 스페이서 캡핑막은 상기 에어 갭을 둘러싸는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 스페이서와 상기 제 1 스페이서 캡핑막 사이에 위치하는 제 2 스페이서 캡핑막을 더 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 2 스페이서 캡핑막은 상기 제 1 스페이서 캡핑막과 식각 선택비를 갖는 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제 2 스페이서 캡핑막의 최상단(uppermost end)은 상기 제 1 스페이서 캡핑막의 최상단보다 낮은 반도체 소자.
  6. 제 3 항에 있어서,
    상기 제 2 스페이서 캡핑막은 상기 소자 분리막과 상기 제 1 스페이서 캡핑막 사이로 연장되는 반도체 소자.
  7. 제 1 핀 바디 및 상기 제 1 핀 바디와 이격되는 제 2 핀 바디를 포함하는 기판;
    상기 제 1 핀 바디와 상기 제 2 핀 바디 사이에 위치하는 소자 분리막;
    상기 기판 상에 위치하고, 상기 제 1 핀 바디, 상기 제 2 핀 바디 및 상기 소자 분리막과 교차하는 게이트 어셈블리;
    상기 게이트 어셈블리의 측면 상에 위치하는 게이트 스페이서;
    상기 제 1 핀 바디, 상기 제 2 핀 바디, 상기 소자 분리막 및 상기 게이트 스페이서 사이에 위치하는 에어 갭; 및
    상기 에어 갭을 둘러싸며, 상기 게이트 스페이서와 식각 선택비를 갖는 스페이서 캡핑막을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 스페이서 캡핑막은 상기 게이트 스페이서와 직접 접촉하는 반도체 소자.
  9. 제 7 항에 있어서,
    상기 게이트 스페이서 상에서 상기 제 1 핀 바디의 상부면 상에 위치하는 제 1 에피택시얼 영역; 및
    상기 게이트 스페이서 상에서 상기 제 2 핀 바디의 상부면 상에 위치하고, 상기 제 1 에피택시얼 영역과 이격되는 제 2 에피택시얼 영역을 더 포함하되,
    상기 스페이서 캡핑막은 상기 제 1 에피택시얼 영역 및 상기 제 2 에피택시얼 영역의 서로 마주보는 하부 측면 상으로 연장되는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 스페이서 캡핑막은 상기 제 1 에피택시얼 영역 및 상기 제 2 에피택시얼 영역의 서로 마주보는 하부 측면과 직접 접촉하는 반도체 소자.
  11. 제 9 항에 있어서,
    상기 제 1 에피택시얼 영역과 상기 제 2 에피택시얼 영역 사이의 공간은 상기 스페이서 캡핑막에 의해 채워지는 반도체 소자.
  12. 제 7 항에 있어서,
    상기 스페이서 캡핑막은 질화물을 포함하는 반도체 소자.
  13. 제 7 항에 있어서,
    상기 스페이서 캡핑막의 상부면은 보울(bowl) 형상인 반도체 소자.
  14. 제 7 항에 있어서,
    상기 소자 분리막 상에서 상기 게이트 어셈블리의 하부면은 상기 스페이서 캡핑막의 하부면보다 낮은 반도체 소자.
  15. 제 14 항에 있어서,
    상기 소자 분리막 상에서 상기 게이트 스페이서의 최하단은 상기 스페이서 캡핑막의 하부면과 동일 레벨인 반도체 소자.
  16. 소자 분리막 상에 위치하는 게이트 어셈블리들;
    상기 게이트 어셈블리들의 측면 상에 위치하는 게이트 스페이서들;
    상기 게이트 스페이서들 사이에 위치하는 에어 갭들; 및
    상기 게이트 스페이서들과 상기 에어 갭들 사이에 위치하고, 상기 게이트 스페이서들과 식각 선택비를 갖는 제 1 스페이서 캡핑막들을 포함하되,
    상기 제 1 스페이서 캡핑막들의 최상단은 상기 에어 갭들의 최상단보다 높은 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제 1 스페이서 캡핑막들은 상기 소자 분리막의 상부면을 따라 연장되는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 게이트 어셈블리들 사이에서 상기 제 1 스페이서 캡핑막들 각각은 U 형상인 반도체 소자.
  19. 제 16 항에 있어서,
    상기 에어 갭들과 상기 제 1 스페이서 캡핑막들 사이에 위치하는 제 2 스페이서 캡핑막들을 더 포함하는 반도체 소자.
  20. 제 19 항에 있어서,
    상기 제 2 스페이서 캡핑막들은 상기 제 1 스페이서 캡핑막들과 식각 선택비를 갖는 반도체 소자.
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